KR100842489B1 - 금속 배선 형성 방법 - Google Patents

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Abstract

본 발명에 따른 금속 배선 형성 방법은, 반도체 기판 상에 금속 배선용 막을 형성하는 단계와, 금속 배선용 막의 상부에 PVD(Physical Vapor Deposition) 방식으로 버퍼막을 형성하는 단계와, 버퍼막의 상부에 포토레지스트를 도포한 후 사진 및 현상 공정을 실시하여 금속 배선을 형성하기 위한 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴을 식각 마스크로 한 식각공정으로 버퍼막, 금속 배선용 막을 순차적으로 식각하여 금속 배선을 형성하는 단계를 포함한다.
이와 같이, 본 발명은 배리어 금속막의 상부에 버퍼막을 형성한 후 그 상부에 포토레지스트 패턴을 형성함으로서, 포토레지스트 패턴의 풋 현상을 방지하여 금속 배선의 CD 로스를 줄일 수 있을 뿐만 아니라 반도체 수율 및 신뢰성을 향상시킬 수 있다.
반도체, 금속 배선, ITO, 포토레지스트 패턴, 풋

Description

금속 배선 형성 방법{METHOD FOR FABRICATING A METAL WIRE}
도 1a 내지 도 1c는 종래 기술에 따른 금속 패턴 형성 과정을 도시한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 금속 배선 형성 과정을 도시한 공정 단면도이다.
＜도면의 주요부분에 대한 부호의 설명＞
200 : 반도체 기판 202 : 산화막
204 : 금속막 206 : 배리어 금속막
208 : 버퍼막 210 : 포토레지스트 패턴
212 : 금속 배선
본 발명은 반도체 제조 방법에 관한 것으로, 특히 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
초대규모 집적 회로(VLSI : Very Large-Scale Integration)와 같은 고집적 호로의 배선 재료로서 전기 전도도가 우수하고 값이 싼 알루미늄(Al) 또는 알루미 늄 합금이 많이 사용되고 있다.
이하, 첨부된 도면을 참조하여 종래의 금속 패턴 형성 과정에 대해 설명한다.
도 1a 내지 도 1c는 종래 기술에 따른 금속 패턴 형성 과정을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 산화막(102)을 형성한 후 산화막(102)의 상부에 금속 배선용 막(104)을 형성한다. 이때, 금속 배선용 막(104)은 금속막(104a) 및 배리어 금속막(104b)으로 이루어져 있으며, 배리어 금속막(104b)은 Ti 및 TiN으로 이루어져 있고, 금속막(104a)은 알루미늄으로 이루어져 있다.
도 1b에 도시된 바와 같이, 금속 배선용 막(104)의 상부에 포토레지스트를 도포한 후 사진 및 현상 공정을 실시하여 배리어 금속 배선용 막(104)의 일부를 노출시키는 포토레지스트 패턴(106)을 형성한다.
이러한 포토레지스트 패턴(106)은, 도 1b에 도시된 바와 같이, 반도체 소자의 고집적화에 따라 사진 및 현상 공정 후 포토레지스트 패턴(106)의 프로파일에 있어서 풋(foot) 현상을 보여주고 있다.
이러한, 풋 현상은 이후, 도 1c에 도시된 바와 같이, 포토레지스트 패턴(106)의 식각 마스크로 한 반응성 이온 식각 공정(RIE : Reactive Ion Etching)으로 금속 배선용 막(104)을 식각하여 금속 배선(108)을 형성할 때 금속 배선(107)의 불필요한 CD(Critical Dimension) 로스(loss)(L)를 발생시키는데, 식각 공정 측 면에서 금속 배선(108) CD를 제어하는데 어려움을 줄 뿐만 아니라 이후 증착되는 금속 배선간 층간 절연막의 형성하는데 있어서도 문제를 일으킬 수 있다.
이러한 풋 현상에 대해 설명하면, 일반적으로 포토레지스트는 노광 공정 시 H+이온과 반응하여 포토레지스트 패턴(106)을 형성하는데, 금속 배선용 막(104)의 배리어 금속막(104b)인 TiN의 N이 H+와 반응하기 때문에 표면부근에 H+의 농도가 다른 곳에 비해 상대적으로 작게 된다. 이에 따라, 배리어 금속막(104b)의 표면 부근에는 포토레지스트가 남아서 풋 현상을 발생시킨다.
포토레지스트 패턴(106)의 풋 현상은 포토레지스트 패턴(106)의 CD가 작은 반면 포토레지스트 패턴(106)의 두께가 크기 때문에 피할 수 없이 발생하는데, 금속 배선용 막(104)을 식각하기 위해서는 일반적으로 포토레지스트 패턴(108)의 두께가 금속 배선용 막(104)의 두께보다 2배 이상 커야만 하는 제한이 있기 때문에 포토레지스트 패턴(106)의 두께를 금속 배선용 막(104)의 두께를 고려하지 않고 작게만 만들 수 없는 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 금속 배선용 막을 형성한 후 그 상부에 버퍼막을 형성함으로서, 포토레지스트 패턴의 풋 현상을 방지할 수 있는 금속 배선 형성 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 금속 배선용 막을 형성하는 단계와, 상기 금속 배선용 막의 상부에 PVD(Physical Vapor Deposition) 방식으로 버퍼막을 형성하는 단계와, 상기 버퍼막의 상부에 포토레지스트를 도포한 후 사진 및 현상 공정을 실시하여 금속 배선을 형성하기 위한 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 한 식각공정으로 상기 버퍼막, 금속 배선용 막을 순차적으로 식각하여 금속 배선을 형성하는 단계를 포함한다.
상기 버퍼막은, 도전성 있는 산화막 중 ITO막이며, 100∼300W의 AC 바이어스, 2000∼3000W의 DC 바이어스, 2000∼3000 RF 전력 및 200∼300℃의 온도 공정 조건으로 형성되는 것을 특징으로 한다.
삭제
이하, 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 금속 배선 형성 과정을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(200) 상에 산화막(202)을 형성한 후 그 상부에 금속 배선용 막인 금속막(204) 및 배리어 금속막(206)을 순차적으로 형성한다. 이때, 금속막(204)은 알루미늄을 이용하여 형성하고, 배리어 금속막(206)은 Ti 및 TiN을 순차적으로 적층하여 형성한다.
그런 다음, 도 2b에 도시된 바와 같이, 배리어 금속막(206)의 상부에 PVD(Physical Vapor Deposition) 방식으로 버퍼막(208)을 형성한다. 이때, PVD 방식은 100∼300W의 AC 바이어스, 2000∼3000W의 DC 바이어스, 2000∼3000 RF 전력 및 200∼300℃의 온도 공정 조건으로 진행된다.
본 발명에서는 버퍼막(208)로서 도전형 산화막을 형성하는데, 그 예로 인듐틴옥사이드막(ITO막)을 들 수 있다.
이와 같이, 포토레지스트 패턴을 형성하기 전에 버퍼막(208)을 형성함으로서, 포토레지스트 패턴 형성 시 배리어 금속막(206)인 TiN의 N이 H+이온과 반응할 수 있는 기회를 줄이거나 없앨 수 있다.
그리고 나서, 도 2c에 도시된 바와 같이, 버퍼막(208)의 상부에 포토레지스트를 도포한 후 사진 및 현상 공정을 실시하여 금속 배선을 형성하기 위한 포토레지스트 패턴(210)을 형성한다. 이때, 포토레지스트 패턴(210) 형성 시 포토레지스트와 반응하는 H+이온은 버퍼막(208)에 의해 배리어 금속막(206)인 TiN의 N과 반응하지 못하기 때문에 종래의 포토레지스트 패턴 풋 현상을 방지할 수 있다.
이후, 도 2d에 도시된 바와 같이, 포토레지스트 패턴(210)을 식각 마스크로 한 반응성 이온 식각 공정을 실시함으로서, 식각된 배리어 금속막(206) 및 금속막(204)로 이루어진 금속 배선(212)을 형성한다.
본 발명에 따르면, 포토레지스트 패턴(210)을 형성하기 전에 버퍼막(208)을 배리어 금속막(206)의 상부에 형성함으로서, 포토레지스트 패턴(210)에 발생되는 풋현상을 방지할 수 있다.
본 발명은 상술한 특정의 바람직한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위내에 있게 된다.
이상 설명한 바와 같이, 본 발명은 배리어 금속막의 상부에 버퍼막을 형성한 후 그 상부에 포토레지스트 패턴을 형성함으로서, 포토레지스트 패턴의 풋 현상을 방지하여 금속 배선의 CD 로스를 줄일 수 있을 뿐만 아니라 반도체 수율 및 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 삭제
  2. 반도체 기판 상에 금속 배선용 막을 형성하는 단계와,
    상기 금속 배선용 막의 상부에 PVD(Physical Vapor Deposition) 방식으로 버퍼막을 형성하는 단계와,
    상기 버퍼막의 상부에 포토레지스트를 도포한 후 사진 및 현상 공정을 실시하여 금속 배선을 형성하기 위한 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 식각 마스크로 한 식각공정으로 상기 버퍼막, 금속 배선용 막을 순차적으로 식각하여 금속 배선을 형성하는 단계
    를 포함하는 금속 배선 형성 방법.
  3. 제 2 항에 있어서,
    상기 버퍼막은, 도전성 있는 산화막인 것을 특징으로 하는 금속 배선 형성 방법.
  4. 제 3 항에 있어서,
    상기 버퍼막은, ITO막인 것을 특징으로 하는 금속 배선 형성 방법.
  5. 제 3 항에 있어서,
    상기 버퍼막은, 100∼300W의 AC 바이어스, 2000∼3000W의 DC 바이어스, 2000∼3000 RF 전력 및 200∼300℃의 온도 공정 조건으로 형성되는 것을 특징으로 하는 금속 배선 형성 방법.
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* Cited by examiner, † Cited by third party
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KR19990060922A (ko) * 1997-12-31 1999-07-26 김영환 반도체 소자의 제조 방법
KR20050015651A (ko) * 2003-08-07 2005-02-21 동부전자 주식회사 반도체 제조 공정에서의 반사방지막 형성 방법

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