KR100224660B1 - 백금-폴리실리콘 게이트 형성방법 - Google Patents

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Abstract

백금-폴리실리콘 게이트 형성방법에 대해 기재되어 있다.
이 백금-폴리실리콘 게이트 형성방법은, 반도체기판 상에 게이트절연막을 형성하는 단계와, 게이트절연막 상에 불순물이 도우프된 폴리실리콘층을 형성하는 단계와, 폴리실리콘층 위에 백금막을 형성하는 단계와, 백금막 위에 티타늄(Ti) 또는 티타늄 나이트라이드(TiN)로 이루어진 마스크층을 형성하는 단계와, 마스크층을 식각 마스크로 이용하고, 염소가스(Cl2)와 산소가스(O2)의 혼합가스를 식각 가스로 사용하여 백금막을 식각하는 단계, 및 폴리실리콘층을 식각하여 백금과 폴리실리콘이 적층된 구조의 게이트전극을 형성하는 단계로 이루어진다.

Description

백금(Pt)-폴리실리콘 게이트 형성방법
제1도는 본 발명에 따라 패터닝된 백금막 패턴을 관측한 주사형 전자현미경(SEM) 사진이다.
제2도 내지 제4도는 본 발명에 의한 백금(Pt)-폴리실리콘 게이트 형성방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 단순화된 공정으로 신뢰성있는 패턴을 형성할 수 있는 백금-폴리실리콘 게이트의 형성방법에 관한 것이다.
반도체 메모리소자가 1기가 디램(1G DRAM) 이상으로 고집적화되어감에 따라, 기존의 폴리실리콘 대신에 비저항이 낮고, 실리콘의 중간갭(midgap)에 해당되는 일 함수(work function)를 갖는 도전물질을 사용하여 게이트전극을 형성하려는 연구가 진행되고 있다. 이러한 경향에서, 최근에는 불순물이 포함된 폴리실리콘 대신에, 금속과 실리콘의 열처리 화합물인 실리사이드(silicide)와 폴리실리콘이 적층된 이른바 폴리사이드(polycide) 구조가 게이트 구조로 널리 사용되고 있다. 이러한 폴리사이드 구조로는 현재 텅스텐 실리사이드(WSix) 또는 티타늄 실리사이드(Tisix)를 사용한 구조가 널리 사용되고 있다.
그러나, 게이트 물질이 개선될수록 저항이 작아지고 소자의 동작속도가 빨라지는 측면에서는 유리하나, 여러 가지 개선되어야할 문제가 나타나고 있다. 예를 들어, 텅스텐 폴리사이드 게이트에 비해 저항이 1/4정도로 낮은 티타늄-폴리사이드 게이트의 경우 식각시게이트패턴 측벽에서의 침해(attack) 현상이 심각하게 나타나는 것으로 알려져 있다. 이를 개선하기 위하여 저온 테스트(test) 또는 타임 모듈레이션 시스템(time modulation system)의 사용 등의 여러 가지 시도가 진행되고 있으나, 이러한 시도들에 의해 공정 마아진(process margin)이 줄어드는 문제는 여전히 가지고 있다.
상기한 종래의 문제점을 해결하기 위하여 최근에는 백금(Pt)-폴리실리콘을 이용한 게이트 구조가 연구되고 있다. 백금(Pt)-폴리실리콘 구조의 게이트를 형성하면, 저항측면에서 유리하고, 게이트패턴 측벽에서의 침해현상을 방지할 수 있으며, 구조를 단순화할 수 있다. 참고로, 텅스텐 폴리사이드 게이트의 저항은 ∼80μΩ·㎝정도이고, 티타늄 폴리사이드 게이트의 저항은 ∼20μΩ·㎝정도이며, 백금-폴리실리콘 게이트의 저항은 ∼10μΩ·㎝정도이다.
한편, 백금(Pt)은 화학적으로 매우 안정한 물질로서 증기압(vapor Pressure)이 높은 화합물을 만들지 않기 때문에 식각기술이 매우 어려운 것으로 알려져 있다. 백금(Pt)은 식각하기 위하여 마스크 물질로 포토레지스트를 사용할 경우, 클로라인(Clorine) 계의 플라즈마 가스를 사용하면 포토레지스트의 식각속도가 빨라 마스크로서의 역할을 못하여 미세 패턴을 형성하기가 힘들다. 그리고, 플로라인(Flourine) 계의 가스를 사용할 경우에는 포토레지스트에 대한 식각 선택비는 클로라인의 경우보다 높지만, 식각후 측벽에 폴리머(poymer)성 잔류물(residue)이 다량 발생하는 문제가 있다. 또한, 산화막을 마스크로 사용하는 경우에는 플로라인 계의 가스의 경우 산화막의 식각속도가 너무 빨라서 마스크로서의 역할을 못하며, 클로린 계의 가스를 사용할 경우에는 산화막의 손상이 빠르게 진행된다. 이러한 현상을 방지하기 위해서는 마스크로 사용되는 산화막의 두께를 백금막의 두께의 5배 이상이 되어야 하는데, 이는 미세 패턴형성시 높은 마스크 두께에 의해 마이크로 로딩(micro loading) 현상 등의 문제점을 안고 있다. 또한, 산화막을 마스크로 사용할 경우에는 백금막과 산화막 사이의 접착특성을 향상시키기 위한 접착층을 필요로 하므로 접착층의 형성공정이 추가되는 단점이 있다.
따라서, 본 발명의 목적은 단순화된 공정으로 백금-폴리실리콘 게이트의 형성방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 백금-폴리실리콘 게이트의 형성 방법은, 반도체기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 불순물이 도우프된 폴리실리콘층을 형성하는 단계, 상기 폴리실리콘층 위에 백금막을 형성하는 단계, 상기 백금막 위에 티타늄(Ti) 또는 티타늄 나이트라이드(TiN)로 이루어진 마스크층을 형성하는 단계, 상기 마스크층을 식각 마스크로 이용하고, 염소가스(Cl2)와 산소가스(O2)의 혼합가스를 식각 가스로 사용하여 상기 백금막을 식각하는 단계 및 상기 폴리실리콘층을 식각하여 백금과 폴리실리콘이 적층된 구조의 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 백금막을 식각하는 단계에서, 산소가스(O2)를 전체 식각가스의 40% 이상 혼합한다.
그리고, 상기 백금막을 형성하기 전에, 폴리실리콘층과 백금막 사이의 상호 반응을 방지하기 위하여 상기 폴리실리콘층 위에 티타늄(Ti) 또는 티타늄 나이트라이드(TiN)로 이루어진 장벽층을 형성하는 단계를 추가하는 것이 바람직하다.
본 발명에 따르면, 단순한 공정으로 저항이 낮은 백금-폴리실리콘 구조의 게이트를 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
본 발명은 백금(Pt)막을 식각하기 위한 마스크 물질로써 티타늄(Ti) 또는 티타늄 나이트라이드(TiN)를 사용함으로써 패턴 측벽에서의 침해현상 및 잔류물 생성문제를 해소하고, 마스크층 제조공정을 단순화한다. 이 때, 사용되는 식각 가스로는 염소가스(Cl2)에 산소가스(O2)가 적정 비율로 혼합된 가스를 사용한다. Cl2/O2가스를 사용할 때 혼합되는 산소가스(O2)의 비율을 40% 이상으로 하면, 백금을 식각하는 동안 티타늄 또는 티타늄 나이트라이드 마스크에 대한 식각 선택비를 거의 무한대가 되게 할 수 있다. 따라서, 마스크와 백금층 사이의 식각 선택비가 거의 무한대이므로, 백금을 식각하는 동안 마스크층의 소모가 없게 되어 미세한 백금 패턴을 형성할 수 있다.
제1도는 본 발명을 적용하여 패터닝된 백금막 패턴을 관측한 주사형 전자 현미경(SEM) 사진으로서, 티타늄(Ti)을 300Å의 두께로 하고, 백금(Pt)을 2,700Å의 두께로하여 패터닝한 결과, 백금(Pt) 패턴의 측벽에서의 침해가 거의 일어나지 않으며, 패턴의 슬로프(slope)가 60°이상이 됨을 알 수 있다.
제2도 내지 제4도는 본 발명에 의한 백금- 폴리실리콘 게이트 형성방법을 설명하기 위한 단면도들이다.
제2도를 참조하면, 반도체기판(2)의 표면 위에 얇은 열산화막을 성장시켜 게이트절연막(4)을 형성한 후, 그 위에 불순물이 도우프된 폴리실리콘막(6), 상기 폴리실리콘막과 백금막 사이의 상호 확산 등의 반응을 방지하기 위하여 티타늄(Ti) 또는 티타늄 나이트라이드(TiN)와 같은 장벽금속으로 이루어진 장벽층(8)을 형성하고, 계속해서 스퍼터링 또는 화학 기상 증착(Chemical Vapor Deposition; CVD) 법과 같은 통상의 증착법을 사용하여 백금막(10)을 형성한다. 이어서, 상기 백금막(10) 위에 티타늄(Ti) 또는 티타늄 나이트라이드(TiN)를 증착하여 마스크층(12)을 형성한다.
제3도를 참조하면, 염소가스(Cl2)와 아르곤(Ar)의 혼합가스의 플라즈마를 사용하여 상기 마스크층(12)을 식각한 후, 소정의 식각 가스를 사용하여 상기 백금막(10)을 식각한다.
이때, 백금막(10)을 식각할 때 식각가스로는 Cl2/O2혼합가스를 사용하는데, 언급한 바와 같다. O2를 전체 식각가스의 40% 이상 사용하면 백금을 식각하는 동안 마스크층의 소모가 일어나지 않게 된다. 또한, 백금막(10) 하부에는 티타늄 나이트라이드 장벽층(8)이 형성되어 있으므로, 상기 장벽층(8)과 백금막(10) 사이의 식각 선택비도 마찬가지로 거의 무한대가 된다. 따라서, 상기 장벽층(8)의 소모도 거의 일어나지 않으므로, 하부의 폴리실리콘막(6)의 식각을 방지할 수 있다. 이는 종래 텅스텐 폴리사이드나 티타늄 폴리사이드 게이트 형성시 폴리실리콘에 대한 식각 선택비를 확보하기 어려웠던 문제점을 해소할 수 있는 방법이 된다.
제4도를 참조하면, 염소가스(Cl2)/아르곤(Ar) 가스를 사용하여 티타늄 나이트라이드 장벽층(8)을 식각한 후, 통상의 방법으로 폴리실리콘층(6)을 식각함으로써, 백금-폴리실리콘 게이트 패턴을 형성한다.
상술한 본 발명에 의한 백금-폴리실리콘 게이트 형성방법에 따르면, 백금막을 식각할 때 티타늄 또는 티타늄 나이트라이드를 마스크층으로 사용하고, 적정 비율로 혼합된 Cl2/O2가스를 식각 가스로 사용한다.
따라서, 게이트패턴의 측벽침해, 잔류물 생성을 방지할 수 있을 뿐만아니라, 백금막의 식각시 폴리실리콘의 식각 선택비를 높게 유지하여 폴리실리콘의 식각을 방지하여 신뢰성있는 게이트패턴을 형성할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.

Claims (3)

  1. 반도체기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 불순물이 도우프된 폴리실리콘층을 형성하는 단계, 상기 폴리실리콘층 위헤 백금막을 형성하는 단계, 상기 백금막 위에 티타늄(Ti) 또는 티타늄 나이트라이드(TiN)로 이루어진 마스크층을 형성하는 단계, 상기 마스크층을 식각 마스크로 이용하고, 염소가스(Cl2)와 산소가스(O2)의 혼합가스를 식각 가스로 사용하여 상기 백금막을 식각하는 단계 및 상기 폴리실리콘층을 식각하여 백금과 폴리실리콘이 적층된 구조의 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하는 백금-폴리실리콘 게이트 형성방법.
  2. 제1항에 있어서, 상기 백금막을 식각하는 단계에서, 산소가스(O2)를 전체 식각가스의 40% 이상 혼합하는 것을 특징으로 하는 백금-폴리실리콘 게이트 형성방법.
  3. 제1항에 있어서, 상기 백금막을 형성하기 전에, 상기 폴리실리콘층 위에 티타늄(Ti) 또는 티타늄 나이트라이드(TiN)로 이루어진 장벽층을 형성하는 단계를 추가하는 것을 특징으로 하는 백금-폴리실리콘 게이트 형성방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100353807B1 (ko) * 1999-12-28 2002-09-26 주식회사 하이닉스반도체 고유전체 캐패시터의 하부전극 형성방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100407983B1 (ko) * 1997-12-29 2004-03-20 주식회사 하이닉스반도체 백금식각방법
KR100546275B1 (ko) * 1998-06-15 2006-04-21 삼성전자주식회사 반도체 장치의 백금막 식각방법
EP1001459B1 (en) * 1998-09-09 2011-11-09 Texas Instruments Incorporated Integrated circuit comprising a capacitor and method
KR100329773B1 (ko) * 1998-12-30 2002-05-09 박종섭 에프램 소자 제조 방법
KR100367406B1 (ko) * 2000-08-31 2003-01-10 주식회사 하이닉스반도체 고집적 반도체 소자의 게이트 형성방법
US6450654B1 (en) * 2000-11-01 2002-09-17 Jds Uniphase Corporation Polysilicon microelectric reflectors
JP2003224207A (ja) 2002-01-30 2003-08-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
TW201011150A (en) * 2008-07-17 2010-03-16 Du Pont Roof underlayment
US10090164B2 (en) 2017-01-12 2018-10-02 International Business Machines Corporation Hard masks for block patterning
US10297497B2 (en) 2017-01-19 2019-05-21 Texas Instruments Incorporated Sacrificial layer for platinum patterning

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4035208A (en) * 1974-09-03 1977-07-12 Texas Instruments Incorporated Method of patterning Cr-Pt-Au metallization for silicon devices
JPH01232729A (ja) * 1988-03-14 1989-09-18 New Japan Radio Co Ltd ドライエッチングによる多層金属層のパターニング法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3657029A (en) 1968-12-31 1972-04-18 Texas Instruments Inc Platinum thin-film metallization method
US4335502A (en) * 1980-10-01 1982-06-22 Standard Microsystems Corporation Method for manufacturing metal-oxide silicon devices
JPH0794600A (ja) * 1993-06-29 1995-04-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3122579B2 (ja) 1994-07-27 2001-01-09 シャープ株式会社 Ｐｔ膜のエッチング方法
US6093615A (en) 1994-08-15 2000-07-25 Micron Technology, Inc. Method of fabricating a contact structure having a composite barrier layer between a platinum layer and a polysilicon plug
US5576579A (en) * 1995-01-12 1996-11-19 International Business Machines Corporation Tasin oxygen diffusion barrier in multilayer structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4035208A (en) * 1974-09-03 1977-07-12 Texas Instruments Incorporated Method of patterning Cr-Pt-Au metallization for silicon devices
JPH01232729A (ja) * 1988-03-14 1989-09-18 New Japan Radio Co Ltd ドライエッチングによる多層金属層のパターニング法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100353807B1 (ko) * 1999-12-28 2002-09-26 주식회사 하이닉스반도체 고유전체 캐패시터의 하부전극 형성방법

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