JP3085745B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3085745B2 JP3085745B2 JP03224261A JP22426191A JP3085745B2 JP 3085745 B2 JP3085745 B2 JP 3085745B2 JP 03224261 A JP03224261 A JP 03224261A JP 22426191 A JP22426191 A JP 22426191A JP 3085745 B2 JP3085745 B2 JP 3085745B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置のコンタ
クトホールなどを埋め込む材料としてＷ（タングステ
ン）などの膜を使用する際、その密着層であるＴｉＮ膜
の形成方法に関するものである。
クトホールなどを埋め込む材料としてＷ（タングステ
ン）などの膜を使用する際、その密着層であるＴｉＮ膜
の形成方法に関するものである。
【０００２】
【従来の技術】従来、半導体装置のコンタクトホールの
埋め込み材として、ＣＶＤ法によるブランケットＷ（タ
ングステン）膜を形成してからエッチ・バックして、コ
ンタクトホールや、コンタクト部のみにＷを残すプロセ
スが良く使われている。そのプロセス及び膜構成の略図
を図２に示す。左側は密着層として反応性スパッタＴｉ
Ｎとした場合、右側はＣＶＤＴｉＮとした場合である。
埋め込み材として、ＣＶＤ法によるブランケットＷ（タ
ングステン）膜を形成してからエッチ・バックして、コ
ンタクトホールや、コンタクト部のみにＷを残すプロセ
スが良く使われている。そのプロセス及び膜構成の略図
を図２に示す。左側は密着層として反応性スパッタＴｉ
Ｎとした場合、右側はＣＶＤＴｉＮとした場合である。
【０００３】まずＳｉ基板（２，１）上にコンタクト部
に該当する所に、層間絶縁膜（２，３）をエッチングす
ることによって、コンタクトホールを形成する（図２
（ａ））。次に後述のＣＶＤのブランケットＷ膜（２，
７）を堆積する場合のそのブランケットＷ（２，７）の
膜剥れやアニールによる接合層との反応などを防止する
為に、ブランケットＷ膜（２，７）を堆積する前に、ウ
ェハ全面を反応性スパッタ法によって、ＴｉＮ膜（図２
（ｂ）左図）或いはＣＶＤ法（化学的気相成長法）（Ｌ
Ｐ−ＣＶＤ法やＰＥ−ＣＶＤ法）によってＴｉ／ＴｉＮ
膜（２，４および２，５）を形成し（図２（ｂ）右
図）、Ｗ膜の密着層として用いる。その後、ＣＶＤ法ブ
ランケットＷ膜（２，７）を堆積する（図２（ｃ））。
次に、ＲＩＥ（反応性イオンエッチング）技術などによ
ってＷ膜（２，７）を層間絶縁膜（２，３）上まで全面
にエッチ・バックしてＷ膜（２，７）をコンタクト部内
のみに残しておく。その後、図示しないがＡｌ系の配線
を形成する。
に該当する所に、層間絶縁膜（２，３）をエッチングす
ることによって、コンタクトホールを形成する（図２
（ａ））。次に後述のＣＶＤのブランケットＷ膜（２，
７）を堆積する場合のそのブランケットＷ（２，７）の
膜剥れやアニールによる接合層との反応などを防止する
為に、ブランケットＷ膜（２，７）を堆積する前に、ウ
ェハ全面を反応性スパッタ法によって、ＴｉＮ膜（図２
（ｂ）左図）或いはＣＶＤ法（化学的気相成長法）（Ｌ
Ｐ−ＣＶＤ法やＰＥ−ＣＶＤ法）によってＴｉ／ＴｉＮ
膜（２，４および２，５）を形成し（図２（ｂ）右
図）、Ｗ膜の密着層として用いる。その後、ＣＶＤ法ブ
ランケットＷ膜（２，７）を堆積する（図２（ｃ））。
次に、ＲＩＥ（反応性イオンエッチング）技術などによ
ってＷ膜（２，７）を層間絶縁膜（２，３）上まで全面
にエッチ・バックしてＷ膜（２，７）をコンタクト部内
のみに残しておく。その後、図示しないがＡｌ系の配線
を形成する。
【０００４】
【発明が解決しようとする課題】しかし、以上述べたい
ずれの方法であっても、デバイスにおける微細化によっ
て、問題が生じてしまう。例えば、反応性スパッタＴｉ
Ｎ膜の場合、コンタクト内に、まず抵抗を下げる為Ｔｉ
膜を堆積しておくが、微細化によって、膜の堆積が不十
分になり、極端な場合、コンタクト部内にはＴｉとＴｉ
Ｎ膜がほとんど堆積されないこともありうる。又、ＣＶ
Ｄ法によるＴｉＮ膜の形成においては、ＴｉＮ膜の底部
にＴｉリッチ（ある成分の量が多いこと。通常５０％以
上）なＴｉ膜を作っておく手法があるが、ＶＬＳＩの微
細化に伴い、ＴｉリッチなＴｉＮ膜の場合、十分なＴｉ
Ｓｉ2.0 膜が得られないことによる抵抗の上昇を生じ、
またＴｉ膜を有する場合では、ＴｉＳｉ2.0 を作ると
き、接合部のＳｉを消費する為、接合部での接合破壊が
発生する恐れが生じてしまう。
ずれの方法であっても、デバイスにおける微細化によっ
て、問題が生じてしまう。例えば、反応性スパッタＴｉ
Ｎ膜の場合、コンタクト内に、まず抵抗を下げる為Ｔｉ
膜を堆積しておくが、微細化によって、膜の堆積が不十
分になり、極端な場合、コンタクト部内にはＴｉとＴｉ
Ｎ膜がほとんど堆積されないこともありうる。又、ＣＶ
Ｄ法によるＴｉＮ膜の形成においては、ＴｉＮ膜の底部
にＴｉリッチ（ある成分の量が多いこと。通常５０％以
上）なＴｉ膜を作っておく手法があるが、ＶＬＳＩの微
細化に伴い、ＴｉリッチなＴｉＮ膜の場合、十分なＴｉ
Ｓｉ2.0 膜が得られないことによる抵抗の上昇を生じ、
またＴｉ膜を有する場合では、ＴｉＳｉ2.0 を作ると
き、接合部のＳｉを消費する為、接合部での接合破壊が
発生する恐れが生じてしまう。
【０００５】この発明は以上述べたコンタクト内に不完
全なＴｉ或いはＴｉＮ膜の堆積、そしてＴｉ膜のＴｉＳ
ｉ2.0 膜になるシリサイディーション化による接合破壊
などの問題点を除去する為、ＣＶＤ法（ＬＰ−ＣＶＤ法
やＰＥ−ＣＶＤ法など）により、コンタクト内に十分な
ＴｉＳｉ2.0 膜が形成出来ると共に、接合部でのＳｉの
消費を抑えて、低抵抗のコンタクト部でのＴｉＮ膜の形
成技術を提供することを目的とする。
全なＴｉ或いはＴｉＮ膜の堆積、そしてＴｉ膜のＴｉＳ
ｉ2.0 膜になるシリサイディーション化による接合破壊
などの問題点を除去する為、ＣＶＤ法（ＬＰ−ＣＶＤ法
やＰＥ−ＣＶＤ法など）により、コンタクト内に十分な
ＴｉＳｉ2.0 膜が形成出来ると共に、接合部でのＳｉの
消費を抑えて、低抵抗のコンタクト部でのＴｉＮ膜の形
成技術を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は前述の目的の
ために、半導体基板内に形成された導電性シリコン層
と、半導体基板上に準備された絶縁膜に対して、導電性
シリコン層上にコンタクトホールを形成し、このコンタ
クトホール内に形成された密着層を介して金属を埋め込
む半導体装置の製造方法において、密着層はＴｉリッチ
なＴｉＳｉx 膜と、ＴｉＮ膜とから構成され、該ＴｉＳ
ｉx 膜及びＴｉＮ膜はＣＶＤ法により連続的に形成され
るものである。つまり、ＣＶＤブランケットＷ膜の密着
層において、ステップカバレージの良い、かつ、Ｔｉリ
ッチなＴｉＳｉ2 膜を下地膜として用いることによって
コンタクト部の低抵抗化や、デバイスの微細化による浅
い接合での接合破壊を防止することによって、高信頼性
かつ、低抵抗のコンタクト配線にしたものである。
ために、半導体基板内に形成された導電性シリコン層
と、半導体基板上に準備された絶縁膜に対して、導電性
シリコン層上にコンタクトホールを形成し、このコンタ
クトホール内に形成された密着層を介して金属を埋め込
む半導体装置の製造方法において、密着層はＴｉリッチ
なＴｉＳｉx 膜と、ＴｉＮ膜とから構成され、該ＴｉＳ
ｉx 膜及びＴｉＮ膜はＣＶＤ法により連続的に形成され
るものである。つまり、ＣＶＤブランケットＷ膜の密着
層において、ステップカバレージの良い、かつ、Ｔｉリ
ッチなＴｉＳｉ2 膜を下地膜として用いることによって
コンタクト部の低抵抗化や、デバイスの微細化による浅
い接合での接合破壊を防止することによって、高信頼性
かつ、低抵抗のコンタクト配線にしたものである。
【０００７】
【作用】前述したように、この発明の製造方法によれ
ば、ＣＶＤ法でブランケットＷ膜の密着層として用いる
ＴｉＮ膜を形成する時、最初にＴｉリッチなＴｉＳｉX
膜を形成してから、ｉｎ−ｓｉｔｕ（大気にさらすこと
なく同一チャンバー内で処理すること）で、ＴｉＮ膜を
形成するようにしたので、後工程の熱処理で、コンタク
ト部にＴｉＳｉ2.0 膜を形成させる場合、下地が純Ｔｉ
膜ではなくＴｉリッチなＴｉＳｉX 膜である為、接合部
のＳｉの消費量を極力に減少出来、接合深さが浅くなっ
ても接合破壊の防止が出来ると共に、コンタクト部の低
抵抗化が図れる。
ば、ＣＶＤ法でブランケットＷ膜の密着層として用いる
ＴｉＮ膜を形成する時、最初にＴｉリッチなＴｉＳｉX
膜を形成してから、ｉｎ−ｓｉｔｕ（大気にさらすこと
なく同一チャンバー内で処理すること）で、ＴｉＮ膜を
形成するようにしたので、後工程の熱処理で、コンタク
ト部にＴｉＳｉ2.0 膜を形成させる場合、下地が純Ｔｉ
膜ではなくＴｉリッチなＴｉＳｉX 膜である為、接合部
のＳｉの消費量を極力に減少出来、接合深さが浅くなっ
ても接合破壊の防止が出来ると共に、コンタクト部の低
抵抗化が図れる。
【０００８】
【実施例】この発明の実施例を図１に示す。これに沿っ
て説明すると、まず従来法と同じように層間絶縁膜
（１，３）をエッチングしてコンタクト部を形成する。
（図１（ａ））その後、後述のＣＶＤブランケットＷ膜
（１，７）の密着層として用いるＴｉＮ膜（１，５）を
形成する前に、同じＴｉＮ膜形成チャンバ（ｉｎ−ｓｉ
ｔｕ）内で、まず、ＴｉリッチなＴｉＳｉX 膜（１，
４）を全面に堆積してから、連続的にＴｉＮ膜（１，
５）を堆積する。このプロセスを更に詳細に説明する
と、まず膜形成チャンバーに上記コンタクト部形成済み
のウェハをセットしてから、例えばＰＥ−ＣＶＤ法の場
合ＳｉＨ4 とＴｉＣｌ4 ガスをソースガスとして用い
て、それぞれの流量比を１．５〜３．０にして１．０〜
２．０Ｔｏｒｒの圧力、３００℃〜６００℃の温度で、
２００Ｗ〜８００Ｗのパワーをかけて組成ｘが約１．１
〜１．８になるＴｉリッチなＴｉＳｉX 膜（１，４）を
形成してから、ＳｉＨ4 ガスを止める。その後圧力、温
度とパワーを同じにしても、変化させてもよいが、通常
スループットを考慮すると少なくとも、温度を同じ条件
にして、ＮＨ3 とＴｉＣｌ4 ガスをソースガスとして用
いて、それらの流量比を例えば、１／１０〜１／２０な
ど、ストイキオメトリな（生成エンタルピーが最少の化
学的に最も安定な）ＴｉＮ膜（１，４）が形成出来る最
適条件にして、ＴｉＮ膜（１，５）を形成する。その後
図１（ａ）のように、ＣＶＤ法によるブランケットＷ膜
（１，７）を形成してから、ＲＩＥ法などによってエッ
チ・バックする。この時、層間絶縁膜（１，３）上のＴ
ｉリッチＴｉＳｉX 膜（１，４）、ＴｉＮ膜（１，５）
とブランケットＷ膜（１，７）をエッチオフしておく。
そうすればコンタクト部内の膜構成としては、Ｔｉリッ
チなＴｉＳｉX 膜／ＴｉＮ膜／Ｗ膜となる。又、ブラン
ケットＷ膜（１，７）を堆積する前に、ＴｉＳｉX 膜
（１，４）のアニール工程を入れてもよい。このような
構造のコンタクト部においてはアニールを行えば、まず
ＴｉリッチなＴｉＳｉX 膜（１，４）が下地の接合部の
Ｓｉを消費してＴｉＳｉ2.0 になるが、ＴｉＳｉX 膜
（１，４）の組成は約１．１〜１．８である為、同じ膜
厚を有する純Ｔｉ膜に比べて、ＴｉＳｉ2.0 膜になる為
のＳｉの必要量は、半分以下になる。これによって、十
分な厚さを有するＴｉＳｉ2.0 膜が形成出来る。従って
抵抗は低くすることができると共に、接合部でのＳｉの
消費は、極めて低減出来る。この為、デバイスの微細化
によって接合深さが浅くなっても、接合破壊の防止が大
きく向上出来る。
て説明すると、まず従来法と同じように層間絶縁膜
（１，３）をエッチングしてコンタクト部を形成する。
（図１（ａ））その後、後述のＣＶＤブランケットＷ膜
（１，７）の密着層として用いるＴｉＮ膜（１，５）を
形成する前に、同じＴｉＮ膜形成チャンバ（ｉｎ−ｓｉ
ｔｕ）内で、まず、ＴｉリッチなＴｉＳｉX 膜（１，
４）を全面に堆積してから、連続的にＴｉＮ膜（１，
５）を堆積する。このプロセスを更に詳細に説明する
と、まず膜形成チャンバーに上記コンタクト部形成済み
のウェハをセットしてから、例えばＰＥ−ＣＶＤ法の場
合ＳｉＨ4 とＴｉＣｌ4 ガスをソースガスとして用い
て、それぞれの流量比を１．５〜３．０にして１．０〜
２．０Ｔｏｒｒの圧力、３００℃〜６００℃の温度で、
２００Ｗ〜８００Ｗのパワーをかけて組成ｘが約１．１
〜１．８になるＴｉリッチなＴｉＳｉX 膜（１，４）を
形成してから、ＳｉＨ4 ガスを止める。その後圧力、温
度とパワーを同じにしても、変化させてもよいが、通常
スループットを考慮すると少なくとも、温度を同じ条件
にして、ＮＨ3 とＴｉＣｌ4 ガスをソースガスとして用
いて、それらの流量比を例えば、１／１０〜１／２０な
ど、ストイキオメトリな（生成エンタルピーが最少の化
学的に最も安定な）ＴｉＮ膜（１，４）が形成出来る最
適条件にして、ＴｉＮ膜（１，５）を形成する。その後
図１（ａ）のように、ＣＶＤ法によるブランケットＷ膜
（１，７）を形成してから、ＲＩＥ法などによってエッ
チ・バックする。この時、層間絶縁膜（１，３）上のＴ
ｉリッチＴｉＳｉX 膜（１，４）、ＴｉＮ膜（１，５）
とブランケットＷ膜（１，７）をエッチオフしておく。
そうすればコンタクト部内の膜構成としては、Ｔｉリッ
チなＴｉＳｉX 膜／ＴｉＮ膜／Ｗ膜となる。又、ブラン
ケットＷ膜（１，７）を堆積する前に、ＴｉＳｉX 膜
（１，４）のアニール工程を入れてもよい。このような
構造のコンタクト部においてはアニールを行えば、まず
ＴｉリッチなＴｉＳｉX 膜（１，４）が下地の接合部の
Ｓｉを消費してＴｉＳｉ2.0 になるが、ＴｉＳｉX 膜
（１，４）の組成は約１．１〜１．８である為、同じ膜
厚を有する純Ｔｉ膜に比べて、ＴｉＳｉ2.0 膜になる為
のＳｉの必要量は、半分以下になる。これによって、十
分な厚さを有するＴｉＳｉ2.0 膜が形成出来る。従って
抵抗は低くすることができると共に、接合部でのＳｉの
消費は、極めて低減出来る。この為、デバイスの微細化
によって接合深さが浅くなっても、接合破壊の防止が大
きく向上出来る。
【０００９】なお、本実施例は埋め込み材としてＷ膜の
例を示したが、Ｗ膜以外のＭｏやＣｒなどの高融点金
属、さらにはＡｌなどの金属でも同様の効果を得られ
る。
例を示したが、Ｗ膜以外のＭｏやＣｒなどの高融点金
属、さらにはＡｌなどの金属でも同様の効果を得られ
る。
【００１０】
【発明の効果】以上、詳細に説明したように、この発明
の製造方法によれば、ＣＶＤ法でブランケットＷ膜の密
着層として用いるＴｉＮ膜を形成するに当たって、最初
にＴｉリッチなＴｉＳｉX 膜を形成してから、ｉｎ−ｓ
ｉｔｕでＴｉＮ膜を形成するようにしたので、後工程の
熱処理でコンタクト部にＴｉＳｉ2.0 膜を形成させる場
合、下地が純Ｔｉ膜ではなくＴｉリッチなＴｉＳｉX 膜
である為、接合部のＳｉの消費量を極力に減少出来、接
合深さが浅くなっても、接合破壊の防止が出来ると共
に、コンタクト部の低抵抗化が図れる。
の製造方法によれば、ＣＶＤ法でブランケットＷ膜の密
着層として用いるＴｉＮ膜を形成するに当たって、最初
にＴｉリッチなＴｉＳｉX 膜を形成してから、ｉｎ−ｓ
ｉｔｕでＴｉＮ膜を形成するようにしたので、後工程の
熱処理でコンタクト部にＴｉＳｉ2.0 膜を形成させる場
合、下地が純Ｔｉ膜ではなくＴｉリッチなＴｉＳｉX 膜
である為、接合部のＳｉの消費量を極力に減少出来、接
合深さが浅くなっても、接合破壊の防止が出来ると共
に、コンタクト部の低抵抗化が図れる。
【図１】本発明の実施例
【図２】従来例
１，４ ＴｉリッチなＴｉＳｉX 膜 １，５ ＴｉＮ膜 １，６ ＴｉＳｉ2.0 膜 １，７ ＣＶＤＷ膜
フロントページの続き (56)参考文献 特開 平３−286527（ＪＰ，Ａ) 特開 平３−96276（ＪＰ，Ａ) 特開 平３−3270（ＪＰ，Ａ) 特開 昭64−27243（ＪＰ，Ａ) 特開 昭63−272049（ＪＰ，Ａ) 特開 昭63−172463（ＪＰ，Ａ) 特開 昭62−290128（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 301 H01L 21/28 H01L 21/285 H01L 21/3205 H01L 21/768
Claims (2)
- 【請求項１】 半導体基板内に形成された導電性シリコ
ン層と、該半導体基板上に準備された絶縁膜に対して、
該導電性シリコン層上にコンタクトホールを形成し、該
コンタクトホール内に形成された密着層を介して金属を
埋め込む半導体装置の製造方法において、 前記密着層はＴｉを５０％以上有するＴｉＳｉｘ膜と、
該ＴｉＳｉ膜上に形成されたＴｉＮ膜とから構成され、
該ＴｉＳｉｘ膜及びＴｉＮ膜はＣＶＤ法により連続的に
構成されることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記密着層形成の後、該密着層と前記導
電性シリコン層とで接合部を形成するための熱処理を行
うことを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03224261A JP3085745B2 (ja) | 1991-09-04 | 1991-09-04 | 半導体装置の製造方法 |
| US08/119,440 US5462895A (en) | 1991-09-04 | 1993-08-23 | Method of making semiconductor device comprising a titanium nitride film |
| US08/423,144 US5525543A (en) | 1991-09-04 | 1995-04-17 | Method of making a semiconductor device using a titanium-rich silicide film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03224261A JP3085745B2 (ja) | 1991-09-04 | 1991-09-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0562933A JPH0562933A (ja) | 1993-03-12 |
| JP3085745B2 true JP3085745B2 (ja) | 2000-09-11 |
Family
ID=16811006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03224261A Expired - Fee Related JP3085745B2 (ja) | 1991-09-04 | 1991-09-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3085745B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2713178B2 (ja) * | 1994-08-01 | 1998-02-16 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| JPH11204457A (ja) * | 1998-01-09 | 1999-07-30 | Tokyo Electron Ltd | ＣＶＤ−Ｔｉ膜の成膜方法 |
-
1991
- 1991-09-04 JP JP03224261A patent/JP3085745B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0562933A (ja) | 1993-03-12 |
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