KR100281899B1 - 금속실리사이드막위에응집방지층을갖춘게이트전극및그형성방법 - Google Patents

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Abstract

금속 실리사이드막의 응집(agglomeration)에 대한 내성을 향상시키기 위하여 금속 실리사이드막 위에 응집 방지층을 갖춘 게이트 전극 및 그 형성 방법에 관하여 개시한다. 본 발명에 따른 게이트 전극은 반도체 기판상에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 불순물이 도핑된 폴리실리콘막과, 상기 폴리실리콘막 위에 형성된 금속 실리사이드막과, 상기 폴리실리콘막과 금속 실리사이드막 사이에 형성된 TiN 배리어층과, 상기 금속 실리사이드막의 응집을 억제하기 위하여 상기 금속 실리사이드막의 바로 위에 형성된 응집 방지층을 포함하고, 상기 응집 방지층은 상기 TiN 배리어층과는 다른 물질로 이루어진다.

Description

금속 실리사이드막 위에 응집 방지층을 갖춘 게이트 전극 및 그 형성 방법{Gate electrode having agglomeration preventing layer on metal silicide and forming method thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 도전층으로서 금속 실리사이드막을 사용하는 게이트 전극 및 그 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트 라인의 선폭은 점차 줄어들고, 그에 따라 게이트 라인의 저항이 증가하는 것을 피할 수 없다. 이를 극복하기 위하여 비교적 낮은 비저항을 가지는 도전 물질을 사용하여 게이트 전극을 형성하고자 하는 연구가 진행되고 있다. 그 결과, 최근에는 불순물이 도핑된 폴리실리콘막 위에 금속 실리사이드막이 적층된 폴리사이드 구조를 게이트 구조로서 채용하는 기술이 널리 이용되고 있다. 특히, 티타늄 폴리사이드 구조의 게이트 전극은 매우 낮은 저항값을 얻을 수 있으므로, 게이트 라인에서의 저항을 줄이고, 게이트 전극의 단차를 줄일 수 있으므로 1G DRAM과 같은 고집적화된 소자에 유리하게 적용될 수 있다.
그러나, 반도체 소자가 점차 고집적화되고, 게이트 라인의 선폭이 줄어들수록 티타늄 실리사이드막이 열을 받을 때 응집(agglomeration)되는 현상이 나타나는 문제가 발생된다. 이와 같은 티타늄 실리사이드막의 응집 현상은 게이트 라인에서의 저항을 높이는 직접적인 원인으로 작용한다.
종래에는, 상기와 같은 티타늄 실리사이드막의 응집 현상을 억제하기 위하여 폴리실리콘막과 티타늄 실리사이드막 사이에 TiN 배리어층(barrier layer)을 개재한 기술이 문헌에 개시된 바 있다(Dae-Lok Bae, et al., "Reliability and Electrical Properties of Poly-Si/TiSix Gate Structure with TiN Barrier Layers", Advanced Metallization and Interconnection Systems for ULSI Applications, 1995, pp 363-368).
상기 문헌에 개시된 기술에서 TiN 배리어층을 채용하는 주요 목적중 하나는 티타늄 실리사이드막과 폴리실리콘막과의 사이에서의 계면 에너지를 증가시켜서 티타늄 실리사이드막의 응집에 대한 내성을 증가시키고, 그에 따라 게이트 라인에서의 저항이 증가하는 것을 억제하기 위한 것이다.
상기 문헌에 개시된 기술에 의하면, 0.3μm 이상의 선폭을 가지는 게이트 라인에서는 TiN 배리어층에 의하여 게이트 저항이 열화되는 것을 억제할 수 있었다.
그러나, 폴리실리콘막과 금속 실리사이드막 사이에 TiN 배리어층을 형성하더라도, 게이트 라인의 선폭이 0.3μm 이하로 감소되면 금속 실리사이드막은 응집 현상에 더욱 취약해지고, 따라서 게이트 저항을 감소시키기가 더욱 어려워진다.
본 발명의 목적은 선폭이 매우 작은 게이트 라인에서도 금속 실리사이드막의 응집을 억제하여 게이트 저항이 증가하는 것을 방지할 수 있는 구조를 가지는 반도체 소자의 게이트 전극을 제공하는 것이다.
본 발명의 다른 목적은 선폭이 매우 작은 게이트 라인에서도 금속 실리사이드막의 응집을 억제하여 게이트 저항이 증가하는 것을 방지할 수 있는 구조를 가지는 게이트 전극 형성 방법을 제공하는 것이다.
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
도 2는 응집 방지층을 적용한 본 발명의 경우와 응집 방지층을 적용하지 않은 종래의 경우의 면적 저항을 비교한 그래프이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판, 20 : 게이트 절연막
30 : 폴리실리콘막, 40 : TiN 배리어층
50 : 금속 실리사이드막, 60 : 응집 방지층
70 : 하드 마스크 패턴, 72 : 실리콘 질화막 패턴
74 : 이산화실리콘막 패턴, 80 : 게이트 패턴
90 : 스페이서
상기 목적을 달성하기 위하여, 본 발명에 따른 게이트 전극은 반도체 기판상에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 불순물이 도핑된 폴리실리콘막과, 상기 폴리실리콘막 위에 형성된 금속 실리사이드막과, 상기 폴리실리콘막과 금속 실리사이드막 사이에 형성된 TiN 배리어층과, 상기 금속 실리사이드막의 응집을 억제하기 위하여 상기 금속 실리사이드막의 바로 위에 형성된 응집 방지층을 포함하고, 상기 응집 방지층은 상기 TiN 배리어층과는 다른 물질로 이루어진다.
바람직하게는, 상기 응집 방지층은 TiSiN막이며, 500Å 이하의 두께를 가진다.
상기 금속 실리사이드막은 티타늄 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 몰리브덴 실리사이드 및 탄탈륨 실리사이드로 이루어지는 군에서 선택되는 어느 하나로 이루어진다.
본 발명에 따른 게이트 전극은 또한 상기 응집 방지층을 덮는 절연층을 더 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 게이트 전극 형성 방법에서는 반도체 기판상에 게이트 절연막을 형성한다. 상기 게이트 절연막 위에 불순물이 도핑된 폴리실리콘막을 형성한다. 상기 도핑된 폴리실리콘막 위에 TiN 배리어층을 형성한다. 상기 TiN 배리어층 위에 금속 실리사이드막을 형성한다. 상기 금속 실리사이드막을 NH3플라즈마 처리함으로써 상기 금속 실리사이드막 위에 상기 금속 실리사이드막의 응집을 방지하기 위한 응집 방지층을 형성한다. 상기 응집 방지층 위에 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각 마스크로 하여 상기 응집 방지층, 금속 실리사이드막, TiN 배리어층 및 폴리실리콘막을 차례로 패터닝하여 게이트 패턴을 형성한다. 상기 게이트 패턴의 측벽에 절연막으로 이루어지는 스페이서를 형성한다.
상기 금속 실리사이드막은 티타늄 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 몰리브덴 실리사이드 및 탄탈륨 실리사이드로 이루어지는 군에서 선택되는 어느 하나로 이루어진다.
상기 응집 방지층은 스퍼터링 방법 또는 CVD(Chemical Vapor Deposition) 방법에 의하여 형성된다.
상기 응집 방지층은 TiN 또는 TiSiN으로 이루어진다.
상기 하드 마스크 패턴은 산화막, 질화막, 또는 이들의 적층막으로 이루어진다.
본 발명에 의하면, 금속 실리사이드막을 게이트 전극 형성에 채용하는 경우에 게이트 라인의 선폭이 0.3μm 이하로 감소하는 경우에도 게이트 저항이 증가하는 것을 억제할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)상에 게이트 절연막(20)을 형성한 후, 그 위에 불순물이 도핑된 폴리실리콘막(30)을 형성한다.
이어서, 상기 폴리실리콘막(30) 위에 TiN 배리어층(40)을 500Å이하의 두께로 형성한다. 상기 TiN 배리어층(40)은 후속 공정에서 형성되는 금속 실리사이드막으로부터 상기 게이트 절연막(20)으로의 확산을 방지하기 위하여 형성하는 것이다. 예를 들면, 후속 공정에서 티타늄 실리사이드막이 형성된 경우에 그 티타늄 실리사이드막으로부터 Ti가 게이트 산화막으로 확산되는 것을 상기 TiN 배리어층(40)에 의하여 억제할 수 있다.
상기 TiN 배리어층(40) 위에 금속 실리사이드막(50)을 형성한다. 상기 금속 실리사이드막(50)을 형성하기 위하여, 먼저 상기 TiN 배리어층(40) 위에 폴리실리콘막과 내화성 금속막, 예를 들면 티타늄, 텅스텐, 코발트, 몰리브덴 또는 탄탈륨으로 이루어지는 금속막을 형성한 후, 얻어진 결과물을 어닐링하여 상기 금속 실리사이드막(50)을 얻는다.
상기 금속 실리사이드막(50)을 형성하는 또 다른 방법으로서, 상기 TiN 배리어층(40) 위에 스퍼터링 방법 및 CVD(Chemical Vapor Deposition) 방법에 의하여 상기 금속 실리사이드막(50)을 직접 형성하는 것도 가능하다.
상기 금속 실리사이드막(50)은 티타늄 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 몰리브덴 실리사이드 또는 탄탈륨 실리사이드로 형성될 수 있으며, 그 중에서 티타늄 실리사이드로 형성하는 것이 바람직하다.
상기 금속 실리사이드막(50), 특히 티타늄 실리사이드막은 그 막이 형성된 후 후속 공정에서 열처리를 받게 되면 그 막 내에서 결정 입자 경계 에너지(grain boundary energy)를 낮추기 위해 응집되려고 하는 경향이 있다. 더욱이, 게이트 라인의 선폭이 0.3μm 이하, 예를 들면 0.17μm 정도로 감소되면, 금속 실리사이드막의 응집 현상은 더욱 쉽게 발생된다.
따라서, 본 발명에서는 티타늄 실리사이드막이 후속 공정에서 열처리를 받게 되어도 응집되는 것을 억제하기 위하여, 다음에 설명하는 바와 같이 티타늄 실리사이드막과 그 상부막과의 사이의 계면 에너지(interface energy) 및 상기 티타늄 실리사이드막과 그 하부막과의 사이의 계면 에너지를 각각 증가시키는 방법을 이용한다.
도 1b를 참조하면, 상기 금속 실리사이드막(50) 위에 TiN 또는 TiSiN으로 이루어지는 응집 방지층(60)을 500Å 이하의 두께로 형성한다. 상기 응집 방지층(60)은 후속의 열처리 공정시 발생될 수 있는 상기 금속 실리사이드막(50)의 응집 현상을 억제하기 위하여 상기 금속 실리사이드막(50) 위에서 상기 금속 실리사이드막(50)과의 계면 에너지를 증가시키는 역할을 한다.
상기 응집 방지층(60)은 스퍼터링 방법 또는 CVD(Chemical Vapor Deposition) 방법에 의하여 형성하는 것이 가능하다.
상기 응집 방지층(60)을 형성하기 위한 다른 방법으로서, 상기 금속 실리사이드막(50)으로서 티타늄 실리사이드막을 형성하고, 상기 티타늄 실리사이드막을 NH3플라즈마 처리함으로써 상기 티타늄 실리사이드막 위에 TiN 또는 TiSiN으로 이루어지는 응집 방지층(60)을 형성한다.
도 1c를 참조하면, 상기 응집 방지층(60) 위에 절연막으로 이루어지는 하드 마스크 패턴(70)을 형성한다. 상기 하드 마스크 패턴(70)은 산화막, 질화막 또는 이들의 적층막으로 형성하는 것이 가능하다.
도 1c에 도시된 구조를 예로 들어 설명하면, 상기 하드 마스크 패턴(70)을 형성하기 위하여, 먼저 상기 응집 방지층(60) 위에 실리콘 질화막과 이산화실리콘막을 차례로 형성한 후, 이들 막을 패터닝하여 실리콘 질화막 패턴(72)과 이산화실리콘막 패턴(74)을 형성함으로써, 이들 막이 차례로 적층된 하드 마스크 패턴(70)을 형성한다.
도 1d를 참조하면, 상기 하드 마스크 패턴(70)을 식각 마스크로 하여 상기 응집 방지층(60), 금속 실리사이드막(50), TiN 배리어층(40) 및 폴리실리콘막(30)을 차례로 패터닝하여 상기 막들이 차례로 적층된 게이트 패턴(80)을 형성한다.
도 1e를 참조하면, 상기 게이트 패턴(80)이 형성된 결과물상에 절연막을 증착한 후 에치백하여 상기 게이트 패턴(80) 및 하드 마스크 패턴(70)의 측벽에 절연막으로 이루어지는 스페이서(90)를 형성한다.
상기 스페이서(90)는 산화막, 질화막 또는 이들의 적층막으로 형성할 수 있다. 예를 들면, 상기 게이트 패턴(80)이 형성된 결과물상에 실리콘 질화막을 형성한 후 에치백하여 상기 게이트 패턴(80) 및 하드 마스크 패턴(70)의 측벽에 실리콘 질화막으로 이루어지는 제1 스페이서를 형성하고, 이어서 상기 제1 스페이서가 형성된 결과물상에 이산화실리콘막을 형성한 후 에치백하여 상기 제1 스페이서 위에 제2 스페이서를 형성함으로써 상기 제1 스페이서 및 제2 스페이서로 이루어지는 스페이서(90)를 형성한다. 또는, 상기 게이트 패턴(80)이 형성된 결과물상에 실리콘 질화막과 이산화실리콘막을 차례로 형성한 후 이들 막을 에치백하여 상기 게이트 패턴(80) 및 하드 마스크 패턴(70)의 측벽에 실리콘 질화막 및 이산화실리콘막이 적층된 스페이서를 형성하는 것도 가능하다.
상기한 바와 같이 본 발명에 따른 게이트 전극 형성 방법에서는, 폴리사이드 구조에서 폴리실리콘막과 금속 실리사이드막 사이에 TiN 배리어층을 형성하고, 상기 금속 실리사이드막 위에 응집 방지층을 형성하므로, 게이트 라인의 선폭이 0.3μm 이하로 감소되는 경우에도 상기 응집 방지층에 의해 상기 금속 실리사이드막의 계면 에너지가 증가되어 상기 금속 실리사이드막의 응집을 억제할 수 있다.
도 2는 금속 실리사이드막 위에 응집 방지층을 형성한 본 발명의 경우와, 응집 방지층을 형성하지 않은 종래의 경우에 있어서의 게이트 전극의 면적 저항 특성을 누적 분포율로서 나타낸 그래프이다. 이것은 티타늄 폴리사이드 구조를 가지며 게이트 라인의 선폭이 0.17μm인 게이트 전극에 대하여 평가한 결과이다. 여기서, 본 발명에 따라 티타늄 실리사이드막 위에 응집 방지층을 형성한 경우들, 즉 TiN 응집 방지층을 100Å의 두께로 형성한 경우(-■-)와, TiSiN 응집 방지층을 100Å의 두께로 형성한 경우(-▲-)와, 티타늄 실리사이드막에 대하여 NH3플라즈마 처리하여 응집 방지층을 형성한 경우(-◇-)를, 티타늄 실리사이드막 위에 응집 방지층을 형성하지 않은 종래의 경우(-○-)와 비교하기 위하여 각각의 경우의 면적 저항을 측정하여 비교하였다.
도 2의 결과로부터, 본 발명에 따라 티타늄 실리사이드막 위에 응집 방지층을 형성한 경우는 응집 방지층을 형성하지 않은 종래의 경우에 비하여 면적 저항 특성이 크게 개선된 것을 확인할 수 있다.
상기와 같이, 본 발명에 따라서 티타늄 실리사이드막 위에 응집 방지층을 형성함으로써, 선폭이 좁은 게이트 라인에서 게이트 면적 저항이 증가하는 것을 억제할 수 있다. 그 이유는 상기 응집 방지층에 의하여 티타늄 실리사이드막의 응집에 대한 내성이 향상되었기 때문이다.
상기한 바와 같이, 본 발명에 의하면 반도체 소자의 도전층으로 사용되는 금속 실리사이드막의 계면 에너지를 증가시키는 방법에 의하여 상기 금속 실리사이드막의 응집을 억제하기 위하여, 상기 금속 실리사이드막 위에 TiN 또는 TiSiN으로 이루어지는 응집 방지층을 형성한다. 따라서, 상기 금속 실리사이드막을 게이트 전극 형성에 채용하는 경우에 게이트 라인의 선폭이 0.3μm 이하로 감소하는 경우에도 게이트 저항이 증가하는 것을 억제할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (11)

  1. 반도체 기판상에 형성된 게이트 절연막과,
    상기 게이트 절연막 위에 형성된 불순물이 도핑된 폴리실리콘막과,
    상기 폴리실리콘막 위에 형성된 금속 실리사이드막과,
    상기 폴리실리콘막과 금속 실리사이드막 사이에 형성된 TiN 배리어층과,
    상기 금속 실리사이드막의 응집을 억제하기 위하여 상기 금속 실리사이드막의 바로 위에 형성된 응집 방지층을 포함하고,
    상기 응집 방지층은 상기 TiN 배리어층과는 다른 물질로 이루어진 것을 특징으로 하는 반도체 소자의 게이트 전극.
  2. 제1항에 있어서, 상기 응집 방지층은 TiSiN막인 것을 특징으로 하는 반도체 소자의 게이트 전극.
  3. 제1항에 있어서, 상기 응집 방지층은 500Å 이하의 두께를 가지는 것을 특징으로 하는 반도체 소자의 게이트 전극.
  4. 제1항에 있어서, 금속 실리사이드막은 티타늄 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 몰리브덴 실리사이드 및 탄탈륨 실리사이드로 이루어지는 군에서 선택되는 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극.
  5. 제1항에 있어서,
    상기 응집 방지층을 덮는 절연층을 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극.
  6. (a) 반도체 기판상에 게이트 절연막을 형성하는 단계와,
    (b) 상기 게이트 절연막 위에 불순물이 도핑된 폴리실리콘막을 형성하는 단계와,
    (c) 상기 도핑된 폴리실리콘막 위에 TiN 배리어층을 형성하는 단계와,
    (d) 상기 TiN 배리어층 위에 금속 실리사이드막을 형성하는 단계와,
    (e) 상기 금속 실리사이드막을 NH3플라즈마 처리함으로써 상기 금속 실리사이드막 위에 상기 금속 실리사이드막의 응집을 방지하기 위한 응집 방지층을 형성하는 단계와,
    (f) 상기 응집 방지층 위에 하드 마스크 패턴을 형성하는 단계와,
    (g) 상기 하드 마스크 패턴을 식각 마스크로 하여 상기 응집 방지층, 금속 실리사이드막, TiN 배리어층 및 폴리실리콘막을 차례로 패터닝하여 게이트 패턴을 형성하는 단계와,
    (h) 상기 게이트 패턴의 측벽에 절연막으로 이루어지는 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  7. 제6항에 있어서, 상기 금속 실리사이드막은 티타늄 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 몰리브덴 실리사이드 및 탄탈륨 실리사이드로 이루어지는 군에서 선택되는 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  8. 제6항에 있어서, 상기 단계 (e)에서 상기 응집 방지층은 스퍼터링 방법 또는 CVD(Chemical Vapor Deposition) 방법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  9. 제6항에 있어서, 상기 응집 방지층은 TiN 또는 TiSiN으로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  10. 제6항에 있어서, 상기 응집 방지층은 500Å 이하의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  11. 제6항에 있어서, 상기 하드 마스크 패턴은 산화막, 질화막, 또는 이들의 적층막으로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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