KR20020058343A - 반도체 소자의 티타늄 실리사이드 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 티타늄 실리사이드를 사용하여 게이트 전극을 형성하는 방법에 관한 것으로, 특히 티타늄 실리사이드의 상변화에 따른 체적 수축 때문에 유발될 수 있는 큰 인장 응력을 완화시켜, 상기 큰 인장 응력에 의한 크랙 또는 보이드의 발생을 막을 수 있어서, 반도체 소자의 고속 동작을 가능케하는 티타늄 실리사이드를 안정적으로 게이트에 사용할 수 있도록 하는 게이트 형성 방법에 관한 것이다.
Description
본 발명은 티타늄 실리사이드를 사용하여 게이트 전극을 형성하는 방법에 관한 것으로, 특히 티타늄 실리사이드의 상변화에 따른 체적 수축 때문에 유발될 수있는 큰 인장 응력을 완화시켜, 상기 큰 인장 응력에 의한 크랙 또는 보이드의 발생을 막을 수 있어서, 반도체 소자의 고속 동작을 가능케하는 티타늄 실리사이드를 안정적으로 게이트에 사용할 수 있도록 하는 게이트 형성 방법에 관한 것이다.
최근 반도체 소자의 고집적화에 따른 고속 신호 처리 요구가 증가되고 있다. 그러나, 종래의 64메가 디램 또는 256 메가 디램에서 게이트 물질로 사용되던 폴리 실리콘/텅스텐 실리사이드 구조는 비저항이 높기 때문에 이러한 고속 신호 처리 요구를 충족시키는데 한계가 있었던 것이 사실이다. 이 때문에 향후 1 기가 디램급 이상의 소자에서 게이트 물질로 사용할 수 있는 새로운 금속 재료에 관한 연구가 활발히 진행되고 있다. 이 중에서도, 금속 텅스텐을 새로운 게이트 물질로 사용하려는 연구가 활발히 진행되고 있으나, 텅스텐은 그 자체가 가지는 응력, 산화성 등의 성질 때문에 박리에 취약한 단점을 가지고 있다. 특히, 금속 텅스텐을 게이트 물질로 사용할 경우, 금속 특유의 그레인(grain)으로 인한 표면 거칠기의 발생이 불가피하여, 후속 워드라인 형성 공정시 상기와 같은 텅스텐의 표면 거칠기에 기인하는 블록의 결함에 의한 패턴 불량이 발생하는 문제점이 도출될 수 있다.
이 때문에 표면 거칠기가 없고, 비저항이 낮아서 고집적화에 따른 고속 신호 처리 요구를 만족시킬 수 있는 새로운 게이트 물질에 대한 연구가 계속되고 있으며, 이러한 요구를 충족시킬 수 있는 물질로 새로이 등장한 것이 티타늄 실리사이드(TiSix)이다. 즉, 상기에서 본 바와 같이 표면 거칠기가 없고, 비저항이 가장 낮은 물질 중의 하나인 이원계 합금 티타늄 실리사이드를 게이트 물질로 사용하여, 후속 패턴의 형성에 문제가 없으면서도, 고속 신호 처리 요구를 충족시킬 수 있도록 하는 게이트 전극의 형성 방법에 관한 연구가 계속 진행되고 있다.
그런데, 성장 상태의 티타늄 실리사이드(TiSi2) 게이트는 비정형상이지만, 후속 열공정에서 열이 가해지면 상전이가 일어나게 되어 열처리 온도 및 시간에 따라 결정형 저심사방정형의 C49상 또는 면심사방정형의 C54상이 생성되게 된다. 일반적으로 알려진 C49 상의 비저항은 ~40 μΩ/cm으로 비교적 높지만, C54 상의 비저항은 ~15 μΩ/cm로 게이트 물질 중 가장 낮은 비저항을 가진다. 따라서, C54상의 게이트를 형성하고자 하는 연구가 진행중이지만, 비정형상 티타늄 실리사이드C54상 또는 C49 상C54 상의 상전이 과정시, 체적 수축율이 ~23%로 매우 크게 되므로 높은 인장 응력(2×1010dyn/cm2)이 발생하게 되어, 도 1 및 도 2에서 보는 바와 같이, 크랙 또는 보이드가 발생하는 문제점이 생기게 된다. 더욱이 후속 고온 공정 중 확산성이 높은 티타늄이 게이트 산화막까지 확산되어 소자의 특성 저하를 초래할 수 있다.
상기와 같은 종래 기술의 문제점으로 인하여, 티타늄 실리사이드의 상변화에 따른 인장 응력을 완화시켜, 소자의 고집적화에 따른 고속 처리 신호를 충족하면서도, 보이드 또는 크랙을 형성하지 않도록 할 수 있는 티타늄 실리사이드 게이트 형성 방법이 절실히 요구되고 있다.
이에 본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여,티타늄 실리사이드의 상전이로 인한 인장 응력을 완화시킬 수 있는 방법을 제공함으로써, 게이트 물질로 사용되어 고속 처리 신호 요구를 충족시킬 수 있는 티타늄 실리사이드의 장점을 살릴 수 있는 동시에, 상기 인장 응력에 의한 보이드 및 크랙의 발생을 억제하여, 소자의 특성 향상을 꾀할 수 있는 게이트 형성 방법을 제공하는데 있다.
도 1 및 도 2는 종래의 티타늄 실리사이드 게이트에서 상기 티타늄 실리사이드의 체적 수축에 의해, 보이드가 발생한 모양을 나타낸 도면이고,
도 3은 본 발명에 의한 게이트 형성 방법 중, 금속 질화막을 증착하는 방법과, 이종성 금속상을 분산시키는 방법을 동시에 적용한 경우의 모양을 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 게이트 산화막 102 : 폴리 실리콘막
104 : 티타늄 나이트라이드막 106 : 티타늄 실리사이드
108 : 분산된 금속성 이종상 110 : 하드 마스크
112 : 게이트 난반사 방지막
상기와 같은 목적을 달성하기 위해, 본 발명은 반도체 기판 상에 형성된 게이트 산화막 상에 폴리실리콘막으로 게이트 전극 패턴을 형성하는 단계와; 전체 구조 상에 층간절연막을 형성하고 상기 층간절연막을 선택적으로 제거하여 상기 폴리 실리콘막을 노출시키는 콘택을 형성하는 단계; 및 상기 콘택 내부에 티타늄 실리사이드를 매립하는 단계를 포함하여 구성됨을 특징으로 하는 티타늄 실리사이드 게이트 형성 방법에 있어서, 상기 티타늄 실리사이드로는 과잉의 실리콘이 포함된 티타늄 실리사이드(TiSix, x≥2.2)를 사용함을 특징으로 하는 티타늄 실리사이드 게이트 형성 방법을 제공한다.
상기와 같은 게이트 형성 방법에 있어서, 일반적인 티타늄 실리사이드 (TiSi2)보더도 실리콘 성분을 많이 함유한 티타늄 실리사이드(Si rich TiSix, x≥2.2)를 콘택 내부에 형성하는 공정은 실리콘과 티타늄으로 이루어진 혼합물 타겟의 실리콘 성분을 증가시키는 방법을 사용하여 실시함이 바람직하다.
상기 본 발명에 의한 게이트 형성 방법에 의하면, 티타늄 실리사이드 내의 과잉 실리콘이 침입형(interstitial) 원자로 작용하여 인장 응력을 완화시키며, 표면으로 이동하여, TiSixOY및 TiSixNY형성함으로써, 표면 거칠기를 감소시켜 후속 워드라인 형성시 패턴의 불량을 막을 수 있다.
또한, 본 발명은 반도체 기판 상에 형성된 게이트 산화막 상에 폴리실리콘막으로 게이트 전극 패턴을 형성하는 단계와; 전체 구조 상에 층간절연막을 형성하고 상기 층간절연막을 선택적으로 제거하여 상기 폴리 실리콘막을 노출시키는 콘택을 형성하는 단계; 및 상기 콘택 내부에 티타늄 실리사이드를 매립하는 단계를 포함하여 구성됨을 특징으로 하는 티타늄 실리사이드 게이트 형성 방법에 있어서, 상기 매립된 티타늄 실리사이드 상에 고온에서 안정하면서도, 낮은 비저항을 지니는 금속성 이종상을 분산시키는 단계를 포함하여 구성됨을 특징으로 하는 티타늄 실리사이드 게이트 형성 방법을 제공한다.
상기 게이트 형성 방법에 있어서, 분산되는 금속성 이종상으로는 탄탈륨 (Ta), 몰리브덴(Mo), 텅스텐(W) 등을 사용함이 바람직하며, 상기 금속성 이종상을 분산시키는 방법은 분산 강화방법을 이용하여 실시함이 바람직하다.
상기와 같은 게이트 형성 방법에 의하면, 탄탈륨, 몰리브덴, 텅스텐과 같은 고온에서 안정하면서도, 낮은 비저항을 가지는 금속성 이종상을 상기 콘택 내부에 형성된 티타늄 실리사이드 상에 분산시킴으로써, 실리콘 및 티타늄의 확산을 억제할 수 있어서, 상전이 과정에 따른 수축을 최소화할 수 있다.
본 발명은 또한, 반도체 기판 상에 형성된 게이트 산화막 상에 폴리실리콘막으로 게이트 전극 패턴을 형성하는 단계와; 전체 구조 상에 층간절연막을 형성하고 상기 층간절연막을 선택적으로 제거하여 상기 폴리 실리콘막을 노출시키는 콘택을 형성하는 단계; 및 상기 콘택 내부에 티타늄 실리사이드를 매립하는 단계를 포함하여 구성됨을 특징으로 하는 티타늄 실리사이드 게이트 형성 방법에 있어서, 상기 콘택을 형성한 후, 티타늄 실리사이드를 매립하기 전에, 상기 콘택 내부에 금속 질화막을 증착하는 단계를 포함하여 구성됨을 특징으로 하는 티타늄 실리사이드 게이트 형성 방법을 제공한다.
상기와 같은 게이트 형성 방법에 있어서, 상기 금속 질화막으로는 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 나이트라이드(WN)로 이루어진 그룹에서 선택된 하나의 물질을 사용함이 바람직하다.
상기와 같은 게이트 형성 방법에 의하면, 폴리 실리콘 층과 티타늄 실리사이드 막의 중간에 높은 압축 응력을 가지는 IMP 티타늄 나이트라이드(-1×1010dyn/ cm2) 등의 금속 질화막을 증착함으로써, 티타늄 실리사이드의 상전이로 인한 인장 응력을 완화시킬 수 있다.
상기 본 발명에 의한 게이트 형성 방법 중 둘 이상이 함께 사용될 수도 있는 바, 이를 통해 티타늄 실리사이드의 상전이에 의해 발생하는 체적 수축 및 이에 의한 인장 응력을 더욱 감소시킬 수 있다.
이하, 첨부한 도면을 참고하여, 상기와 같이 둘 이상의 방법이 함께 적용된 경우의 바람직한 일 실시예를 설명하기로 한다. 다만 본 발명의 권리 범위가 이에의해 정해지는 것은 아니며, 다만 하나의 예로써 제시된 것이다.
도 3에서 보는 바와 같이, 폴리 실리콘 층(102)과 티타늄 실리사이드 막(106)의 사이에 응력 완화 및 확산 방지를 목적으로 하는 티타늄 나이트라이드 막(104)을 증착하는 한편, 상기 티타늄 실리사이드막 상에 고온에서 안정하면서도, 낮은 비 저항을 가지는 탄탈륨, 몰리브덴, 또는 텅스텐 등의 금속성 이종상(108)을 분산시켜, 티타늄 실리사이드 게이트를 제조한다. 상기의 방법에 의해 게이트를 제조 하면 상기 분산된 금속성 이종상(108)에 의해 상전이에 의한 체적 수축이 최소화 될 수 있고, 상기 증착된 티타늄 나이트라이드 막에 의해 상기 체적 수축에 의한 인장 응력을 최소화할 수 있어서, 보이드 및 크랙이 형성되지 않음이 밝혀졌다.
상기 실시예 이외에도, 상기 세 방법 중 둘 이상을 조합하여 사용함으로써, 인장 응력을 극소화할 수 있다. 다만, 상기 방법 중 한 가지씩 더 적용함에 따라, 새로운 공정이 부가되고, 추가적인 비용이 소요될 수 있는 바, 2가지 방법을 적용하여 실시함이 바람직하다.
상기에서 볼 수 있는 바와 같이, 본 발명은 티타늄 실리사이드의 상전이에 따른 체적 수축 및 이에 의한 인장 응력을 최소화할 수 있는 게이트 형성 방법을 제공할 수 있어서, 상기 인장 응력 및 체적 수축으로 인해 발생할 수 있는 보이드 및 크랙 현상을 막을 수 있다.
그러므로, 본 발명에 따르는 게이트 형성 방법을 제공함으로써, 소자의 특성이 저하됨이 없이, 티타늄 실리사이드를 게이트 물질로 사용할 수 있게 되어, 반도체 소자의 고집적화에 따른 고속 신호 처리 요구를 충족시킬 수 있게 된다.
Claims (7)
- 반도체 기판 상에 형성된 게이트 산화막 상에 폴리실리콘막으로 게이트 전극 패턴을 형성하는 단계와; 전체 구조 상에 층간절연막을 형성하고 상기 층간절연막을 선택적으로 제거하여 상기 폴리 실리콘막을 노출시키는 콘택을 형성하는 단계; 및 상기 콘택 내부에 티타늄 실리사이드를 매립하는 단계를 포함하여 구성됨을 특징으로 하는 티타늄 실리사이드 게이트 형성 방법에 있어서, 상기 티타늄 실리사이드로는 과잉의 실리콘이 포함된 티타늄 실리사이드(TiSix, x≥2.2)를 사용함을 특징으로 하는 티타늄 실리사이드 게이트 형성 방법.
- 제 1 항의 게이트 형성 방법에 있어서, 상기 과잉의 실리콘이 포함된 티타늄 실리사이드(Si rich TiSix, x≥2.2)를 콘택 내부에 형성하는 단계는 실리콘과 티타늄으로 이루어진 혼합물 타겟에서 실리콘 성분을 증가시키는 방법을 사용하여 실시함을 특징으로 하는 티타늄 실리사이드 게이트 형성 방법.
- 반도체 기판 상에 형성된 게이트 산화막 상에 폴리실리콘막으로 게이트 전극 패턴을 형성하는 단계와; 전체 구조 상에 층간절연막을 형성하고 상기 층간절연막을 선택적으로 제거하여 상기 폴리 실리콘막을 노출시키는 콘택을 형성하는 단계; 및 상기 콘택 내부에 티타늄 실리사이드를 매립하는 단계를 포함하여 구성됨을 특징으로 하는 티타늄 실리사이드 게이트 형성 방법에 있어서, 상기 매립된 티타늄 실리사이드 상에 고온에서 안정하면서도, 낮은 비저항을 지니는 금속성 이종상을 분산시키는 단계를 포함하여 구성됨을 특징으로 하는 티타늄 실리사이드 게이트 형성 방법.
- 제 3 항의 게이트 형성 방법에 있어서, 상기 분산되는 금속성 이종상으로는 탄탈륨 (Ta), 몰리브덴(Mo), 텅스텐(W) 으로 이루어진 그룹에서 선택된 하나의 물질을 사용함을 특징으로 하는 티타늄 실리사이드 게이트 형성 방법.
- 제 3 항의 게이트 형성 방법에 있어서, 상기 금속성 이종상을 분산시키는 단계는 분산 강화 방법을 사용하여 실시함을 특징으로 하는 티타늄 실리사이드 게이트 형성 방법.
- 반도체 기판 상에 형성된 게이트 산화막 상에 폴리실리콘막으로 게이트 전극 패턴을 형성하는 단계와; 전체 구조 상에 층간절연막을 형성하고 상기 층간절연막을 선택적으로 제거하여 상기 폴리 실리콘막을 노출시키는 콘택을 형성하는 단계; 및 상기 콘택 내부에 티타늄 실리사이드를 매립하는 단계를 포함하여 구성됨을 특징으로 하는 티타늄 실리사이드 게이트 형성 방법에 있어서, 상기 콘택을 형성한 후, 티타늄 실리사이드를 매립하기 전에, 상기 콘택 내부에 금속 질화막을 증착하는 단계를 포함하여 구성됨을 특징으로 하는 티타늄 실리사이드 게이트 형성 방법.
- 제 6 항의 게이트 형성 방법에 있어서, 상기 금속 질화막으로는 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 나이트라이드 (WN)로 이루어진 그룹에서 선택된 하나의 물질을 사용함을 특징으로 하는 티타늄 실리사이드 게이트 형성 방법.
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| KR1020000086411A KR20020058343A (ko) | 2000-12-29 | 2000-12-29 | 반도체 소자의 티타늄 실리사이드 게이트 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020058343A true KR20020058343A (ko) | 2002-07-12 |
Family
ID=27689432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000086411A KR20020058343A (ko) | 2000-12-29 | 2000-12-29 | 반도체 소자의 티타늄 실리사이드 게이트 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020058343A (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251072A (ja) * | 1985-04-30 | 1986-11-08 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造法 |
| KR19990003270A (ko) * | 1997-06-25 | 1999-01-15 | 윤종용 | 반도체장치의 트랜지스터 제조방법과 이에 따라 제조되는 트렌지스터 및 이를 적용한 반도체 메모리소자 |
| KR20000009254A (ko) * | 1998-07-22 | 2000-02-15 | 윤종용 | 금속 실리사이드막 위에 응집 방지층을 갖춘 게이트 전극 및 그형성 방법 |
| KR20000041466A (ko) * | 1998-12-22 | 2000-07-15 | 김영환 | 티타늄 폴리사이드 게이트 전극 형성방법 |
| KR20000041456A (ko) * | 1998-12-22 | 2000-07-15 | 김영환 | 티타늄 폴리사이드 게이트 전극 형성방법 |
-
2000
- 2000-12-29 KR KR1020000086411A patent/KR20020058343A/ko not_active Application Discontinuation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251072A (ja) * | 1985-04-30 | 1986-11-08 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造法 |
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| KR20000041466A (ko) * | 1998-12-22 | 2000-07-15 | 김영환 | 티타늄 폴리사이드 게이트 전극 형성방법 |
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