KR100209931B1 - 반도체 소자의 실리사이드 형성방법 - Google Patents

반도체 소자의 실리사이드 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 실리사이드 형성방법에 관한 것으로, 보다 구체적으로 금 속 실리사이드내의 잉여 실리콘을 완전히 제거하기 위한 반도체 소자의 실리사이드 형성방법에 관한 것이다. 본 발명은 금속 실리사이드막이 증착되고, 층간 절연막이 형성되기 이전에 수소 분위기 하에서 어닐링 공정을 진행하여 주므로써, 금속 실리사이드내의 실리콘 원자를 외확산시켜준다. 이로써, 금속 실리사이드내의 실리콘 함유량이 감소되어, 금속 실리사이드의 막질 전도 특성이 개선된다.

Description

반도체 소자의 실리사이드 형성방법
제1a도 및 제1b도는 종래의 반도체 소자의 실리사이드 형성방법을 설명하기 위한 단면도.
제2도는 본 발명에 따라 형성된 실리사이드막의 특성을 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기관 2 : 절연막
3 : 폴리실리콘 4 : 전이 금속막
5 : BPSG 6 : 실리사이드
[발명의 기술분야]
본 발명은 반도체 소자의 실리사이드 형성방법에 관한 것으로, 보다 구체적으로는 금속 실리사이드내의 영역 실리콘을 완전히 제거하기 위한 반도체 소자의 실리사이드 형성방법에 관한 것이다.
[종래기술]
일반적으로 실리사이드는 실리콘 기판 또는 폴리실리콘을 상부에 전이 금속막 예를들어, Ti, Ta, W, Ag, Au 등의 금속막이 증착되고, 소정 시간 동안 열처리되어, 생성되는 막을 말한다.
이러한 실리사이드는 반도체 소자내에서, 접합 영역의 접촉 특성을 개선하기 위한 층, 또는 워드 라인 및 비트 라인을 구성하는 폴리실리콘 상부에 전도 특성을 개선하기 위하여 적층되는 층등으로 이용되며, 현재의 고집적 소자에서는 위드 라인 및 비트 라인 자체를 금속 실리사이드로 형성하기도 한다.
종래의 금속 실리사이드로 비트라인을 형성하는 반도체 소자에 대하여 설명하면, 제1a도에 도시된 바와 같이, 디램의 구동을 위한 트렌지스터(도시되지 않음)가 형성된 반도체 기판(1) 상부에 절연막(2)이 형성되고, 트랜지스터가 형성된 기판(1)의 일부가 노출되도록 콘택홀이 형성된다. 이어서, 비트 라인용 폴리실리콘(3)이 소정 두께로 증착되고, 그 상부에 금속 실리사이드를 형성하기 위하여, 전이 금속(4) 예를들어, 텅스텐이 소정 두께로 증착되고, 비트 라인의 형태로 식각된다. 그후에, 제1b도에 도시된 바와 같이, 후속 공정을 진행하기 위하여, 전체 구조물 상부에 평탄화 절연막인 BPSG막(5)이 증착되고, BPSG막(5)이 플로우되도록 어닐링 공정이 실시된다. 이 어닐링 공정으로, 전이 금속막(4)과 폴리실리콘막(3)이 반응되어, 실리사이드(6)가 형성된다.
[발명이 이루고자 하는 기술적 과제]
그러나, 상기와 같은 실리사이드 형성방법에 따르면, 어닐링하는 공정 중, 실리사이드는 BPSG막에 의하여 산화막을 형성하는 공정이 활발하게 진행되지 않으므로, 텅스텐 실리사이드 막내의 실리콘 원자가 소모되지 않고, 존재하게 되는 문제점이 발생되었다. 이것은, 금속 실리사이드막의 자체 저항이 증가되는 문제점을 초래하였으며, 실리콘 원자가 분포된 값에 따라, 실리사이드 막의 표면과 내부의 저항값은 각각 다른 저항값을 지니게 되는 문제점도 또한 상존하고 있었다.
따라서, 본 발명은, 상기한 종래의 문제점을 해결하기 위한 것으로, 금속 실리사이드막내에 존재하는 실리콘 원자의 소비를 촉진하여 전도성이 개선된 금속 실리사이드막을 제공하는 반도체 소자의 실리사이드 형성방법을 제공하는 것을 목적으로 한다.
[발명의 구성 및 작용]
상기한 본 발명의 목적으르 달성하기 위하여, 본 발명은, 반도체 기판상에 폴리실리콘막을 증착하는 단계; 상기 폴리실리콘막 상부에 전이 금속 실리사이드막을 적층하는 단계; 및 상기 전이 금속 실리사이드막내의 전이 금속막을 이루는 원자에 대한 실리콘의 원자의 비가 2.2 내지 2.3이 되도록 상기 결과물을 어닐링하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 금속 실리사이드막이 증착되고, 층간 절연막이 형성되기 이전에 수소 분위기 하에서 어닐링 공정을 진행하여 주므로써, 금속 실리사이드막내의 실리콘 원자를 외확산시켜준다. 이로써, 금속 실리사이드내의 실리콘 함유량이 감소되어, 금속 실리사이드의 막질 전도 특성이 개선된다.
[실시예]
이하, 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.
먼저, 본 발명의 실리사이드가 비트 라인에 적용될때에는 종래와 동일하게 트랜지스터가 형성된 기판의 일부가 노출되도록 콘택홀이 형성되고, 워드 라인에 적용될 경우는, 게이트 절연막까지 형성된 반도체 기판이 제공된다.
이어서, 비트 라인용 폴리실리콘(도시되지 않음)이 소정 두께로 증착되고, 그 상부에 금속 실리사이드막 예를들어 텅스텐 실리사이드막이 증착된다. 그런다음, 인시튜(in-situ)로 수소 분위기하에서 텅스텐 실리사이드막의 텅스텐의 양에 대한 실리콘 원자의 비(Si/W)가 2.2 내지 2.3 정도가 되도록 어닐링 공정이 진행된다. 이는, 텅스텐 실리사이드막내의 실리콘 원자들을 수소 분위기 하에서 충분히 외확산시키기 위함으로, 이 어닐링 공정은 싱글 웨이퍼 챔버내에서 이용함이 바람직한다. 또한, 텅스텐 실리사이드막이 어닐링되는 650이상이면 가능하나, 텅스텐 실리사이드막은 600근처에서는 심한 스트레스를 받는점을 감안하여 800 내지 1000의 온도 범위에서 어닐링 됨이 바람직하다. 또한 상기 수소 분위기하의 어닐링 공정시, 수소의 플로우 양은, 9 내지 10 slm 정도로 하여 어닐링된다. 그후, BPSG막이 플로우 되기 위한 어닐링 공정을 진행한 다음, 후속 공정을 진행한다. 이러한 어닐링 공정이 진행된 후에 본 발명의 실리사이드막의 특성이 제2도에 도시되어 있다. 제2도는 스퍼터(sputter) 시간에 따른 실리사이드 내의 실리콘 원자와 텅스텐 원자의 퍼센트 비를 나타낸 것으로 약 2.2 내지 2.3 정도의 비를 갖는다.
[발명의 효과]
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 금속 실리사이드막이 증착되고, 층간 절연막이 형성되기 이전에 수소 분위기 하에서 어닐링 공정을 진행하여 주므로써, 금속 실리사이드내의 실리콘 원자를 외확산시켜준다. 이로써, 금속 실리사이드내의 실리콘 함유량이 감소되어, 금속 실리사이드의 막질 전도 특성이 개선된다.
상기 본 발명에서는 비트 라인의 형성공정에 대하여만 설명하였지만, 그 밖의 실리사이드가 이용되는 공정에는 본 발명의 수소 어닐링 공정이 적용될 수 있으며, 또한 금속 실리사이드막에 대하여도 텅스텐 실리사이드에 대하여 설명하였지만, 그 밖의 다른 전이 금속막들에 의한 실리사이드 공정에도 다양하게 적용될 수 있다.

Claims (6)

  1. 반도체 기판상의 폴리실리콘막을 증착하는 단계; 상기 폴리실리콘막 상부에 전이 금속 실리사이드막을 적층하는 단계; 및 상기 전이 금속 실리사이드막내의 전이 금속막을 이루는 원자에 대한 실리콘의 원자의 비가 2.2 내지 2.3이 되도록 상기 결과물을 어닐링하는 단계를 포함하는 것을 특징으로 반도체 소자의 실리사이드 형성방법.
  2. 제1항에 있어서, 상기 전이 금속막은 텅스텐인 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
  3. 제1항 또는 제2항에 있어서, 상기 어닐링 단계는 수소 분위기하에서 진행하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
  4. 제3항에 있어서, 상기 어닐링 단계에서의 수소 플로우량은 9 내지 10 slm 인 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
  5. 제1항에 있어서, 상기 어닐링 싱글 웨이퍼 챔버에서 이루어지는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
  6. 제1항에 있어서, 상기 어닐링 온도는 800내지 1000인 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
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