KR0156219B1 - 치밀한 티타늄 질화막 및 치밀한 티타늄 질화막/박막의 티타늄 실리사이드 형성 방법 및 이를 이용한 반도체소자의 제조방법 - Google Patents
치밀한 티타늄 질화막 및 치밀한 티타늄 질화막/박막의 티타늄 실리사이드 형성 방법 및 이를 이용한 반도체소자의 제조방법 Download PDFInfo
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Abstract
본 발명은 치밀한 티타늄 질화막 및 치밀한 티타늄 질화막/박막의 티타늄 실리사이드 형성방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것이다.
티타늄 질화막이 형성된 티타늄 타겟을 스퍼터링하여 반도체 기판상에 질소원자가 과량 함유된 티타늄막을 증착하고, 2회에 걸쳐 급속열처리하여 반도체 기판상에 박막의 티타늄 실리사이드와 치밀한 질화막을 형성한다.
COB DRAM 소자의 비트라인을 텅스텐으로 제조하는 경우에 치밀한 티타늄 질화막/박막의 티타늄 실리사이드가 후속의 캐패시터 형성공정시 텅스텐의 고온확산을 방지하는 배리어로서 역할을 하여 콘택트성이 우수하고 배리어 특성이 보존된 우수한 텅스텐 비트라인을 형성한다.
치밀한 티타늄 질화막/박막의 티타늄 실리사이드를 Al 배선에 이용시 콘택부에서는 티타늄 실리사이드가 형성되어 콘택특성을 향상시키고, 티타늄 질화막과 Al 배선간에는 TiAl3가 형성되어 금속배선의 전자이동(electromigration)특성을 향상시킨다.
Description
제1도는 티타늄(Ti) 스퍼터링시 질소(N2)의 양에 따른 티타늄막의 증착속도의 변화를 나타낸 도면.
제2도는 통상적인 리액티브 스퍼터링법에 의해 증착된 질화 티타늄막의 결정립구조를 나타낸 도면.
제3도는 본 발명의 티타늄 질화막을 형성하기 위한 메카니즘을 설명하기 위한 도면.
제4도는(a)는 제2도의 메카니즘에 따라 기판상에 형성된 티타늄 질화막의 단면구조도.
제4도(b)는 제2도의 메카니즘에 따라 형성된 티타늄 질화막의 질소농도분포를 나타낸 도면.
제5도(a)와 (b)는 스퍼터링법을 이용한 종래와 본 발명의 박막 증착 공정순서도.
제6도(a)와 (b)는 본 발명의 제1실시에에 따른 치밀한 티타늄막의 형성공정도.
제7도(a)와 (b)는 본 발명의 제2실시에에 따른 치밀한 티타늄 질화막/박막의 티타늄 실리사이드의 형성공정도.
제8도(a)-(e)는 본 발명의 제3실시예에 따른 반도체 소자의 제조공정도.
제9도(a)-(e)는 본 발명의 제4실시에에 따른 반도체 소자의 제조공정도.
제10도(a)-(d)는 본 발명의 제5실시예에 따른 반도체 소자의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
10 : 티타늄 타겟 20 : 실리콘 기판
11 : 티타늄 타겟의 표면상에 형성된 티타늄 질화막
21 : 실리콘 기판상에 형성된 티타늄막
X1 : 티타늄막(21)중 과량의 질소가 함유되어 있는 부분
31,62,72 : 산화막
32,41,53,64,74 : 질소가 과량 함유된 티타늄막 33,43,65,75 : 티타늄막
51 : 게이트 산화막 63,73 : 콘택홀
42,54,66,76 : 티타늄 실리사이드 61,71 : 불순물 영역
52 : 폴리실리콘막 67 : 비트라인용 텅스텐
77 : 알루미늄 배선층
본 발명은 치밀한 티타늄 질화막 및 치밀한 티타늄 질화막/박막의 티타늄 실리사이드 형성방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것이다.
반도체 집적회로의 제조공정중에서 티타늄 실리사이드(TiSi2)를 형성하기 위한 Ti막의 증착과 확산장벽층으로 이용되는 티타늄 질화막(TiN)의 증착공정시 스퍼터링기술이 이용된다.
종래에는 스퍼터링법을 이용하여 티타늄 질화막을 증착하는 경우에, 아르곤(Ar)과 질소(N2)의 혼합기체 분위기에서 티타늄 타겟(Ti target)을 스퍼터링하여 TiN막을 기판상에 증착하였다. 이때, TiN막은 질소(N2)의 양이 제1도에서 N1(%)이상에서 스퍼터링되며, 증착속도는 급격히 감소하게 된다.
또한, 스퍼터링법을 이용하여 티타늄막을 증착하는 경우에는, 질소가 혼합되지 않은 순수 아르곤 분위기(제1도의 N0)에서 스퍼터링한다.
제1도는 통상적인 스퍼터링시 질소의 양에 따른 티타늄 질화막의 증착속도를 나타낸 그래프이다.
한편, 리액티브 스퍼터링(reactive sputtering)법으로 TiN막을 형성하는 경우에, 질소의 양이 N1 이상인 분위기에서 스퍼터링을 하면 티타늄 타겟의 표면이 잠식(corrosion)되어 티타늄 타겟의 표면에 티타늄 질화막이 형성된다.
따라서, 티타늄 타겟의 표면에 형성된 티타늄 질화막이 N2와 Ar의 혼합기체 분위기하에서 스퍼터링되어 기판의 표면에는 티타늄 질화막이 형성된다.
이와같이 형성되는 티타늄 질화막은 반도체 소자의 제조공정중 Al/Si 또는 Cu/Si 등의 계면에서 확산장벽층(diffusion barrier layer)으로서 작용한다.
그러나, 상기와 같은 방법으로 증착된 티타늄 질화막은 결정입(grain size)이 약 200 Å 정도의 크기를 갖는 주상조직(柱狀 組織)(columnar structure)를 갖는다. 따라서, 그레인간에 공간(void)이 많은 엉성한 구조(orous structure)를 갖는다.
이러한 주상조직의 티타늄 질화막은 결정입계(grain boundary)를 통하여 우선적으로 확산이 진행되어 핀홀(pin hole)등이 발생되고, 이로 인하여 티타늄 질화막은 확산 장벽층으로서의 역할을 수행할 수 없게 된다.
뿐만 아니라 단결정의 티타늄 질화막은 비저항이 23μΩ·㎝ 임에도 불구하고, 이와같은 리액티브 스퍼터링법으로 증착된 티타늄 질화막은 주상조직을 갖기 때문에 비저항이 200 내지 1000μΩ·㎝ 으로 증가하게 된다.
따라서, 완벽한 확산 배리어로서의 기능을 하고, 비저항을 줄이기 위해서는 엉성한 구조가 아닌 치밀한 티타늄 질화막이 얻어져야 한다.
본 발명의 목적은 표면에 티타늄 질화막이 형성된 티타늄 타겟을 이용한 스퍼터링방법으로 N이 과량 함유된 치밀한 티타늄막을 형성하는 방법을 제공하는 데 있다.
본 발명의 다른 목적은 열안정성과 전도도가 우수하고, 치밀한 티타늄 질화막을 형성하는 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 열안정성과 전도도가 우수하고, 치밀한 티타늄 질화막/박막의 티타늄 실리사이드막을 형성하는 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 치밀한 티타늄 질화막/박막의 티타늄 실리사이드를 형성하는 방법을 이용한 모스 트랜지스터의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 치밀한 티타늄 질화막/박막의 티타늄 실리사이드를 형성 하는 방법을 이용한 COB(Capacitor over Bit line) DRAM의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 치밀한 티타늄 질화막/박막의 티타늄 실리사이드를 형성하는 방법을 이용한 반도체 소자의 금속배선방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에서는 티타늄막은 티타늄 질화막이 형성된 티타늄 타겟을 스퍼터링하여 반도체 기판상에 질소원자가 과량 함유된 티타늄막을 증착하고, 2회에 걸쳐 급속열처리하여 반도체 기판상에 박막의 티타늄 실리사이드와 치밀한 질화막을 형성한다.
또한, 본 발명은 제1도전형의 반도체 기판상에 게이트 산화막을 형성하는 스텝과, 게이트 산화막상에 폴라실리콘막을 형성하는 스텝과, 티타늄 타겟을 준비하는 스텝과, 티타늄 타겟의 표면에 티타늄 질화막을 형성하는 스텝과, 티타늄 질화막이 형성된 티타늄 타겟을 스퍼터링하여 폴리실리콘막상에 질소원자가 과량 함유된 티타늄막을 증착하는 스텝과, 질소원자가 과량 함유된 티타늄막을 급속열처리하여 폴리실리콘막상에 박막의 치밀한 티타늄막을 형성하고 폴리실리콘막과 치밀한 질화막사이에 박막의 티타늄 실리사이드를 형성하는 스텝과, 상기 티타늄 질화막, 티타늄 실리사이드 및 폴리실리콘막을 순차 패터닝하여 게이트를 형성하는 스텝과, 상기 게이트를 마스크로 하여 기판으로 제2도전형의 불순물을 이온주입하여 불순물 영역을 형성하는 스텝을 포함하는 모스 트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 제1도전형의 반도체 기판상에 제2도전형의 불순물 영역을 형성하는 스텝과, 불순물 영역이 형성된 반도체 기판상에 절연막을 형성하는 스텝과, 상기 불순물 영역상부의 절연막을 제거하여 콘택홀을 형성하는 스텝과, 티타늄 타겟을 준비하는 스텝과, 티타늄 타겟의 표면에 티타늄 질화막을 형성하는 스텝과, 티타늄 질화막이 형성된 티타늄 타겟을 스퍼터링하여 질소원자가 과량 함유된 티타늄막을 기판 전면에 걸쳐 증착하는 스텝과, 질소원자가 과량 함유된 티타늄막을 급속열처리하여 기판전면에 걸쳐 티타늄 질화막을 형성하고, 콘택홀내의 불순물 영역과 티타늄 질화막의 계면에는 박막의 티타늄 실리사이드를 형성하는 스텝과, 티타늄 질화막상에 비트라인용 금속층을 형성하는 스텝과, 상기 티타늄 질화막과 금속층을 순차 패터닝하여 콘택홀을 통해 불순물 영역과 접촉되도록 비트라인을 형성하는 스텝과, 통상의 캐새시터 형성공정을 수행하여 캐패시터를 형성하는 스텝을 포함하는 COB DRAM 소자의 제조방법을 제공한다.
또한, 제1도전형의 반도체 기판상에 제2도전형의 불순물 영역을 형성하는 스텝과, 불순물 영역이 형성된 반도체 기판상에 절연막을 형성하는 스텝과, 상기 불순물 영역상부의 절연막을 제거하여 콘택홀을 형성하는 스텝과, 티타늄 타겟을 준비하는 스텝과, 티타늄 타겟의 표면에 티타늄 질화막을 형성하는 스텝과, 티타늄 질화막이 형성된 티타늄 타겟을 스퍼터링하여 질소원자가 과량 함유된 티타늄막을 기판전면에 걸쳐 증착하는 스텝과, 질소원자가 과량 함유된 티타늄막상에 금속배선용 알루미늄층을 고온에서 플로잉시켜 증착시킴과 동시에 기판전면에 걸쳐 티타늄 질화막을 형성하고, 불순물 영역과 티타늄 질화막의 계면에는 박막의 티타늄 실리사이드를 형성하는 스텝과, 상기 티타늄 질화막과 알루미늄층을 순차 패터닝하여 금속배선을 형성하는 스텝을 포함하는 반도체 소자의금속배선형성방법을 제공한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
본 발명의 치밀한 티타늄 질화막을 형성하기 위한 메카니즘을 제3도를 참조하여 설명하면 다음과 같다.
질소(N2)의 양이 제1도의 N1 이상이고, N2와 Ar 의 혼합기체분위기에서 반응성 스퍼터링공정을 진행하면 티타늄 타겟(10)의 표면에 티타늄 질화막(11)이 형성된다. 이어서, 이와같이 표면에 티타늄 질화막(11)이 형성된 티타늄 타겟(10)을 이용하여 순수 Ar 분위기 즉, N2가 0인 제1도의 N0에서 반응성 스퍼터링공정을 진행하면, 티타늄 타겟(10)의 표면에 형성된 티타늄 질화막(11)이 스퍼터링되어 제4도(a)와 같이 실리콘 기판(20)의 표면에 티타늄막(21)이 형성된다.
제3도에서 티타늄 타겟(10)의 표면상에 형성되는 티타늄 질화막(10)의 두께를 X0 로 표시하였는데, 이때, 티타늄 질화막(10)의 두께(X0)는 질소(N2)의 양이 많을수록 두껍게 형성된다.
제4도 (a)는 티타늄 타겟의 표면에 형성된 티타늄 질화막을 N2의 양이 N0인 조건에서 즉, 순수한 아르곤분위기에서 스퍼터링하여 티타늄막을 기판상에 증착하였을 경우의 단면도를 도시한 것이다.
제4도 (a)를 참조하면, 상기와 같은 방법으로 기판(20)상이 티타늄막(21)을 증착했을 경우 기판(20)과의 계면에서는 질소가 과량 함유되어 있는 티타늄막(N-excessed Ti layer)이 얻어지게 된다.
이와 같이 티타늄 타겟의 표면에 티타늄 질화막이 형성된 후 N2가 없는 조건 즉, 순수한 아르곤 분위기에서 티타늄 박막을 기판상에 증착하는 경우, 티타늄막(21)중 과량의 질소가 함유된 부분(X1)은 티타늄 타겟(10)의 표면에 형성된 티타늄 질화막(11)의 두께(X0)에 대응한다.
제4도(b)는 티타늄막(21)에 포함되어 있는 질소의 농도분포를 나타낸 도면으로서, 티타늄막(21)중 X1에 대응하는 부분(X1)는 통상적인 방법에 의해 형성되는 TiN막에 견줄 수 있는 만큼의 질소원자(N)가 함유되어 있다. 즉, 티타늄막(21)은 기판과의 계면으로부터 일정 두께(X1)까지는 일정농도의 질소원자가 함유되어 있고, 티타늄막의 표면으로 갈수록 티타늄막내에 함유되어 있는 N이 일정하게 감소하여 티타늄막(21)의 상부표면에서는 0(zero)상태가 된다.
제5도는 스퍼터링법을 이용한 박막 증착공정의 순서도를 도시한 것으로서, 종래에는 제5도 (a)에 도시된 바와 같이 스퍼터 챔버내에서 한 웨이퍼상에 박막을 증착하고, 증착이 완료되면 박막이 증착된 웨이퍼는 스퍼터 챔버를 빠져나오고 새로운 웨이퍼가 스퍼터 챔버내로 운송되어 박막이 증착되는 일련의 공정의 반복 수행되었다.
그러나, 본 발명에서는 박막을 증착하기 위하여 제5도 (b)와 같이 스퍼터 챔버내에서 한 웨이파상에 박막을 증착하고, 박막이 증착된 웨이퍼를 운송하는 스텝에서 N2가스만 있는 상태에서 글로우 방전(glow discharge)을 형성하여 티타늄 타겟의 표면에 티타늄 질화막을 형성하는 타겟 크리닝(target cleaning) 공정이 동시에 수행되며, 또다시 새로운 웨이퍼가 챔버내로 운송되어 상기 티타늄 타겟의 표면에 형성된 티타늄 질화막을 Ar 분위기에서는 스퍼터링하여 티타늄막을 증착하는 일련의 공정이 반복 수행되어진다.
이때, 티타늄막중 과량의 질소가 함유되어 있는 부분의 두께(X1)는 제3도의 티타늄 타겟의 표면에 형성된 티타늄 질화막의 두께(X0)에 대응하며, 두께(X0)는 스퍼터링분위기(sputtering ambient)의 N2% 또는 파워(power)를 조정하여 콘트롤할 수 있다.
티타늄막중 N 이 과량 함유된 박막층은 Ti-N 결합을 하고 있으며, 함유된 질소의 양은 5-45%이고, 총 티타늄막의 두께에 대한 과량의 질소가 함유된 부분의 두께(X1)의 비는 0.05-0.95이다.
다음, 상기에서와 같이 형성된 티타늄막을 이용하여 치밀한 티타늄막 및 치밀한 티타늄 질화막/박막의 실리사이드를 형성하는 방법을 설명한다.
제6도 (a)와 (b)를 참조하여 본 발명의 치밀한 티타늄 질화막을 형성하는 방법을 설명한다.
먼저, 제3도 및 제4도에서 설명한 바와같이, 표면에 산화막(31)이 형성되어 있는 실리콘 기판(30)상에 리액티브 스퍼터링방법을 이용하여 질소원자가 과량함유된 티타늄막(32)을 형성한다.
순수한 티타늄 박막이 SiO2상에 형성되어 티타늄 박막이 직접 실리콘 산화막과 접촉하고 있는 경우에는 티타늄 산화막의 형성에너지가 실리콘 산화막에 비하여 훨씬 크기 때문에 실리콘 산화막이 분해되어 티타늄 산화막 또는 티타늄 실리사이드가 형성되게 된다.
이때, 각 물질의 깁스의 형성자유에너지(Gibbs formation free energy)는 다음과 같다.
SiO2= -231.8 kcal/g.mole, TiO = -139.5 kcal/g.mole
Ti2O3= -392.2 kcal/g.mole, Ti3O5= -635.6 kcal/g.mole
TiO2= -242.5 kcal/g.mole, Ti5Si3= -204.6 kcal/g.mole
Tisi = -46.2 kcal/g.mole, TiSi2= -52.1 kcal/g.mole
그러나, 본 발명의 질소가 과량 함유된 티타늄막(32)이 산화막(31)과 직접 접촉하고 있는 경우에는 티타늄막(32)에 과량 함유되어 있는 질소에 의해 티타늄막-실리콘 산화막간의 반응이 억제된다.
따라서, 제6도 (b)와 같이 질소원자가 과량 함유된 티타늄막(32)을 급속열처리하면 치밀한 티타늄 질화막(33)으로 되고, 티타늄막과 산화막과의 반응이 티타늄막에 함유되어 있는 질소에 의해 억제되어 치밀한 티타늄 질화막(33) 하부의 산화막(31)은 급속 열처리후에도 손상되지 않는다.
제7도 (a)와 (b)는 본 발명의 제2실시에에 따른 치밀한 티타늄 질화막/박막의 티타늄 실리사이드를 형성하는 공정도를 도시한 것이다.
제7도 (a)를 참조하면, 실리콘 기판(40)상에 상기와 같은 방법으로 질소원자가 과량 함유된 티타늄막(41)을 형성하고, 급속 열처리공정을 수행하면 제7도 (b)와 같이 치밀한 티타늄 질화막(43)이 실리콘 기판(40)상에 형성됨과 동시에 실리콘 기판(40)과 치밀한 티타늄 질화막(43)의 계면에는 박막의 티타늄 실리사이드(42)가 형성된다.
즉, 티타늄막(41)내에 함유된 과량의 질소원자에 의해 티타늄막(41)과 실리콘 기판(40)과의 반응을 억제됨으로써 제7도 (b)와 같이 티타늄 질화막(43)과 실리콘 기판(40)간에는 균일하고 박막의 티타늄 실리사이드가 형성된다.
제6도와 제7도에 도시된 바와같이, 치밀한 티타늄 질화막과 치밀한 티타늄 질화막/박막의 실리사이드의 형성을 위한 질소원자가 과량 함유된 티타늄막의 열처리 공정은 1-3회에 걸쳐 수행되어진다.
본 발명에서는 먼저 500℃의 저온에서 40초동안 수행한 후 800℃에서 30초동안 수행한다.
이때, 열처리공정은 N2또는 NH3분위기하에서 수행된다.
이와같이 저온에서 장시간동안 열처리공정을 수행하는 것은 저온에서 티타늄 질화막이 티타늄 실리사이드보다 빨리 형성되기 때문이다. 그러므로, 저온에서의 열처리공정으로 티타늄 실리사이드에 비해 상태적으로 티타늄 질화막이 빨리 형성되므로 박막의 티타늄 실리사이드가 형성되는 것이다.
제8도는 본 발명의 티타늄 질화막/박막의 티타늄 실리사이드 형성방법을 반도체 소자의 게이트전극형성에 이용한 실시예를 도시한 것이다.
제8도 (a)와 같이, 실리콘 기판(50)의 표면상에 100 Å 의 두께를 갖는 게이트 산화막(51)을 형성하고, 제8도 (b)와 같이 게이트 산화막(51)상에 500 Å 의 두께를 갖는 도우핑된 폴리실리콘막(52)을 증착한다.
이어서, 제3도에서 설명한 바와같이 티타늄 타겟의 표면에 형성된 티타늄 질화막을 순수한 아르곤 분위기하에서 스퍼터링하여 폴리실리콘막(52)상에 질소원자가 과량 함유된 티타늄막(53)을 제8도 (c)와 같이 1000 Å 의 두께로 증착한다.
상기에서 형성된 질소원자가 과량함유된 티타늄막(53)을 N3또는 NH3분위기에서 1-3회에 걸쳐 열처리한다. 본 발명에서는 1차로 500℃ 에서 40초동안 수행한 후 2차로 800℃에서 30초동안 수행하면 제8도 (d)에 도시된 바와같이 폴리실리콘막(52)상에 치밀한 티타늄 질화막(55)이 형성되고, 폴리실리콘막(52)과 치밀한 티타늄 질화막(55)의 계면에는 박막의 티타늄 실리사이드(54)가 형성된다.
상기의 열처리공정에서도 폴리실리콘막(52)과 티타늄막(53)과의 반응이 티타늄막(52)내에 함유되어 있는 질소에 의해억제되어 폴리실리콘막(52)과 치밀한 티타늄 질화막(55)간에는 박막의 실리사이드가 형성되게 된다.
제8도 (e)와 같이, 상기 티타늄 질화막(55), 박막의 티타늄 실리사이드(54) 및 폴리실리콘막(52)을 패터닝하여 폴리실리콘막(52), 티타늄 실리사이드(54) 및 티타늄 질화막(55)으로 이루어진 게이트(56)가 형성되어진다.
이어서, 게이트를 마스크로 하여 기판으로 기판과 반대도전형을 갖는 불순물을 이온 주입하여 소오스/드레인용 불순물 영역(57)을 형성하면 모스 트랜지스터가 형성된다.
제9도는 본 발명의 티타늄 질화막/박막의 티타늄 실리사이드 형성방법을 반도체 소자의 비트라인형성에 이용한 실시예를 도시한 것이다.
제9도 (a)와 같이 실리콘 기판(60)상에 기판과 반대도전형의 불순물 영역을 이온주입하여 불순물 영역(61)을 형성하고, 불순물 영역(61)이 형성된 실리콘 기판(60)상에 산화막(62)을 두껍게 형성한다. 상기 불순물 영역(61)상부의 산화막(62)을 제거하여 비트라인 콘택홀(63)을 형성한다.
제9도 (b)에 도시된 바와같이, 티타늄 질화막이 형성된 티타늄 타겟을 스퍼터링하여 질소원자가 과량 함유된 티타늄막(64)을 기판전면에 걸쳐 500Å 의 두께로 증착하고, 열처리공정을 수행하여 제9도 (c)와 같이 기판전면에 걸쳐 치밀한 티타늄 질화막(65)을 형성함과 동시에 콘택홀(63)내의 불순물 영역(61)과 치밀한 티타늄 질화막(65)의 계면에는 박막의 티타늄 실리사이드(66)을 형성한다.
이때, 상기의 제8도 (c)에서는 폴리실리콘막(52)과 티타늄막(53)이 반응을 하여 폴리실리콘막(52)의 전면상에 티타늄 실리사이드막(54)이 형성되었다. 그러나, 제9도(c)에서는 티타늄막(64)이 산화막(62)과는 반응하지 않아 산화막(62)상에는 티타늄 실리사이드막이 형성되지 않으며, 티타늄막(64)이 불순물영역(61)과 반응하여 비트라인 콘택홀(63)내에만 박막의 티타늄 실리사이드(66)이 형성된다.
제9도 (d)와 같이 티타늄 질화막(65)상에 화학증착법으로 텅스텐(67)을 2000Å 의 두께로 증착하고, 제9도 (e)와 같이 텅스텐(67)과 티타늄 질화막(65)을 패터닝하여 텅스텐(67)과 치밀한 티타늄 질화막(65)으로 이루어진 비트라인(68)을 형성한다. 이때, 비트라인(68)은 콘택홀(63)내의 티타늄 실리사이드(66)를 통해 불순물영역(61)과 접촉되어 그의 콘택특성이 향성된다.
이후에 통상의 캐패시터 형성공정을 수행하면 본 발명의 실시예에 따른 DRAM 소자가 제조된다.
통상적으로 비트라인 형성후 캐패시터 형성공정을 수행할 때, 캐패시터 형성공정은 870℃에서 9시간동안 열처리공정이 수행되어지는 것과 동일한다. 따라서, 본 발명에서는 고온의 열처리공정이 수행되더라도 비트라인 콘택홀(63)에 형성된 치밀한 티타늄 질화막과 티타늄 실리사이드가 확산배리어로서 작용함으로 텅스텐의 고온확산을 방지할 수 있다. 그러므로, 콘택 특성이 우수하고 배리어 특성이 보존된 텅스텐으로된 비트라인을 형성할 수 있다.
제10도는 본 발명의 티타늄 질화막/박막의 티타늄 실리사이드 형성방법을 반도체 소자의 금속배선에 이용한 실시예를 도시한 것이다.
제10도 (a)에 도시된 바와같이 실리콘 기판(70)으로 기판과 반대 도전형을 갖는 불순물을 이온주입하여 실리콘 기판(70)에 불순물영역(71)을 형성한다. 불순물 영역(71)이 형성된 실리콘 기판(70)상에 산화막(72)을 형성하고, 상기 불순물 영역(71)상부의 산화막(72)을 제거하여 금속 배선용 콘택홀(73)을 형성한다.
제10도 (b)에 도시된 바와같이, 티타늄 질화막이 형성된 티타늄 타겟을 스퍼터링하여 질소원자가 과량 함유된 티타늄막(74)을 기판전먼에 걸쳐 500 Å의 두께로 증착한다.
제10도 (c)와 같이 질소원자가 과량 함유된 티타늄막(74)상에 금속배선용 알루미늄층(77)을 550℃의 고온에서 플로잉시켜 5000 Å의 두께로 증착시킨다. 알루미늄층(77)을 형성하기 위한 고온 플로잉공정시 질소원자가 과량함유된 티타늄막(74)이 열처리되어 기판전면에 걸쳐 치밀한 티타늄 질화막(75)이 형성되고, 콘택홀(73)내의 불순물 영역(71)과 치밀한 티타늄 질화막(75)의 게면에는 박막의 티타늄 실리사이드(76)가 형성된다.
또한, 티타늄 질화막(75)과 알루미늄층(77)의 계면에는 TiAl3와 같은 화합물(78)이 형성되어 금속배선의 전자이동(electromigration) 특성을 향상시킨다.
상기 형성된 알루미늄층(77)과 티타늄 질화막(75)을 패터닝하여 금속배선(78)을 형성한다.
상기한 바와같음 본 발명에 의하면, 표면에 티타늄 질화막이 형성된 티타늄 타겟을 스퍼터링하여 N이 과량 함유된 티타늄막을 형성할 수 있고, 이를 열처리하여 열안정성과 전도도가 우수하고 치밀한 티타늄 질화막/티타늄 실리사이드를 얻을 수 있다.
또한, 치밀한 티타늄 질화막/박막의 티타늄 실리사이드 형성 방법을 모스 트랜지스터 및 COB DRAM 또는 금속배선을 제조하는 방법에 적용함으로써 그의 특성을 향상시킬 수 있는 이점이 있다.
Claims (22)
- 티타늄 타겟을 준비하는 스텝과, 티타늄 타겟의 표면에 티타늄 질화막을 형성하는 스텝과, 반도체 기판의 표면에 산화막을 형성하는 스텝과, 티타늄 질화막이 형성된 티타늄 타겟을 스퍼터링하여 질소원자가 과량 함유된 티타늄막을 산화막상에 증착하는 스텝과, 질소원자가 과량 함유된 티타늄막을 급속열처리하여 산화막상에 치밀한 질화막을 형성하는 스텝을 포함하는 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
- 제1항에 있어서, 티타늄 질화막이 표면에 형성된 티타늄 타겟을 이용한 티타늄막의 증착은 순수한 아르곤 분위기에서 수행되어지는 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
- 제1항에 있어서, 상기 질소원자가 과량 함유된 티타늄막을 1-3회에 걸쳐 급속열처리하는 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
- 제1항에 있어서, 상기 열처리공정은 500℃에서 40초동안 수행한 후 800℃에서 30초동안 수행되어지는 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
- 제1항에 있어서, 티타늄막의 열처리공정은 N2또는 NH3분위기에서 수행되어지는 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
- 제1항에 있어서, 티타늄막중 질소원자가 과량 함유된 티타늄막은 티타늄 타겟의 표면에 형성된 티타늄 질화막의 두께에 대응하는 두께로 대응하는 두께로 형성되는 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
- 제6항에 있어서, 티타늄막에 질소원자는 5-45%의 양으로 포함되어 있는 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
- 제6항에 있어서, 총 티타늄막의 두께에 대한 티타늄막중 과량의 질소가 함유되어 있는 부분의 두께의 비는 0.05-0.95인 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
- 티타늄 타겟을 준비하는 스텝과, 티타늄 타겟의 표면에 티타늄 질화막을 형성하는 스텝과, 티타늄 질화막이 형성된 티타늄 타겟을 스퍼터링하여 반도체 기판상에 질소원자가 과량 함유된 티타늄막을 증착하는 스텝과, 질소원자가 과량 함유된 티타늄막을 급속열처리하여 반도체 기판상에 치밀한 티타늄 질화막을 형성하고, 반도체 기판과 치밀한 티타늄 질화막의 계면에는 박막의 티타늄 실리사이드를 형성하는 스텝을 포함하는 것을 특징으로 하는 치밀한 티타늄질화막/박막의 티타늄 실리사이드 형성방법.
- 제9항에 있어서, 티타늄 질화막이 표면에 형성된 티타늄 타겟을 이용한 티타늄막의 증착을 순수한 아르곤 분위기에서 수행되어지는 것을 특징으로 하는 치밀한 티타늄 질화막/박막의 티타늄 실리사이드 형성방법.
- 제9항에 있어서, 상기 질소원자가 과량 함유된 티타늄막을 2회에 걸쳐 급속열처리하는 것을 특징으로 하는 치밀한 티타늄 질화막/박막의 실리사이드 형성방법.
- 제11항에 있어서, 상기 열처리공정은 500℃에서 40초 동안 수행한 후 800℃에서 30초동안 수행되어지는 것을 특징으로 하는 치밀한 티타늄 질화막/박막의 실리사이드 형성방법.
- 제9항에 있어서, 티타늄막의 열처리공정은 N2또는 NH3분위기에서 수행되어지는 것을 특징으로 하는 치밀한 티타늄 질화막/박막의 티타늄 실리사이드 형성 방법.
- 제9항에 있어서, 티타늄막중 질소원자가 과량 함유된 부분은 티타늄 타겟의 표면에 형성된 티타늄 질화막의 두께에 대응하여 형성되는 것을 특징으로 하는 치밀한 티타늄 질화막/박막의 티타늄 실리사이드 형성방법.
- 제14항에 있어서, 티타늄막에 질소원자는 5-45%의 양으로 포함되어 있는 것을 특징으로 하는 치밀한 티타늄 질화막/박막의 티타늄 실리사이드 형성방법.
- 제14항에 있어서, 총 티타늄막의 두께에 대한 티타늄막중 과량의 질소가 함유되어 있는 부분의 두께의 비는 0.05-0.95인 것을 특징으로 하는 치밀한 티타늄질화막/박막의 실리사이드 형성방법.
- 제1도전형의 반도체 기판상에 게이트 산화막을 형성하는 스텝과, 게이트 산화막상에 폴리실리콘막을 형성하는 스텝과, 티타늄 타겟을 준비하는 스텝과, 티타늄 타겟의 표면에 티타늄 질화막을 형성하는 스템과, 티타늄 질화막이 형성된 티타늄 타겟을 스퍼터링하여 폴리실리콘막상에 질소원자가 과량 함유된 티타늄막을 증착하는 스텝과, 질소원자가 과량 함유된 티타늄막을 급속열처리하여 폴리실리콘막상에 박막의 치밀한 티타늄막을 형성하고 폴리실리콘막과 치밀한 질화막사이에 박막의 티타늄 실리사이드를 형성하는 스텝과, 상기 티타늄 질화막, 티타늄 실리사이드 및 폴리실리콘막을 순차 패터닝하여 게이트를 형성하는 스텝과, 상기 게이트를 마스크로 하여 기판으로 제2도전형의 불순물을 이온주입하여 불순물 영역을 형성하는 스텝을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1도전형의 반도체 기판상에 제2도전형의 불순물 영역을 형성하는 스텝, 불순물 영역이 형성된 반도체 기판상에 절연막을 형성하는 스텝과, 상기 불순물 영역상부의 절연막을 제거하여콘택홀을 형성하는 스텝과, 티타늄 타겟을 준비하는 스텝과, 티타늄 타겟의 표면에 티타늄 질화막을 형성하는 스텝과, 티타늄 질화막이 형성된 티타늄 타겟을 스퍼터링하여 질소원자가 과량 함유된 티타늄막을 기판전면에 걸쳐 증착하는 스템과, 질소원자가 과량 함유된 티타늄막을 급속열처리하여 기판전면에 걸쳐 티타늄 질화막을 형성하고, 콘택홀내의 불순물 영역과 티타늄 질화막의 계면에는 박막의 티타늄 실리사이드를 형성하는 스텝과, 티타늄 질화막상에 비트라인용 금속층을 형성하는 스텝과, 상기 티타늄 질화막과 금속층을 순차 패터닝하여 콘택홀을 통해 불순물 영역과 접촉되도록 비트라인을 형성하는 스텝과, 통상의 캐새시터 형성공정을 수행하여 캐패시터를 형성하는 스텝을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제18항에 있어서, 비트라인용 금속층이 텅스텐인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제18항에 있어서, 비트라인용 금속층을 화학적 증착법으로 증착하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1도전형의 반도체 기판상에 제2도전형의 불순물 영역을 형성하는 스텝과, 불순물 영역이 형성된 반도체 기판상에 절연막을 형성하는 스텝과, 상기 불순물 영역상부의 절연막을 제거하여 콘택홀을 형성하는 스텝과, 티타늄 타겟을 준비하는 스텝과, 티타늄 타겟의 표면에 티타늄 질화막을 형성하는 스템과, 티타늄 질화막이 형성된 티타늄 타겟을 스퍼터링하여 질소원자가 과량 함유된 티타늄막을 기판전면에 걸쳐 증착하는 스텝과, 질소원자가 과량 함유된 티타늄막상에 금속배선용 알루미늄층을 고온에서 플로잉시켜 증착시킴과 동시에 기판전면에 걸쳐 티타늄 질화막을 형성하고, 불순물 영역과 티타늄 질화막의 계면에는 박막의 티타늄 실리사이드를 형성하는 스텝과, 상기 티타늄 질화막과 알루미늄층을 순차 패터닝하여 금속배선을 형성하는 스텝을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제21항에 있어서, 상기 고온의 플로잉공정시 티타늄 질화막과 알루미늄층의 계면에서는 TiAl3가 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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1995
- 1995-02-10 KR KR1019950002495A patent/KR0156219B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100872712B1 (ko) * | 2006-08-29 | 2008-12-09 | 동부일렉트로닉스 주식회사 | 반도체소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960032643A (ko) | 1996-09-17 |
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