KR100456314B1 - 반도체 소자의 게이트전극 형성 방법 - Google Patents

반도체 소자의 게이트전극 형성 방법 Download PDF

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Abstract

폴리실리콘과 텅스텐의 계면에서 발생하는 실리사이드화 반응을 억제하여 확산배리어층을 구비하는 게이트전극의 형성 방법에 관한 것으로, 반도체 기판에 게이트절연막, 폴리실리콘을 차례로 형성하는 단계; 상기 폴리실리콘 상에 텅스텐, 질화막을 차례로 형성하는 단계; 상기 질화막, 텅스텐, 폴리실리콘, 게이트절연막을 동시에 패터닝하여 상기 폴리실리콘과 텅스텐의 계면을 노출시키는 단계; 및 NH3분위기에서 급속열처리를 실시하여 상기 노출된 폴리실리콘과 텅스텐의 계면에 질소이온을 주입하여 확산배리어층을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 게이트전극 형성 방법{METHOD FOR FORMING GATE ELECTRODE IN SEMICONDUCTOR DEIVCE}
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 0.13㎛급 이상의 DRAM소자에서 텅스텐막과 폴리실리콘의 적층구조로 이루어지는 워드라인의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자의 워드라인(또는 게이트전극)으로 폴리시리콘(Polysilicon)을 이용하고, 최근에는 적층 구조(Stack scheme)의 워드라인을 이용한다.
이러한 적층 구조의 워드라인으로는 폴리실리콘과 텅스텐(W)의 이중막을 이용하는데, 다음의 세가지 구조의 기술이 알려져 있다. 각 기술은 후속 공정 진행시 텅스텐과 실리콘 사이에 반응을 억제하는 확산배리어층(Diffusion barrier) 형성 방법에 따라 분류된다.
일반적으로 550℃ 이상의 열공정하에서는 텅스텐과 폴리실리콘이 반응하여고저항의 텅스텐실리사이드(WSi)를 형성한다.
도 1a 내지 도 1b는 종래기술에 따른 텅스텐/폴리실리콘 적층 구조의 게이트전극을 형성하는 방법을 나타낸 단면도로서, 실리콘기판(11) 상에 게이트절연막 (12), 폴리실리콘(13)을 형성한 다음, 상기 폴리실리콘(13) 상에 확산배리어층(14) , 텅스텐막(15)과 하드마스크용 질화막(16)을 순차적으로 형성한다.
이어 상기 하드마스크용 질화막(16)을 패터닝한 다음, 상기 패터닝된 하드마스크용 질화막을 이용하여 상기 텅스텐막(15), 확산배리어층(14), 폴리실리콘(13) 및 게이트절연막(12)을 동시에 식각하여 게이트절연막(12a), 폴리실리콘(13a), 확산배리어층(14a), 텅스텐막(15a)의 패턴으로 이루어지는, 특히 폴리실리콘(13a)과 텅스텐(15a)의 적층구조를 갖는 게이트전극을 형성한다.
이러한 적층구조의 게이트전극에 확산배리어층을 형성하는 방법에 대해 설명한다.
먼저, 텅스텐/텅스텐나이트라이드막의 적층 구조(도시 생략)에 대해 설명한다.
도우프드 폴리실리콘 상에 100Å두께의 텅스텐나이트라이드막과 800Å두께 이상의 텅스텐을 증착하며, 텅스텐나이트라이드막이 확산배리어층의 역할을 한다.
그러나, 상기한 기술은 확산배리어층인 텅스텐나이트라이드막(WN) 또는 티타늄나이트라이드막(TiN)을 폴리실리콘 상에 증착한 후, 게이트전극 물질인 텅스텐막을 증착하여 구현하는 방법이지만, 텅스텐나이트라이드막이 티타늄나이트라이드막보다 확산배리어 특성 측면에서는 열악하지만, 티타늄나이트라이드막의 우선 방향면 (110)에 의한 후속 텅스텐막 증착시, 텅스텐의 그레인 성장(Grain growth)을 어렵게 하여 텅스텐/텅스텐나이트라이드막(W/WN)의 경우보다 같은 두께에 대한 면저항(Sheet Resistance)이 높아 후속 절연막(Inter Layer Dielectric; ILD) 갭필링 (Gap Filling) 측면에서 불리하다.
또한, 게이트전극 식각에 의한 플라즈마 손실을 회복시키기 위한 게이트산화막과 폴리실리콘에 선택적 산화 공정(Selective Oxidation)을 진행시, 텅스텐/티타늄나이트라이드막(W/TiN)구조의 경우, 텅스텐나이트라이드막의 산화특성이 매우 열악하여 선택적 산화가 불가능하다. 도 1은 H2O/H2분위기하에서 텅스텐(W), 실리콘 (Si), 티타늄(Ti)의 평균분압(Equilibrium Vapor Pressure) 그래프로서, 선택적으로 텅스텐/티타늄나이드라이드막과 실리콘을 산화시키는 것은 불가능하다.
그리고, 텅스텐나이드라이드막/텅스텐막의 적층 방법은 텅스텐나이드라이드막과 텅스텐을 연속적으로 증착하여야 하므로, 텅스텐 타겟이 장착된 두 개의 챔버가 필요하다. 하나의 챔버에서 연속적으로 증착하기 위해서는 텅스텐나이트라이드막 증착후, 타겟에 형성된 텅스텐나이드라이드를 제거하여야 하기 때문에 타겟 및 더미웨이퍼(Dummy wafer) 소모량이 증가한다.
두 번째, 텅스텐막을 노출시킨 구조(Denuded W)(도시 생략)로, 폴리실리콘 상에 텅스텐나이트라이드막을 800Å 두께 이상 증착한 후 질소(N2) 분위기하에서 고온 급속열처리 (Rapid Thermal Process; RTP)를 실시하여 텅스텐나이트라이드막에서 질소를 확산시키면서 텅스텐실리사이드 형성을 억제하는 확산배리어층을 동시에형성한다.
상기와 같은 방법은 폴리실리콘막 상에 800Å이상의 텅스텐나이트라이드막을 증착한 후 질소 분위기하에서 고온 급속열처리 공정을 실시하여, 텅스텐나이트라이드막내의 질소를 박막 밖으로 확산시켜 순수 텅스텐 박막으로 전환하는 동시에, 계면으로 확산된 질소는 텅스텐 및 실리콘과 반응하여 확산배리어인 텅스텐실리사이드나이트라이드막(WSiN)을 형성한다. 이와 같은 방법으로 형성된 텅스텐폴리실리콘 게이트의 면저항 및 급속열처리 후의 단면도를 도 2및 도 3에 도시하였다.
도 2는 급속열처리 공정에서 온도에 따른 면저항을 보여주고, 도 3은 1000℃의 급속열처리 후의 소자의 단면을 나타낸 TEM결과로서, 폴리실리콘과 텅스텐 사이에 텅스텐실리사이드나이트라이드(WSiN)막이 형성됨을 알 수 있다.
그러나, 이러한 구조는 도 2에 도시된 것처럼, 텅스텐나이트라이드막에서 질소를 노출시켜 텅스텐/텅스텐나이트라이드 적층막과 같은 면저항을 얻기 위해 1000℃ 이상의 고온이 요구된다. 이렇게 높은 온도로 급속열처리를 하는 경우, 이전에 형성된 웰(Well)이 변형되어 원하는 트랜지스터 특성을 얻기 힘들다. 또한, 노출후 열처리된 단면을 도시한 도 4에서 볼 수 있듯이, 노출시키기 위한 급속열처리에 의해 그레인 경계면(Grain boundary)과 그레인 사이가 명확하게 되어, 후속 게이트패터닝을 위한 식각시, 도 5와 같이, 그레인경계면이 전사되어 하지막인 게이트산화막과 실리콘기판에 어택(Attack)을 주게 된다. 이러한 실리콘기판 어택은 트랜지스터 특성을 열악하게 한다.
세 번째, 저온텅스텐막 구조(Low Temperature W)(도시 생략)로, 도우프드 폴리실리콘 상에 800Å두께 이상의 텅스텐막을 증착한 후, NH3분위기하에서 급속열처리(RTP)를 실시하여 질소를 텅스텐 박막 내부로 확산시켜 텅스텐과 폴리실리콘이 반응하는 것을 억제하는 텅스텐나이트라이드막을 형성한다.
상기한 방법은, 폴리실리콘 상에 800Å 이상의 텅스텐막을 증착한 후, NH3분위기하에서 급속열처리를 실시하여 질소를 주입시킬 뿐만 아니라 주입된 질소가 텅스텐/폴리실리콘의 계면으로 확산하여 확산배리어층인 텅스텐실리사이드나이트라이드막(WSiN)을 형성한다.
도 6은 NH3와 N2분위기하에서 열처리 온도에 따른 면저항 변화에 대한 결과로, 질소 분위기하에서는 텅스텐과 실리콘이 서로 반응하여 텅스텐실리사이드(WSix)를 형성하여 계속 저항이 증가하지만, NH3분위기하에서는 면저항이 750℃ 이후에는 거의 포화됨을 알 수 있다. 이 때, 열처리온도 750℃까지의 면저항 증가는 텅스텐 박막내로의 질소 확산에 의한 것이다. 이와 같이, 분위기 기체에 따른 이러한 차이는 N-N과 N-H 본드의 바인딩 에너지(Binding energy) 차이에 의한 것으로 바인딩에너지는 각각 946 kJ/Mole과 389kJ/Mole이다.
이렇게 형성된 텅스텐폴리실리콘 게이트를 저온 텅스텐폴리구조라 부르는 이유는, 두 번째 노출된 텅스텐폴리실리콘게이트에 비하여 열처리 온도를 낮출수 있기 때문이다.
그러나, 이상의 텅스텐폴리실리콘 구조는, 하지막인 폴리실리콘구조에 민감한 의존성을 갖는 문제점이 있다. 도 7은 하부막실리콘을 550℃에서 성장된 비정질실리콘(Amorphous Silicon)을 이용하여 NH3분위기하에서 800℃ 열처리, 선택 산화, 800℃와 4시간동안의 열처리에 대한 결과로서, 텅스텐실리사이드막(WSix)가 형성되어 후속 열공정에 의해 텅스텐실리사이드막의 그레인이 계속 성장됨을 보여준다.
이와 같이, 하부실리콘을 비정질구조로 이용하는 것은 듀얼 폴리(Dual poly) 즉, n+/p+ 실리콘을 이용하는 경우에 보론(Boron)의 상호확산(Interdiffusion)을 억제하기 위해서 필수적으로 요구된다.
또한, 하부실리콘을 다결정질(Polycrystalline)을 이용하여 저온텅스텐구조로 공정을 진행하는 경우에도 게이트식각에 의한 손실에 의해 패턴모서리 부분이 열악해져 후속 열공정에 의하여 이 손실을 받은 부분에 텅스텐실리사이드막을 형성하게 된다.
도 8은 하부실리콘을 585℃에서 성장한 다결정질 구조를 갖는 실리콘으로 하고, 상기 하부실리콘 상에 텅스텐을 증착한 후 NH3분위기하에서 800℃ 열처리를 실시한 다음, 확산배리어를 형성하고 패터닝 및 선택산화 공정 후의 단면결과로서. 게이트식각시 손실을 받은 부분에서 특히 텅스텐실리사이드가 지배적으로 형성됨을 알 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 확산배리어막을 게이트트 패터닝 후에 후속 열공정에 의해 삽입하여, 텅스텐과 폴리실리콘의 계면에서 텅스텐과 폴리실리콘에 대한 식각선택비를 향상시켜 실리콘기판의 어택 및 식각시 손실에 의한 텅스텐실리사이드반응을 억제시켜 안정적으로 동작하는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1b는 종래의 게이트전극 형성 방법을 나타낸 공정 단면도,
도 2는 종래의 제1예에 따른 텅스텐, 실리콘, 티타늄의 평균분압 그래프,
도 3a 및 도 3b는 종래의 제2예에 따른 열처리공정에 의해 노출시의 면저항 변화 및 소자의 단면을 나타낸 그래프
도 4는 종래의 제2예에 따른 노출을 위한 열처리후의 단면도,
도 5는 종래의 제2예에 따른 텅스텐/폴리실리콘 식각후의 단면도,
도 6은 종래의 제3예에 따른 텅스텐막을 급속열처리할 때의 면저항 변화를 나타낸 그래프,
도 7은 종래의 제3예에 따른 비정질실리콘상에 텅스텐을 증착한 후 열처리한 소자의 단면도,
도 8은 종래의 제3예에 따른 텅스텐/폴리실리콘 게이트를 선택산화시킨후의 단면도,
도 9a 내지 도 9c는 본 발명의 실시예에 따른 게이트전극의 형성 방법을 나타낸 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 게이트절연막
23 : 폴리실리콘 24 : 텅스텐
25 : 하드마스크용 질화막 26 : 확산배리어층
27 : 산화막
상기의 목적을 달성하기 위한 본 발명은 반도체 기판에 게이트절연막, 폴리실리콘을 차례로 형성하는 단계; 상기 폴리실리콘 상에 텅스텐, 질화막을 차례로 형성하는 단계; 상기 질화막, 텅스텐, 폴리실리콘, 게이트절연막을 동시에 패터닝하여 상기 폴리실리콘과 텅스텐의 계면을 노출시키는 단계; 및 NH3분위기에서 급속열처리를 실시하여 상기 노출된 폴리실리콘과 텅스텐의 계면에 질소이온을 주입하여 확산배리어층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 9a 내지 도 9c는 본 발명의 실시예에 따른 확산배리어막의 형성 방법을 나타낸 도면이다.
도 9a에 도시된 바와 같이, 실리콘 기판(21) 상에 게이트절연막(22), 폴리실리콘(23), 텅스텐(24), 하드마스크용 질화막(25)을 증착한다.
이 때, 상기 게이트절연막(22)은 SiO2,SiNx, Si3N4, SiON, TaO5또는 TaON 중어느 하나를 사용하며, 하드마스크용 질화막(25)은 SiN막을 이용한다. 그리고, 상기 폴리실리콘(23)은 300∼1000Å두께로 형성되고, 비정질폴리실리콘, 다결정질폴리실리콘, 에피실리콘을 이용할 수 있으며, 비정질 실리콘을 증착한 후 후속 열공정을 실시하여 구조를 변경할 수 있고, 상기 폴리실리콘(23)에 인시튜(In-situ) 또는 엑스시튜(Ex-situ)로 P형 또는 N형 불순물을 도핑할 수도 있다. 또한, 상기 폴리실리콘(23)은 노(Furnace)에서 화학기상증착법(Chemical Vapor Deposition; CVD)으로 성장시킬 수도 있고, 열화학기상증착법(Thermal CVD), 플라즈마화학기상증착법(Plasma Enhanced CVD)으로 증착할 수 있다.
그리고 상기 텅스텐(24)은 물리적기상증착방법(Physical Vapor Deposition; PVD) 또는 화학적기상증착방법(Chemical Vapor Deposition; CVD)방법을 이용하여 400∼1000Å두께로 증착한다.
그리고, 상기 하드마스크용 질화막(25)은 노 또는 챔버에서 화학기상증착법으로 증착되며, 500∼3000Å두께로 형성된다.
도 9b에 도시된 바와 같이, 상기 하드마스크용 질화막(25), 텅스텐(24), 폴리실리콘(23), 게이트절연막(22)을 동시에 식각하여 폴리실리콘(23a)과 텅스텐 (24a)의 적층구조를 갖는 게이트 패턴을 형성한 다음, NH3분위기에서 급속열처리 공정을 실시한다.
이 때, NH3의 유량은 1∼20 slm이고, 열처리 온도는 500∼900℃이며, 열처리 시간은 10∼50초이며, 급속열처리 공정은 노에서 실시된다.
도 9c에 도시된 바와 같이, 상기와 같은 급속열처리 공정시 NH3가 분해되면서 텅스텐(24a) 및 폴리실리콘(23a)이 반응하게 되고, 질소이온 또는 질소원자가 텅스텐(24a)과 폴리실리콘(23a)의 계면을 통해 확산하는데 평판에서의 확산이 텅스텐(24a) 내에서의 확산보다 빨라 폴리실리콘(23a)과 텅스텐(24a) 계면에 확산배리어층(26)인 WSiN 또는 WSiON 화합물이 형성된다. 이 때, 상기 질소이온은 텅스텐(24a)과 폴리실리콘(23a)의 계면이 노출된 상태에서 삽입되기 때문에, 하부막인 폴리실리콘(23a) 구조의 의존성이 저하된다.
또한, 계면에서의 질소확산이 빨라 종래 평판에서의 NH3급속열처리 온도보다 낮은 온도로 필요한 WSiN막의 두께를 확보할 수 있으며, 텅스텐(24a)과 하드마스크용 질화막(25a)의 계면, 텅스텐(24a)의 표면, 폴리실리콘(23a)의 표면 및 게이트절연막(22a)과 폴리실리콘(23a)의 계면 등에 질소이온이 주입되어 막을 보호하는 역할을 한다.
이처럼, 게이트 패터닝 후 확산배리어층(26)을 삽입하는 것은, 텅스텐(24a)과 폴리실리콘(23a)의 계면에 텅스텐(24a)과 폴리실리콘(23a)에 대한 식각선택비를 향상시켜 후속 절연막을 증착한 후 식각시 실리콘 기판(21)의 어택에 의한 손실로 일어나는 텅스텐실리사이드반응을 억제한다.
상기 급속열처리를 완료한 후, 계면에 확산배리어층(26)이 형성된 상태에서 선택적 산화공정을 진행한 것을 나타낸 도면으로, 폴리실리콘(23a)과 게이트절연막 (22a)에 주어진 식각손실을 회복할 수 있는 산화막(27)이 텅스텐(24a) 산화 없이형성된다.
이 때, 상기 선택적 산화는 H2O/O2, O2/H2비율로 진행한다.
상기한 NH3급속열처리 공정과 선택적 산화공정을 연속으로 동일 장비내에서 동일한 조건(120Torr, 950℃, O2부분압력이 ∼10%)에서 진행하므로, 공정 단계를 감소시킨다.
상술한 바와 같이, 본 발명은 폴리실리콘과 텅스텐의 적층으로 형성되는 워드라인에만 한정되는 것이 아니고, 도면에 도시되지 않았지만, 텅스텐폴리실리콘 게이트를 사용하여 매몰채널(Buried channel) 또는 표면채널(Surface channel)을 갖는 모스트랜지스터에 적용할 수 있도 있고, 또한, 듀얼 폴리실리콘/텅스텐 게이트를 이용하여 표면채널을 갖는 모스트랜지스터에 적용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 게이트패터닝 후 NH3분위기에서 열처리를 실시하여 텅스텐과 폴리실리콘의 계면에 확산배리어층을 삽입하므로써 텅스텐과 폴리실리콘의 식가선택비를 향상시켜 기판의 손실에 의한 텅스텐실리사이드반응을 억제할 수 있다.
그리고, 텅스텐/폴리실리콘의 계면이 노출된 상태에서 질소이온을 삽입하여 확산배리어층을 형성하므로, 하부막인 폴리시릴콘 구조의 의존성이 저하되고 열처리 온도를 더 낮게 가져갈 수 있으며, 또한 열처리 공정과 선택산화공정을 동일 장비내에서 연속적으로 진행하므로, 공정단계를 감소시킬 수 있을 뿐만 아니라 열처리 장비에 대한 투자를 감소시킬 수 있다.

Claims (13)

  1. 반도체 소자의 제조 방법에 있어서,
    반도체 기판에 게이트절연막, 폴리실리콘을 차례로 형성하는 단계;
    상기 폴리실리콘 상에 텅스텐, 질화막을 차례로 형성하는 단계;
    상기 질화막, 텅스텐, 폴리실리콘, 게이트절연막을 동시에 패터닝하여 상기 폴리실리콘과 텅스텐의 계면을 노출시키는 단계; 및
    NH3분위기에서 급속열처리를 실시하여 상기 노출된 폴리실리콘과 텅스텐의 계면에 질소이온을 주입하여 확산배리어층을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 게이트전극의 형성 방법.
  2. 제 1 항에 있어서,
    상기 확산배리어층 형성후, 선택 산화에 의해 상기 폴리실리콘 및 게이트절연막의 표면에만 산화막이 형성되는 것을 특징으로 하는 게이트전극의 형성 방법.
  3. 제 1 항에 있어서,
    상기 급속열처리는 500∼900℃의 온도와 10∼50초의 시간동안 노에서 진행되는 것을 특징으로 하는 게이트전극의 형성 방법.
  4. 제 1 항에 있어서,
    상기 게이트절연막은 SiO2, Si3N4, TaO5또는 TaON 중 어느 하나를 이용하는 것을 특징으로 하는 게이트전극의 형성 방법.
  5. 제 1 항에 있어서,
    상기 NH3가스의 유량은 1∼20 slm인 것을 특징으로 하는 게이트전극의 형성 방법.
  6. 제 2 항에 있어서,
    상기 선택 산화는 H2O/O2또는 O2/H2분위기에서 진행되는 것을 특징으로 하는 게이트전극의 형성 방법.
  7. 제 1 항에 있어서,
    상기 폴리실리콘은 비정질, 다결정질, 에피 중 어느 하나를 이용하는 것을 특징으로 하는 게이트전극의 형성 방법.
  8. 제 1 항에 있어서,
    상기 폴리실리콘은 열처리된 비정질실리콘을 이용하는 것을 특징으로 하는 게이트전극의 형성 방법.
  9. 제 1 항에 있어서,
    상기 폴리실리콘은 화학기상증착법, 열화학기상증착법 또는 플라즈마화학기상증착법 중 어느 하나를 이용하여 형성되는 것을 특징으로 하는 게이트전극의 형성 방법.
  10. 제 1 항에 있어서,
    상기 확산배리어층은 WSiN 또는 WSiON인 것을 특징으로 하는 게이트전극의 형성 방법.
  11. 제 1 항에 있어서,
    상기 폴리실리콘은 300∼1000Å 두께로 형성되는 것을 특징으로 하는 게이트전극의 형성 방법.
  12. 제 1 항에 있어서,
    상기 텅스텐은 물리적기상증착법 또는 화학적기상증착법 중 어느 하나를 이용하여 400∼1000Å 두께로 형성되는 것을 특징으로 하는 게이트전극의 형성 방법.
  13. 제 1 항에 있어서,
    상기 폴리실리콘은 인시튜 또는 엑스시튜로 P형 또는 N형 불순물이 도핑된 것을 특징으로 하는 게이트전극의 형성 방법.
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