KR100809719B1 - 폴리실리콘막과 배선금속막을 구비하는 게이트 전극의형성방법 - Google Patents
폴리실리콘막과 배선금속막을 구비하는 게이트 전극의형성방법 Download PDFInfo
- Publication number
- KR100809719B1 KR100809719B1 KR1020070005815A KR20070005815A KR100809719B1 KR 100809719 B1 KR100809719 B1 KR 100809719B1 KR 1020070005815 A KR1020070005815 A KR 1020070005815A KR 20070005815 A KR20070005815 A KR 20070005815A KR 100809719 B1 KR100809719 B1 KR 100809719B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- metal
- supplying step
- interfacial
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 129
- 239000002184 metal Substances 0.000 title claims abstract description 128
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 53
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title description 6
- 238000000034 method Methods 0.000 claims abstract description 43
- 150000004767 nitrides Chemical class 0.000 claims abstract description 39
- 239000002243 precursor Substances 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000005121 nitriding Methods 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000007789 gas Substances 0.000 claims description 77
- 238000010926 purge Methods 0.000 claims description 24
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- 229910021529 ammonia Inorganic materials 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 229910001507 metal halide Inorganic materials 0.000 claims description 3
- 150000005309 metal halides Chemical group 0.000 claims description 3
- 150000002431 hydrogen Chemical class 0.000 claims description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims 1
- 229910052757 nitrogen Inorganic materials 0.000 claims 1
- 229910021332 silicide Inorganic materials 0.000 abstract description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 9
- 230000008569 process Effects 0.000 abstract description 8
- 230000002776 aggregation Effects 0.000 abstract description 3
- 238000004220 aggregation Methods 0.000 abstract 1
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 130
- 239000010410 layer Substances 0.000 description 48
- 238000006243 chemical reaction Methods 0.000 description 30
- 239000010936 titanium Substances 0.000 description 19
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 11
- 238000002360 preparation method Methods 0.000 description 9
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 238000004626 scanning electron microscopy Methods 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 238000005054 agglomeration Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 125000004122 cyclic group Chemical group 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 150000002902 organometallic compounds Chemical class 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000006722 reduction reaction Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- XJDNKRIXUMDJCW-UHFFFAOYSA-J titanium tetrachloride Chemical compound Cl[Ti](Cl)(Cl)Cl XJDNKRIXUMDJCW-UHFFFAOYSA-J 0.000 description 2
- ROAAFDQHCFLXCE-UHFFFAOYSA-N CC[Ti]C Chemical compound CC[Ti]C ROAAFDQHCFLXCE-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 125000000524 functional group Chemical group 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- NFHFRUOZVGFOOS-UHFFFAOYSA-N palladium;triphenylphosphane Chemical compound [Pd].C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1 NFHFRUOZVGFOOS-UHFFFAOYSA-N 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
- B65G—TRANSPORT OR STORAGE DEVICES, e.g. CONVEYORS FOR LOADING OR TIPPING, SHOP CONVEYOR SYSTEMS OR PNEUMATIC TUBE CONVEYORS
- B65G47/00—Article or material-handling devices associated with conveyors; Methods employing such devices
- B65G47/74—Feeding, transfer, or discharging devices of particular kinds or types
- B65G47/90—Devices for picking-up and depositing articles or materials
- B65G47/91—Devices for picking-up and depositing articles or materials incorporating pneumatic, e.g. suction, grippers
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/1303—Apparatus specially adapted to the manufacture of LCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
- B65G—TRANSPORT OR STORAGE DEVICES, e.g. CONVEYORS FOR LOADING OR TIPPING, SHOP CONVEYOR SYSTEMS OR PNEUMATIC TUBE CONVEYORS
- B65G2249/00—Aspects relating to conveying systems for the manufacture of fragile sheets
- B65G2249/04—Arrangements of vacuum systems or suction cups
- B65G2249/045—Details of suction cups suction cups
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Nonlinear Science (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Optics & Photonics (AREA)
- Mechanical Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
반도체 소자의 게이트 전극 형성방법을 제공한다. 상기 형성방법은 반도체 기판 상에 폴리실리콘막을 형성하는 것을 포함한다. 상기 폴리실리콘막 상에 계면 조절층을 형성한다. 상기 계면 조절층은 계면 금속막을 형성하는 단계 및 상기 계면 금속막의 상부 부분을 질화시켜 상기 계면 금속막의 상부 부분에 계면 금속 질화막을 형성하는 단계를 포함하는 단위 사이클을 다수 번 반복 수행하여 형성한다. 상기 계면 조절층 상에 배선 금속막을 형성한다.
Description
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 게이트 전극 형성방법을 나타낸 단면도들이다.
도 2는 도 1b 내지 도 1d에 도시된 계면 조절층을 형성하기 위한 타이밍도(timing diagram)이다.
도 3은 도 1b 내지 도 1d에 도시된 계면 조절층을 형성하기 위한 플로우 챠트(flow chart)이다.
도 4a 및 도 4b는 제조예들 1 및 2에 따른 시료들에 대한 단면 SEM(Scanning Electron Microscopy) 사진들이다.
도 5는 비교예에 따른 시료의 단면 SEM 사진이다.
도 6a 및 도 6b는 제조예 1에 따라 제조된 시료에 대한 단면 TEM(Transmission Electron Microscope) 사진들이다.
본 발명은 게이트 전극의 제조방법에 관한 것으로, 보다 상세하게는 폴리실 리콘막과 배선 금속막을 구비하는 게이트 전극의 제조방법에 관한 것이다.
반도체 소자의 고집적화로 인한 신호라인 폭의 감소에 따라, 신호라인의 전도도 향상을 위한 노력이 계속되고 있다. 일 예로서, 워드라인의 전도도 향상을 위해, 폴리실리콘막과 배선 금속막의 적층구조에 대한 개발이 진행되고 있다. 상기 워드라인은 트랜지스터의 게이트 전극으로서의 역할을 수행한다.
그러나, 폴리실리콘막과 금속실리사이드막의 적층구조를 갖는 게이트 전극 소위 폴리사이드 게이트(polycide gate)와는 달리 폴리실리콘막과 금속막의 적층구조를 갖는 게이트 전극 소위, 폴리금속 게이트(polymetal gate)는 상기 폴리실리콘막과 상기 금속막 사이에 다층의 계면 조절층들을 구비한다. 다층의 계면 조절층들은 폴리실리콘막과 금속막 사이의 계면에 생성된 쇼트키 장벽(shottky barrier)을 낮추기 위한 오믹콘택층(ohmic contact layer)과 열에 의한 폴리실리콘막과 금속막 사이의 반응을 억제하기 위한 배리어층(barrier layer)을 구비한다. 따라서, 상기 폴리실리콘막과 금속막의 적층 구조를 갖는 게이트 전극을 형성하기 위한 공정은 다소 복잡할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 열안정성이 높고 계면저항이 낮으면서도 공정이 단순화된 폴리금속 게이트의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 실시예는 반도체 소자의 게이트 전극 형성방법을 제공한다. 상기 형성방법은 반도체 기판 상에 폴리실리콘막 을 형성하는 것을 포함한다. 상기 폴리실리콘막 상에 계면 조절층을 형성한다. 상기 계면 조절층은 계면 금속막을 형성하는 단계 및 상기 계면 금속막의 상부 부분을 질화시켜 상기 계면 금속막의 상부 부분에 계면 금속 질화막을 형성하는 단계를 포함하는 단위 사이클을 다수 번 반복 수행하여 형성한다. 상기 계면 조절층 상에 배선 금속막을 형성한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 실시예는 반도체 소자의 게이트 전극 형성방법을 제공한다. 상기 형성방법은 반도체 기판 상에 폴리실리콘막을 형성하는 것을 포함한다. 상기 폴리실리콘막 상에 계면 조절층을 형성한다. 상기 계면 조절층은 금속 전구체 공급단계, 환원 기체 공급 단계, 및 질화 기체 공급 단계를 포함하는 단위 사이클을 다수 번 반복 수행하여 형성한다. 상기 계면 조절층 상에 배선 금속막을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 게이트 전극 형성방법을 나타낸 단면도들이다. 도 2는 도 1b 내지 도 1d에 도시된 계면 조절층 을 형성하기 위한 타이밍도(timing diagram)이고, 도 3은 도 1b 내지 도 1d에 도시된 계면 조절층을 형성하기 위한 플로우 챠트(flow chart)이다.
도 1a를 참조하면, 반도체 기판 상에 게이트 절연막(15)을 형성한다. 상기 게이트 절연막(15)은 실리콘 산화막일 수 있다. 상기 게이트 절연막(15) 상에 폴리실리콘막(20)을 형성한다. 상기 폴리실리콘막(20)은 n형 또는 p형 불순물이 도우핑된 도전성 폴리실리콘막일 수 있다.
도 1b, 도 2 및 도 3을 참조하면, 상기 폴리실리콘막(20)이 형성된 기판을 반응 챔버 내에 로딩한다. 상기 기판은 제1 온도로 가열될 수 있다. 상기 제1 온도는 500℃ 내지 800℃일 수 있다. 바람직하게는 상기 제1 온도는 650℃ 이하이다. 예를 들면, 상기 제1 온도는 630℃일 수 있다. 상기 폴리실리콘막(20) 상에 제1 기간(t1) 동안 금속 전구체를 공급한다(금속 전구체 공급 단계; S1). 이 때, 상기 금속 전구체는 상기 폴리실리콘막(20)과 반응하여 상기 폴리실리콘막(20) 상에 적층될 수 있다. 상기 금속 전구체는 금속 할로겐화물 또는 유기금속화합물일 수 있다. 일 예로서, 상기 금속 전구체는 티타늄 전구체일 수 있고, 더 구체적으로는 염화 티타늄(TiCl4), 테트라키스디메틸아미노티타늄(tetrakisdimethylaminotitanium; TDMAT), 테트라키스디에틸아미노티타늄(tetrakisdiethylaminotitanium; TDEAT) 또는 테트라키스에틸메틸티타늄(tetrakisethylmethyltitanium; TEMAT) 일 수 있다. 바람직하게는 금속 전구체는 염화 티타늄(TiCl4)일 수 있다.
한편, 상기 금속 전구체의 공급 시기에 동기화하여 상기 반응 챔버 내에 플라즈마가 발생될 수 있다. 상기 플라즈마의 파워는 50 내지 1000W일 수 있다. 상기 플라즈마로 인해 상기 금속 할로겐화물의 경우 금속 원소와 할로겐 원소 사이의 결합은 용이하게 깨어질 수 있고, 유기금속화합물의 금속 원소와 유기작용기 사이의 결합은 용이하게 깨어질 수 있다. 이에 따라, 금속 원소들간 결합이 증가될 수 있어, 상기 폴리실리콘막(20) 상에 다층의 금속 전구체층들이 적층될 수 있다.
이어서, 상기 금속 전구체의 공급을 중단하고, 퍼지 기체를 반응 챔버 내로 제2 기간(t2) 동안 공급하여 상기 폴리실리콘막(20) 상에 반응되지 않고, 상기 반응 챔버 내에 잔존하는 금속 전구체를 퍼지한다(금속 전구체 퍼지 단계; S2). 따라서, 상기 반응 챔버 내에서 상기 금속 전구체는 상기 폴리실리콘막(20) 상에만 잔존한다. 상기 퍼지 기체는 비활성 기체(inert gas), 예를 들어 아르곤(Ar)일 수 있다.
그 후, 상기 퍼지 기체의 공급을 중단하고, 환원 기체를 반응 챔버 내로 제3 기간(t3) 동안 공급한다(환원 기체 공급 단계; S3). 상기 환원 기체는 수소(H2)일 수 있다. 이 때, 상기 폴리실리콘막(20) 상에 적층된 금속 전구체는 환원되어, 상기 폴리실리콘막(20) 상에 제1 계면 금속막(31)을 형성한다. 이와 동시에, 상기 제1 계면 금속막(31)의 하부 일부는 상기 폴리실리콘막(20)과 반응하여 금속 실리사이드(미도시)를 형성할 수도 있다.
상기 금속 전구체 퍼지 단계(S2)가 수행된 경우, 상기 환원 기체 공급 단 계(S3)에서 상기 금속 전구체와 상기 환원 기체 사이의 반응은 상기 폴리실리콘막(20) 상에 국한되어 일어난다. 따라서, 상기 금속 전구체 공급 단계(S1)의 조건들 즉, 지속 시간 또는 금속 전구체 유량을 조절하면, 상기 폴리실리콘막(20) 상에 반응된 금속 전구체의 두께를 조절할 수 있고, 이에 따라 상기 제1 계면 금속막(31)의 두께를 조절할 수 있다.
상기 금속 전구체가 TiCl4이고 상기 환원 기체가 H2인 경우, 하기와 같은 반응을 포함한 반응이 일어날 수 있다. 이 때, 상기 제1 계면 금속막(31)은 티타늄막일 수 있다.
한편, 상기 환원 기체의 공급 시기에 동기화하여 상기 반응 챔버 내에 플라즈마가 발생될 수 있다. 상기 플라즈마의 파워는 50 내지 1000W일 수 있다. 상기 플라즈마는 상기 환원 반응을 촉진시켜, 상기 제1 계면 금속막(31) 내에 잔존할 수 있는 할로겐 원소를 효율적으로 제거할 수 있다.
그 후, 상기 환원 기체의 공급을 중단하고, 퍼지 기체를 반응 챔버 내로 제4 기간(t4) 동안 공급하여 미반응한 환원 기체 및 반응 부산물을 퍼지한다(환원 기체 퍼지 단계; S4).
도 1c, 도 2 및 도 3을 참조하면, 상기 퍼지 기체의 공급을 중단하고, 질화 기체(nitridation gas)를 상기 반응 챔버 내로 제5 기간(T5) 동안 공급한다(질화 기 체 공급 단계; S5). 상기 질화 기체는 질소(N2) 또는 암모니아(NH3)일 수 있다. 이 때, 상기 제1 계면 금속막(31)의 상부 부분은 질화되어, 상기 제1 계면 금속막(31)의 상부 부분 내에 제1 계면 금속 질화막(31a)이 형성되고, 상기 제1 계면 금속 질화막(31a)의 하부 부분은 제1 계면 금속막(31')으로 잔존할 수 있다.
상기 제1 계면 금속막(31)이 티타늄막이고 상기 질화 기체가 NH3인 경우, 하기와 같은 반응을 포함한 반응이 일어날 수 있다. 이 때, 상기 제1 계면 금속 질화막(31a)은 티타늄 질화막일 수 있다.
한편, 상기 질화 기체의 공급 시기에 동기화하여 상기 반응 챔버 내에 플라즈마가 발생될 수 있다. 상기 플라즈마의 파워는 50 내지 1000W일 수 있다. 상기 플라즈마는 상기 질화 반응을 촉진시킬 수 있다.
그 후, 상기 질화 기체의 공급을 중단하고, 퍼지 기체를 반응 챔버 내로 제6 기간(t6) 동안 공급하여 미반응한 질화 기체 및 반응 부산물을 퍼지한다(질화 기체 퍼지 단계; S6).
상기 금속 전구체 공급 단계(S1), 상기 환원 기체 공급 단계(S3) 및 질화 기체 공급 단계(S5)는 단위 사이클을 구성한다. 이에 더하여, 상기 단위 사이클은 상기 금속 전구체 공급 단계(S1)와 상기 환원 기체 공급 단계(S3) 사이에 상기 금속 전구체 퍼지 단계(S2), 상기 환원 기체 공급 단계(S3)와 상기 질화 기체 공급 단계(S5) 사이에 상기 환원 기체 퍼지 단계(S4), 및 상기 질화 기체 공급 단계(S5) 후에 질화 기체 퍼지 단계(S6)를 더 포함할 수 있다.
도 1d, 도 2 및 도 3을 참조하면, 상기 계면 금속 질화막(31a)이 형성된 기판 상에 상기 단위 사이클을 다수 회 반복 즉, 순환 증착을 수행한다. 일 예로서, 상기 단위 사이클을 추가적으로 2회 반복한 경우, 상기 제1 계면 금속 질화막(31a) 상에 제2 계면 금속막(32'), 제2 계면 금속 질화막(32a), 제3 계면 금속막(33') 및 제3 계면 금속 질화막(33a)이 차례로 적층된 구조체가 형성된다. 상기 계면 금속막들(31', 32', 33')과 계면 금속 질화막들(31a, 32a, 33a)의 적층구조는 계면 조절층(30)을 형성할 수 있다. 상기 계면 조절층(30)은 30 내지 300Å의 두께로 형성할 수 있다. 한편, 상기 순환 증착 과정 동안 상기 기판은 상기 제1 온도로 유지될 수 있다.
본 발명의 다른 실시예에서, 단위 증착 사이클들 중 첫 번째 사이클에서의 금속 전구체 공급 단계(S1)의 지속 시간(t1)은 그 이후 사이클에서의 금속 전구체 공급 단계(S1)의 지속 시간(t1')에 비해 길 수 있다. 이 경우, 상기 제1 계면 금속막의 두께(Th1)는 다른 계면 금속막들의 두께들(Th2, Th3)에 비해 두꺼울 수 있다. 나아가, 두 번째 이후의 사이클에서는 계면 금속막들(32', 33')은 모두 질화될 수 있다. 이 경우, 상기 계면 조절층(30)은 제1 계면 금속막(31'), 상기 제1 계면 금속 질화막(31a), 상기 제2 계면 금속 질화막(32a) 및 제3 계면 금속 질화막(33a)이 차례로 적층된 구조체일 수 있다(총 3회의 증착 사이클이 반복된 경우).
도 1e를 참조하면, 상기 계면 조절층(30) 상에 결정립 조절층(grain control layer; 40)를 형성할 수 있다. 상기 결정립 조절층(40)은 후속하여 형성되는 배선 금속막의 결정립의 크기를 증가시키기 위한 막으로 금속 실리사이드 예를 들어, 텅스텐 실리사이드, 몰리브덴 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 하프늄 실리사이드 또는 코발트 실리사이드로 이루어진 군에서 선택되는 하나의 물질막일 수 있다.
도 1f를 참조하면, 상기 결정립 조절층(40) 상에 배선 금속막(50)을 형성한다. 상기 배선 금속막(50)은 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 코발트(Co), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 백금(Pt) 및 이들의 합금으로 이루어진 군에서 선택되는 하나의 물질막일 수 있다.
상기 배선 금속막(50) 상에 하드 마스크막(60)을 형성할 수 있다. 상기 하드 마스크막(60)은 실리콘 질화막일 수 있다.
도 1g를 참조하면, 상기 하드 마스크막(60) 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 하드 마스크막(60)을 패터닝하여 하드 마스크 패턴(60')을 형성한 후, 상기 하드 마스크 패턴(60')을 마스크로 하여 상기 배선 금속막(50), 상기 결정립 조절층(40), 상기 계면 조절층(30) 및 상기 폴리실리콘막(20)을 차례로 식각하여 게이트 전극(100)를 형성한다.
이 후, 상기 게이트 전극(100)를 마스크로 하여 상기 기판(10) 내에 n형 또는 p형 불순물을 주입하여 소오스/드레인 영역들(10a)을 형성한다. 상기 소오스/ 드레인 영역들(10a)이 형성된 기판 상에 스페이서 절연막을 적층하고, 상기 스페이서 절연막을 이방성 식각하여 상기 스택 게이트(100)의 측벽들 상에 절연 스페이서들(70)을 형성한다.
상기 절연 스페이서들(70) 상에 층간 절연막(미도시)을 적층한 후, 기판을 열처리한다. 상기 열처리 온도는 약 850 ℃일 수 있다. 이 때, 상기 제1 계면 금속막(31')의 적어도 하부 부분은 상기 폴리실리콘막(20)과 반응하여 금속 실리사이드막(30")을 형성한다. 이 때, 상기 금속 실리사이드막(30")은 상기 제1 계면 금속막(31') 전체에 형성될 수 있다. 이 경우, 상기 금속 실리사이드막(30")은 상기 제1 계면 금속 질화막(31a)에 접할 수 있다.
<실험예들; examples>
제조예
1
폴리실리콘막이 적층된 기판을 반응 챔버에 로딩한 후, 상기 기판을 630℃로 가열하였다. 상기 반응 챔버 내에 TiCl4 가스를 10.5초 동안 공급하면서 TiCl4 가스 공급에 동기화하여 플라즈마를 발생시키고, 상기 반응 챔버 내에 Ar가스를 공급하여 상기 반응 챔버를 퍼지하고, 상기 퍼지된 반응 챔버 내에 H2 가스를 공급하면서 H2 가스 공급에 동기화하여 플라즈마를 발생시키고, 상기 반응 챔버 내에 Ar가스를 공급하여 상기 반응 챔버를 퍼지하고, 상기 퍼지된 반응 챔버 내에 NH3 가스를 10.5초 동안 공급하면서 NH3 가스 공급에 동기화하여 플라즈마를 발생시키고, 상기 반응 챔버 내에 Ar가스를 공급하여 상기 반응 챔버를 퍼지하는 단계를 포함하는 단위 사이클을 3회 수행하여, 순환 증착 Ti/TiN막을 형성하였다. 그 결과물 상에 화학기상증착(CVD)법을 사용하여 텅스텐막을 300Å 증착하고, 기판을 850℃에서 30분 동안 열처리하였다.
제조예
2
상기 3번의 사이클 중 첫번째 사이클에서의 TiCl4 가스 공급 시간을 30초로 한 것을 제외하고는 제조예 1과 동일한 방법으로 시료를 제조하였다.
비교예
기판 상에 폴리실리콘막을 적층하고, 상기 폴리실리콘막 상에 PVD(physical vapor deposition)법을 사용하여 60Å의 Ti막을 적층하고, 상기 Ti막 상에 PVD법을 사용하여 100Å의 TiN막을 적층하고, 상기 TiN막 상에 CVD법을 사용하여 300Å의 W막을 적층한 후, 기판을 850℃에서 30분 동안 열처리하였다.
하기 표 1은 상기 제조예들 1 및 2의 공정 조건을 정리하여 나타낸 표이다.
| 제1 사이클 | 제2 사이클 | 제3 사이클 | ||||
| 단계 | TiCl4 가스 공급단계 | NH3 가스 공급단계 | TiCl4 가스 공급단계 | NH3 가스 공급단계 | TiCl4 가스 공급단계 | NH3 가스 공급단계 |
| 제조예 1 | 10.5초 | 10.5초 | 10.5초 | 10.5초 | 10.5초 | 10.5초 |
| 제조예 2 | 30초 | 10.5초 | 10.5초 | 10.5초 | 10.5초 | 10.5초 |
도 4a 및 도 4b는 상기 제조예들 1 및 2에 따른 시료들에 대한 단면 SEM 사진들이고, 도 5는 상기 비교예에 따른 시료의 단면 SEM 사진이다.
도 4a 및 도 4b의 시료들에는 폴리실리콘막(20), 순환 증착 Ti/TiN막(30) 및 텅스텐막(50)이 차례로 적층된 것을 알 수 있다. 도 4a의 경우 순환 증착 Ti/TiN막(30)의 하부 부분에는 티타늄 실리사이드막이 거의 확인되지 않으나, 도 4b의 경우 순환 증착 Ti/TiN막(30)의 하부 부분에는 약 60Å의 티타늄 실리사이드막이 형성된 것을 확인할 수 있다. 따라서, 첫번째 사이클의 TiCl4 금속 전구체의 공급시간을 증가시킨 경우, 티타늄 실리사이드막의 두께가 증가함을 알 수 있다.
한편, 폴리실리콘막(20)과 순환 증착 Ti/TiN막(30) 사이에 들뜸 현상이 전혀 발생하지 않은 것을 알 수 있다. 그러나, 폴리실리콘막(120), PVD Ti막(135), PVD TiN막(137) 및 텅스텐막(150)이 차례로 적층된 도 5의 경우, 도 4a 및 도 4b와는 달리 폴리실리콘막(120)과 PVD Ti막(135) 사이의 계면에는 들뜸 현상이 발생한 것을 알 수 있다.
이러한 결과를 참고할 때, 본 제조예들에서는 박막의 Ti막 즉, 계면 금속막을 형성하는 단계, 상기 Ti막의 적어도 상부 부분을 질화시켜 TiN막 즉, 계면 질화 금속막을 형성하는 단계를 포함하는 단위 사이클을 반복 수행함으로써, 폴리실리콘막과 접하는 계면 금속막의 두께를 감소시켜 열처리 공정에서의 과다한 금속 실리사이드의 응집작용(agglomeration)을 억제할 수 있고, 이에 따라 폴리실리콘막과 순환 증착 Ti/TiN막 즉, 계면 조절층 사이의 들뜸 현상을 방지할 수 있는 것으로 예측할 수 있다.
도 6a 및 도 6b는 상기 제조예 1에 따라 제조된 시료에 대한 단면 TEM(Transmission Electron Microscope) 사진들로서, 도 6b는 도 6a의 일부 확대 사진이다.
도 6a 및 도 6b를 참조하면, 제조예 1에 따라 제조된 시료에서도 상기 Ti/TiN막(30)의 하부 부분에 티타늄 실리사이드막(30")이 형성된 것을 알 수 있다. 따라서, 상기 폴리실리콘막(20)과 상기 순환 증착 Ti/TiN막(30)은 오믹 콘택을 이룸을 알 수 있다.
상술한 바와 같이 본 발명에 따르면, 박막의 계면 금속막을 형성하는 단계, 상기 계면 금속막의 적어도 상부 부분을 질화시켜 계면 질화 금속막을 형성하는 단계를 포함하는 단위 사이클을 반복 수행함으로써, 폴리실리콘막과 접하는 계면 금속막의 두께를 감소시켜 열처리 공정에서의 과다한 금속 실리사이드의 응집작용을 억제할 수 있고, 이에 따라 폴리실리콘막과 계면 조절층 사이의 들뜸 현상을 방지할 수 있다. 나아가, 상기 계면 금속막의 하부 부분은 폴리실리콘막과 반응하여 금속 실리사이드막을 형성함으로써, 폴리실리콘막과 계면 조절층 사이의 오믹 콘택을 달성할 수 있다. 따라서, 상기 계면 조절층은 오믹 콘택층 및 배리어막의 역할을 동시에 수행하는 것을 알 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
Claims (22)
- 반도체 기판 상에 폴리실리콘막을 형성하고;상기 폴리실리콘막 상에 계면 조절층을 형성하되, 상기 계면 조절층은 계면 금속막을 형성하는 단계 및 상기 계면 금속막의 상부 부분을 질화시켜 상기 계면 금속막의 상부 부분에 계면 금속 질화막을 형성하는 단계를 포함하는 단위 사이클을 다수 번 반복 수행하여 형성하고;상기 계면 조절층 상에 배선 금속막을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제1항에 있어서,상기 계면 금속막을 형성하는 단계는 상기 폴리실리콘막 상에 금속 전구체를 공급하는 금속 전구체 공급 단계, 환원 기체를 공급하는 환원 기체 공급 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제2항에 있어서,상기 금속 전구체 공급 단계에서 플라즈마를 발생시키는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제2항에 있어서,상기 환원 기체 공급 단계에서 플라즈마를 발생시키는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제2항에 있어서,상기 금속 전구체 공급 단계와 상기 환원 기체 공급 단계 사이에 금속 전구체 퍼지 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제2항에 있어서,상기 금속 전구체는 금속 할로겐화물인 것을 특징으로 반도체 소자의 게이트 전극 형성방법.
- 제6항에 있어서,상기 금속 전구체는 TiCl4인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제2항에 있어서,상기 환원 기체는 수소인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제1항에 있어서,상기 계면 금속 질화막을 형성하는 단계는 질화 기체를 공급하는 질화 기체 공급 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제2항에 있어서,상기 계면 금속 질화막을 형성하는 단계는 상기 환원 기체 공급 단계 후에 질화 기체를 공급하는 질화 기체 공급 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제9항 또는 제10항에 있어서,상기 질화 기체 공급 단계에서 플라즈마를 발생시키는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제10항에 있어서,상기 환원 기체 공급 단계와 상기 질화 기체 공급 단계 사이에 환원 기체 퍼지 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제10항에 있어서,상기 질화 기체 공급 단계 후에 질화 기체 퍼지 단계를 더 포함하는 것을 특 징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제9항 또는 제10항에 있어서,상기 질화 기체는 질소 또는 암모니아인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제1항에 있어서,상기 배선 금속막이 형성된 기판을 열처리하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제1항에 있어서,상기 배선 금속막을 형성하기 전에, 상기 계면 조절층 상에 결정립 조절층을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제1항에 있어서,상기 복수개의 단위 사이클 중 제1 사이클에서 형성된 계면 금속막의 두께는 나머지 사이클에서 형성된 계면 금속막의 두께에 비해 큰 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 반도체 기판 상에 폴리실리콘막을 형성하고;상기 폴리실리콘막 상에 계면 조절층을 형성하되, 상기 계면 조절층은 금속 전구체 공급단계, 환원 기체 공급 단계, 및 질화 기체 공급 단계를 포함하는 단위 사이클을 다수 번 반복 수행하여 형성하고; 및상기 계면 조절층 상에 배선 금속막을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제18항에 있어서,상기 금속 전구체 공급단계와 상기 환원 기체 공급 단계 사이, 상기 환원 기체 공급 단계와 상기 질화 기체 공급 단계 사이 및 상기 질화 기체 공급 단계 후에 각각 퍼지 단계들을 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제18항에 있어서,상기 금속 전구체 공급단계, 상기 환원 기체 공급 단계, 및 상기 질화 기체 공급 단계에서 플라즈마를 발생시키는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제18항에 있어서,상기 금속 전구체는 TiCl4이고, 상기 환원 기체는 수소이며, 상기 질화 기체는 암모니아인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제18항에 있어서,상기 배선 금속막이 형성된 기판을 열처리하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070005815A KR100809719B1 (ko) | 2007-01-18 | 2007-01-18 | 폴리실리콘막과 배선금속막을 구비하는 게이트 전극의형성방법 |
| US12/007,999 US20080200031A1 (en) | 2007-01-18 | 2008-01-18 | Method of fabricating gate electrode having polysilicon film and wiring metal film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070005815A KR100809719B1 (ko) | 2007-01-18 | 2007-01-18 | 폴리실리콘막과 배선금속막을 구비하는 게이트 전극의형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100809719B1 true KR100809719B1 (ko) | 2008-03-06 |
Family
ID=39397544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070005815A KR100809719B1 (ko) | 2007-01-18 | 2007-01-18 | 폴리실리콘막과 배선금속막을 구비하는 게이트 전극의형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20080200031A1 (ko) |
| KR (1) | KR100809719B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10643925B2 (en) * | 2014-04-17 | 2020-05-05 | Asm Ip Holding B.V. | Fluorine-containing conductive films |
| WO2016046909A1 (ja) * | 2014-09-24 | 2016-03-31 | 株式会社日立国際電気 | 半導体装置の製造方法、基板処理装置、半導体装置およびプログラム |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020002624A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 반도체 소자의 게이트전극 형성 방법 |
| KR20050059924A (ko) * | 2003-12-15 | 2005-06-21 | 매그나칩 반도체 유한회사 | 반도체 소자의 게이트 전극 형성방법 |
| KR20050062140A (ko) * | 2003-12-19 | 2005-06-23 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성방법 |
| KR20060073048A (ko) * | 2004-12-24 | 2006-06-28 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW392220B (en) * | 1997-11-24 | 2000-06-01 | United Microelectronics Corp | Structure of barrier layer and glue layer on polysilicon layer and method of manufacturing the same |
| US6911391B2 (en) * | 2002-01-26 | 2005-06-28 | Applied Materials, Inc. | Integration of titanium and titanium nitride layers |
| US7030431B2 (en) * | 2004-03-19 | 2006-04-18 | Nanya Technology Corp. | Metal gate with composite film stack |
| US20060151822A1 (en) * | 2005-01-07 | 2006-07-13 | Shrinivas Govindarajan | DRAM with high K dielectric storage capacitor and method of making the same |
| US7229918B2 (en) * | 2005-02-14 | 2007-06-12 | Infineon Technologies Ag | Nitrogen rich barrier layers and methods of fabrication thereof |
| KR100618895B1 (ko) * | 2005-04-27 | 2006-09-01 | 삼성전자주식회사 | 폴리메탈 게이트 전극을 가지는 반도체 소자 및 그 제조방법 |
| US7473637B2 (en) * | 2005-07-20 | 2009-01-06 | Micron Technology, Inc. | ALD formed titanium nitride films |
-
2007
- 2007-01-18 KR KR1020070005815A patent/KR100809719B1/ko active IP Right Grant
-
2008
- 2008-01-18 US US12/007,999 patent/US20080200031A1/en not_active Abandoned
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020002624A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 반도체 소자의 게이트전극 형성 방법 |
| KR20050059924A (ko) * | 2003-12-15 | 2005-06-21 | 매그나칩 반도체 유한회사 | 반도체 소자의 게이트 전극 형성방법 |
| KR20050062140A (ko) * | 2003-12-19 | 2005-06-23 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성방법 |
| KR20060073048A (ko) * | 2004-12-24 | 2006-06-28 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080200031A1 (en) | 2008-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5739574B2 (ja) | 誘電体膜をパッシベーションする方法 | |
| US9070749B2 (en) | Semiconductor device including fluorine-free tungsten barrier layer and method for fabricating the same | |
| US20060024959A1 (en) | Thin tungsten silicide layer deposition and gate metal integration | |
| US20090004848A1 (en) | Method for fabricating interconnection in semiconductor device | |
| TWI798582B (zh) | 第六族金屬沈積方法 | |
| KR100377593B1 (ko) | 반도체장치및그제조방법 | |
| KR100809719B1 (ko) | 폴리실리콘막과 배선금속막을 구비하는 게이트 전극의형성방법 | |
| US20110053329A1 (en) | Semiconductor device including a gate electrode of lower electrial resistance and method of manufacturing the same | |
| JPH08250451A (ja) | 半導体装置の製造方法 | |
| US7435678B2 (en) | Method of depositing noble metal electrode using oxidation-reduction reaction | |
| KR20040074502A (ko) | 금속 게이트 전극을 구비하는 반도체 소자의 형성 방법 | |
| US20040045503A1 (en) | Method for treating a surface of a reaction chamber | |
| JPH11224938A (ja) | 半導体装置及びその製造方法 | |
| KR100406546B1 (ko) | 캐패시터의 제조 방법 | |
| KR100528446B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| KR100454256B1 (ko) | 루테늄 하부전극을 구비한 캐패시터의 제조 방법 | |
| KR100604672B1 (ko) | 하프늄질화막을 구비한 캐패시터 및 그 제조 방법 | |
| JP2009049207A (ja) | 半導体装置の製造方法 | |
| JP3563288B2 (ja) | 半導体装置の製造方法 | |
| KR20040016696A (ko) | 반도체장치의 전극형성방법 및 장치 | |
| JPH10125617A (ja) | 半導体装置の製造方法 | |
| KR100780605B1 (ko) | 탄탈륨지르코늄산화막을 구비한 반도체소자 및 그의 제조방법 | |
| KR100900224B1 (ko) | 반도체 소자의 게이트 및 그의 제조방법 | |
| JP2006093182A (ja) | 半導体装置とその製造方法 | |
| KR20010114049A (ko) | 반도체 소자의 커패시터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130131 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140129 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20150202 Year of fee payment: 8 |