KR100604672B1 - 하프늄질화막을 구비한 캐패시터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 후속 열처리과정시 HfO2와 하부전극의 계면이 산화되는 것을 억제하는데 적합한 캐패시터 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터 제조 방법은 하부전극을 형성하는 단계, 상기 하부전극 상에 하프늄질화막(ALD HfN)을 형성하는 단계, 상기 하프늄질화막 상에 하프늄산화막(ALD HfO2)을 형성하는 단계, 상기 하프늄산화막 내부의 불순물을 제거하기 위한 열처리 단계, 및 상기 하프늄산화막 상에 상부전극을 형성하는 단계를 포함하고, 이와 같이 하부전극과 HfO2의 계면에 유전상수가 큰 HfN을 형성해주므로써 후속 열공정시 하부전극쪽으로 확산되는 산소를 억제시켜 캐패시턴스를 증가시킬 수 있는 효과가 있고, 또한, 원자층증착(ALD) 방식을 이용하여 HfN을 형성해주므로써 하부전극과 HfO2의 계면 균일도를 향상시켜 캐패시터의 누설전류를 감소시킬 수 있는 효과가 있다.
캐패시터, 하프늄산화막, 하프늄질화막, SIS, ALD

Description

하프늄질화막을 구비한 캐패시터 및 그 제조 방법{CAPACITOR WITH HfN AND METHOD FOR FABRICATING THE SAME}
도 1은 종래기술에 따른 SIS(Silicon Insulator Silicon) 캐패시터의 구조 단면도,
도 2는 종래기술의 다른 예에 따른 SIS 캐패시터의 구조 단면도,
도 3은 본 발명의 실시예에 따른 SIS 캐패시터의 구조를 도시한 도면,
도 4는 도 3의 SIS 캐패시터의 제조 방법을 도시한 공정 흐름도,
도 5는 ALD HfN의 공정 메카니즘을 나타낸 도면,
도 6은 본 발명의 실시예에 따른 ALD HfO2와 하부전극간 계면 반응을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
34 : 실린더형 하부전극
35 : ALD HfN
36 : ALD HfO2
37 : 상부전극
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 캐패시터 및 그 제조 방법에 관한 것이다.
DRAM을 비롯한 반도체소자의 집적화에 따라 셀크기의 감소에 의해 정전용량을 확보하기 위해서는 셀 면적을 넓게해야 한다. 그중에서 가장 가능성이 높은 기술로는 캐패시터의 높이를 높이는 방법이 있지만, 이는 캐패시터 형성시 식각 공정을 진행하기에 어려움이 있어 아직까지 제조 공정에 적용하는데 어려움이 있다.
또한, 현재 캐패시터의 유전 물질로 탄탈륨산화막(Ta2O5)이 개발되고 있지만, 큰 유전상수(ε=∼25)에 비해 열적 안정성이 낮기 때문에 DRAM 집적 공정 중 유전상수 변화가 일어나 정전용량을 확보하는데 어려움이 있다.
이에 대응하기 위해 최근 캐패시터의 유전물질로 하프늄산화막(HfO2)이 활발히 연구되고 있다. 하프늄산화막은 탄탈륨산화막에 비해 유전상수(ε=∼30)가 약간 크지만 열적 안정성 및 누설전류가 우수하기 때문에 캐패시터의 높이 증가없이도 정전용량을 확보할 수 있는 장점이 있다.
도 1은 종래기술에 따른 SIS(Silicon Insulator Silicon) 캐패시터의 구조 단면도이다.
도 1에 도시된 바와 같이, 종래 SIS 캐패시터는, 폴리실리콘막으로 된 하부 전극(11), 하부전극(11) 상의 하프늄산화막(12), 하프늄산화막(12) 상의 폴리실리콘막으로 된 상부전극(13)으로 구성된다.
도 1에서, SIS 캐패시터는 폴리실리콘막으로 된 하부전극(11)과 상부전극(13) 사이에 형성되는 유전막으로 하프늄산화막(12)을 적용하고 있다.
그러나, 상술한 종래기술은 하프늄산화막(12)의 유전율 확보를 위한 후속 열처리 과정에서 하부전극(11)인 폴리실리콘과의 반응을 통해 하부전극(11)과 하프늄산화막(12)의 계면에 실리콘산화막(SiO2, 14)과 같은 저유전층을 형성시키므로써 유효산화막두께(Tox)를 증가시켜 전체 캐패시턴스를 크게 감소시키는 문제가 있다. 일반적으로 유효산화막두께(Tox)는, 실리콘산화막이 아닌 다른 유전막으로 형성된 유전체를 실리콘산화막으로 형성된 유전체막의 두께로 환산한 값으로서, 그 값이 낮을수록 캐패시턴스가 증가된다.
또한, 하프늄산화막(12) 중의 산소(Oxygen)가 빠져나가 하프늄산화막이 금속성 물성(Metallic property)을 일부 나타내 누설전류를 증가시킨다.
이러한 문제점들을 해결하기 위해 하프늄산화막 증착전에 급속열질화법(Rapid Thermal Nitridation) 또는 플라즈마질화법(Plasma Nitridation)과 같은 표면처리법을 이용하여 하부전극 표면에 SiON, Si3N4와 같은 질화막을 형성시키는 방법이 제안되었다.
도 2는 종래기술에 따른 SIS 캐패시터의 다른 예를 도시한 도면으로서, 폴리실리콘막으로 이루어진 하부전극(21)의 표면상에 질화막(22)이 형성되고, 질화막 (22) 상에 하프늄산화막(23)이 형성된다.
도 2의 SIS 캐패시터는 하프늄산화막(22)의 유전특성을 확보하기 위해 산소(O2) 또는 N2O 분위기의 열처리 과정을 수행한다.
그러나, 표면처리법을 사용하여 질화막(22)을 형성하는 경우는, 균일하게 막을 형성하기가 어렵고, 이에 따라 질화막(22)의 불균일한 두께 특성으로 인해 열처리 과정중에 하프늄산화막 중의 산소(O)가 하부전극쪽으로 확산하는 것을 방지하기 어렵다.
또한, 질화막(22) 형성시, 조성 최적화를 위하여는 후속 열공정에 따른 산화방지막의 역할과 저유전상수를 갖는 실리콘산화막이 과다하게 형성됨에 따른 캐패시턴스 저하라는 두가지 상반되는 요소를 적절히 조절하기 어렵다.
또한, 표면처리를 위해 하프늄산화막을 증착하기 위한 장비와는 다른 형태의 장비를 이용하여 공정을 진행하므로 로딩/언로딩시 산화막이 발생되는 것을 근본적으로 방지하기 어렵다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 후속 열처리과정시 HfO2와 하부전극의 계면이 산화되는 것을 억제하는데 적합한 캐패시터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터는 하부전극, 상기 하부전극 상의 하프늄질화막, 상기 하프늄질화막 상의 하프늄산화막, 및 상기 하프늄산화막 상의 상부전극을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 캐패시터의 제조 방법은 하부전극을 형성하는 단계, 상기 하부전극 상에 하프늄질화막을 형성하는 단계, 상기 하프늄질화막 상에 하프늄산화막을 형성하는 단계, 상기 하프늄산화막 내부의 불순물을 제거하기 위한 열처리 단계, 및 상기 하프늄산화막 상에 상부전극을 형성하는 단계를 포함하고, 상기 하프늄질화막과 상기 하프늄산화막은 원자층증착방식으로 증착하되, 베큠브레이크없이 동일 챔버에서 인시튜로 증착하는 것을 특징으로 하며, 또한 본 발명의 캐패시터의 제조 방법은 하부전극을 형성하는 단계, 상기 하부전극 상에 하프늄질화막을 형성하는 단계, 상기 하프늄질화막 상에 하프늄산화막을 형성하는 단계, 상기 하프늄산화막 내부의 불순물을 제거하기 위한 열처리 단계, 및 상기 하프늄산화막 상에 상부전극을 형성하는 단계를 포함하고, 상기 하프늄질화막과 상기 하프늄산화막은 원자층증착방식으로 증착하되, 베큠브레이크없이 서로 다른 챔버에서 연속적으로 증착하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 SIS 캐패시터의 구조를 도시한 도면이고, 도 4는 도 3의 SIS 캐패시터의 제조 방법을 도시한 공정 흐름도이다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 SIS 캐패시터는 트랜지스터 및 비트라인이 형성된 반도체기판(31) 상에 층간절연막(32)이 형성되고, 층간절연막(32)을 관통하여 반도체기판(31)에 스토리지노드콘택플러그(33)가 연결되며, 스토리지노드콘택플러그(33)에 폴리실리콘막으로 이루어진 실린더형 하부전극(34)이 연결된다.
그리고, 실린더형 하부전극(34) 상에 하프늄질화막(35)이 형성되며, 하프늄질화막(35) 상에 하프늄산화막(36)이 형성되고, 하프늄산화막(36) 상에 폴리실리콘막으로 이루어진 상부전극(37)이 형성된다.
도 3에서, 하프늄질화막(35)은 원자층증착방식으로 증착한 'ALD HfN'이고, 하프늄산화막(36)은 원자층증착방식으로 증착한 'ALD HfO2'이다. 이하, 하프늄질화막(35)과 하프늄산화막(36)을 각각 ALD HfN(35), ALD HfO2(36)이라고 약칭한다.
도 4를 참조하면, 도 3에 도시된 SIS 캐패시터의 제조 방법은 크게 트랜지스터 및 비트라인 형성 과정(S1), 스토리지노드콘택플러그 형성 과정(S2), 폴리실리막으로 이루어진 하부전극 형성 과정(S3), ALD HfN 형성 과정(S4), ALD HfO2 증착 과정(S5), ALD HfO2 내부의 불순물 제거를 위한 열처리 과정(S6), 폴리실리콘막으로 이루어진 상부전극 형성 과정(S7)으로 이루어진다.
도 3과 도 4를 참조하여 자세히 설명하면, 먼저 트랜지스터 및 비트라인 형성 과정(S1)을 수행하는데, 트랜지스터와 비트라인의 형성은 공지된 방법을 이용한다.
다음으로, 스토리지노드콘택플러그 형성 과정(S2)을 수행한다. 먼저 트랜지스터 및 비트라인이 형성된 반도체기판(31) 상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(31)에 연결되는 스토리지노드콘택플러그(33) 를 형성한다. 여기서, 스토리지노드콘택플러그(33)는 폴리실리콘플러그, 티타늄실리사이드막(TiSi2)과 티타늄나이트라이드막(TiN)의 적층막일 수 있다.
다음으로, 실린더형 하부전극의 형성 과정(S3)을 수행한다. 예를 들면, 스토리지노드콘택플러그(33)가 형성된 층간절연막(32) 상에 하부전극의 높이를 결정짓는 희생막을 증착한 후, 희생막을 식각하여 하부전극이 형성될 개구(concave type)를 형성하고, 개구를 포함한 희생막상에 폴리실리콘막을 증착한다. 그리고, 폴리실리콘막을 에치백 또는 화학적기계적연마하여 개구내에만 폴리실리콘막을 잔류시킨 후, 희생막을 제거하여 폴리실리콘막으로 이루어진 실린더형 하부전극(34)을 형성한다. 이때, 실린더형 하부전극(34)은 전도성을 갖기 위해 인(Phosphorous)이 도핑되어 있으며, 인의 도핑농도는 평균 농도로 3E20∼2E21 atoms/cm3이다.
다음으로, ALD HfN 증착 과정(S4)을 수행한다. 이때, ALD HfN은 원자층증착방식(Atomic Layer Depsition; ALD)으로 증착한다.
원자층증착 방식(ALD)은 공지된 바와 같이, 먼저 소스가스를 공급하여 기판 표면에 한 층의 소스를 화학적으로 흡착(Chemical Adsorption)시키고 여분의 물리적 흡착된 소스들은 퍼지가스를 흘려보내어 퍼지시킨 다음, 한 층의 소스에 반응가스를 공급하여 한 층의 소스와 반응가스를 화학반응시켜 원하는 원자층 박막을 증착하고 여분의 반응가스는 퍼지가스를 흘려보내 퍼지시키는 과정을 한 주기로 하여 박막을 증착한다. 상술한 바와 같은 원자층증착방식(ALD)은 표면 반응 메카니즘(Surface Reaction Mechanism)을 이용하므로써 안정된 박막을 얻을 수 있을 뿐만 아니라 균일한 박막을 얻을 수 있다. 또한, 소스가스와 반응가스를 서로 분리시켜 순차적으로 주입 및 퍼지시키기 때문에 화학기상증착법(CVD)에 비해 가스 위상 반응(Gas Phase Reaction)에 의한 파티클(Particle) 생성을 억제하는 것으로 알려져 있다.
도 5는 ALD HfN의 공정 메카니즘이다. 이하, 도 5를 참조하여 ALD HfN의 원자층증착 공정에 대해 살펴보기로 한다.
ALD HfN의 원자층증착 공정은 크게 질소 소스 공급 과정(T1), 퍼지 과정(T2), 하프늄소스 공급 과정(T3) 및 퍼지 과정(T4)을 단위사이클로 하고, 이 단위사이클을 여러번 반복 진행하여 요구되는 두께의 ALD HfN을 증착한다. ALD HfN의 증착공정시 웨이퍼의 온도는 250℃∼550℃이고, 챔버의 압력은 0.2torr∼1torr 범위이다.
먼저, T1 과정에서 챔버 내부에 질소 소스인 NH3 또는 N2를 흘려주어 웨이퍼 상부에 질소 흡착층을 형성하는 과정으로서, 이때, 질소 소스는 100sccm ∼150sccm 유량으로 1초∼5초동안 흘려준다.
다음에, T2 과정에서 미반응 질소 소스를 제거하기 위해 질소(N2) 가스를 1초∼5초 동안 플로우시킨다. 여기서, 퍼지 가스로는 질소외에 아르곤(Ar)과 같은 비활성 가스를 이용할 수도 있다.
다음으로, T3 과정에서 하프늄소스를 1초∼5초 동안 흘려주어 흡착된 질소 소스와 하프늄소스 사이의 반응을 유도하여 원자층 단위의 HfN을 증착한다. 이때, 하프늄소스는 HfCl4, Hf(NO3)4, Hf(NCH2C2H5 )4 및 Hf(OC2H5)4 중에서 선택된 하나의 소스를 기화기에서 기화시킨후 공급한다.
다음에, T4 과정에서 미반응 하프늄소스가스 및 반응부산물을 제거하기 위해 질소(N2) 가스를 1초∼5초동안 플로우시킨다. 여기서, 퍼지 가스로는 질소외에 아르곤(Ar)과 같은 비활성 가스를 이용할 수도 있다.
이와 같은 방법을 통해 증착한 ALD HfN은 스텝커버리지(Stepcoverage)가 100%에 가까워 균일한 두께로 형성된다. 바람직하게, ALD HfN은 3Å∼20Å 두께로 증착한다.
상기와 같은 일련의 공정에 의해 ALD HfN을 증착한 후, ALD HfO2을 증착하는 'S5' 과정을 진행한다. 이때, ALD HfN을 원자층증착방식으로 증착한 후에, 베큠브레이크(Vacuum break)없이 동일 챔버에서 인시튜(In-situ)로 ALD HfO2을 증착하거나, ALD HfN과 ALD HfO2를 원자층증착방식으로 증착하되, 베큠브레이크없이 서로 다른 챔버에서 연속적으로 증착한다.
ALD HfO2의 증착공정(S5)은 공지된 원자층증착방식의 메카니즘에 따라 하프늄소스 공급, 퍼지, 반응가스 공급 및 퍼지의 순서로 구성된 단위 사이클을 반복진행한다. ALD HfO2의 증착공정시 웨이퍼의 온도는 250℃∼550℃이고, 챔버의 압력은 0.2torr∼1torr 범위이다.
먼저, 하프늄소스로 HfCl4, Hf(NO3)4, Hf(NCH2C2H 5)4 및 Hf(OC2H5)4 중에서 선택된 하나의 소스를 기화기에서 기화시킨후 챔버 내부로 공급하여 하프늄 소스를 흡착시킨다. 다음에, 미반응 하프늄 소스를 제거하기 위해 질소 가스를 0.1초∼5초간 플로우시키는 퍼지 과정을 수행하고, 반응가스인 O3 가스를 0.1초∼5초간 플로우시켜 흡착된 하프늄소스와 O3 사이의 반응을 유도하여 원자층 단위의 ALD HfO2를 증착한다. 다음에, 미반응 H2O 및 반응부산물을 제거하기 위해 질소 가스를 0.1초∼5초간 플로우시키는 퍼지 과정을 수행한다. 한편, 퍼지 가스로는 질소외에 아르곤(Ar)과 같은 비활성 가스를 이용할 수도 있다.
전술한 바와 같은 하프늄 소스 공급, 퍼지, O3 공급, 퍼지의 과정을 단위사이클로 하고, 이 단위사이클을 반복 실시하여 원하는 두께의 ALD HfO2을 증착한다. 또한, 단위사이클을 O3 공급, 퍼지, 하프늄 소스 공급, 퍼지의 순서로 설정할 수도 있다.
위와 같이, ALD HfN 증착후에 베큠브레이크(Vacuum break)없이 인시튜(In-situ)로 ALD HfO2를 증착하므로 ALD HfN과 ALD HfO2 사이에 산화막이 형성되는 것을 방지하고, 또한 원자층증착방식으로 ALD HfN과 ALD HfO2를 증착하므로 균일한 두께로 증착가능하다. 아울러, ALD HfO2 증착시, 반응가스로 O3를 사용하면 하부의 ALD HfN이 산화되는 정도를 감소시킬 수 있다. 즉, O2, H2O 같은 반응가스에 비해 O3 를 반응가스로 사용하면 ALD HfO2 증착시 하부의 ALD HfN이 산화되는 정도를 감소시킬 수 있고, 이로써 ALD HfN이 갖는 산화저항성을 충분히 유지할 수 있다.
다음으로, ALD HfO2를 증착한 후에, ALD HfO2 내부의 불순물 제거를 위한 열처리 과정(S6)을 진행한다. 이때, 열처리는 600℃∼900℃의 고온에서 N2, O2 또는 N2O 분위기로 30초∼60분동안 진행하거나, 또는 300℃∼500℃의 저온에서 UV(Ultra violet light)/O3 또는 N2O 플라즈마 분위기에서 30초∼10분동안 진행한다.
다음으로, 상부전극 형성 과정(S7)을 진행한다. 이때, 상부전극(37)은 폴리실리콘막으로 형성하는데, 전도성을 갖기 위해 인(Phosphorous)이 도핑되어 있으며, 인의 도핑농도는 평균 농도로 3E20∼2E21 atoms/cm3이다.
후속 공정으로, 하부전극 및 상부전극에 도핑된 인의 활성화를 위하여 650℃∼900℃에서 10분∼30분동안 열처리한다.
위에서 살펴본 것처럼, ALD HfO2 증착후에는 막내 잔존하는 불순물을 제거하기 위해 열처리 공정을 반드시 진행하는데, 이러한 열처리 공정시에 ALD HfO2 내부의 산소가 하부전극쪽으로 확산할 수 있다. 이하, 도 6을 참조하여 설명하기로 한다.
도 6은 본 발명의 실시예에 따른 ALD HfO2와 하부전극간 계면 반응을 나타낸 도면이다.
도 6에 도시된 바와 같이, 폴리실리콘막으로 이루어진 하부전극(34) 상에 ALD HfN(35)을 증착하고, ALD HfN(35) 상에 ALD HfO2(36)를 증착한다.
다음으로, ALD HfO2(36)를 증착한 후에 ALD HfO2(36) 내부에 잔존하는 불순물을 제거하기 위해 N2, O2 또는 N2O 분위기로 열처리 공정을 진행한다.
상기 열처리 공정을 진행할 때, ALD HfO2(36) 내부의 산소가 하부전극(34)쪽으로 확산하는데, 이때 ALD HfN(35)이 산소가 하부전극(34)쪽으로 확산하는 것을 방지한다.
자세히 설명하면, 열처리 공정시에 ALD HfO2(36)로부터 확산하는 산소를 ALD HfN(35)이 포획하여 자신의 일부가 산화되어 HfO2(35b)로 바뀐다. 즉, ALD HfN(35)의 Hf와 확산해오는 산소가 반응하여 ALD HfO2(36)와 ALD HfN(35)의 계면에 HfO2(35b)가 형성된다. 따라서, ALD HfN(35)은 표면 일부가 HfO2(35b)로 산화되므로 두께가 감소된 ALD HfN(35a)이 되고, 더이상 산소는 하부전극(34)쪽으로 확산하지 못한다.
위와 같이, HfO2(35b)를 형성함에 따라 최초 ALD HfN(35) 내에는 산소와 반응하여 떨어져 나간 Hf로 인해 잉여 질소가 존재하게 되고, 이 잉여 질소는 하부전극(34) 표면으로 밀려나 실리콘과 반응한다. 따라서, 하부전극(34)과 ALD HfN(35a)의 계면에 Si-N층(35c)이 형성된다.
전술한 바에 따르면, ALD HfN(35a)을 ALD HfO2(36)와 하부전극(34) 사이에 형성해주면, ALD HfN(35a)이 갖는 높은 산화저항성과 더불어 후속 열처리 공정시에 ALD HfN(35a)과 하부전극(34)의 계면에 Si-N층(35c)을 형성해주므로써 산화저항특성을 더욱 강화시킨다. 통상적으로 질소는 산화저항성이 크다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명은 MIS 캐패시터에도 적용 가능하다. 즉, 하부전극은 불순물이 도핑된 폴리실리콘막으로 형성하고, 상부전극이 TiN, W, Pt, Ru 중에 선택되는 캐패시터에도 적용 가능하다.
또한, 본 발명은 비정질실리콘(Amorphous silicon) 또는 러그드 실리콘(Rugged-silicon) 을 하부전극으로 사용하는 경우에도 적용가능하다. 여기서, 러그드 실리콘이라 함은 표면이 울퉁불퉁한 것을 의미한다.
상술한 본 발명은 하부전극과 HfO2의 계면에 유전상수가 큰 HfN을 형성해주므로써 후속 열공정시 하부전극쪽으로 확산되는 산소를 억제시켜 캐패시턴스를 증가시킬 수 있는 효과가 있다.
또한, 본 발명은 원자층증착방식을 이용하여 HfN을 형성해주므로써 하부전극과 HfO2의 계면 균일도를 향상시켜 캐패시터의 누설전류를 감소시킬 수 있는 효과가 있다.

Claims (13)

  1. 하부전극;
    상기 하부전극 상의 하프늄질화막;
    상기 하프늄질화막 상의 하프늄산화막; 및
    상기 하프늄산화막 상의 상부전극
    을 포함하는 캐패시터.
  2. 제1항에 있어서,
    상기 하프늄질화막과 상기 하프늄산화막은 원자층증착방식으로 증착한 것을 특징으로 하는 캐패시터.
  3. 제1항에 있어서,
    상기 하프늄질화막은, 3Å∼20Å 두께인 것을 특징으로 하는 캐패시터.
  4. 제1항에 있어서,
    상기 하부전극은 불순물이 도핑된 실리콘막이고, 상기 상부전극은 불순물이 도핑된 실리콘막 또는 금속막인 것을 특징으로 하는 캐패시터.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 하부전극을 형성하는 단계;
    상기 하부전극 상에 하프늄질화막을 형성하는 단계;
    상기 하프늄질화막 상에 하프늄산화막을 형성하는 단계;
    상기 하프늄산화막 내부의 불순물을 제거하기 위한 열처리 단계; 및
    상기 하프늄산화막 상에 상부전극을 형성하는 단계를 포함하고,
    상기 하프늄질화막과 상기 하프늄산화막은 원자층증착방식으로 증착하되, 베큠브레이크없이 동일 챔버에서 인시튜로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
  10. 하부전극을 형성하는 단계;
    상기 하부전극 상에 하프늄질화막을 형성하는 단계;
    상기 하프늄질화막 상에 하프늄산화막을 형성하는 단계;
    상기 하프늄산화막 내부의 불순물을 제거하기 위한 열처리 단계; 및
    상기 하프늄산화막 상에 상부전극을 형성하는 단계를 포함하고,
    상기 하프늄질화막과 상기 하프늄산화막은 원자층증착방식으로 증착하되, 베큠브레이크없이 서로 다른 챔버에서 연속적으로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
  11. 제9항 또는 제10항에 있어서,
    상기 하프늄질화막과 상기 하프늄산화막의 원자층증착은,
    250℃∼550℃ 범위의 온도와 0.2torr∼1torr 범위의 압력하에서 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.
  12. 제9항 또는 제10항에 있어서,
    상기 열처리 단계는,
    600℃∼900℃의 고온에서 N2, O2 또는 N2O 분위기로 30초∼60분동안 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.
  13. 제9항 또는 제10항에 있어서,
    상기 열처리 단계는,
    300℃∼500℃의 저온에서 UV/O3 또는 N2O 플라즈마 분위기에서 30초∼10분동안 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.
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