JPH11168096A - 高誘電酸化膜の形成方法 - Google Patents
高誘電酸化膜の形成方法Info
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- JPH11168096A JPH11168096A JP33455297A JP33455297A JPH11168096A JP H11168096 A JPH11168096 A JP H11168096A JP 33455297 A JP33455297 A JP 33455297A JP 33455297 A JP33455297 A JP 33455297A JP H11168096 A JPH11168096 A JP H11168096A
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- oxide film
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Abstract
(57)【要約】
【課題】高誘電酸化膜の特性（高誘電性，絶縁性）を劣
化させることなくシリコン層上に直接、高誘電酸化膜を
形成する。 【解決手段】シリコン層１上に高誘電窒化膜２を形成し
た後、当該高誘電窒化膜２を酸化して高誘電酸化膜４に
変化させる。好適には、高誘電酸化膜４は比誘電率が２
０以上である。高誘電酸化膜４の組成に酸化ジルコニウ
ム，酸化タンタル，酸化チタン，酸化セシウム，酸化ハ
フニウムの何れかを主として含み、高誘電窒化膜２の組
成に窒化ジルコニウム，窒化タンタル，窒化チタン，窒
化セシウム，窒化ハフニウムの何れかを主として含む。
高誘電酸化膜４のエンタルピーは、高誘電窒化膜２又は
シリコン酸化膜のエンタルピーより低く、熱力学的に安
定である。
化させることなくシリコン層上に直接、高誘電酸化膜を
形成する。 【解決手段】シリコン層１上に高誘電窒化膜２を形成し
た後、当該高誘電窒化膜２を酸化して高誘電酸化膜４に
変化させる。好適には、高誘電酸化膜４は比誘電率が２
０以上である。高誘電酸化膜４の組成に酸化ジルコニウ
ム，酸化タンタル，酸化チタン，酸化セシウム，酸化ハ
フニウムの何れかを主として含み、高誘電窒化膜２の組
成に窒化ジルコニウム，窒化タンタル，窒化チタン，窒
化セシウム，窒化ハフニウムの何れかを主として含む。
高誘電酸化膜４のエンタルピーは、高誘電窒化膜２又は
シリコン酸化膜のエンタルピーより低く、熱力学的に安
定である。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば単結晶シリ
コン基板等のシリコン層上に、例えば酸化タンタル等の
高誘電酸化膜を直接成膜する方法に関する。
コン基板等のシリコン層上に、例えば酸化タンタル等の
高誘電酸化膜を直接成膜する方法に関する。
【０００２】
【従来の技術】例えば単結晶シリコン、ポリシリコン等
のシリコン層上に、例えば酸化タンタル（Ｔａ2 Ｏ5 ）
等の高誘電酸化膜を直接形成する成膜技術への必要性は
高い。かかる成膜技術が必要とされる分野として、たと
えば、単結晶シリコン基板の不純物拡散層等を下部電極
としたＭＩＳキャパシタ、ポリシリコン電極を下部電極
としたＤＲＡＭセル用メモリキャパシタ、或いはＭＦＩ
ＳＦＥＴ(Metal-Ferroelectric-Insulator-Semiconduct
or FET) 等の高誘電体膜をゲート絶縁膜に適用した次世
代ＦＥＴ等を挙げることができる。
のシリコン層上に、例えば酸化タンタル（Ｔａ2 Ｏ5 ）
等の高誘電酸化膜を直接形成する成膜技術への必要性は
高い。かかる成膜技術が必要とされる分野として、たと
えば、単結晶シリコン基板の不純物拡散層等を下部電極
としたＭＩＳキャパシタ、ポリシリコン電極を下部電極
としたＤＲＡＭセル用メモリキャパシタ、或いはＭＦＩ
ＳＦＥＴ(Metal-Ferroelectric-Insulator-Semiconduct
or FET) 等の高誘電体膜をゲート絶縁膜に適用した次世
代ＦＥＴ等を挙げることができる。
【０００３】高誘電膜酸化膜の成膜には、一般に、リア
クティブスパッタ法、ＣＶＤ(Chemical Vapor Depositi
on) 法或いはエピタキシャル成長法が用いられる。
クティブスパッタ法、ＣＶＤ(Chemical Vapor Depositi
on) 法或いはエピタキシャル成長法が用いられる。
【０００４】ところが、これらの方法を用いて単結晶シ
リコン基板等のシリコン層上に高誘電酸化膜を直接に形
成しようとすると、高誘電酸化膜の酸化種からでてくる
酸素（Ｏ）によりシリコン基板が優先的に酸化され、形
成しようとする高誘電酸化膜より比誘電率が低い酸化シ
リコン（ＳｉＯ2 ）の層が高誘電酸化膜とシリコン基板
との界面に生じてしまう。高誘電酸化膜とシリコン基板
との界面に生じたＳｉＯ2 層は、寄生容量として作用
し、全体の容量値を低減させ、結局、所望の高誘電特性
が得られない要因となる。
リコン基板等のシリコン層上に高誘電酸化膜を直接に形
成しようとすると、高誘電酸化膜の酸化種からでてくる
酸素（Ｏ）によりシリコン基板が優先的に酸化され、形
成しようとする高誘電酸化膜より比誘電率が低い酸化シ
リコン（ＳｉＯ2 ）の層が高誘電酸化膜とシリコン基板
との界面に生じてしまう。高誘電酸化膜とシリコン基板
との界面に生じたＳｉＯ2 層は、寄生容量として作用
し、全体の容量値を低減させ、結局、所望の高誘電特性
が得られない要因となる。
【０００５】このような事態を回避するために、従来で
は、シリコン層表面を窒化処理して、シリコン層表面が
殆ど酸化させないような表面処理を予め施す方法が一般
的であった。また、上記シリコン層界面のＳｉＯ2 層が
形成されやすい成膜中の初期段階だけ、例えば水素（Ｈ
2 ）中で酸素（Ｏ）を還元させて成膜する方法もあっ
た。
は、シリコン層表面を窒化処理して、シリコン層表面が
殆ど酸化させないような表面処理を予め施す方法が一般
的であった。また、上記シリコン層界面のＳｉＯ2 層が
形成されやすい成膜中の初期段階だけ、例えば水素（Ｈ
2 ）中で酸素（Ｏ）を還元させて成膜する方法もあっ
た。
【０００６】
【発明が解決しようとする課題】前者のシリコン層表面
を窒化処理する方法では、シリコン層表面を窒化処理し
て窒化シリコン系の膜を薄く形成した後、その膜上に高
誘電酸化膜を形成する。ところが、この方法によりシリ
コン層と高誘電酸化膜との間に設けられるシリコン窒化
膜は、その誘電率が約７．０と従来の寄生的に生じるシ
リコン酸化膜の誘電率（約４．０）に比べると高いもの
の、形成しようとする高誘電酸化膜よりは誘電率がかな
り低いので、このシリコン窒化膜が寄生容量として作用
し、全体の容量値を低減させていた。
を窒化処理する方法では、シリコン層表面を窒化処理し
て窒化シリコン系の膜を薄く形成した後、その膜上に高
誘電酸化膜を形成する。ところが、この方法によりシリ
コン層と高誘電酸化膜との間に設けられるシリコン窒化
膜は、その誘電率が約７．０と従来の寄生的に生じるシ
リコン酸化膜の誘電率（約４．０）に比べると高いもの
の、形成しようとする高誘電酸化膜よりは誘電率がかな
り低いので、このシリコン窒化膜が寄生容量として作用
し、全体の容量値を低減させていた。
【０００７】一方、後者の成膜中の初期段階だけＨ2 中
でＯを還元させる方法では、ＳｉＯ2 層の形成は抑制で
きるが、Ｈ2 による酸素空孔欠陥が生じてリーク電流が
増大し、膜の絶縁特性が劣化してしまうことから、高い
絶縁特性が要求される用途には適さない。
でＯを還元させる方法では、ＳｉＯ2 層の形成は抑制で
きるが、Ｈ2 による酸素空孔欠陥が生じてリーク電流が
増大し、膜の絶縁特性が劣化してしまうことから、高い
絶縁特性が要求される用途には適さない。
【０００８】本発明は、このような実情に鑑みてなさ
れ、高誘電酸化膜の特性（高誘電性，絶縁性）を劣化さ
せることなくシリコン層上に直接、高誘電酸化膜を形成
する方法を提供することを目的とする。
れ、高誘電酸化膜の特性（高誘電性，絶縁性）を劣化さ
せることなくシリコン層上に直接、高誘電酸化膜を形成
する方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の高誘
電酸化膜の形成方法では、シリコン層上に高誘電酸化膜
を形成する方法であって、上記シリコン層上に高誘電窒
化膜を形成した後、当該高誘電窒化膜を酸化して高誘電
酸化膜に変化させる。
点を解決し、上記目的を達成するために、本発明の高誘
電酸化膜の形成方法では、シリコン層上に高誘電酸化膜
を形成する方法であって、上記シリコン層上に高誘電窒
化膜を形成した後、当該高誘電窒化膜を酸化して高誘電
酸化膜に変化させる。
【００１０】前記高誘電酸化膜は、好適には、比誘電率
が２０以上である。また、望ましくは、高誘電酸化膜の
組成に酸化ジルコニウム，酸化タンタル，酸化チタン，
酸化セシウム，酸化ハフニウムの何れかを主として含
む。また、望ましくは、前記高誘電窒化膜の組成に窒化
ジルコニウム，窒化タンタル，窒化チタン，窒化セシウ
ム，窒化ハフニウムの何れかを主として含む。
が２０以上である。また、望ましくは、高誘電酸化膜の
組成に酸化ジルコニウム，酸化タンタル，酸化チタン，
酸化セシウム，酸化ハフニウムの何れかを主として含
む。また、望ましくは、前記高誘電窒化膜の組成に窒化
ジルコニウム，窒化タンタル，窒化チタン，窒化セシウ
ム，窒化ハフニウムの何れかを主として含む。
【００１１】前記高誘電酸化膜のエンタルピーは、好ま
しくは、前記高誘電窒化膜のエンタルピーより低く、熱
力学的に安定である。また、前記高誘電酸化膜のエンタ
ルピーは、好ましくは、シリコン酸化膜のエンタルピー
より低く、熱力学的に安定である。
しくは、前記高誘電窒化膜のエンタルピーより低く、熱
力学的に安定である。また、前記高誘電酸化膜のエンタ
ルピーは、好ましくは、シリコン酸化膜のエンタルピー
より低く、熱力学的に安定である。
【００１２】このような高誘電酸化膜の形成方法では、
窒化膜を変化（酸化）させて高誘電酸化膜を得ることか
ら、窒化膜の酸化工程（例えば、酸化雰囲気中のアニー
ル）では、酸化種が窒化膜表面から膜中に拡散して高誘
電窒化膜を高誘電酸化膜に変化させていく。また、高誘
電酸化膜のエンタルピーは、高誘電窒化膜或いはシリコ
ン酸化膜のエンタルピーより低く、熱力学的に安定であ
る。したがって、酸化種がシリコン層との界面に到達
し、かつシリコン層表面が酸化シリコンに変化するの
は、高誘電膜窒化膜が殆ど全て酸化された後である。よ
って、この窒化膜の酸化工程の終点を制御すれば、シリ
コン層界面にシリコン酸化膜が形成されない。
窒化膜を変化（酸化）させて高誘電酸化膜を得ることか
ら、窒化膜の酸化工程（例えば、酸化雰囲気中のアニー
ル）では、酸化種が窒化膜表面から膜中に拡散して高誘
電窒化膜を高誘電酸化膜に変化させていく。また、高誘
電酸化膜のエンタルピーは、高誘電窒化膜或いはシリコ
ン酸化膜のエンタルピーより低く、熱力学的に安定であ
る。したがって、酸化種がシリコン層との界面に到達
し、かつシリコン層表面が酸化シリコンに変化するの
は、高誘電膜窒化膜が殆ど全て酸化された後である。よ
って、この窒化膜の酸化工程の終点を制御すれば、シリ
コン層界面にシリコン酸化膜が形成されない。
【００１３】
【発明の実施の形態】以下、本発明に係る高誘電酸化膜
の形成方法について、その実施形態を図面を参照しなが
ら詳細に説明する。
の形成方法について、その実施形態を図面を参照しなが
ら詳細に説明する。
【００１４】図１は、本実施形態の高誘電酸化膜の形成
方法の流れを示すプロセス工程図および各工程における
断面図である。また、図２は図１中の前処理（Ｓ１）の
一具体例を示すプロセス工程図である。
方法の流れを示すプロセス工程図および各工程における
断面図である。また、図２は図１中の前処理（Ｓ１）の
一具体例を示すプロセス工程図である。
【００１５】まず、表面側にシリコン層１を有する試料
を用意する。当該シリコン層１は、単結晶、多結晶、非
晶質の何れでもよい。また、シリコン層１としては、例
えば、シリコン基板またはガラス基板等の基体上に絶縁
膜等を介して積層されたシリコン薄膜、または単結晶シ
リコン基板そのものの表面領域が該当する。
を用意する。当該シリコン層１は、単結晶、多結晶、非
晶質の何れでもよい。また、シリコン層１としては、例
えば、シリコン基板またはガラス基板等の基体上に絶縁
膜等を介して積層されたシリコン薄膜、または単結晶シ
リコン基板そのものの表面領域が該当する。
【００１６】ステップＳ１において、シリコン層１の表
面を前処理する。前処理としては、例えば図２に示す方
法が採用できる。この図２に例示した前処理法では、最
初に試料を純水中で超音波洗浄した後（ステップＳ１
１）、例えばアセトン等の有機溶剤中に所定時間だけ浸
漬或いは撹拌浸漬し（ステップＳ１２）、再度、純水中
で超音波洗浄を行う（ステップＳ１３）。次いで、ステ
ップＳ１４において、酸による煮沸洗浄を行う。この洗
浄は、具体的に、例えば硝酸（ＨＮＯ3 ）による煮沸洗
浄と、その後の過酸化水素（Ｈ2Ｏ2 ）と塩酸（ＨＣ
ｌ）と水（Ｈ2 Ｏ）を３：１：５の体積比で溶かした溶
液による煮沸洗浄との２段階で行う。これらの煮沸洗浄
後、純水中で超音波洗浄を行う。次いでステップＳ１５
において、例えばフッ酸（ＨＦ）の１％水溶液に浸漬す
る。これは、シリコン層表面の未結合手を水素と結合さ
せて、不純物の混入による空孔欠陥の発生を未然に防ぐ
ために行う処理である。
面を前処理する。前処理としては、例えば図２に示す方
法が採用できる。この図２に例示した前処理法では、最
初に試料を純水中で超音波洗浄した後（ステップＳ１
１）、例えばアセトン等の有機溶剤中に所定時間だけ浸
漬或いは撹拌浸漬し（ステップＳ１２）、再度、純水中
で超音波洗浄を行う（ステップＳ１３）。次いで、ステ
ップＳ１４において、酸による煮沸洗浄を行う。この洗
浄は、具体的に、例えば硝酸（ＨＮＯ3 ）による煮沸洗
浄と、その後の過酸化水素（Ｈ2Ｏ2 ）と塩酸（ＨＣ
ｌ）と水（Ｈ2 Ｏ）を３：１：５の体積比で溶かした溶
液による煮沸洗浄との２段階で行う。これらの煮沸洗浄
後、純水中で超音波洗浄を行う。次いでステップＳ１５
において、例えばフッ酸（ＨＦ）の１％水溶液に浸漬す
る。これは、シリコン層表面の未結合手を水素と結合さ
せて、不純物の混入による空孔欠陥の発生を未然に防ぐ
ために行う処理である。
【００１７】つぎに、図１のステップＳ２において、シ
リコン層１上に高誘電窒化膜２を形成する。この高誘電
窒化膜の形成は、例えば水素ガス雰囲気におけるリアク
ティブスパッタリング法、ＣＶＤ法、レーザアブレーシ
ョン法、エピタキシャル成長法等の何れの方法によって
も達成可能である。このうち、エピタキシャル成長法に
よる場合は、１原子層ごとの層成長を制御できるＭＢＥ
(Molecular Beam Epitaxy)等が膜厚制御性に優れ有用で
ある。または、通常の電子ビームによるソース溶解では
溶融点が数千度となることを考慮すれば、レーザアブレ
ーション法による成膜も有効である。形成する高誘電窒
化膜２としては、窒化ジルコニウム（ＺｒＮ），窒化タ
ンタル（ＴａＮ），窒化チタン（ＴｉＮ），窒化セシウ
ム（ＣｅＮ），窒化ハフニウム（ＨｆＮ）の何れかが選
択される。
リコン層１上に高誘電窒化膜２を形成する。この高誘電
窒化膜の形成は、例えば水素ガス雰囲気におけるリアク
ティブスパッタリング法、ＣＶＤ法、レーザアブレーシ
ョン法、エピタキシャル成長法等の何れの方法によって
も達成可能である。このうち、エピタキシャル成長法に
よる場合は、１原子層ごとの層成長を制御できるＭＢＥ
(Molecular Beam Epitaxy)等が膜厚制御性に優れ有用で
ある。または、通常の電子ビームによるソース溶解では
溶融点が数千度となることを考慮すれば、レーザアブレ
ーション法による成膜も有効である。形成する高誘電窒
化膜２としては、窒化ジルコニウム（ＺｒＮ），窒化タ
ンタル（ＴａＮ），窒化チタン（ＴｉＮ），窒化セシウ
ム（ＣｅＮ），窒化ハフニウム（ＨｆＮ）の何れかが選
択される。
【００１８】そして、本発明では、図１のステップＳ３
において、この一旦形成した窒化膜２を成膜後に酸化し
て、高誘電酸化膜４に変化させる。つまり、高誘電窒化
膜２中の窒素（Ｎ）を酸素（ＯX ）で置換させる。酸化
条件の一例を、次表に示す。
において、この一旦形成した窒化膜２を成膜後に酸化し
て、高誘電酸化膜４に変化させる。つまり、高誘電窒化
膜２中の窒素（Ｎ）を酸素（ＯX ）で置換させる。酸化
条件の一例を、次表に示す。
【００１９】
【表１】 酸化方法：ドライＯ2 酸化 温度：６００℃〜８００℃ 時間：１０分〜６０分（所望膜厚により時間変更）
【００２０】これにより、窒化ジルコニウム（Ｚｒ
Ｎ），窒化タンタル（ＴａＮ），窒化チタン（Ｔｉ
Ｎ），窒化セシウム（ＣｅＮ），窒化ハフニウム（Ｈｆ
Ｎ）は、高誘電酸化膜４として、それぞれ酸化ジルコニ
ウム（ＺｒＯ2 ），酸化タンタル（Ｔａ2 Ｏ5 ），酸化
チタン（ＴｉＯ2 ），酸化セシウム（ＣｅＯ2 ），酸化
ハフニウム（ＨｆＯ2 ）に変化する。
Ｎ），窒化タンタル（ＴａＮ），窒化チタン（Ｔｉ
Ｎ），窒化セシウム（ＣｅＮ），窒化ハフニウム（Ｈｆ
Ｎ）は、高誘電酸化膜４として、それぞれ酸化ジルコニ
ウム（ＺｒＯ2 ），酸化タンタル（Ｔａ2 Ｏ5 ），酸化
チタン（ＴｉＯ2 ），酸化セシウム（ＣｅＯ2 ），酸化
ハフニウム（ＨｆＯ2 ）に変化する。
【００２１】この窒化膜の熱酸化が有効に最後まで、即
ちシリコン層１との界面におけるシリコン酸化膜形成を
伴うことなく全ての高誘電窒化膜２が高誘電酸化膜４に
変化するには、次の熱力学的な２条件が満たされる必要
がある。
ちシリコン層１との界面におけるシリコン酸化膜形成を
伴うことなく全ての高誘電窒化膜２が高誘電酸化膜４に
変化するには、次の熱力学的な２条件が満たされる必要
がある。
【００２２】第１の条件として、高誘電酸化膜のほうが
高誘電窒化膜に比べ、熱力学的に安定であることが必要
である。たとえば、ＺｒＮを酸化してＺｒＯ2 に変化さ
せる場合、この反応が進行するには、ギブスの自由エネ
ルギーの増加量ΔＧの大小関係が、次式を満たす必要が
ある。
高誘電窒化膜に比べ、熱力学的に安定であることが必要
である。たとえば、ＺｒＮを酸化してＺｒＯ2 に変化さ
せる場合、この反応が進行するには、ギブスの自由エネ
ルギーの増加量ΔＧの大小関係が、次式を満たす必要が
ある。
【００２３】
【数１】 ΔＧ（ＺｒＯ2 ）＜ΔＧ（ＺｒＮ） …（１）
【００２４】また、熱力学関数の基本式は、自由エネル
ギーの増加量ΔＧ，絶対温度Ｔにおける系のエンタルピ
ー，エントロピーの増加量をそれぞれΔＨ，ΔＳとする
と次の（２）式で示されるが、薄膜の場合は固体として
みることができるので（２）式の第２項は無視でき、Δ
Ｇ≒ΔＨとなる。これにより上記（１）式に代えて次の
（３）式を満たすことがＺｒＮからＺｒＯ2 への変化が
進行する条件となる。
ギーの増加量ΔＧ，絶対温度Ｔにおける系のエンタルピ
ー，エントロピーの増加量をそれぞれΔＨ，ΔＳとする
と次の（２）式で示されるが、薄膜の場合は固体として
みることができるので（２）式の第２項は無視でき、Δ
Ｇ≒ΔＨとなる。これにより上記（１）式に代えて次の
（３）式を満たすことがＺｒＮからＺｒＯ2 への変化が
進行する条件となる。
【００２５】
【数２】 ΔＧ＝ΔＨ−Ｔ・ΔＳ …（２） ΔＨ（ＺｒＯ2 ）＜ΔＨ（ＺｒＮ） …（３）
【００２６】ここで、ＺｒＮ及びＺｒＯ2 の温度が７０
０℃と１０００℃におけるエンタルピーの増加量を次表
に示す。
０℃と１０００℃におけるエンタルピーの増加量を次表
に示す。
【００２７】
【表２】 ・Ｔ＝７００℃ ΔＨ（ＺｒＯ2 ）＝−２．２×１０5cal／ｇ・mol(Ｏ2) ΔＨ（ＺｒＮ） ＝−１．３×１０5cal／ｇ・mol(Ｏ2) ・Ｔ＝１０００℃ ΔＨ（ＺｒＯ2 ）＝−２．０×１０5cal／ｇ・mol(Ｏ2) ΔＨ（ＺｒＮ） ＝−１．２×１０5cal／ｇ・mol(Ｏ2)
【００２８】この〔表２〕より、ＺｒＮ膜は、ある温度
で酸化雰囲気中に曝すと、ＺｒＯ2膜に容易に変化し得
ることが分かる。なお、このエンタルピーの増加量の関
係が前記（３）式を満たさないと、欠陥がある一部分を
除き殆どの膜部分は酸化されない。先に記述した他の高
誘電窒化膜と高誘電酸化膜、即ちＴａＮとＴａ2 Ｏ5 、
ＴｉＮとＴｉＯ2 、ＣｅＮとＣｅＯ2 、及びＨｆＮとＨ
ｆＯ2 の何れの組も、上記前記（３）式と同じ関係を満
たし、窒化膜から酸化膜の生成が可能である。
で酸化雰囲気中に曝すと、ＺｒＯ2膜に容易に変化し得
ることが分かる。なお、このエンタルピーの増加量の関
係が前記（３）式を満たさないと、欠陥がある一部分を
除き殆どの膜部分は酸化されない。先に記述した他の高
誘電窒化膜と高誘電酸化膜、即ちＴａＮとＴａ2 Ｏ5 、
ＴｉＮとＴｉＯ2 、ＣｅＮとＣｅＯ2 、及びＨｆＮとＨ
ｆＯ2 の何れの組も、上記前記（３）式と同じ関係を満
たし、窒化膜から酸化膜の生成が可能である。
【００２９】第２の条件としては、変化後の高誘電酸化
膜のほうが、シリコン酸化（ＳｉＯ2 ）膜より熱力学的
に安定であることが必要である。つまり、上述した第１
の条件は高誘電窒化膜と高誘電酸化膜との関係でエンタ
ルピーの増加量を比較したが、これと同じような関係が
高誘電窒化膜とＳｉＯ2膜との間で成立しないと、でき
た高誘電窒化膜４とシリコン層１との間に優先的にＳｉ
Ｏ2 膜が形成されてしまうので、本成膜方法の目的が達
成できない。したがって、ＳｉＯ2 膜の形成を有効に防
止するには、前記（３）式と対応した次式を満たす必要
がある。
膜のほうが、シリコン酸化（ＳｉＯ2 ）膜より熱力学的
に安定であることが必要である。つまり、上述した第１
の条件は高誘電窒化膜と高誘電酸化膜との関係でエンタ
ルピーの増加量を比較したが、これと同じような関係が
高誘電窒化膜とＳｉＯ2膜との間で成立しないと、でき
た高誘電窒化膜４とシリコン層１との間に優先的にＳｉ
Ｏ2 膜が形成されてしまうので、本成膜方法の目的が達
成できない。したがって、ＳｉＯ2 膜の形成を有効に防
止するには、前記（３）式と対応した次式を満たす必要
がある。
【００３０】
【数３】 ΔＨ（高誘電酸化膜）＜ΔＨ（ＳｉＯ2 ） …（４）
【００３１】次表には、先に示した各高誘電酸化膜とＳ
ｉＯ2 膜の標準エンタルピーの変化量を例示する。
ｉＯ2 膜の標準エンタルピーの変化量を例示する。
【００３２】
【表３】 ΔＨ（ＺｒＯ2 ） ＝−９８２．０ｋＪ／mol(Ｏ2) ΔＨ（ＴｉＯ2 ） ＝−９４３．５ｋＪ／mol(Ｏ2) ΔＨ（Ｔａ2 Ｏ5 ）＝−２０４４ ｋＪ／mol(Ｏ2) ΔＨ（ＣｅＯ2 ） ＝−１０８９ ｋＪ／mol(Ｏ2) ΔＨ（ＨｆＯ2 ） ＝−９５０ｋＪ／mol(Ｏ2) ΔＨ（ＳｉＯ2 ） ＝−９０７．９ｋＪ／mol(Ｏ2)
【００３３】この〔表３〕に示すように、上述した各種
高誘電酸化膜の何れも、そのエンタルピーの増加量がＳ
ｉＯ2 膜のエンタルピーの増加量より小さく、熱力学的
に安定であり、高誘電酸化膜がＳｉＯ2 膜に優先して形
成される。なお、ＺｒＯ2 はキュービック結晶構造を有
し誘電率が約３０程度、ＴｉＯ2はルチール結晶構造を
有し誘電率が結晶軸に垂直方向で約１７０程度、結晶軸
に平行方向で約９０程度である。また、Ｔａ2 Ｏ5 はヘ
キサゴナル結晶構造を有し誘電率が約２０〜３０程度、
ＣｅＯ2 はルチール結晶構造を有し誘電率が約２０〜２
５程度、ＨｆＯ2 はキュービック結晶構造を有し誘電率
が約１５〜２５程度である。
高誘電酸化膜の何れも、そのエンタルピーの増加量がＳ
ｉＯ2 膜のエンタルピーの増加量より小さく、熱力学的
に安定であり、高誘電酸化膜がＳｉＯ2 膜に優先して形
成される。なお、ＺｒＯ2 はキュービック結晶構造を有
し誘電率が約３０程度、ＴｉＯ2はルチール結晶構造を
有し誘電率が結晶軸に垂直方向で約１７０程度、結晶軸
に平行方向で約９０程度である。また、Ｔａ2 Ｏ5 はヘ
キサゴナル結晶構造を有し誘電率が約２０〜３０程度、
ＣｅＯ2 はルチール結晶構造を有し誘電率が約２０〜２
５程度、ＨｆＯ2 はキュービック結晶構造を有し誘電率
が約１５〜２５程度である。
【００３４】つぎに、上述した成膜方法によってシリコ
ン層上の高誘電酸化膜をキャパシタ絶縁膜に適用した場
合を２例、ＦＥＴのゲート絶縁膜に適用した場合を１例
説明する。なお、これらの適用例（製造方法）は、高誘
電酸化膜の形成に特徴を有しており、その特徴部分であ
る高誘電酸化膜の形成方法は既に述べ、その他の部分の
形成法は従来と変わらないので、ここでは断面構成のみ
を簡単に説明する。図３は、シリコン基板を下部電極と
するＭＩＳキャパシタの断面図、図４は他のＭＩＳキャ
パシタ例としてのＤＲＡＭ用フィン形メモリキャパシタ
の断面図、図５はＭＦＩＳＦＥＴの要部断面図である。
ン層上の高誘電酸化膜をキャパシタ絶縁膜に適用した場
合を２例、ＦＥＴのゲート絶縁膜に適用した場合を１例
説明する。なお、これらの適用例（製造方法）は、高誘
電酸化膜の形成に特徴を有しており、その特徴部分であ
る高誘電酸化膜の形成方法は既に述べ、その他の部分の
形成法は従来と変わらないので、ここでは断面構成のみ
を簡単に説明する。図３は、シリコン基板を下部電極と
するＭＩＳキャパシタの断面図、図４は他のＭＩＳキャ
パシタ例としてのＤＲＡＭ用フィン形メモリキャパシタ
の断面図、図５はＭＦＩＳＦＥＴの要部断面図である。
【００３５】図３に示すＭＩＳキャパシタ１０の断面構
造は、例えばｐ型の半導体基板１２の表面上に形成され
たｎ型のエピタキシャル成長層１４と、そのエピタキシ
ャル成長層１４内の表面側に形成されたｎ+ 不純物拡散
層１１とを有している。このｎ+ 不純物拡散層１１が、
当該ＭＩＳキャパシタ１０の下部電極として機能する層
であり、図１の“シリコン層”に該当する。ｎ+ 不純物
拡散層１１およびエピタキシャル成長層１４上は、例え
ば酸化シリコンからなる層間絶縁層１６で覆われ、その
層間絶縁層１６に２つの接続孔１６ａ，６ｂが開孔して
いる。一方の接続孔１６ａを覆い、層間絶縁層１６に一
部延在するかたちで高誘電酸化膜４が、キャパシタ絶縁
膜として形成され、その上に例えばメタルからなるキャ
パシタの上部電極１７が形成されている。また、他方の
接続孔１６ｂを覆い、層間絶縁層１６に一部延在するか
たちで下部取出電極が形成されている。本例の下部取出
電極は、下層のポリシリコン層１８と上層メタル１９と
から構成されている。
造は、例えばｐ型の半導体基板１２の表面上に形成され
たｎ型のエピタキシャル成長層１４と、そのエピタキシ
ャル成長層１４内の表面側に形成されたｎ+ 不純物拡散
層１１とを有している。このｎ+ 不純物拡散層１１が、
当該ＭＩＳキャパシタ１０の下部電極として機能する層
であり、図１の“シリコン層”に該当する。ｎ+ 不純物
拡散層１１およびエピタキシャル成長層１４上は、例え
ば酸化シリコンからなる層間絶縁層１６で覆われ、その
層間絶縁層１６に２つの接続孔１６ａ，６ｂが開孔して
いる。一方の接続孔１６ａを覆い、層間絶縁層１６に一
部延在するかたちで高誘電酸化膜４が、キャパシタ絶縁
膜として形成され、その上に例えばメタルからなるキャ
パシタの上部電極１７が形成されている。また、他方の
接続孔１６ｂを覆い、層間絶縁層１６に一部延在するか
たちで下部取出電極が形成されている。本例の下部取出
電極は、下層のポリシリコン層１８と上層メタル１９と
から構成されている。
【００３６】このように下部電極層がシリコン層（例え
ば、単結晶シリコンからなるエピタキシャル成長層内の
高濃度不純物拡散層）で構成されたＭＩＳキャパシタに
ついて、そのキャパシタ絶縁膜を高誘電酸化膜から構成
させることによって、高容量キャパシタが実現できる。
その高容量キャパシタの形成に際し、上述した本発明の
高誘電酸化膜の形成方法を用いると、シリコン層との界
面にシリコン酸化膜が形成させることがないので、誘電
体材料の高誘電性が十分に反映された高い容量値を得る
ことができる。
ば、単結晶シリコンからなるエピタキシャル成長層内の
高濃度不純物拡散層）で構成されたＭＩＳキャパシタに
ついて、そのキャパシタ絶縁膜を高誘電酸化膜から構成
させることによって、高容量キャパシタが実現できる。
その高容量キャパシタの形成に際し、上述した本発明の
高誘電酸化膜の形成方法を用いると、シリコン層との界
面にシリコン酸化膜が形成させることがないので、誘電
体材料の高誘電性が十分に反映された高い容量値を得る
ことができる。
【００３７】図４に示すＤＲＡＭ用セル２０では、半導
体基板２１内の表面側にウェル２２を形成し、その表面
を部分的に酸化することにより、選択酸化領域（ＬＯＣ
ＯＳ２４）と、それ以外の領域で素子が作り込まれるア
クティブ領域２６とに区分されている。ＬＯＣＯＳ２４
とアクティブ領域２６上に、例えば不純物が導入された
ポリシリコンからなるワード線２８が、それぞれ薄いゲ
ート絶縁膜３０を介して形成されている。とくにアクテ
ィブ領域２６のワード線２８は、選択トランジスタ３２
のゲート電極３４を構成している。ゲート電極３４の両
側は、それぞれサイドウォール絶縁膜３６が形成されて
おり、また半導体基板２１側には、ＬＤＤ(Lighly Dope
d Drain)と呼ばれる特有なプロファイルの不純物拡散領
域３８（ソース領域およびドレイン領域）が形成されて
いる。ゲ−ト電極３４およびワード線２８を、たとえば
酸化シリコン膜やリン含有膜（ＰＳＧ）などからなる層
間絶縁膜４０と、たとえば窒化シリコンからなるエッチ
ングストッパ膜４２とで覆っている。
体基板２１内の表面側にウェル２２を形成し、その表面
を部分的に酸化することにより、選択酸化領域（ＬＯＣ
ＯＳ２４）と、それ以外の領域で素子が作り込まれるア
クティブ領域２６とに区分されている。ＬＯＣＯＳ２４
とアクティブ領域２６上に、例えば不純物が導入された
ポリシリコンからなるワード線２８が、それぞれ薄いゲ
ート絶縁膜３０を介して形成されている。とくにアクテ
ィブ領域２６のワード線２８は、選択トランジスタ３２
のゲート電極３４を構成している。ゲート電極３４の両
側は、それぞれサイドウォール絶縁膜３６が形成されて
おり、また半導体基板２１側には、ＬＤＤ(Lighly Dope
d Drain)と呼ばれる特有なプロファイルの不純物拡散領
域３８（ソース領域およびドレイン領域）が形成されて
いる。ゲ−ト電極３４およびワード線２８を、たとえば
酸化シリコン膜やリン含有膜（ＰＳＧ）などからなる層
間絶縁膜４０と、たとえば窒化シリコンからなるエッチ
ングストッパ膜４２とで覆っている。
【００３８】層間絶縁膜４０とエッチングストッパ膜４
２とには、ＬＯＣＯＳ２４側の不純物拡散領域３８に達
するコンタクトホール４４が形成され、このコンタクト
ホール４４を介して、例えば不純物をドープしたポリシ
リコンからなるメモリキャパシタ５０の下部電極４６が
立設している。この下部電極４６が図１における“シリ
コン層１”に該当する。具体的に、下部電極４６は、コ
ンタクトホール４４から上方に延びた柱周囲にフィン状
部を所定間隔をおいて２枚重ねで具備している。このよ
うに下部電極４６をフィン状に形成するのは、キャパシ
タを構造面からの高容量化するためである。すなわち、
下部電極４６の表面積を増やすことにより有効なキャパ
シタ面積を増大させ、これにより集積度の向上にともな
う厳しいセル面積制限下でも十分な蓄積容量を確保する
ことができる。
２とには、ＬＯＣＯＳ２４側の不純物拡散領域３８に達
するコンタクトホール４４が形成され、このコンタクト
ホール４４を介して、例えば不純物をドープしたポリシ
リコンからなるメモリキャパシタ５０の下部電極４６が
立設している。この下部電極４６が図１における“シリ
コン層１”に該当する。具体的に、下部電極４６は、コ
ンタクトホール４４から上方に延びた柱周囲にフィン状
部を所定間隔をおいて２枚重ねで具備している。このよ
うに下部電極４６をフィン状に形成するのは、キャパシ
タを構造面からの高容量化するためである。すなわち、
下部電極４６の表面積を増やすことにより有効なキャパ
シタ面積を増大させ、これにより集積度の向上にともな
う厳しいセル面積制限下でも十分な蓄積容量を確保する
ことができる。
【００３９】下部電極４６の表面側に、高誘電酸化膜４
が前述した方法により形成されている。高誘電酸化膜４
上には、上部電極４８が形成され、これによりメモリキ
ャパシタ５０が構成されている。なお、図では省略して
いるが、この上には、層間絶縁膜等を介してビット線や
電極引き出し線などが配線され、各セル間を互いに接続
している。
が前述した方法により形成されている。高誘電酸化膜４
上には、上部電極４８が形成され、これによりメモリキ
ャパシタ５０が構成されている。なお、図では省略して
いるが、この上には、層間絶縁膜等を介してビット線や
電極引き出し線などが配線され、各セル間を互いに接続
している。
【００４０】このように下部電極がシリコン層（例え
ば、不純物を導入したポリシリコン層）から構成された
メモリキャパシタについて、そのキャパシタ絶縁膜を高
誘電酸化膜から構成させることによって、高容量キャパ
シタが実現できる。その高容量キャパシタの形成に際
し、上述した本発明の高誘電酸化膜の形成方法を用いる
と、シリコン層（下部電極）との界面にシリコン酸化膜
が形成させることがないので、誘電体材料の高誘電性が
十分に反映された高い容量値を得ることができる。
ば、不純物を導入したポリシリコン層）から構成された
メモリキャパシタについて、そのキャパシタ絶縁膜を高
誘電酸化膜から構成させることによって、高容量キャパ
シタが実現できる。その高容量キャパシタの形成に際
し、上述した本発明の高誘電酸化膜の形成方法を用いる
と、シリコン層（下部電極）との界面にシリコン酸化膜
が形成させることがないので、誘電体材料の高誘電性が
十分に反映された高い容量値を得ることができる。
【００４１】図５に示すＭＦＩＳＦＥＴ６０では、例え
ばｐ型のシリコン基板６２内の表面側に不純物拡散領域
として、ソース領域６４とドレイン領域６６が互いに離
間して形成されている。そして、このソース領域６４と
ドレイン領域６６に挟まれた基板領域（チャネル形成領
域）上に、高誘電酸化膜４と強誘電体膜６８とからなる
ゲート絶縁膜が形成され、ゲート絶縁膜上に、例えば不
純物が導入されたポリシリコンからなるゲート電極７０
が積層されている。なお、ＭＩＳＦＥＴとする場合は、
強誘電体膜６８は省略される。
ばｐ型のシリコン基板６２内の表面側に不純物拡散領域
として、ソース領域６４とドレイン領域６６が互いに離
間して形成されている。そして、このソース領域６４と
ドレイン領域６６に挟まれた基板領域（チャネル形成領
域）上に、高誘電酸化膜４と強誘電体膜６８とからなる
ゲート絶縁膜が形成され、ゲート絶縁膜上に、例えば不
純物が導入されたポリシリコンからなるゲート電極７０
が積層されている。なお、ＭＩＳＦＥＴとする場合は、
強誘電体膜６８は省略される。
【００４２】このチャネル形成領域がシリコン層（例え
ば、単結晶シリコン基板の表面領域）からなる絶縁ゲー
ト形ＦＥＴについて、そのゲート絶縁膜の最下層の膜を
高誘電酸化膜から構成させることによって、チャネル形
成領域に対する上層側のゲート電極（又は強誘電体膜）
との結合容量が高いものとすることができる。このた
め、チャネルに対するゲート電極（又は強誘電体膜の分
極）の電界支配力が強まり、駆動能力を高めたり、分極
反転時の応答性を高めるなど、かかる構成の絶縁ゲート
形ＦＥＴの動作性能を向上させることが可能となる。こ
のゲート絶縁膜の形成に際し、上述した本発明の高誘電
酸化膜の形成方法を用いると、シリコン層との界面にシ
リコン酸化膜が形成させることがないので、誘電体材料
の高誘電性が十分に反映させることができる。
ば、単結晶シリコン基板の表面領域）からなる絶縁ゲー
ト形ＦＥＴについて、そのゲート絶縁膜の最下層の膜を
高誘電酸化膜から構成させることによって、チャネル形
成領域に対する上層側のゲート電極（又は強誘電体膜）
との結合容量が高いものとすることができる。このた
め、チャネルに対するゲート電極（又は強誘電体膜の分
極）の電界支配力が強まり、駆動能力を高めたり、分極
反転時の応答性を高めるなど、かかる構成の絶縁ゲート
形ＦＥＴの動作性能を向上させることが可能となる。こ
のゲート絶縁膜の形成に際し、上述した本発明の高誘電
酸化膜の形成方法を用いると、シリコン層との界面にシ
リコン酸化膜が形成させることがないので、誘電体材料
の高誘電性が十分に反映させることができる。
【００４３】
【発明の効果】本発明に係る高誘電酸化膜の形成方法に
よれば、窒化膜の酸化工程の終点を制御すれば、界面に
シリコン酸化膜が形成されないでシリコン層上に高誘電
酸化膜を形成できる。そのため、当該高誘電酸化膜を例
えばキャパシタ絶縁膜に適用すれば、高誘電酸化膜の高
誘電性が十分に反映された高い容量のＭＩＳキャパシタ
を容易に実現できるし、また、当該高誘電酸化膜を例え
ばＦＥＴのゲート絶縁膜に適用すれが当該ＦＥＴの動作
性能を向上させることが可能となる。
よれば、窒化膜の酸化工程の終点を制御すれば、界面に
シリコン酸化膜が形成されないでシリコン層上に高誘電
酸化膜を形成できる。そのため、当該高誘電酸化膜を例
えばキャパシタ絶縁膜に適用すれば、高誘電酸化膜の高
誘電性が十分に反映された高い容量のＭＩＳキャパシタ
を容易に実現できるし、また、当該高誘電酸化膜を例え
ばＦＥＴのゲート絶縁膜に適用すれが当該ＦＥＴの動作
性能を向上させることが可能となる。
【図１】本発明の実施形態に係る高誘電酸化膜の形成方
法の流れを示すプロセス工程図および各工程における断
面図である。
法の流れを示すプロセス工程図および各工程における断
面図である。
【図２】図１中の前処理（Ｓ１）の一具体例を示すプロ
セス工程図である。
セス工程図である。
【図３】図１の高誘電酸化膜の形成方法をキャパシタ絶
縁膜の形成に適用したＭＩＳキャパシタの断面図であ
る。
縁膜の形成に適用したＭＩＳキャパシタの断面図であ
る。
【図４】キャパシタ絶縁膜への他の適用例を示すフィン
形メモリキャパシタを有するＤＲＡＭセルの断面図であ
る。
形メモリキャパシタを有するＤＲＡＭセルの断面図であ
る。
【図５】図１の高誘電酸化膜の形成方法をゲート絶縁膜
の形成に適用したＭＦＩＳＦＥＴの要部断面図である。
の形成に適用したＭＦＩＳＦＥＴの要部断面図である。
１…シリコン層、２…高誘電窒化膜、４…高誘電酸化
膜、１０…ＭＩＳキャパシタ、１２，２１，６２…半導
体基板、１１…ｎ+ 不純物拡散層（シリコン層）、１４
…ｎ型エピタキシャル成長層、１６…層間絶縁層、１６
ａ，１６ｂ…接続孔、１７…上部電極、１８…ポリシリ
コン層、１９…上層メタル、２０…ＤＲＡＭセル、２２
…ウェル、２４…ＬＯＣＯＳ、２６…アクティブ領域、
２８…ワード線、３０…ゲート絶縁膜、３４…ゲート電
極、３６…サイドウォール絶縁膜、４０…層間絶縁膜、
４２…エッチングストッパ膜、４４…コンタクトホー
ル、４６…下部電極（シリコン層）、４８…上部電極、
５０…メモリキャパシタ、６０…ＭＦＩＳＦＥＴ、６２
…シリコン基板（シリコン層）、６４…ソース領域、６
６…ドレイン領域、６８…強誘電体膜、７０…ゲート電
極。
膜、１０…ＭＩＳキャパシタ、１２，２１，６２…半導
体基板、１１…ｎ+ 不純物拡散層（シリコン層）、１４
…ｎ型エピタキシャル成長層、１６…層間絶縁層、１６
ａ，１６ｂ…接続孔、１７…上部電極、１８…ポリシリ
コン層、１９…上層メタル、２０…ＤＲＡＭセル、２２
…ウェル、２４…ＬＯＣＯＳ、２６…アクティブ領域、
２８…ワード線、３０…ゲート絶縁膜、３４…ゲート電
極、３６…サイドウォール絶縁膜、４０…層間絶縁膜、
４２…エッチングストッパ膜、４４…コンタクトホー
ル、４６…下部電極（シリコン層）、４８…上部電極、
５０…メモリキャパシタ、６０…ＭＦＩＳＦＥＴ、６２
…シリコン基板（シリコン層）、６４…ソース領域、６
６…ドレイン領域、６８…強誘電体膜、７０…ゲート電
極。
Claims (7)
- 【請求項１】シリコン層上に高誘電酸化膜を形成する方
法であって、 上記シリコン層上に高誘電窒化膜を形成した後、当該高
誘電窒化膜を酸化して高誘電酸化膜に変化させる高誘電
酸化膜の形成方法。 - 【請求項２】前記高誘電酸化膜は、比誘電率が２０以上
である請求項１に記載の高誘電酸化膜の形成方法。 - 【請求項３】前記高誘電酸化膜は、その組成に酸化ジル
コニウム，酸化タンタル，酸化チタン，酸化セシウム，
酸化ハフニウムの何れかを主として含む請求項１に記載
の高誘電酸化膜の形成方法。 - 【請求項４】前記高誘電窒化膜は、その組成に窒化ジル
コニウム，窒化タンタル，窒化チタン，窒化セシウム，
窒化ハフニウムの何れかを主として含む請求項１に記載
の高誘電酸化膜の形成方法。 - 【請求項５】前記高誘電窒化膜は、前記シリコン層上に
形成したときに、多結晶，結晶，非晶質の何れかの状態
を主として含む請求項１に記載の高誘電酸化膜の形成方
法。 - 【請求項６】前記高誘電酸化膜のエンタルピーは、前記
高誘電窒化膜のエンタルピーより低く、熱力学的に安定
である請求項１に記載の高誘電酸化膜の形成方法。 - 【請求項７】前記高誘電酸化膜のエンタルピーは、シリ
コン酸化膜のエンタルピーより低く、熱力学的に安定で
ある請求項１に記載の高誘電酸化膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33455297A JPH11168096A (ja) | 1997-12-04 | 1997-12-04 | 高誘電酸化膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33455297A JPH11168096A (ja) | 1997-12-04 | 1997-12-04 | 高誘電酸化膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11168096A true JPH11168096A (ja) | 1999-06-22 |
Family
ID=18278690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33455297A Pending JPH11168096A (ja) | 1997-12-04 | 1997-12-04 | 高誘電酸化膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11168096A (ja) |
Cited By (19)
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|---|---|---|---|---|
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| KR100604672B1 (ko) | 2004-06-30 | 2006-07-31 | 주식회사 하이닉스반도체 | 하프늄질화막을 구비한 캐패시터 및 그 제조 방법 |
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-
1997
- 1997-12-04 JP JP33455297A patent/JPH11168096A/ja active Pending
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