KR100321709B1 - 질화알루미늄막을 접착막으로 이용한 반도체 메모리 소자의 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 Pt 하부전극 및 SiO₂층 모두에 대해 우수한 접착력을 가지며 1000 ℃ 이상의 고온에서 구조적 안정성을 유지할 수 있는 AlN 접착막을 이용한 반도체 메모리 소자의 캐패시터 제조 방법에 관한 것으로, 본 발명은 SiO₂와 접착력이 우수하며 1000 ℃ 이상의 고온에서 구조적 안정성이 유지되는 AlN막을 접착막으로 형성하는데 그 특징이 있다. 이와 같이 AlN을 SiO₂와 Pt층 사이의 접착막으로서 사용함으로써 구조적으로 안정한 FeRAM의 하부전극을 만들 수 있다. 또한 AlN의 구성 원소인 Al은 실리콘 반도체 제조공정에서 금속배선으로 사용하는 재료이므로 기존 제조공정에 적용하여도 장비오염 등의 문제를 야기하지 않는다.

Description

질화알루미늄막을 접착막으로 이용한 반도체 메모리 소자의 캐패시터 제조 방법{Method for forming capacitor of semiconductor memory device by using ain as glue layer}

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 층간절연막과 하부전극의 접착력을 향상시킬 수 있는 반도체 메모리 소자의 캐패시터 제조 방법에 관한것이다.

FeRAM(ferroelectric random access memory) 소자는 비휘발성 기억 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM(Dynamic Random Access Memory)에 필적하여 차세대 기억소자로 각광받고 있다. FeRAM소자의 유전물질로는 SrBi₂Ta₂O₉, (Sr_xBi_2-y(Ta_iNb_j)₂O_9-z), Pb(Zr_xTi_1-x)O₃박막이 주로 사용되는데, 상기와 같은 강유전체막의 우수한 강유전 특성을 얻기 위해서는 상하부 전극물질의 선택과 적절한 공정의 제어가 필수적이다.

Pt막은 FeRAM 소자 및 1G DRAM급 이상의 메모리 반도체 소자에서 전극재료로 각광받고 있는 물질이나, Pt 하부전극은 하지층인 SiO₂와의 접착력이 불량하다. 즉, Pt막을 FeRAM의 하부전극으로 사용할 경우 Pt막과 하지층인 SiO₂사이의 낮은 접착력으로 인하여 Pt막의 들림(lifting)이 발생하여 소자 제조가 어렵다.

따라서, 이러한 취약한 접착력을 보상하기 위하여 Ti, TiO₂, TiN 등이 Pt와 SiO₂사이의 접착막(glue layer)으로 사용되고 있으나, Ti막, TiO₂막 및 TiN막은 고온공정에서 구조적 안정성이 저하되어 접착막으로서의 역할을 제대로 하지 못한다. 즉, 접착막이 분해되거나 부분적으로 얇아져 Pt막이 SiO₂막과 접촉하면 Pt의 접착성이 나빠지고, 이에 따라 Pt 하부전극 형성 공정 진행 중 또는 하부전극 형성 공정 이후의 후속 공정에서 Pt층이 박리되어 소자를 제조할 수 없게 된다. 특히, Ti는고온공정에서 Pt의 결정립계(grain boundary)에 침착하여 접착막으로서의 역할을 제대로 수행하지 못할 수 있으며, TiN의 경우는 고온공정에서 열분해되어 역시 접착막으로서의 역할을 하지 못하게 된다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 Pt 하부전극 및 SiO₂층 모두에 대해 우수한 접착력을 가지며 1000 ℃ 이상의 고온에서 구조적 안정성을 유지할 수 있는 AlN 접착막을 이용한 반도체 메모리 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.

도1은 본 발명의 일실시예에 따라 형성된 FeRAM 소자의 캐패시터를 보이는 단면도,

도2는 층간절연막, AlN 잡착막 및 하부전극 부분의 확대도.

* 도면의 주요 부분에 대한 도면 부호의 설명

18: 층간절연막 19: AlN막

20: Pt 하부전극 21: 강유전체막

22: 상부전극

상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성된 층간절연막 상에 질화알루미늄(AlN)으로 접착막을 형성하는 제1 단계; 상기 질화알루미늄 접착막 상에 하부전극을 형성하는 제2 단계; 상기 하부전극 상에 유전막을 형성하는 제3 단계; 및 상기 유전막 상에 상부전극을 형성하는 제4 단계를 포함하는 반도체 메모리 소자의 캐패시터 제조 방법을 제공한다.

질화알루미늄(AlN, 이하 AlN이라 약칭함)막은 SiO₂와 접착력이 우수하며 1000 ℃ 이상의 고온에서 구조적 안정성이 유지되는 물질로서 접착막으로서의 역할을 고온에서도 수행할 수 있다. 이와 같이 AlN을 SiO₂와 Pt층 사이의 접착막으로서 사용함으로써 구조적으로 안정한 FeRAM의 하부전극을 만들 수 있다. 또한 AlN의 구성 원소인 Al은 실리콘 반도체 제조공정에서 금속배선으로 사용하는 재료이므로 기존 제조공정에 적용하여도 장비오염 등의 문제를 야기하지 않는다.

AlN의 열팽창계수는 4.3 × 10^-6/K 로 SiO₂의 열팽창계수(약 0.5 × 10^-6/K ) 보다 큰 값을 가지며 Pt의 열팽창계수 9 × 10^-6/K 보다 작은 값을 갖는다. 따라서, 열팽창계수 측면에서 SiO₂와 Pt의 중간 값을 갖는 AlN막은 Pt와 SiO₂의 열팽창계수차이에 의한 열응력(thermal stress)을 완화하는 버퍼 역할도 수행한다. 성장조건을 잘 조절할 경우 AlN막은 SiO₂층위에서 에피택시(epitaxy)로 성장할 수 있어 SiO₂와의 접착력도 획기적으로 개선할 수 있다.

도1은 본 발명의 일실시예에 따라 형성된 FeRAM 소자의 캐패시터를 보이는 단면도로서, 본 발명의 일실시예에 따른 FeRAM 소자의 캐패시터 제조 방법은 다음과 같이 이루어진다.

먼저, 단위 메모리 셀을 분리하는 필드산화막(field oxide) (11) 형성이 완료된 (001)방향의 단결정 실리콘 기판(10)에 게이트 전극(13), 소오스(12A) 및 드레인(12B)으로 이루어지는 MOS(metal-oxide-semiconductor) 트랜지스터를 제조하고, 제1 층간절연막(15)을 형성한다. 이어서, 제1 층간절연막(15)을 선택적으로 식각하여 실리콘 기판(10)을 노출시키는 콘택홀을 형성하고, 콘택홀 내에 폴리실리콘 플러그(poly-silicon plug)(16)를 형성하고, 폴리실리콘 플러그(16)와 제1 층간절연막(15) 상에 메탈 소오스 라인(metal source line)(17)을 형성하고, SiO₂계열의 제2 층간절연막(18)을 형성한다.

이어서, 제2 층간절연막(18) 상에 물리증착법 또는 화학기상증착법으로 50 Å 내지 500 Å 두께의 AlN 접착막(19)을 형성하고, AlN 접착막(19) 상에 하부전극(20), 강유전체막(21) 및 상부전극(22)을 형성하고, 제3 층간절연막(23)을 형성한다. 하부전극(20)은 Pt막으로 형성하고, 강유전체막(21)으로는 페롭스카이트(perovskite) 구조 또는 적층페롭스카이트(layered-perovskite) 구조의 금속산화물로 형성하며, 상부전극(22)은 Pt 또는 전도성 금속산화막으로 형성한다. 이어서, 상부전극(22) 상에 AlN막을 형성하기도 한다.

다음으로, 제3 층간절연막(23)을 선택적으로 식각하여 상부전극(22)을 노출시키는 제1 콘택홀(C₁)을 형성하고, 제3 층간절연막(23), 제2 층간절연막(18) 및 제1 층간절연막(15)을 선택적으로 식각하여 트랜지스터의 드레인(12B)을 노출시키는 제2 콘택홀(C₂)을 형성한다.

다음으로, 제1 콘택홀(C₁) 및 제2 콘택홀(C₂)을 통하여 캐패시터의 상부전극(22)과 트랜지스터의 드레인(12B)을 연결하는 금속배선(24)을 Ti, TiN 및 Al을 적층하여 형성하고, 제4 층간절연막(25)을 형성한다.

도1에서 미설명 도면부호 '14'는 절연막 스페이서를 나타낸다.

도2는 도1의 제2 층간절연막(18), AlN 잡착막(19) 및 하부전극(20) 부분의 확대도로서, SiO₂계열의 제2 층간절연막(18)과 하부전극(20) 사이에 AlN 접착막(19)을 형성하는 본 발명의 특징으로 나타내고 있다.

도1의 구성과 같은 단위셀을 필요한 개수 만큼 만들고 다른 보조 소자를 만들어 주어야 FeRAM 소자를 제조한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 FeRAM 소자의 Pt 하부전극과 하부층 사이에 AlN층을 형성하여 접착력을 증가시킴으로써 소자제조 공정을 안정시킬 수 있으며, 막의 들림(lifting)을 방지하여 식각 잔류물을 보다 완전히 제거할 수 있어 캐패시터의 단락(short) 발생 가능성을 줄임으로써 소자 제조 공정을 안정화시킬 수 있다.

Claims (5)

1. 반도체 메모리 소자의 캐패시터 제조 방법에 있어서,

   반도체 기판 상에 형성된 층간절연막 상에 질화알루미늄(AlN)으로 접착막을 형성하는 제1 단계;

   상기 질화알루미늄 접착막 상에 하부전극을 형성하는 제2 단계;

   상기 하부전극 상에 유전막을 형성하는 제3 단계; 및

   상기 유전막 상에 상부전극을 형성하는 제4 단계

   를 포함하는 반도체 메모리 소자의 캐패시터 제조 방법.
2. 제 1 항에 있어서,

   상기 층간절연막을 SiO₂계열의 물질로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 하부전극을 Pt로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
4. 제 3 항에 있어서,

   상기 상부전극을 Pt 또는 전도성 금속산화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
5. 제 4 항에 있어서,

   상기 제4 단계 후,

   상기 상부전극 상에 AlN 접착막을 형성하는 제5 단계; 및

   상기 제5 단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제6 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.