JP2001237390A - 強誘電体メモリ装置の製造方法 - Google Patents
強誘電体メモリ装置の製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】高集積化に有利な強誘電体メモリ装置の製造方
法を提供する。 【解決手段】シリコン基板１１上に、酸化シリコン膜１
２、ポリシリコン膜１３、下部電極膜１４、強誘電体膜
１５および上部電極膜１６を順に積層する。これらの膜
を共通のマスク膜１８を用いてエッチングし、ゲート構
造部２０を形成する。このゲート構造部２０に対して自
己整合的にホウ素イオンをシリコン基板１１に注入す
る。次いで、ランプアニールにより、シリコン基板１１
に注入されたホウ素イオンを活性化して一対のＮ型不純
物拡散層２１，２２を形成するとともに、同時に、強誘
電体膜１５を結晶化する。 【効果】工程を簡単にすることができる。
法を提供する。 【解決手段】シリコン基板１１上に、酸化シリコン膜１
２、ポリシリコン膜１３、下部電極膜１４、強誘電体膜
１５および上部電極膜１６を順に積層する。これらの膜
を共通のマスク膜１８を用いてエッチングし、ゲート構
造部２０を形成する。このゲート構造部２０に対して自
己整合的にホウ素イオンをシリコン基板１１に注入す
る。次いで、ランプアニールにより、シリコン基板１１
に注入されたホウ素イオンを活性化して一対のＮ型不純
物拡散層２１，２２を形成するとともに、同時に、強誘
電体膜１５を結晶化する。 【効果】工程を簡単にすることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、強誘電体膜の分
極を利用して不揮発性の情報記憶を行う強誘電体メモリ
装置の製造方法に関する。
極を利用して不揮発性の情報記憶を行う強誘電体メモリ
装置の製造方法に関する。
【０００２】
【従来の技術】強誘電体メモリ装置は、強誘電体膜を用
いた不揮発性記憶装置である。強誘電体膜は、外部から
電界を加えることによってその内部の分極が揃い、この
分極の方向は、電界を取り除いた後にも保持される。こ
れを利用して、情報の不揮発な記憶を行うことができ
る。図２は、強誘電体メモリ素子の最も基本的な構成を
示す図解的な断面図である。シリコン基板１（Ｓ）の表
面に、強誘電体膜５（Ｆ）およびゲート電極としての金
属膜６（Ｍ）を積層したゲート構造が形成されている。
このゲート構造を挟んで、ソースおよびドレインとなる
一対のＮ型拡散層２，２が形成されている。これによ
り、強誘電体膜５を絶縁膜として用いたＭＩＳ型のトラ
ンジスタが構成されている。
いた不揮発性記憶装置である。強誘電体膜は、外部から
電界を加えることによってその内部の分極が揃い、この
分極の方向は、電界を取り除いた後にも保持される。こ
れを利用して、情報の不揮発な記憶を行うことができ
る。図２は、強誘電体メモリ素子の最も基本的な構成を
示す図解的な断面図である。シリコン基板１（Ｓ）の表
面に、強誘電体膜５（Ｆ）およびゲート電極としての金
属膜６（Ｍ）を積層したゲート構造が形成されている。
このゲート構造を挟んで、ソースおよびドレインとなる
一対のＮ型拡散層２，２が形成されている。これによ
り、強誘電体膜５を絶縁膜として用いたＭＩＳ型のトラ
ンジスタが構成されている。
【０００３】金属膜６とシリコン基板１との間にたとえ
ば５Ｖの電圧を印加すると、強誘電体膜５には、金属膜
６からシリコン基板１に向かう方向、またはシリコン基
板１から金属膜６に向かう方向の電界が印加されること
になる。これにより、強誘電体膜５においては、印加さ
れた電界の方向に沿った分極が生じる。この分極は、金
属膜６およびシリコン基板１の間に印加された電圧を取
り除いた後にも保持される。
ば５Ｖの電圧を印加すると、強誘電体膜５には、金属膜
６からシリコン基板１に向かう方向、またはシリコン基
板１から金属膜６に向かう方向の電界が印加されること
になる。これにより、強誘電体膜５においては、印加さ
れた電界の方向に沿った分極が生じる。この分極は、金
属膜６およびシリコン基板１の間に印加された電圧を取
り除いた後にも保持される。
【０００４】これにより、Ｎ型拡散層２，２間のシリコ
ン基板１の表面は、電子が誘起された状態と、ホール
（正孔）が誘起された状態とをとりうる。これにより、
強誘電体膜５における分極の方向に応じて、一対のＮ型
拡散層２，２を導通させるためにゲート電極としての金
属膜６に印加すべき電圧のしきい値が高低の２種類に変
化するから、「０」または「１」の二値情報を不揮発に
記憶することができる。この図２の構造においては、シ
リコン基板１の表面に良好な結晶状態の強誘電体膜５を
形成することが困難である。また、強誘電体材料がシリ
コン基板１に拡散するという問題もある。そこで、図３
に示すように、シリコン基板１と強誘電体膜５との間
に、別の絶縁膜３（Ｉ）を介装する構成が提案されてい
る。
ン基板１の表面は、電子が誘起された状態と、ホール
（正孔）が誘起された状態とをとりうる。これにより、
強誘電体膜５における分極の方向に応じて、一対のＮ型
拡散層２，２を導通させるためにゲート電極としての金
属膜６に印加すべき電圧のしきい値が高低の２種類に変
化するから、「０」または「１」の二値情報を不揮発に
記憶することができる。この図２の構造においては、シ
リコン基板１の表面に良好な結晶状態の強誘電体膜５を
形成することが困難である。また、強誘電体材料がシリ
コン基板１に拡散するという問題もある。そこで、図３
に示すように、シリコン基板１と強誘電体膜５との間
に、別の絶縁膜３（Ｉ）を介装する構成が提案されてい
る。
【０００５】この図３の構造では、シリコン基板１と絶
縁膜３との界面における良好な整合性を確保しつつ、か
つ、絶縁膜３と強誘電体膜５との間においても良好な整
合性を確保しなければならない。そのため、絶縁膜３の
材料やその形成方法に厳しい制限があるという問題があ
る。また、絶縁膜３では、強誘電体材料の拡散を防止す
るバリア効果も不足である。一方、図４には、絶縁膜３
と強誘電体膜５の間に、金属膜４（Ｍ）を介在させてゲ
ート構造を構成した強誘電体メモリ素子の構造が示され
ている。この構造であれば、絶縁膜３と強誘電体膜５と
の界面の整合性を考慮する必要がないから、シリコン基
板１の表面に良好な結晶性を有する絶縁膜３を形成でき
るとともに、強誘電体膜５の結晶性も良好なものとする
ことができる。また、金属膜４により、強誘電体材料の
拡散も防止できる。
縁膜３との界面における良好な整合性を確保しつつ、か
つ、絶縁膜３と強誘電体膜５との間においても良好な整
合性を確保しなければならない。そのため、絶縁膜３の
材料やその形成方法に厳しい制限があるという問題があ
る。また、絶縁膜３では、強誘電体材料の拡散を防止す
るバリア効果も不足である。一方、図４には、絶縁膜３
と強誘電体膜５の間に、金属膜４（Ｍ）を介在させてゲ
ート構造を構成した強誘電体メモリ素子の構造が示され
ている。この構造であれば、絶縁膜３と強誘電体膜５と
の界面の整合性を考慮する必要がないから、シリコン基
板１の表面に良好な結晶性を有する絶縁膜３を形成でき
るとともに、強誘電体膜５の結晶性も良好なものとする
ことができる。また、金属膜４により、強誘電体材料の
拡散も防止できる。
【０００６】
【発明が解決しようとする課題】しかし、上記の図２、
図３および図４のいずれの構成においても、製造工程に
おいて共通の問題がある。すなわち、ソース・ドレイン
となる一対のＮ型拡散層２，２は、Ｎ型の不純物イオン
をシリコン基板１にインプランテーションし、その後
に、シリコン基板１の表層部に打ち込まれたＮ型不純物
イオンを活性化アニール処理によって活性化させること
によって形成される。この活性化アニール処理は、９０
０〜９５０℃で１〜２時間にわたって、シリコン基板１
を加熱炉内で加熱する処理である。ところが、このよう
な加熱処理を強誘電体膜５が受けると、この強誘電体膜
５の分極特性が劣化するという問題がある。
図３および図４のいずれの構成においても、製造工程に
おいて共通の問題がある。すなわち、ソース・ドレイン
となる一対のＮ型拡散層２，２は、Ｎ型の不純物イオン
をシリコン基板１にインプランテーションし、その後
に、シリコン基板１の表層部に打ち込まれたＮ型不純物
イオンを活性化アニール処理によって活性化させること
によって形成される。この活性化アニール処理は、９０
０〜９５０℃で１〜２時間にわたって、シリコン基板１
を加熱炉内で加熱する処理である。ところが、このよう
な加熱処理を強誘電体膜５が受けると、この強誘電体膜
５の分極特性が劣化するという問題がある。
【０００７】この問題を回避するためには、たとえば図
４のＭＦＭＩＳ構造を作成する場合に、まずＭＩＳトラ
ンジスタ部分を作成し、一対のＮ型不純物拡散層２，２
の活性化処理の後に、強誘電体膜５を金属膜４，６で挟
持したキャパシタ部分を作成しなければならない。図５
は、図４の構成の強誘電体メモリ素子の実際の構造例を
説明するための図解的な断面図である。この強誘電体メ
モリ素子においては、シリコン基板１の表面に絶縁膜３
および金属膜４ａを積層してＭＩＳゲート構造を作成
し、このゲート構造の両側に一対のＮ型拡散層２，２を
形成してある。そして、このＮ型拡散層２，２に対する
活性化アニール処理が終了した後に、金属膜４ｂ、強誘
電体膜５および金属膜６からなるキャパシタ構造を、Ｍ
ＩＳ型トランジスタとは別の位置に形成することとして
いる。そして、ＭＩＳトランジスタの金属膜４ａとキャ
パシタ構造側の金属膜４ｂとを配線膜やプラグからなる
接続部７で接続してある。
４のＭＦＭＩＳ構造を作成する場合に、まずＭＩＳトラ
ンジスタ部分を作成し、一対のＮ型不純物拡散層２，２
の活性化処理の後に、強誘電体膜５を金属膜４，６で挟
持したキャパシタ部分を作成しなければならない。図５
は、図４の構成の強誘電体メモリ素子の実際の構造例を
説明するための図解的な断面図である。この強誘電体メ
モリ素子においては、シリコン基板１の表面に絶縁膜３
および金属膜４ａを積層してＭＩＳゲート構造を作成
し、このゲート構造の両側に一対のＮ型拡散層２，２を
形成してある。そして、このＮ型拡散層２，２に対する
活性化アニール処理が終了した後に、金属膜４ｂ、強誘
電体膜５および金属膜６からなるキャパシタ構造を、Ｍ
ＩＳ型トランジスタとは別の位置に形成することとして
いる。そして、ＭＩＳトランジスタの金属膜４ａとキャ
パシタ構造側の金属膜４ｂとを配線膜やプラグからなる
接続部７で接続してある。
【０００８】この図５の構造における問題点は、トラン
ジスタ部とキャパシタ部とを別の領域に形成しているた
め、シリコン基板１上で１つのメモリセルが占める面積
が大きく、そのために高集積化が困難なことである。こ
の問題は、図６に示す構造を採用することによって幾分
緩和される。この図６に示す構造では、シリコン基板１
の表面に面積の大きな絶縁膜３および金属膜４を積層し
てＭＩＳ構造を形成した後に、Ｎ型不純物のインプラン
テーションおよびその活性化アニールを行うことによっ
て、一対のＮ型拡散層２，２がシリコン基板１の表層部
に形成される。その後に、金属膜４の表面に、強誘電体
膜５および金属膜６が順に形成されて積層される。
ジスタ部とキャパシタ部とを別の領域に形成しているた
め、シリコン基板１上で１つのメモリセルが占める面積
が大きく、そのために高集積化が困難なことである。こ
の問題は、図６に示す構造を採用することによって幾分
緩和される。この図６に示す構造では、シリコン基板１
の表面に面積の大きな絶縁膜３および金属膜４を積層し
てＭＩＳ構造を形成した後に、Ｎ型不純物のインプラン
テーションおよびその活性化アニールを行うことによっ
て、一対のＮ型拡散層２，２がシリコン基板１の表層部
に形成される。その後に、金属膜４の表面に、強誘電体
膜５および金属膜６が順に形成されて積層される。
【０００９】この構造を採用する場合には、絶縁膜３お
よび金属膜４を積層したゲート構造部は、強誘電体膜５
および金属膜６の積層構造部よりも大きな面積に形成し
なければならない。これは、絶縁膜３および金属膜４の
ゲート構造部のパターニング用マスクと、強誘電体膜５
および金属膜６の積層構造部のパターニング用マスクと
の余裕（マージン）を確保しなければならないからであ
る。このように、図６の構成を採用した場合にも、大き
な面積のゲート構造部が必要となるので、強誘電体メモ
リ装置の高集積化には限界がある。
よび金属膜４を積層したゲート構造部は、強誘電体膜５
および金属膜６の積層構造部よりも大きな面積に形成し
なければならない。これは、絶縁膜３および金属膜４の
ゲート構造部のパターニング用マスクと、強誘電体膜５
および金属膜６の積層構造部のパターニング用マスクと
の余裕（マージン）を確保しなければならないからであ
る。このように、図６の構成を採用した場合にも、大き
な面積のゲート構造部が必要となるので、強誘電体メモ
リ装置の高集積化には限界がある。
【００１０】そこで、この発明の目的は、上述の技術的
課題解決し、高集積化を有利に図ることができる強誘電
体メモリ装置の製造方法を提供することである。
課題解決し、高集積化を有利に図ることができる強誘電
体メモリ装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項１記載の発明は、半導体基
板上に強誘電体膜および導体膜を順に積層する工程と、
共通のマスク膜を用いたエッチングにより上記強誘電体
膜および導体膜をパターニングし、上記強誘電体膜およ
び導体膜を含むゲート構造部を形成する工程と、上記半
導体基板において上記ゲート構造部を挟んで離隔した一
対の領域に、上記ゲート構造部に対して自己整合的に不
純物を導入する工程と、上記強誘電体膜および上記半導
体基板に導入された不純物に対して同時にアニールを行
い、上記強誘電体膜を結晶化させるとともに、上記不純
物を活性化させて上記一対の領域に不純物拡散層を形成
するアニール工程とを含むことを特徴とする強誘電体メ
モリ装置の製造方法である。
目的を達成するための請求項１記載の発明は、半導体基
板上に強誘電体膜および導体膜を順に積層する工程と、
共通のマスク膜を用いたエッチングにより上記強誘電体
膜および導体膜をパターニングし、上記強誘電体膜およ
び導体膜を含むゲート構造部を形成する工程と、上記半
導体基板において上記ゲート構造部を挟んで離隔した一
対の領域に、上記ゲート構造部に対して自己整合的に不
純物を導入する工程と、上記強誘電体膜および上記半導
体基板に導入された不純物に対して同時にアニールを行
い、上記強誘電体膜を結晶化させるとともに、上記不純
物を活性化させて上記一対の領域に不純物拡散層を形成
するアニール工程とを含むことを特徴とする強誘電体メ
モリ装置の製造方法である。
【００１２】この発明によれば、強誘電体膜および導体
膜を有するゲート構造部は、共通のマスク膜を用いたエ
ッチング工程を含む製造工程を経て形成される。そし
て、このゲート構造部に対して自己整合的に半導体基板
に不純物が導入される。したがって、強誘電体膜および
導体膜を有するゲート構造部と、これを挟んで形成され
た不純物拡散領域とからなるトランジスタを、小さな面
積に形成することができる。
膜を有するゲート構造部は、共通のマスク膜を用いたエ
ッチング工程を含む製造工程を経て形成される。そし
て、このゲート構造部に対して自己整合的に半導体基板
に不純物が導入される。したがって、強誘電体膜および
導体膜を有するゲート構造部と、これを挟んで形成され
た不純物拡散領域とからなるトランジスタを、小さな面
積に形成することができる。
【００１３】半導体基板に注入された不純物は、アニー
ル処理によって活性化され、これにより、ゲート構造部
を挟む一対の不純物拡散層が形成されることになる。こ
のアニール工程において、強誘電体膜が同時に結晶化さ
れる。このように、この発明においては、強誘電体膜の
結晶化のためのアニール処理と、不純物イオンを活性化
させるためのアニール処理とを共通の工程で行うように
している。これにより、強誘電体膜の特性を劣化させる
おそれがない。また、半導体基板に対するアニール処理
を１回で終了させることができるので、半導体基板に対
する熱ダメージを抑制することができる。これにより、
強誘電体メモリ装置の特性を向上することができる。ま
た、工程も簡単になる。
ル処理によって活性化され、これにより、ゲート構造部
を挟む一対の不純物拡散層が形成されることになる。こ
のアニール工程において、強誘電体膜が同時に結晶化さ
れる。このように、この発明においては、強誘電体膜の
結晶化のためのアニール処理と、不純物イオンを活性化
させるためのアニール処理とを共通の工程で行うように
している。これにより、強誘電体膜の特性を劣化させる
おそれがない。また、半導体基板に対するアニール処理
を１回で終了させることができるので、半導体基板に対
する熱ダメージを抑制することができる。これにより、
強誘電体メモリ装置の特性を向上することができる。ま
た、工程も簡単になる。
【００１４】この発明のポイントは、強誘電体膜の結晶
化と不純物の活性化とを共通のアニール工程において行
うことにある。このような工程を採用することにより、
ゲート構造部を構成する強誘電体膜および導体膜を共通
のマスク膜を用いたエッチングによりパターニングで
き、このようにして形成されたゲート構造部を用いて自
己整合的に不純物拡散層を形成しているにもかかわら
ず、強誘電体膜の特性劣化を招来することがない。
化と不純物の活性化とを共通のアニール工程において行
うことにある。このような工程を採用することにより、
ゲート構造部を構成する強誘電体膜および導体膜を共通
のマスク膜を用いたエッチングによりパターニングで
き、このようにして形成されたゲート構造部を用いて自
己整合的に不純物拡散層を形成しているにもかかわら
ず、強誘電体膜の特性劣化を招来することがない。
【００１５】請求項２記載の発明は、上記強誘電体膜を
形成する前に、上記半導体基板上に絶縁膜を形成する工
程をさらに含み、この絶縁膜上に上記ゲート構造部が形
成されることを特徴とする請求項１記載の強誘電体メモ
リ装置の製造方法である。この方法によれば、強誘電体
膜と半導体基板の表面との間に絶縁膜が介在されること
になるから、いわゆるＭＦＩＳ構造（図３参照）のゲー
ト構造部を形成することができる。
形成する前に、上記半導体基板上に絶縁膜を形成する工
程をさらに含み、この絶縁膜上に上記ゲート構造部が形
成されることを特徴とする請求項１記載の強誘電体メモ
リ装置の製造方法である。この方法によれば、強誘電体
膜と半導体基板の表面との間に絶縁膜が介在されること
になるから、いわゆるＭＦＩＳ構造（図３参照）のゲー
ト構造部を形成することができる。
【００１６】請求項３記載の発明は、上記絶縁膜の形成
後、上記強誘電体膜の形成前に別の導体膜を形成する工
程を含み、上記絶縁膜と強誘電体膜との間に上記別の導
体膜が形成されることを特徴とする請求項２記載の強誘
電体メモリ装置の製造方法である。この発明によれば、
上記絶縁膜と強誘電体膜との間にさらに導体膜が形成さ
れるから、いわゆるＭＦＭＩＳ構造（図４参照）のゲー
ト構造部を形成することができる。この場合、一対の導
体膜およびこれらに挟持されることになる強誘電体膜
は、共通のマスク膜でパターニングされることが好まし
い。
後、上記強誘電体膜の形成前に別の導体膜を形成する工
程を含み、上記絶縁膜と強誘電体膜との間に上記別の導
体膜が形成されることを特徴とする請求項２記載の強誘
電体メモリ装置の製造方法である。この発明によれば、
上記絶縁膜と強誘電体膜との間にさらに導体膜が形成さ
れるから、いわゆるＭＦＭＩＳ構造（図４参照）のゲー
ト構造部を形成することができる。この場合、一対の導
体膜およびこれらに挟持されることになる強誘電体膜
は、共通のマスク膜でパターニングされることが好まし
い。
【００１７】請求項４記載の発明は、上記アニール工程
がランプアニールにより行われることを特徴とする請求
項１ないし３のいずれかに記載の強誘電体メモリ装置の
製造方法である。この発明によれば、強誘電体膜の結晶
化および不純物の活性化のためのアニール工程が、ラン
プアニールにより行われるので、加熱炉内において行わ
れる一般の活性化アニール処理の場合とは異なり、強誘
電体膜の特性が劣化することがない。この場合に、不純
物拡散層がいわゆるシャロージャンクションと呼ばれる
浅い接合を形成している場合には、ランプアニールのよ
うな短時間の熱処理によって、半導体基板に注入された
不純物を十分に活性化して、良好な不純物拡散層を形成
できる。
がランプアニールにより行われることを特徴とする請求
項１ないし３のいずれかに記載の強誘電体メモリ装置の
製造方法である。この発明によれば、強誘電体膜の結晶
化および不純物の活性化のためのアニール工程が、ラン
プアニールにより行われるので、加熱炉内において行わ
れる一般の活性化アニール処理の場合とは異なり、強誘
電体膜の特性が劣化することがない。この場合に、不純
物拡散層がいわゆるシャロージャンクションと呼ばれる
浅い接合を形成している場合には、ランプアニールのよ
うな短時間の熱処理によって、半導体基板に注入された
不純物を十分に活性化して、良好な不純物拡散層を形成
できる。
【００１８】請求項５記載の発明は、上記強誘電体膜を
構成する材料と上記一対の不純物拡散層間の距離とに基
づいて、上記ランプアニールの時間および温度が定めら
れることを特徴とする請求項４記載の強誘電体メモリ装
置の製造方法である。この発明によれば、ランプアニー
ルの時間および温度は、強誘電体膜を構成する材料と不
純物拡散層との間の距離とに基づいて定められる。すな
わち、チャネル長と強誘電体膜の材料とを考慮して、ラ
ンプアニールの条件が適切に定められるので、共通のア
ニール工程で強誘電体膜の結晶化と半導体基板に注入さ
れた不純物の活性化とをいずれも良好に行うことができ
る。
構成する材料と上記一対の不純物拡散層間の距離とに基
づいて、上記ランプアニールの時間および温度が定めら
れることを特徴とする請求項４記載の強誘電体メモリ装
置の製造方法である。この発明によれば、ランプアニー
ルの時間および温度は、強誘電体膜を構成する材料と不
純物拡散層との間の距離とに基づいて定められる。すな
わち、チャネル長と強誘電体膜の材料とを考慮して、ラ
ンプアニールの条件が適切に定められるので、共通のア
ニール工程で強誘電体膜の結晶化と半導体基板に注入さ
れた不純物の活性化とをいずれも良好に行うことができ
る。
【００１９】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る強誘電体メモリ装置の製造方法
を説明するための断面図である。この製造工程では、い
わゆるＭＦＭＩＳ型のゲート構造を有する強誘電体メモ
リ素子が形成さでる。まず、図１(a)に示すように、シ
リコン基板１（半導体基板）の表面に絶縁膜としての酸
化シリコン膜１２、ポリシリコン膜１３、下部電極膜１
４（別の導体膜）、強誘電体膜１５および上部電極膜１
６（導体膜）が順に積層されて形成される。
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る強誘電体メモリ装置の製造方法
を説明するための断面図である。この製造工程では、い
わゆるＭＦＭＩＳ型のゲート構造を有する強誘電体メモ
リ素子が形成さでる。まず、図１(a)に示すように、シ
リコン基板１（半導体基板）の表面に絶縁膜としての酸
化シリコン膜１２、ポリシリコン膜１３、下部電極膜１
４（別の導体膜）、強誘電体膜１５および上部電極膜１
６（導体膜）が順に積層されて形成される。
【００２０】酸化シリコン膜１２は、シリコン基板１１
の表面を熱酸化することによって、形成することができ
る。ポリシリコン膜１３は、たとえば、シランガスおよ
び水素ガスを原料ガスとして用いた減圧ＣＶＤ（化学的
気相成長）法により形成することができる。このポリシ
リコン膜１３は、燐などの不純物の導入により低抵抗化
されている。下部電極膜１４および上部電極膜１６は、
金属からなる導電膜であって、スパッタリングにより形
成することができる。下部電極膜１４は、強誘電体材料
の拡散を防止するバリア効果の高い材料で構成されるこ
とが好ましく、たとえば、イリジウム膜、酸化イリジウ
ム膜、またはイリジウム膜と酸化イリジウム膜との積層
膜を適用することができる。上部電極膜１６も同様に、
たとえば、イリジウム膜、酸化イリジウム膜、またはイ
リジウム膜と酸化イリジウム膜との積層膜で構成でき
る。下部電極膜１４および上部電極膜１６としては、他
にも、白金膜や、白金膜と酸化イリジウム膜との積層膜
などが適用できる。
の表面を熱酸化することによって、形成することができ
る。ポリシリコン膜１３は、たとえば、シランガスおよ
び水素ガスを原料ガスとして用いた減圧ＣＶＤ（化学的
気相成長）法により形成することができる。このポリシ
リコン膜１３は、燐などの不純物の導入により低抵抗化
されている。下部電極膜１４および上部電極膜１６は、
金属からなる導電膜であって、スパッタリングにより形
成することができる。下部電極膜１４は、強誘電体材料
の拡散を防止するバリア効果の高い材料で構成されるこ
とが好ましく、たとえば、イリジウム膜、酸化イリジウ
ム膜、またはイリジウム膜と酸化イリジウム膜との積層
膜を適用することができる。上部電極膜１６も同様に、
たとえば、イリジウム膜、酸化イリジウム膜、またはイ
リジウム膜と酸化イリジウム膜との積層膜で構成でき
る。下部電極膜１４および上部電極膜１６としては、他
にも、白金膜や、白金膜と酸化イリジウム膜との積層膜
などが適用できる。
【００２１】強誘電体膜１５は、ＰＺＴ（Pb(Zr,Ti)
O3）、ＳＢＴ（SrBi2Ta2O9）またはＳＴＮ（Sr2(Ta,Nb)
2O7）などの強誘電体材料からなっている膜厚1000Å〜2
000Åの膜であり、たとえば、ゾル・ゲル法、スパッタ
法、ＭＯＣＶＤ（金属・有機化学気相成長）法、レーザ
アブレーション法、パルスレーザ・デポジション法など
によって、下部電極膜１４の表面に積層することができ
る。この強誘電体材料が積層された直後の状態では、強
誘電体膜１５は、まだ結晶化されていない。
O3）、ＳＢＴ（SrBi2Ta2O9）またはＳＴＮ（Sr2(Ta,Nb)
2O7）などの強誘電体材料からなっている膜厚1000Å〜2
000Åの膜であり、たとえば、ゾル・ゲル法、スパッタ
法、ＭＯＣＶＤ（金属・有機化学気相成長）法、レーザ
アブレーション法、パルスレーザ・デポジション法など
によって、下部電極膜１４の表面に積層することができ
る。この強誘電体材料が積層された直後の状態では、強
誘電体膜１５は、まだ結晶化されていない。
【００２２】次に、図１(b)に示すように、ゲート構造
部２０を作成するためのマスク膜１８が、上部電極膜１
６上の表面にパターン形成される。このマスク膜１８
は、たとえば、酸化シリコン、窒化チタンまたはアルミ
ナなどのハードマスクからなっていることが好ましい。
このマスク膜１８を共通に用いて、ゲート構造部２０を
構成するすべての膜（酸化シリコン膜１２は除く。）
が、エッチングによりパターニングされる。すなわち、
ドライエッチングにより、上部電極膜１６、強誘電体膜
１５、下部電極膜１４、およびポリシリコン膜１３が順
にエッチングされる。このエッチングは、たとえば、各
層のエッチング時に用いるガスを切り換えることによ
り、ウエハ面内での均一性を確保しつつ、良好に行うこ
とができる。たとえば、上部電極膜１６および下部電極
膜１４のエッチング時には、塩素系のガスが用いられ、
強誘電体膜１５のエッチング時には、フッ素のガスを用
い、ポリシリコン膜１３のエッチング時には、ＨＢｒ系
のガスまたは塩素系およびフッ素系の混合ガスが用いら
れる。
部２０を作成するためのマスク膜１８が、上部電極膜１
６上の表面にパターン形成される。このマスク膜１８
は、たとえば、酸化シリコン、窒化チタンまたはアルミ
ナなどのハードマスクからなっていることが好ましい。
このマスク膜１８を共通に用いて、ゲート構造部２０を
構成するすべての膜（酸化シリコン膜１２は除く。）
が、エッチングによりパターニングされる。すなわち、
ドライエッチングにより、上部電極膜１６、強誘電体膜
１５、下部電極膜１４、およびポリシリコン膜１３が順
にエッチングされる。このエッチングは、たとえば、各
層のエッチング時に用いるガスを切り換えることによ
り、ウエハ面内での均一性を確保しつつ、良好に行うこ
とができる。たとえば、上部電極膜１６および下部電極
膜１４のエッチング時には、塩素系のガスが用いられ、
強誘電体膜１５のエッチング時には、フッ素のガスを用
い、ポリシリコン膜１３のエッチング時には、ＨＢｒ系
のガスまたは塩素系およびフッ素系の混合ガスが用いら
れる。
【００２３】このように、各層のエッチング時に使用す
るガスを切り換えることによって、ウエハ面内に複数個
形成される複数のゲート構造部２０において均一なエッ
チング処理を行うことができる。なお、必要に応じて、
１層または２層以上の膜のエッチング終了時に、残渣を
取り除くことが好ましい。ポリシリコン膜１３は、塩素
系のガスでもエッチングすることができるけれども、塩
素系のガスを用いると、上部電極膜１６や下部電極膜１
４が同時にエッチングされることになるため、フッ素系
のガスまたはフッ素系のガスおよび塩素系のガスの混合
ガスの混合ガスを用いることが好ましい。また、ポリシ
リコン膜１３のエッチングには、ＨＢｒ系のガスを用い
ることがさらに好ましい。このＨＢｒ系のガスを用いエ
ッチングは、酸化シリコン膜１２に対するポリシリコン
膜１３のエッチング選択比が大きいので、酸化シリコン
膜１２を傷つけることなくポリシリコン膜１３をパター
ニングできる。
るガスを切り換えることによって、ウエハ面内に複数個
形成される複数のゲート構造部２０において均一なエッ
チング処理を行うことができる。なお、必要に応じて、
１層または２層以上の膜のエッチング終了時に、残渣を
取り除くことが好ましい。ポリシリコン膜１３は、塩素
系のガスでもエッチングすることができるけれども、塩
素系のガスを用いると、上部電極膜１６や下部電極膜１
４が同時にエッチングされることになるため、フッ素系
のガスまたはフッ素系のガスおよび塩素系のガスの混合
ガスの混合ガスを用いることが好ましい。また、ポリシ
リコン膜１３のエッチングには、ＨＢｒ系のガスを用い
ることがさらに好ましい。このＨＢｒ系のガスを用いエ
ッチングは、酸化シリコン膜１２に対するポリシリコン
膜１３のエッチング選択比が大きいので、酸化シリコン
膜１２を傷つけることなくポリシリコン膜１３をパター
ニングできる。
【００２４】このようにして、マスク膜１８を共通に用
いて、上部電極膜１６、強誘電体膜１５、下部電極膜１
４、ポリシリコン膜１３を順にエッチングして、図１
(b)に示すゲート構造部２０をシリコン基板１１上に形
成することができる。このゲート構造部２０は、共通の
マスク膜１８を用いて各層をパターニングしているがゆ
えに、複数のマスク間の余裕を考慮する必要がないの
で、極めて小面積に形成することができる。
いて、上部電極膜１６、強誘電体膜１５、下部電極膜１
４、ポリシリコン膜１３を順にエッチングして、図１
(b)に示すゲート構造部２０をシリコン基板１１上に形
成することができる。このゲート構造部２０は、共通の
マスク膜１８を用いて各層をパターニングしているがゆ
えに、複数のマスク間の余裕を考慮する必要がないの
で、極めて小面積に形成することができる。
【００２５】次に、図１(c)に示すように、マスク膜１
８を必要に応じて除去した後に、ゲート構造部２０に対
して自己整合的に、たとえばＮ型の不純物としてのホウ
素イオンが、シリコン基板１１に注入される。なお、図
１(c)においては、シリコン基板１１の表層部分に注入
されたＮ型不純物イオンを「×」印で示してある。続い
て、ランプアニール処理が行われる。これにより、図１
(d)に示すように、シリコン基板１１の表層部に打ち込
まれたＮ型不純物イオンが活性化されて、ゲート構造部
２０を挟んで離隔している一対のＮ型不純物拡散層２
１，２２が形成されることになる。このときに、強誘電
体膜１５の結晶化のための加熱処理も同時に行われるこ
とになる。
８を必要に応じて除去した後に、ゲート構造部２０に対
して自己整合的に、たとえばＮ型の不純物としてのホウ
素イオンが、シリコン基板１１に注入される。なお、図
１(c)においては、シリコン基板１１の表層部分に注入
されたＮ型不純物イオンを「×」印で示してある。続い
て、ランプアニール処理が行われる。これにより、図１
(d)に示すように、シリコン基板１１の表層部に打ち込
まれたＮ型不純物イオンが活性化されて、ゲート構造部
２０を挟んで離隔している一対のＮ型不純物拡散層２
１，２２が形成されることになる。このときに、強誘電
体膜１５の結晶化のための加熱処理も同時に行われるこ
とになる。
【００２６】ランプアニール工程における処理条件は、
ゲート構造部２０のチャネル長Ｌ、すなわち一対のＮ型
不純物拡散層２１，２２の間の距離と、強誘電体膜１５
を構成する強誘電体材料の種類に応じて適切に定められ
る。たとえば、チャネル長Ｌが、０.１８μｍ程度の場
合、すなわち、デザインルールが０.１８μｍ程度の場
合であって、強誘電体膜１５の材料としてＳＴＮ（結晶
化温度：９００〜１１００℃）を用いている場合には、
約１０５０℃の温度でのランプアニールを約１秒〜数秒
間行うことによって、シリコン基板１１に注入されたＮ
型不純物を良好に活性化でき、かつ強誘電体膜１５の結
晶化を良好に行える。０．１８μｍ程度の微細なゲート
構造部２０が形成される場合には、一対のＮ型不純物拡
散層２１，２２は、シャロージャンクションと呼ばれる
浅い接合を形成することになり、上述のような、いわば
瞬間的な熱処理によって、完全に活性化することができ
る。
ゲート構造部２０のチャネル長Ｌ、すなわち一対のＮ型
不純物拡散層２１，２２の間の距離と、強誘電体膜１５
を構成する強誘電体材料の種類に応じて適切に定められ
る。たとえば、チャネル長Ｌが、０.１８μｍ程度の場
合、すなわち、デザインルールが０.１８μｍ程度の場
合であって、強誘電体膜１５の材料としてＳＴＮ（結晶
化温度：９００〜１１００℃）を用いている場合には、
約１０５０℃の温度でのランプアニールを約１秒〜数秒
間行うことによって、シリコン基板１１に注入されたＮ
型不純物を良好に活性化でき、かつ強誘電体膜１５の結
晶化を良好に行える。０．１８μｍ程度の微細なゲート
構造部２０が形成される場合には、一対のＮ型不純物拡
散層２１，２２は、シャロージャンクションと呼ばれる
浅い接合を形成することになり、上述のような、いわば
瞬間的な熱処理によって、完全に活性化することができ
る。
【００２７】強誘電体膜１５の材料としては、上述のと
おり、ＰＺＴまたはＳＢＴが他に例示できるが、これら
の材料の結晶化温度は、それぞれ、５５０〜８００℃お
よび７５０〜９００℃程度である。ランプアニール時の
温度および時間は、このような強誘電体材料の結晶化温
度を考慮して定められればよいが、ランプアニール処理
時にシリコン基板１１に加えられる温度が上述の結晶化
温度よりも高い場合には、ランプアニール処理の時間を
短くすることによって強誘電体膜１５に与えられる熱量
を調整すれば、強誘電体膜１５を良好に結晶化できる。
おり、ＰＺＴまたはＳＢＴが他に例示できるが、これら
の材料の結晶化温度は、それぞれ、５５０〜８００℃お
よび７５０〜９００℃程度である。ランプアニール時の
温度および時間は、このような強誘電体材料の結晶化温
度を考慮して定められればよいが、ランプアニール処理
時にシリコン基板１１に加えられる温度が上述の結晶化
温度よりも高い場合には、ランプアニール処理の時間を
短くすることによって強誘電体膜１５に与えられる熱量
を調整すれば、強誘電体膜１５を良好に結晶化できる。
【００２８】ランプアニール工程における雰囲気につい
て若干の説明を加える。一般に、半導体基板に注入され
た不純物イオンを活性化するための活性化アニール処理
は、界面の酸化が生じないように窒素雰囲気中で行われ
るのが通常である。一方、強誘電体膜の結晶化のための
アニール処理では、強誘電体膜からの酸素の散逸を防止
するために、酸素雰囲気中で加熱処理が行われるのが通
常である。これは、強誘電体材料は、一般に酸化物から
なっていて、酸素が散逸すればその特性が劣化するから
である。
て若干の説明を加える。一般に、半導体基板に注入され
た不純物イオンを活性化するための活性化アニール処理
は、界面の酸化が生じないように窒素雰囲気中で行われ
るのが通常である。一方、強誘電体膜の結晶化のための
アニール処理では、強誘電体膜からの酸素の散逸を防止
するために、酸素雰囲気中で加熱処理が行われるのが通
常である。これは、強誘電体材料は、一般に酸化物から
なっていて、酸素が散逸すればその特性が劣化するから
である。
【００２９】この実施形態では、ランプアニールは、た
とえば、酸素雰囲気中で行われる。これは、シリコン半
導体基板１１の表面は、ランプアニール処理時には、酸
化シリコン膜１２で覆われていて、シリコン基板１１の
表面における酸化を特に考慮する必要がないからであ
る。また、ランプアニールでは、加熱炉による加熱処理
とは異なり、ごく短時間の加熱処理を行っているに過ぎ
ないから、熱酸化を考慮する必要がないからである。
とえば、酸素雰囲気中で行われる。これは、シリコン半
導体基板１１の表面は、ランプアニール処理時には、酸
化シリコン膜１２で覆われていて、シリコン基板１１の
表面における酸化を特に考慮する必要がないからであ
る。また、ランプアニールでは、加熱炉による加熱処理
とは異なり、ごく短時間の加熱処理を行っているに過ぎ
ないから、熱酸化を考慮する必要がないからである。
【００３０】強誘電体膜１５の特性を良好に維持するた
めには、酸素雰囲気中で、ランプアニールが行われるこ
とが好ましいけれども、強誘電体膜１５がもともと酸素
を豊富に含んでいる場合には、ランプアニールを窒素雰
囲気中で行っても構わない。また、窒素および酸素の混
合ガス雰囲気中でランプアニールが行われてもよい。な
お、酸化シリコン膜１２は、イオン注入時にダメージを
受けるので、ランプアニール処理の後にウエットエッチ
ングにより除去することとし、シリコン基板１１の表面
の酸化によって、新たな酸化シリコン膜１９を形成する
ことが好ましい。
めには、酸素雰囲気中で、ランプアニールが行われるこ
とが好ましいけれども、強誘電体膜１５がもともと酸素
を豊富に含んでいる場合には、ランプアニールを窒素雰
囲気中で行っても構わない。また、窒素および酸素の混
合ガス雰囲気中でランプアニールが行われてもよい。な
お、酸化シリコン膜１２は、イオン注入時にダメージを
受けるので、ランプアニール処理の後にウエットエッチ
ングにより除去することとし、シリコン基板１１の表面
の酸化によって、新たな酸化シリコン膜１９を形成する
ことが好ましい。
【００３１】以上のようにこの実施形態の強誘電体メモ
リ装置の製造方法によれば、ゲート構造部２０を構成す
る複数の薄膜が、上部電極膜１６および強誘電体膜１５
を含めて共通のマスク膜１８を用いてパターニングされ
る。これにより、トランジスタ部とキャパシタ部とを別
の製造工程において形成していた上述の従来技術（図５
および図６）の場合とは異なり、ゲート構造部２０を極
めて微細化することができる。これにより、強誘電体メ
モリ装置の高集積化を図ることができる。
リ装置の製造方法によれば、ゲート構造部２０を構成す
る複数の薄膜が、上部電極膜１６および強誘電体膜１５
を含めて共通のマスク膜１８を用いてパターニングされ
る。これにより、トランジスタ部とキャパシタ部とを別
の製造工程において形成していた上述の従来技術（図５
および図６）の場合とは異なり、ゲート構造部２０を極
めて微細化することができる。これにより、強誘電体メ
モリ装置の高集積化を図ることができる。
【００３２】そして、ゲート構造部２０に対して自己整
合的にＮ型不純物イオンをインプランテーションし、こ
れをランプアニールによって活性化することによって、
一対のＮ型不純物拡散層２１，２２がゲート構造部２０
を挟んで形成されるから、これによっても、トランジス
タの形成面積を小さくできるので、強誘電体メモリ装置
のさらなる高集積化を図ることができる。また、この実
施形態の方法では、強誘電体膜１５を結晶化してからシ
リコン基板１１に注入された不純物の活性化を行うので
はなく、この不純物の活性化と強誘電体膜１５の結晶化
とのための加熱処理を、共通のランプアニール工程にお
いて達成している。したがって、良好な特性の強誘電体
膜１５を得ることができるので、記憶特性に優れた強誘
電体メモリ装置を実現できる。しかも、強誘電体膜１５
をマスク膜１８を用いてエッチングした後に、これを結
晶化するようにしているので、強誘電体膜１５の端面１
５ａにおける結晶性も良好である。したがって、強誘電
体膜１５のエッジ部におけるリーク生じることもない。
これによっても、記憶特性の向上を図ることができる。
合的にＮ型不純物イオンをインプランテーションし、こ
れをランプアニールによって活性化することによって、
一対のＮ型不純物拡散層２１，２２がゲート構造部２０
を挟んで形成されるから、これによっても、トランジス
タの形成面積を小さくできるので、強誘電体メモリ装置
のさらなる高集積化を図ることができる。また、この実
施形態の方法では、強誘電体膜１５を結晶化してからシ
リコン基板１１に注入された不純物の活性化を行うので
はなく、この不純物の活性化と強誘電体膜１５の結晶化
とのための加熱処理を、共通のランプアニール工程にお
いて達成している。したがって、良好な特性の強誘電体
膜１５を得ることができるので、記憶特性に優れた強誘
電体メモリ装置を実現できる。しかも、強誘電体膜１５
をマスク膜１８を用いてエッチングした後に、これを結
晶化するようにしているので、強誘電体膜１５の端面１
５ａにおける結晶性も良好である。したがって、強誘電
体膜１５のエッジ部におけるリーク生じることもない。
これによっても、記憶特性の向上を図ることができる。
【００３３】また、シリコン基板１１に注入された不純
物の活性化のための加熱処理と、強誘電体膜１５の結晶
化のための加熱処理とが一工程において行われるので、
工程が簡単になるうえ、シリコン基板１１に対する熱ダ
メージが少ない。これによっても、強誘電体メモリ装置
の動作特性を向上できる。この実施形態の方法によって
作成された強誘電体メモリ装置においては、ゲート構造
部２０を構成する各膜の端面が連続している点に特徴が
ある。上述の図５または図６を説明した従来の製造方法
では、強誘電体膜を含み、かつ段差のない端面（側面）
を有するゲート構造部を持つことができない。すなわ
ち、現在までに知られている強誘電体メモリ装置の製造
方法では、上述の実施形態のように、連続した端面（側
面）を有するゲート構造部２０を形成して、かつ、強誘
電体膜１５の特性を良好に維持することができない。
物の活性化のための加熱処理と、強誘電体膜１５の結晶
化のための加熱処理とが一工程において行われるので、
工程が簡単になるうえ、シリコン基板１１に対する熱ダ
メージが少ない。これによっても、強誘電体メモリ装置
の動作特性を向上できる。この実施形態の方法によって
作成された強誘電体メモリ装置においては、ゲート構造
部２０を構成する各膜の端面が連続している点に特徴が
ある。上述の図５または図６を説明した従来の製造方法
では、強誘電体膜を含み、かつ段差のない端面（側面）
を有するゲート構造部を持つことができない。すなわ
ち、現在までに知られている強誘電体メモリ装置の製造
方法では、上述の実施形態のように、連続した端面（側
面）を有するゲート構造部２０を形成して、かつ、強誘
電体膜１５の特性を良好に維持することができない。
【００３４】以上、この発明の一実施形態について説明
したが、この発明は他の形態で実施することもできる。
たとえば、上述の実施形態では、ＭＦＭＩＳ型のゲート
構造を有する強誘電体メモリ装置の製造方法について説
明したけれども、図２に示したＭＦＳ構造や、図３に示
したＭＦＩＳ構造のゲート構造部を有する強誘電体メモ
リ装置の製造に、この発明が適用されてもよい。この場
合に、いずれの場合であっても、金属膜と強誘電体膜と
は、共通のマスク膜を用いてパターニングされ、さら
に、このパターニングされて形成されたゲート構造部に
対して自己整合的に一対の不純物拡散層が形成されるこ
とが好ましい。そして、不純物拡散層の活性化と強誘電
体膜の結晶化とがランプアニールなどの適切なアニール
処理によって、共通の工程で行われることが好ましい。
したが、この発明は他の形態で実施することもできる。
たとえば、上述の実施形態では、ＭＦＭＩＳ型のゲート
構造を有する強誘電体メモリ装置の製造方法について説
明したけれども、図２に示したＭＦＳ構造や、図３に示
したＭＦＩＳ構造のゲート構造部を有する強誘電体メモ
リ装置の製造に、この発明が適用されてもよい。この場
合に、いずれの場合であっても、金属膜と強誘電体膜と
は、共通のマスク膜を用いてパターニングされ、さら
に、このパターニングされて形成されたゲート構造部に
対して自己整合的に一対の不純物拡散層が形成されるこ
とが好ましい。そして、不純物拡散層の活性化と強誘電
体膜の結晶化とがランプアニールなどの適切なアニール
処理によって、共通の工程で行われることが好ましい。
【００３５】いずれの構造を採用する場合でも、少なく
とも共通のマスク膜を用いてパターニングされる金属膜
および強誘電体膜は、それらの端面が連続することにな
る。また、上述の実施形態では、ゲート構造部２０を挟
んで一対のＮ型不純物拡散層を形成する例について説明
したけれども、ゲート構造部２０を挟んで、一対のＰ型
不純物拡散層を形成してＰチャンネル型のトランジスタ
でメモリセルを構成した強誘電体メモリ装置を形成して
もよい。この場合には、Ｐ型不純物イオンとして、たと
えば砒素イオンを図１(c)の工程においてシリコン基板
１１に注入すればよい。
とも共通のマスク膜を用いてパターニングされる金属膜
および強誘電体膜は、それらの端面が連続することにな
る。また、上述の実施形態では、ゲート構造部２０を挟
んで一対のＮ型不純物拡散層を形成する例について説明
したけれども、ゲート構造部２０を挟んで、一対のＰ型
不純物拡散層を形成してＰチャンネル型のトランジスタ
でメモリセルを構成した強誘電体メモリ装置を形成して
もよい。この場合には、Ｐ型不純物イオンとして、たと
えば砒素イオンを図１(c)の工程においてシリコン基板
１１に注入すればよい。
【００３６】また、上述の実施形態では、ゲート構造部
２０を構成する各膜のエッチング時にガスを切り換える
こととしているが、ウエハ面内でのエッチング均一性が
良好であれば、たとえば、塩素系またはＨＢｒ系のガス
のみを用いて、ガスの切り換えを行うことなくゲート構
造部２０を構成する全ての膜をエッチングしてもよい。
その他、特許請求の範囲に記載された技術的事項の範囲
で種々の設計変更を施すことが可能である。
２０を構成する各膜のエッチング時にガスを切り換える
こととしているが、ウエハ面内でのエッチング均一性が
良好であれば、たとえば、塩素系またはＨＢｒ系のガス
のみを用いて、ガスの切り換えを行うことなくゲート構
造部２０を構成する全ての膜をエッチングしてもよい。
その他、特許請求の範囲に記載された技術的事項の範囲
で種々の設計変更を施すことが可能である。
【図１】この発明の一実施形態に係る強誘電体メモリ装
置の製造工程を工程順に示す断面図である。
置の製造工程を工程順に示す断面図である。
【図２】強誘電体メモリ装置の最も基本的な構造である
ＭＦＳ型強誘電体メモリ素子の構造を示す図解的な断面
図である。
ＭＦＳ型強誘電体メモリ素子の構造を示す図解的な断面
図である。
【図３】ＭＦＩＳ型ゲート構造を有する強誘電体メモリ
素子の構成を説明するための図解的な断面図である。
素子の構成を説明するための図解的な断面図である。
【図４】ＭＦＭＩＳ型ゲート構造を有する強誘電体メモ
リ素子の構成を説明するための図解的な断面図である。
リ素子の構成を説明するための図解的な断面図である。
【図５】トランジスタ部とキャパシタ部とを別の位置に
形成して実質的にＭＦＭＩＳ型の強誘電体メモリ素子を
構成した従来の構造例を示す図解的な断面図てある。
形成して実質的にＭＦＭＩＳ型の強誘電体メモリ素子を
構成した従来の構造例を示す図解的な断面図てある。
【図６】トランジスタ部上にキャパシタ部を積層してＭ
ＦＭＩＳ型強誘電体メモリ素子を作成する場合の従来の
構造例を示す図解的な断面図である。
ＦＭＩＳ型強誘電体メモリ素子を作成する場合の従来の
構造例を示す図解的な断面図である。
１１ シリコン半導体基板 １２ 酸化シリコン膜 １３ ポリシリコン膜 １４ 下部電極膜 １５ 強誘電体膜 １６ 上部電極膜 １８ マスク膜 １９ 酸化シリコン膜 ２０ ゲート構造部 ２１ Ｎ型不純物拡散層 ２２ Ｎ型不純物拡散層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA01 AD16 AG30 5F083 EP02 FR05 FR06 FR07 GA06 GA09 GA21 GA28 JA15 JA16 JA17 JA38 JA43 PR03 PR21 PR22 PR33 5F101 BA01 BD06 BH16
Claims (5)
- 【請求項１】半導体基板上に強誘電体膜および導体膜を
順に積層する工程と、 共通のマスク膜を用いたエッチングにより上記強誘電体
膜および導体膜をパターニングし、上記強誘電体膜およ
び導体膜を含むゲート構造部を形成する工程と、 上記半導体基板において上記ゲート構造部を挟んで離隔
した一対の領域に、上記ゲート構造部に対して自己整合
的に不純物を導入する工程と、 上記強誘電体膜および上記半導体基板に導入された不純
物に対して同時にアニールを行い、上記強誘電体膜を結
晶化させるとともに、上記不純物を活性化させて上記一
対の領域に不純物拡散層を形成するアニール工程とを含
むことを特徴とする強誘電体メモリ装置の製造方法。 - 【請求項２】上記強誘電体膜を形成する前に、上記半導
体基板上に絶縁膜を形成する工程をさらに含み、この絶
縁膜上に上記ゲート構造部が形成されることを特徴とす
る請求項１記載の強誘電体メモリ装置の製造方法。 - 【請求項３】上記絶縁膜の形成後、上記強誘電体膜の形
成前に別の導体膜を形成する工程を含み、上記絶縁膜と
強誘電体膜との間に上記別の導体膜が形成されることを
特徴とする請求項２記載の強誘電体メモリ装置の製造方
法。 - 【請求項４】上記アニール工程がランプアニールにより
行われることを特徴とする請求項１ないし３のいずれか
に記載の強誘電体メモリ装置の製造方法。 - 【請求項５】上記強誘電体膜を構成する材料と上記一対
の不純物拡散層間の距離とに基づいて、上記ランプアニ
ールの時間および温度が定められることを特徴とする請
求項４記載の強誘電体メモリ装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000047782A JP4303389B2 (ja) | 2000-02-24 | 2000-02-24 | 強誘電体メモリ装置の製造方法 |
| US09/791,616 US6387762B2 (en) | 2000-02-24 | 2001-02-26 | Method of manufacturing ferroelectric memory device |
| US10/108,381 US20020098599A1 (en) | 2000-02-24 | 2002-03-29 | Method of manufacturing ferroelectric memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000047782A JP4303389B2 (ja) | 2000-02-24 | 2000-02-24 | 強誘電体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001237390A true JP2001237390A (ja) | 2001-08-31 |
| JP4303389B2 JP4303389B2 (ja) | 2009-07-29 |
Family
ID=18569976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000047782A Expired - Lifetime JP4303389B2 (ja) | 2000-02-24 | 2000-02-24 | 強誘電体メモリ装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6387762B2 (ja) |
| JP (1) | JP4303389B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008078417A (ja) * | 2006-09-21 | 2008-04-03 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2009044195A (ja) * | 2002-08-20 | 2009-02-26 | National Institute Of Advanced Industrial & Technology | 半導体強誘電体記憶デバイスの製造方法 |
| JP2017195348A (ja) * | 2016-04-22 | 2017-10-26 | 国立研究開発法人産業技術総合研究所 | 半導体強誘電体記憶素子の製造方法及び半導体強誘電体記憶トランジスタ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW497218B (en) * | 2001-09-06 | 2002-08-01 | Ind Tech Res Inst | Method for manufacturing a single integrated device including multiple passive devices |
| US6673664B2 (en) * | 2001-10-16 | 2004-01-06 | Sharp Laboratories Of America, Inc. | Method of making a self-aligned ferroelectric memory transistor |
| US6943039B2 (en) * | 2003-02-11 | 2005-09-13 | Applied Materials Inc. | Method of etching ferroelectric layers |
| US8564063B2 (en) | 2010-12-07 | 2013-10-22 | United Microelectronics Corp. | Semiconductor device having metal gate and manufacturing method thereof |
| CN105047670B (zh) * | 2015-06-29 | 2018-04-17 | 上海华虹宏力半导体制造有限公司 | Sonos器件的制造方法 |
| CN105633169A (zh) * | 2016-03-04 | 2016-06-01 | 西安电子科技大学 | 基于InAs材料的铁电场效应晶体管及其制备方法 |
| CN105762178A (zh) * | 2016-03-04 | 2016-07-13 | 西安电子科技大学 | 基于GeSn材料的铁电场效应晶体管及其制备方法 |
| US10636471B2 (en) * | 2016-04-20 | 2020-04-28 | Micron Technology, Inc. | Memory arrays, ferroelectric transistors, and methods of reading and writing relative to memory cells of memory arrays |
| US10861862B1 (en) * | 2019-06-24 | 2020-12-08 | Wuxi Petabyte Technologies Co, Ltd. | Ferroelectric memory devices |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2788265B2 (ja) * | 1988-07-08 | 1998-08-20 | オリンパス光学工業株式会社 | 強誘電体メモリ及びその駆動方法，製造方法 |
| JP3264506B2 (ja) * | 1991-11-18 | 2002-03-11 | ローム株式会社 | 強誘電体不揮発性記憶装置 |
| JP3369827B2 (ja) * | 1995-01-30 | 2003-01-20 | 株式会社東芝 | 半導体装置及びその製造方法 |
| DE69730377T2 (de) * | 1996-05-30 | 2005-09-01 | Oki Electric Industry Co., Ltd. | Permanente Halbleiterspeicherzelle und deren Herstellungsverfahren |
| JPH10223845A (ja) * | 1996-12-05 | 1998-08-21 | Sanyo Electric Co Ltd | 誘電体素子の製造方法 |
| US6287637B1 (en) * | 1997-07-18 | 2001-09-11 | Ramtron International Corporation | Multi-layer approach for optimizing ferroelectric film performance |
| JP2000349245A (ja) * | 1999-06-02 | 2000-12-15 | Sony Corp | 誘電体キャパシタおよびメモリならびにそれらの製造方法 |
| JP4445091B2 (ja) * | 2000-04-07 | 2010-04-07 | 康夫 垂井 | 強誘電体記憶素子 |
-
2000
- 2000-02-24 JP JP2000047782A patent/JP4303389B2/ja not_active Expired - Lifetime
-
2001
- 2001-02-26 US US09/791,616 patent/US6387762B2/en not_active Expired - Lifetime
-
2002
- 2002-03-29 US US10/108,381 patent/US20020098599A1/en not_active Abandoned
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| JP2008078417A (ja) * | 2006-09-21 | 2008-04-03 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2017195348A (ja) * | 2016-04-22 | 2017-10-26 | 国立研究開発法人産業技術総合研究所 | 半導体強誘電体記憶素子の製造方法及び半導体強誘電体記憶トランジスタ |
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| US6387762B2 (en) | 2002-05-14 |
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