JPH07109887B2 - 電界効果トランジスタ、これに用いる誘電体積層構造およびこれらの製造方法 - Google Patents
電界効果トランジスタ、これに用いる誘電体積層構造およびこれらの製造方法Info
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- JPH07109887B2 JPH07109887B2 JP29543492A JP29543492A JPH07109887B2 JP H07109887 B2 JPH07109887 B2 JP H07109887B2 JP 29543492 A JP29543492 A JP 29543492A JP 29543492 A JP29543492 A JP 29543492A JP H07109887 B2 JPH07109887 B2 JP H07109887B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
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Description
【０００１】
【産業上の利用分野】この発明は、第１バッファ層、強
誘電体材料の層および第２バッファ層を含む積層構造
（スタック：ｓｔａｃｋ）をゲート誘電体として具える
ＭＯＳ電界効果トランジスタ（ＦＥＴ）、このＭＯＳＦ
ＥＴに用いる誘電体積層構造、およびこれらの製造方法
に関する。
誘電体材料の層および第２バッファ層を含む積層構造
（スタック：ｓｔａｃｋ）をゲート誘電体として具える
ＭＯＳ電界効果トランジスタ（ＦＥＴ）、このＭＯＳＦ
ＥＴに用いる誘電体積層構造、およびこれらの製造方法
に関する。
【０００２】
【従来の技術および解決しようとする課題】現在の金属
−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ
ｓ）は、ゲート誘電体層としてシリコン酸化物を使用し
て形成している。これらのＦＥＴｓにおいては、相互コ
ンダクタンスを大きくして低電圧動作を行なわしめるこ
とにより熱による加熱および電力の浪費を制限すること
が望まれている。トランジスタの相互コンダクタンス
は、酸化物の膜厚を薄くすることによるか、或いは、ゲ
ート絶縁層の誘電率を大きくすることによって、大きな
値にすることが出来る。しかしながら、ＳｉＯ2 のゲー
ト誘電体層の薄膜化も、絶縁破壊やトンネル効果による
制限を受けて、限界に達していた。例えば、ＳｉＯ2 層
の膜厚が１００Ａ°（１０ｎｍ）（Ａ°はオングストロ
ームを表す記号）よりも薄くなると、絶縁破壊が生じ
る。その場合、ゲート誘電体層に電圧を印加すると、Ｓ
ｉＯ2 膜が損傷を受け、この膜を経て電流が流れてしま
う。それはこの薄い誘電体層に電界が集中するからであ
る。一方、トンネル効果は、誘電体層が薄くて電子がこ
の誘電体層を通って実際に流れるときに発生する。この
ことは、この誘電体層の有用性を否定するものである。
ゲート誘電体層として使用しているＳｉＯ2 材料の代わ
りに、高誘電率の材料、例えば、強誘電体材料を使用す
ることが以前から試みられている。例えば、下記の文献
に開示されたものがある。 文献Ｉ：エス・ウー（Ｓ．Ｗｕ），“メモリ リテンシ
ョン アンド スイッチング ビヘビアー オブ メタ
ル−フェロエレクトリック−セミコンダクタトランジス
タ（Ｍｅｍｏｒｙ Ｒｅｔｅｎｔｉｏｎ Ａｎｄ Ｓｗ
ｉｔｃｈｉｎｇ Ｂｅｈａｖｉｏｒ ｏｆ Ｍｅｔａｌ
−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｔｒａｎｓｉｓｔｏｒｓ）”，フェロエレクト
リックス（Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ），ｖｏｌ．
１１，ｐ．３７９−３８３（１９７６）、文献ＩＩ：ケ
ー・スギブチ等（Ｋ．Ｓｕｇｉｂｕｃｈｉ ｅｔ ａ
ｌ．），“フェロエレクトリック フィールド−エフェ
クト メモリ デバイス ユージング Ｂｉ4 Ｔｉ3 Ｏ
12フィルム（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ
−Ｅｆｆｅｃｔ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ Ｕｓｉ
ｎｇ Ｂｉ4 Ｔｉ3 Ｏ12 Ｆｉｌｍ）”，ジャーナル
オブ アプライド フィジクス（Ｊｏｕｒｎａｌｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ），ｖｏｌ．４６，Ｎ
ｏ．７，ｐ．２８７７−２８８１（７月 １９７５）お
よび文献ＩＩＩ： エイ・マンシン等（Ａ．Ｍａｎｓｉ
ｎｇｈ ｅｔ ａｌ．），“ノン−ボラタイル メモリ
ビヘビアー オブ メタル−フェロエレクトリック
（ＢａＴｉＯ3 フィルム）−セミコンダクタ（Ｓｉ）−
ＭＦＳデバイシーズ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅ
ｍｏｒｙ Ｂｅｈａｖｉｏｒ ｏｆ Ｍｅｔａｌ−Ｆｅ
ｒｒｏｅｌｅｃｔｒｉｃ（ＢａＴｉＯ3 ｆｉｌｍ）−
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（Ｓｉ）−ＭＦＳ Ｄｅｖ
ｉｃｅｓ）”，アイイーイーイー（ＩＥＥＥ），ｐ．５
７６−５７９（１９８６）。ゲート誘電体として強誘電
体材料を有するこれら従来の構造体を作製する間に、強
誘電体の層とシリコン基板またはポリシリコン導体層と
の間で相互拡散（ｉｎｔｅｒｄｉｆｆｕｓｉｏｎ）が生
じる。その結果、高誘電率の強誘電体材料に続いて低誘
電率の層が形成される。この低誘電率の層は、印加電圧
が下側のシリコンに及ぼす影響を抑制する。このため、
トランジスタの相互コンダクタンスが小さくなる。高誘
電率の強誘電体材料を低誘電率層を伴わずして形成する
ことが出来るならば、高相互コンダクタンスを得ること
が出来る。コンデンサ（キャパシタ：ｃａｐａｃｉｔｏ
ｒ）中に誘電体として強誘電体材料の層とバッファ層と
を具える高誘電率積層構造を使用することがこの発明の
要旨である。なお、関連する米国特許出願として、この
出願の発明者と同一の発明者による、発明の名称『メモ
リ・デバイス中の蓄積キャパシタとして用いるための高
誘電率金属／誘電体／半導体キャパシタの構造およびそ
の製法』の出願があることを参考として挙げておく。
−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ
ｓ）は、ゲート誘電体層としてシリコン酸化物を使用し
て形成している。これらのＦＥＴｓにおいては、相互コ
ンダクタンスを大きくして低電圧動作を行なわしめるこ
とにより熱による加熱および電力の浪費を制限すること
が望まれている。トランジスタの相互コンダクタンス
は、酸化物の膜厚を薄くすることによるか、或いは、ゲ
ート絶縁層の誘電率を大きくすることによって、大きな
値にすることが出来る。しかしながら、ＳｉＯ2 のゲー
ト誘電体層の薄膜化も、絶縁破壊やトンネル効果による
制限を受けて、限界に達していた。例えば、ＳｉＯ2 層
の膜厚が１００Ａ°（１０ｎｍ）（Ａ°はオングストロ
ームを表す記号）よりも薄くなると、絶縁破壊が生じ
る。その場合、ゲート誘電体層に電圧を印加すると、Ｓ
ｉＯ2 膜が損傷を受け、この膜を経て電流が流れてしま
う。それはこの薄い誘電体層に電界が集中するからであ
る。一方、トンネル効果は、誘電体層が薄くて電子がこ
の誘電体層を通って実際に流れるときに発生する。この
ことは、この誘電体層の有用性を否定するものである。
ゲート誘電体層として使用しているＳｉＯ2 材料の代わ
りに、高誘電率の材料、例えば、強誘電体材料を使用す
ることが以前から試みられている。例えば、下記の文献
に開示されたものがある。 文献Ｉ：エス・ウー（Ｓ．Ｗｕ），“メモリ リテンシ
ョン アンド スイッチング ビヘビアー オブ メタ
ル−フェロエレクトリック−セミコンダクタトランジス
タ（Ｍｅｍｏｒｙ Ｒｅｔｅｎｔｉｏｎ Ａｎｄ Ｓｗ
ｉｔｃｈｉｎｇ Ｂｅｈａｖｉｏｒ ｏｆ Ｍｅｔａｌ
−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｔｒａｎｓｉｓｔｏｒｓ）”，フェロエレクト
リックス（Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ），ｖｏｌ．
１１，ｐ．３７９−３８３（１９７６）、文献ＩＩ：ケ
ー・スギブチ等（Ｋ．Ｓｕｇｉｂｕｃｈｉ ｅｔ ａ
ｌ．），“フェロエレクトリック フィールド−エフェ
クト メモリ デバイス ユージング Ｂｉ4 Ｔｉ3 Ｏ
12フィルム（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ
−Ｅｆｆｅｃｔ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ Ｕｓｉ
ｎｇ Ｂｉ4 Ｔｉ3 Ｏ12 Ｆｉｌｍ）”，ジャーナル
オブ アプライド フィジクス（Ｊｏｕｒｎａｌｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ），ｖｏｌ．４６，Ｎ
ｏ．７，ｐ．２８７７−２８８１（７月 １９７５）お
よび文献ＩＩＩ： エイ・マンシン等（Ａ．Ｍａｎｓｉ
ｎｇｈ ｅｔ ａｌ．），“ノン−ボラタイル メモリ
ビヘビアー オブ メタル−フェロエレクトリック
（ＢａＴｉＯ3 フィルム）−セミコンダクタ（Ｓｉ）−
ＭＦＳデバイシーズ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅ
ｍｏｒｙ Ｂｅｈａｖｉｏｒ ｏｆ Ｍｅｔａｌ−Ｆｅ
ｒｒｏｅｌｅｃｔｒｉｃ（ＢａＴｉＯ3 ｆｉｌｍ）−
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（Ｓｉ）−ＭＦＳ Ｄｅｖ
ｉｃｅｓ）”，アイイーイーイー（ＩＥＥＥ），ｐ．５
７６−５７９（１９８６）。ゲート誘電体として強誘電
体材料を有するこれら従来の構造体を作製する間に、強
誘電体の層とシリコン基板またはポリシリコン導体層と
の間で相互拡散（ｉｎｔｅｒｄｉｆｆｕｓｉｏｎ）が生
じる。その結果、高誘電率の強誘電体材料に続いて低誘
電率の層が形成される。この低誘電率の層は、印加電圧
が下側のシリコンに及ぼす影響を抑制する。このため、
トランジスタの相互コンダクタンスが小さくなる。高誘
電率の強誘電体材料を低誘電率層を伴わずして形成する
ことが出来るならば、高相互コンダクタンスを得ること
が出来る。コンデンサ（キャパシタ：ｃａｐａｃｉｔｏ
ｒ）中に誘電体として強誘電体材料の層とバッファ層と
を具える高誘電率積層構造を使用することがこの発明の
要旨である。なお、関連する米国特許出願として、この
出願の発明者と同一の発明者による、発明の名称『メモ
リ・デバイス中の蓄積キャパシタとして用いるための高
誘電率金属／誘電体／半導体キャパシタの構造およびそ
の製法』の出願があることを参考として挙げておく。
【０００３】この発明の目的は、上述した従来の問題点
のない電界効果トランジスタ、電界効果トランジスタ用
の誘電体積層構造およびこれらの製法を提供することに
ある。
のない電界効果トランジスタ、電界効果トランジスタ用
の誘電体積層構造およびこれらの製法を提供することに
ある。
【０００４】
【課題を解決するための手段】この目的の達成を図るた
め、この発明の電界効果トランジスタに使用する誘電体
積層構造によれば、基板と、該基板の上側に位置させた
第１バッファ層と、該第１バッファ層の上側に位置させ
た強誘電体材料の層と、該強誘電体材料の層の上側に位
置させた第２バッファ層とを具えることを特徴とする。
め、この発明の電界効果トランジスタに使用する誘電体
積層構造によれば、基板と、該基板の上側に位置させた
第１バッファ層と、該第１バッファ層の上側に位置させ
た強誘電体材料の層と、該強誘電体材料の層の上側に位
置させた第２バッファ層とを具えることを特徴とする。
【０００５】また、この発明の電界効果トランジスタに
よれば、基板と、該基板の上側に位置させた第１バッフ
ァ層と、該第１バッファ層の上側に位置させた強誘電体
材料の層と、該強誘電体材料の層の上側に位置させた第
２バッファ層と、該第２バッファ層の上側に位置させた
ゲート電極と、前記基板中に位置させたソースおよびド
レイン領域とを具えることを特徴とする。
よれば、基板と、該基板の上側に位置させた第１バッフ
ァ層と、該第１バッファ層の上側に位置させた強誘電体
材料の層と、該強誘電体材料の層の上側に位置させた第
２バッファ層と、該第２バッファ層の上側に位置させた
ゲート電極と、前記基板中に位置させたソースおよびド
レイン領域とを具えることを特徴とする。
【０００６】また、好ましくは、上述した第１および第
２バッファ層をＺｒＯ2 をもって形成するのがよい。
２バッファ層をＺｒＯ2 をもって形成するのがよい。
【０００７】また、好ましくは、上述した第１および第
２バッファ層を、ＺｒＯ2 、Ｌａ23 ，ＴｉＯ2 ，Ｓｉ
Ｏ2 ，Ｂｉ2 Ｏ3 ，Ｎｂ2 Ｏ5 ，ＴｈＯ2 ，ＨｆＯ2 ，
Ｔａ2 Ｏ5 ，ＳｎＯ2 ，ＣｅＯ3 ，Ｙ2 Ｏ3 ，Ａｌ2 Ｏ
3 ，ＭｇＯ2 ，Ｓｉ3 Ｎ4 およびＭｇＦ2 の化合物（ｃ
ｏｍｐｏｕｎｄ）群から選ばれた１種の化合物をもって
形成するのがよい。
２バッファ層を、ＺｒＯ2 、Ｌａ23 ，ＴｉＯ2 ，Ｓｉ
Ｏ2 ，Ｂｉ2 Ｏ3 ，Ｎｂ2 Ｏ5 ，ＴｈＯ2 ，ＨｆＯ2 ，
Ｔａ2 Ｏ5 ，ＳｎＯ2 ，ＣｅＯ3 ，Ｙ2 Ｏ3 ，Ａｌ2 Ｏ
3 ，ＭｇＯ2 ，Ｓｉ3 Ｎ4 およびＭｇＦ2 の化合物（ｃ
ｏｍｐｏｕｎｄ）群から選ばれた１種の化合物をもって
形成するのがよい。
【０００８】また、好ましくは、上述した強誘電体材料
をＰｂ（Ｚｒx Ｔｉ1-x ）Ｏ2 （但し組成比ｘは０から
１．０の範囲内の値）とするのがよい。
をＰｂ（Ｚｒx Ｔｉ1-x ）Ｏ2 （但し組成比ｘは０から
１．０の範囲内の値）とするのがよい。
【０００９】また、好ましくは、上述した第１および第
２バッファ層並びに強誘電体材料の層は、それぞれの横
方向の端縁が揃っているのがよい。
２バッファ層並びに強誘電体材料の層は、それぞれの横
方向の端縁が揃っているのがよい。
【００１０】また、好ましくは、上述したゲート電極を
ポリシリコンをもって形成するのがよい。
ポリシリコンをもって形成するのがよい。
【００１１】また、好ましくは、上述したゲート電極を
貴金属をもって形成するのがよい。
貴金属をもって形成するのがよい。
【００１２】また、上述した電界効果トランジスタは、
さらに、前記ゲート電極の上側に位置させたコンタクト
窓を有する絶縁層と、該絶縁層の上側および絶縁層コン
タクト窓内に位置させた金属化層とを具えていてもよ
い。
さらに、前記ゲート電極の上側に位置させたコンタクト
窓を有する絶縁層と、該絶縁層の上側および絶縁層コン
タクト窓内に位置させた金属化層とを具えていてもよ
い。
【００１３】また、好ましくは、この絶縁層は、該絶縁
層に形成された、前記ゲート電極および前記ソースおよ
びドレイン領域に対するコンタクト窓を具えていてもよ
い。
層に形成された、前記ゲート電極および前記ソースおよ
びドレイン領域に対するコンタクト窓を具えていてもよ
い。
【００１４】また、この発明の電界効果トランジスタ用
の誘電体積層構造の製造方法によれば、基板を形成する
工程と、該基板の上側に第１バッファ層を設ける工程
と、該第１バッファ層の上側に強誘電体材料の層を設け
る工程と、該強誘電体材料の上側に第２バッファ層を設
ける工程と、該第２バッファ層、前記強誘電体材料の層
および前記第１バッファ層を画成する工程とこの積層構
造をアニールする工程とを含むことを特徴とする。
の誘電体積層構造の製造方法によれば、基板を形成する
工程と、該基板の上側に第１バッファ層を設ける工程
と、該第１バッファ層の上側に強誘電体材料の層を設け
る工程と、該強誘電体材料の上側に第２バッファ層を設
ける工程と、該第２バッファ層、前記強誘電体材料の層
および前記第１バッファ層を画成する工程とこの積層構
造をアニールする工程とを含むことを特徴とする。
【００１５】この場合、好ましくは、第１および第２バ
ッファ層を電子ビーム蒸着法を用いて形成するのがよ
い。
ッファ層を電子ビーム蒸着法を用いて形成するのがよ
い。
【００１６】また、好ましくは、この強誘電体材料の層
を堆積法を用いて形成するのがよい。
を堆積法を用いて形成するのがよい。
【００１７】また、好ましくは、この第２バッファ層、
強誘電体材料の層および第１バッファ層を、それぞれの
横方向の端縁が揃うように画成するのがよい。
強誘電体材料の層および第１バッファ層を、それぞれの
横方向の端縁が揃うように画成するのがよい。
【００１８】また、この発明の電界効果トランジスタを
製造する方法によれば、基板を形成する工程と、該基板
上側に第１バッファ層を形成する工程と、該第１バッフ
ァ層の上側に強誘電体材料の層を形成する工程と、該強
誘電体材料の層のみ上側に第２バッファ層を形成する工
程と、該第２バッファ層、前記強誘電体材料の層および
前記第１バッファ層を画成する工程と、アニールする工
程と、前記第２バッファ層の上側にゲート電極を形成し
て画成する工程と、前記基板中にソースおよびドレイン
領域を画成する工程と、電界効果トランジスタの構成要
素（ｅｌｅｍｅｎｔ）に対するコンタクト窓を有する絶
縁層を形成して画成する工程と、前記絶縁層の上側およ
びコンタクト窓内に金属化層を形成する工程とを含むこ
とを特徴とする。
製造する方法によれば、基板を形成する工程と、該基板
上側に第１バッファ層を形成する工程と、該第１バッフ
ァ層の上側に強誘電体材料の層を形成する工程と、該強
誘電体材料の層のみ上側に第２バッファ層を形成する工
程と、該第２バッファ層、前記強誘電体材料の層および
前記第１バッファ層を画成する工程と、アニールする工
程と、前記第２バッファ層の上側にゲート電極を形成し
て画成する工程と、前記基板中にソースおよびドレイン
領域を画成する工程と、電界効果トランジスタの構成要
素（ｅｌｅｍｅｎｔ）に対するコンタクト窓を有する絶
縁層を形成して画成する工程と、前記絶縁層の上側およ
びコンタクト窓内に金属化層を形成する工程とを含むこ
とを特徴とする。
【００１９】この場合、好ましくは第２バッファ層、強
誘電体材料の層および第１バッファ層を、それぞれの横
方向の端縁が揃うように画成するのがよい。
誘電体材料の層および第１バッファ層を、それぞれの横
方向の端縁が揃うように画成するのがよい。
【００２０】
【作用】上述したこの発明の構成からも明らかなよう
に、この発明の要旨は、高相互コンダクタンスＭＯＳＦ
ＥＴとして振る舞う金属強誘電体シリコン電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）にある。そして、この発明の
ゲート誘電体は、誘電体積層構造（ｄｉｅｌｅｃｔｒｉ
ｃ ｓｔａｃｋ）を含んでおり、この誘電体の積層体
は、第１バッファ層と強誘電体材料の誘電体層と第２バ
ッファ層とを具えている。ゲート電極は、誘電体の積層
構造（以下、誘電体スタックともいう。）の上側に位置
している。ソース領域およびドレイン領域は、この誘電
体スタックよりも下側であってこのスタックのいずれか
の側にそれぞれ位置している。コンタクト窓を具えた絶
縁層を設け、上側の金属化層を、ゲート電極と結合する
ように、ゲート電極の上側に設けてもよい。
に、この発明の要旨は、高相互コンダクタンスＭＯＳＦ
ＥＴとして振る舞う金属強誘電体シリコン電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）にある。そして、この発明の
ゲート誘電体は、誘電体積層構造（ｄｉｅｌｅｃｔｒｉ
ｃ ｓｔａｃｋ）を含んでおり、この誘電体の積層体
は、第１バッファ層と強誘電体材料の誘電体層と第２バ
ッファ層とを具えている。ゲート電極は、誘電体の積層
構造（以下、誘電体スタックともいう。）の上側に位置
している。ソース領域およびドレイン領域は、この誘電
体スタックよりも下側であってこのスタックのいずれか
の側にそれぞれ位置している。コンタクト窓を具えた絶
縁層を設け、上側の金属化層を、ゲート電極と結合する
ように、ゲート電極の上側に設けてもよい。
【００２１】この発明のバッファ層は、高誘電率の強誘
電体材料とシリコン基板またはポリシリコン導体層との
間での相互拡散を禁止する。これらバッファ層は、強誘
電体材料と連続して形成されてトランジスタを低相互コ
ンダクタンスにしてしまう低誘電率層の形成を防ぐ。こ
のような構成のため、この発明のゲート絶縁積層体の一
例では、その実効誘電率はＳｉＯ2 よりも４０倍とな
る。このため、スレッショールド電圧がより低く、利得
がより高く、しかもより低い電圧で動作可能にしたＦＥ
ＴS の製作が可能となる。従って、このようなデバイス
を用いると、集積回路のようなパーツ（ｐａｒｔ）にお
ける電力消費や発熱が少なくなる。
電体材料とシリコン基板またはポリシリコン導体層との
間での相互拡散を禁止する。これらバッファ層は、強誘
電体材料と連続して形成されてトランジスタを低相互コ
ンダクタンスにしてしまう低誘電率層の形成を防ぐ。こ
のような構成のため、この発明のゲート絶縁積層体の一
例では、その実効誘電率はＳｉＯ2 よりも４０倍とな
る。このため、スレッショールド電圧がより低く、利得
がより高く、しかもより低い電圧で動作可能にしたＦＥ
ＴS の製作が可能となる。従って、このようなデバイス
を用いると、集積回路のようなパーツ（ｐａｒｔ）にお
ける電力消費や発熱が少なくなる。
【００２２】この発明の別の要旨は、高相互コンダクタ
ンスＦＥＴの形成方法にある。この方法を簡単に説明す
ると、２つのバッファ層間にサンドウイッチ状に強誘電
体材料の層を挟み込んで成る、誘電体の積層体を形成す
るための、堆積（ｄｅｐｏｓｉｔｉｏｎ）と拡散（ｄｉ
ｆｆｕｓｉｏｎ）の一連の工程を行う。次にゲート電
極、絶縁層および金属化層をこの誘電体スタックの上側
に設ける。
ンスＦＥＴの形成方法にある。この方法を簡単に説明す
ると、２つのバッファ層間にサンドウイッチ状に強誘電
体材料の層を挟み込んで成る、誘電体の積層体を形成す
るための、堆積（ｄｅｐｏｓｉｔｉｏｎ）と拡散（ｄｉ
ｆｆｕｓｉｏｎ）の一連の工程を行う。次にゲート電
極、絶縁層および金属化層をこの誘電体スタックの上側
に設ける。
【００２３】
【実施例】以下、図面を参照して、この発明の実施例に
つき説明する。
つき説明する。
【００２４】なお、図中、同様な構成成分には同様な番
号を付けて説明する。なお、以下の説明では、この発明
の好適実施例につき説明し、しかもこの発明による方法
を説明することにより、あわせてこの発明の構造につい
ても説明する。
号を付けて説明する。なお、以下の説明では、この発明
の好適実施例につき説明し、しかもこの発明による方法
を説明することにより、あわせてこの発明の構造につい
ても説明する。
【００２５】図１に示すような基板１０を作製する。こ
の基板１０は、従来公知の標準的な技術をもって形成で
き、好ましくは、例えば、シリコン基板とする。このシ
リコン基板には、例えば、ボロンとか、または別のｐ型
ドーパントを軽く（ｌｉｇｈｔｌｙ）ドープして形成し
てもよい。あるいはまた、この基板をＧａＡｓの基板と
することもできる。
の基板１０は、従来公知の標準的な技術をもって形成で
き、好ましくは、例えば、シリコン基板とする。このシ
リコン基板には、例えば、ボロンとか、または別のｐ型
ドーパントを軽く（ｌｉｇｈｔｌｙ）ドープして形成し
てもよい。あるいはまた、この基板をＧａＡｓの基板と
することもできる。
【００２６】また、この発明によれば、図１に示すよう
に、基板１０の上側に直接第１バッファ層２０を設け
る。このバッファ層２０を、例えば、電子ビーム蒸着法
（ｅ−ｂｅａｍ ｅｖａｐｏｒａｔｉｏｎ）によって形
成できる。このバッファ層２０の膜厚を例えば３００Ａ
°（３０ｎｍ）とし、次の材料の群から選ばれた１種の
材料で形成することができる。これら材料の群は、Ｚｒ
Ｏ2 、Ｌａ2 Ｏ3 ，ＴｉＯ2 ，ＳｉＯ2 ，Ｂｉ2 Ｏ3 ，
Ｎｂ2 Ｏ5 ，ＴｈＯ2 ，ＨｆＯ2 ，Ｔａ2 Ｏ5 ，ＳｎＯ
2 ，ＣｅＯ3 ，Ｙ2 Ｏ3 ，Ａｌ2 Ｏ3 ，ＭｇＯ2 ，Ｓｉ
3 Ｎ4 およびＭｇＦ2 である。好ましくは、このバッフ
ァ層をＺｒＯ2 をもって形成するのがよい。このバッフ
ァ層２０の膜厚は、この層２０をどの材料で形成するか
によって決まる。
に、基板１０の上側に直接第１バッファ層２０を設け
る。このバッファ層２０を、例えば、電子ビーム蒸着法
（ｅ−ｂｅａｍ ｅｖａｐｏｒａｔｉｏｎ）によって形
成できる。このバッファ層２０の膜厚を例えば３００Ａ
°（３０ｎｍ）とし、次の材料の群から選ばれた１種の
材料で形成することができる。これら材料の群は、Ｚｒ
Ｏ2 、Ｌａ2 Ｏ3 ，ＴｉＯ2 ，ＳｉＯ2 ，Ｂｉ2 Ｏ3 ，
Ｎｂ2 Ｏ5 ，ＴｈＯ2 ，ＨｆＯ2 ，Ｔａ2 Ｏ5 ，ＳｎＯ
2 ，ＣｅＯ3 ，Ｙ2 Ｏ3 ，Ａｌ2 Ｏ3 ，ＭｇＯ2 ，Ｓｉ
3 Ｎ4 およびＭｇＦ2 である。好ましくは、このバッフ
ァ層をＺｒＯ2 をもって形成するのがよい。このバッフ
ァ層２０の膜厚は、この層２０をどの材料で形成するか
によって決まる。
【００２７】次に、図２に示すように、バッファ層２０
の上側に誘電体層３０を設ける。好ましくは、この誘電
体層３０を強誘電体材料で形成する。この強誘電体材料
は、好ましくは一般式Ｐｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 で表
わせられ、『ＰＺＴ』と称せられているジルコン酸チタ
ン酸鉛（ｌｅａｄ ｚｉｒｃｏｎａｔｅ ｔｉｔａｎａ
ｔｅ）の組成を有している。このＰｂ（Ｚｒx Ｔ
ｉ1-x ）Ｏ3 の組成比ｘは、化学量論的に、ｘ＝０から
ｘ＝１．０の範囲内の値とすることができる。また、こ
のＰＺＴにドーパントを添加することもできる。例えば
ＰＺＴにＣａ，Ｌａあるいは他の同様な材料をドープす
ることができる。誘電体層３０を例えば堆積により形成
する。この堆積は、例えば複合酸化物ターゲットをスパ
ッタすることにより行うことができる。
の上側に誘電体層３０を設ける。好ましくは、この誘電
体層３０を強誘電体材料で形成する。この強誘電体材料
は、好ましくは一般式Ｐｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 で表
わせられ、『ＰＺＴ』と称せられているジルコン酸チタ
ン酸鉛（ｌｅａｄ ｚｉｒｃｏｎａｔｅ ｔｉｔａｎａ
ｔｅ）の組成を有している。このＰｂ（Ｚｒx Ｔ
ｉ1-x ）Ｏ3 の組成比ｘは、化学量論的に、ｘ＝０から
ｘ＝１．０の範囲内の値とすることができる。また、こ
のＰＺＴにドーパントを添加することもできる。例えば
ＰＺＴにＣａ，Ｌａあるいは他の同様な材料をドープす
ることができる。誘電体層３０を例えば堆積により形成
する。この堆積は、例えば複合酸化物ターゲットをスパ
ッタすることにより行うことができる。
【００２８】次に、図３に示すように、誘電体層３０の
上側に第２バッファ層４０を形成する。この第２バッフ
ァ層４０を例えば第１バッファ層２０につき説明したと
同様な材料で形成すると共に、その形成をその場合と同
様にして行うことができる。しかしながら、必ずしも第
１バッファ層２０と同じ材料を用いることは必要ではな
い。
上側に第２バッファ層４０を形成する。この第２バッフ
ァ層４０を例えば第１バッファ層２０につき説明したと
同様な材料で形成すると共に、その形成をその場合と同
様にして行うことができる。しかしながら、必ずしも第
１バッファ層２０と同じ材料を用いることは必要ではな
い。
【００２９】次に、これら層２０、３０および４０でこ
のように形成された誘電体スタックをパターニングす
る。
のように形成された誘電体スタックをパターニングす
る。
【００３０】このスタック（積層体または積層構造）に
対し、標準的なホトリソグラフィー技術を用いてパター
ンを決め、例えばＨＦ溶液を用いたウエットエッチン
グ、イオンミリングまたはプラズマエッチングの手法で
エッチングを行えばよい。好ましくは、このスタック
は、残存した各層の横方向端縁が一致して揃うように形
成するのがよい。図４は、このパターニング工程の結果
得られた構造体を示している。
対し、標準的なホトリソグラフィー技術を用いてパター
ンを決め、例えばＨＦ溶液を用いたウエットエッチン
グ、イオンミリングまたはプラズマエッチングの手法で
エッチングを行えばよい。好ましくは、このスタック
は、残存した各層の横方向端縁が一致して揃うように形
成するのがよい。図４は、このパターニング工程の結果
得られた構造体を示している。
【００３１】次に、このスタックをＯ2 の環境（または
雰囲気）中で約５００℃の温度でアニールして、ＰＺＴ
を高誘電体ペロブスカイト・フェーズ（ｈｉｇｈ ｄｉ
ｅｌｅｃｔｒｉｃ ｐｅｒｏｖｓｋｉｔｅ ｐｈａｓ
ｅ）に変える。このアニーリングを急速熱アニールかま
たは炉アニールのいずれかによって行うことができる。
また、好ましくは、このスタックのパターニングをアニ
ーリングする前に行うのがよい。なぜならばスタックの
ブランケットシート（ｂｌａｎｋｅｔ ｓｈｅｅｔ）を
アニールしている間に付着とかクラッキングとかの問題
が生じるからである。
雰囲気）中で約５００℃の温度でアニールして、ＰＺＴ
を高誘電体ペロブスカイト・フェーズ（ｈｉｇｈ ｄｉ
ｅｌｅｃｔｒｉｃ ｐｅｒｏｖｓｋｉｔｅ ｐｈａｓ
ｅ）に変える。このアニーリングを急速熱アニールかま
たは炉アニールのいずれかによって行うことができる。
また、好ましくは、このスタックのパターニングをアニ
ーリングする前に行うのがよい。なぜならばスタックの
ブランケットシート（ｂｌａｎｋｅｔ ｓｈｅｅｔ）を
アニールしている間に付着とかクラッキングとかの問題
が生じるからである。
【００３２】次に、ゲート電極５０を画成するための層
５０Ａを堆積する（図５参照）。このゲート電極形成用
の層５０Ａを、例えば１０００Ａ°（１００ｎｍ）から
３０００Ａ°（３００ｎｍ）の範囲内の厚みに堆積す
る。この層５０Ａを例えばポリシリコンとか貴金属例え
ばプラチナ（Ｐｔ）、パラジウム（Ｐｄ）または金（Ａ
ｕ）とかで形成する。好ましくはこの層５０Ａをプラチ
ナで形成するのがよい。この層をポリシリコンで形成す
る場合には、その導電性がさらによくなるようにするた
め、所要のドーパントをドープすることができる。この
ポリシリコンへのドーピングは、堆積後であってもよい
し、或いは以下に説明するようなソース／ドレイン・イ
ンプランテーション工程の最中に行ってもよい。ゲート
電極は、ポリサイド（ｐｏｌｙｃｉｄｅ）で形成するこ
とができる。
５０Ａを堆積する（図５参照）。このゲート電極形成用
の層５０Ａを、例えば１０００Ａ°（１００ｎｍ）から
３０００Ａ°（３００ｎｍ）の範囲内の厚みに堆積す
る。この層５０Ａを例えばポリシリコンとか貴金属例え
ばプラチナ（Ｐｔ）、パラジウム（Ｐｄ）または金（Ａ
ｕ）とかで形成する。好ましくはこの層５０Ａをプラチ
ナで形成するのがよい。この層をポリシリコンで形成す
る場合には、その導電性がさらによくなるようにするた
め、所要のドーパントをドープすることができる。この
ポリシリコンへのドーピングは、堆積後であってもよい
し、或いは以下に説明するようなソース／ドレイン・イ
ンプランテーション工程の最中に行ってもよい。ゲート
電極は、ポリサイド（ｐｏｌｙｃｉｄｅ）で形成するこ
とができる。
【００３３】次に、ゲート電極形成用のその５０Ａに対
し、ホトリソグラフィー技術を用いてパターンを決め、
イオンミリング、またはプラズマエッチングによってエ
ッチングする。その結果、図６に示すようなゲート電極
５０を含む構造を得る。好適実施例では、図６に示すよ
うに、ゲート電極５０の幅を、この電極が載っている誘
電体スタックの幅よりも狭く画成する点に留意して欲し
い。しかし、この幅は、任意に設計すればよく、ゲート
電極５０を誘電体スタックと同じ幅に形成することもで
きる。
し、ホトリソグラフィー技術を用いてパターンを決め、
イオンミリング、またはプラズマエッチングによってエ
ッチングする。その結果、図６に示すようなゲート電極
５０を含む構造を得る。好適実施例では、図６に示すよ
うに、ゲート電極５０の幅を、この電極が載っている誘
電体スタックの幅よりも狭く画成する点に留意して欲し
い。しかし、この幅は、任意に設計すればよく、ゲート
電極５０を誘電体スタックと同じ幅に形成することもで
きる。
【００３４】次に、シリコン基板にイオン注入を行って
ソースおよびドレイン領域６０および７０をそれぞれ形
成する（図７）。これらの領域６０および７０は、パタ
ーニングおよびイオン・インプランテーション工程によ
って画成できる。パターニング工程では、例えば、図示
していないホトレジストを画成しようとする領域を除い
た個所全域に設け、その場合、通常のホトリソグラフィ
ー技術を用いてこの領域を画成する。
ソースおよびドレイン領域６０および７０をそれぞれ形
成する（図７）。これらの領域６０および７０は、パタ
ーニングおよびイオン・インプランテーション工程によ
って画成できる。パターニング工程では、例えば、図示
していないホトレジストを画成しようとする領域を除い
た個所全域に設け、その場合、通常のホトリソグラフィ
ー技術を用いてこの領域を画成する。
【００３５】次に、基板の露出した区域にイオンを注入
する。このイオン注入は、通常のインプランテーション
技術を用いて行うことができる。図７に、ホトレジスト
を取り除いた後の構造を示していある。図７に示すｎ＋
領域は、例えばリンまたはヒ素のインプランテーション
の結果得られた領域である。また、図１０に示すような
ｐ＋領域は、例えばホウ素（ボロン）をインプランテー
ションすることによて行うことができる。ソース／ドレ
イン領域を、誘電体スタックの横方向の端縁と整列した
状態で示してある。なお、変形例としてこのソース／ド
レインインプランテーションを誘電体スタックが形成さ
れた後に図４に示す構造に対して行ってもよい。その場
合、いずれのヒート・ドライビング（ｈｅａｔ ｄｒｉ
ｖｉｎｇ）工程に先立って、このスタック自体を使用し
てセルフアライメントでソース／ドレイン領域６０およ
び７０の内側端縁を形成してもよい。
する。このイオン注入は、通常のインプランテーション
技術を用いて行うことができる。図７に、ホトレジスト
を取り除いた後の構造を示していある。図７に示すｎ＋
領域は、例えばリンまたはヒ素のインプランテーション
の結果得られた領域である。また、図１０に示すような
ｐ＋領域は、例えばホウ素（ボロン）をインプランテー
ションすることによて行うことができる。ソース／ドレ
イン領域を、誘電体スタックの横方向の端縁と整列した
状態で示してある。なお、変形例としてこのソース／ド
レインインプランテーションを誘電体スタックが形成さ
れた後に図４に示す構造に対して行ってもよい。その場
合、いずれのヒート・ドライビング（ｈｅａｔ ｄｒｉ
ｖｉｎｇ）工程に先立って、このスタック自体を使用し
てセルフアライメントでソース／ドレイン領域６０およ
び７０の内側端縁を形成してもよい。
【００３６】次に、絶縁層を例えば堆積により設ける。
この絶縁層８０を例えば二酸化シリコンをもって形成す
ることができる。次に、この層８０をパターニングし
て、図８に示すようなゲート電極５０、ソース領域６０
およびドレイン領域７０に対するコンタクト窓９０を形
成する。
この絶縁層８０を例えば二酸化シリコンをもって形成す
ることができる。次に、この層８０をパターニングし
て、図８に示すようなゲート電極５０、ソース領域６０
およびドレイン領域７０に対するコンタクト窓９０を形
成する。
【００３７】次に、金属化（メタライゼーション）層１
００を絶縁層８０上およびコンタクト窓９０に堆積す
る。この層１００を、例えば、スパッタリング、ＣＶＤ
または電子ビーム蒸着法のいずれかで堆積することがで
き、例えば、アルミニウムをもって形成する。
００を絶縁層８０上およびコンタクト窓９０に堆積す
る。この層１００を、例えば、スパッタリング、ＣＶＤ
または電子ビーム蒸着法のいずれかで堆積することがで
き、例えば、アルミニウムをもって形成する。
【００３８】次に、通常のホトリソグラフィー技術を用
いてパターンを決め、リン酸（ｐｈｏｓｐｈｏｒｉｃ
ａｃｉｄ）を用いた化学的ウエットエッチングまたはプ
ラズマエッチングのいずれかによってエッチングして層
１００のパターンを形成して所望の回路を形成する。こ
の発明のＦＥＴの完成した構造を図９に示す。
いてパターンを決め、リン酸（ｐｈｏｓｐｈｏｒｉｃ
ａｃｉｄ）を用いた化学的ウエットエッチングまたはプ
ラズマエッチングのいずれかによってエッチングして層
１００のパターンを形成して所望の回路を形成する。こ
の発明のＦＥＴの完成した構造を図９に示す。
【００３９】このＦＥＴ構造を種々の方面に適用でき
る。例えば、層１００を用いたゲート電極へコンタクト
をとることは、不必要な場合がある。例えば、メモリ・
アレイまたはサブアレイの場合には、一般的であるが、
ゲート電極５０を数個トランジスタに沿って延在するワ
ードラインとして形成する場合である。また、ＤＲＡＭ
メモリ・セルでは、一組のソース／ドレインを通常はト
ランジスタに隣接して形成したコンデンサの電極に結合
しているが、このようなＤＲＡＭメモリ・セルに適用す
る場合には、ソースおよびドレインの双方へのコンタク
トは不必要であるかも知れない。この発明によれば、形
成されたトランジスタの電極を他の回路素子や構成成分
にどのように接続するかは、設計者まかせにすることが
可能となり、従って、図８−１０に示した構成例は、単
なる例示であって、この発明は、これらの構成例にのみ
限定されるものではないことは、当業者に明らかなこと
である。
る。例えば、層１００を用いたゲート電極へコンタクト
をとることは、不必要な場合がある。例えば、メモリ・
アレイまたはサブアレイの場合には、一般的であるが、
ゲート電極５０を数個トランジスタに沿って延在するワ
ードラインとして形成する場合である。また、ＤＲＡＭ
メモリ・セルでは、一組のソース／ドレインを通常はト
ランジスタに隣接して形成したコンデンサの電極に結合
しているが、このようなＤＲＡＭメモリ・セルに適用す
る場合には、ソースおよびドレインの双方へのコンタク
トは不必要であるかも知れない。この発明によれば、形
成されたトランジスタの電極を他の回路素子や構成成分
にどのように接続するかは、設計者まかせにすることが
可能となり、従って、図８−１０に示した構成例は、単
なる例示であって、この発明は、これらの構成例にのみ
限定されるものではないことは、当業者に明らかなこと
である。
【００４０】図１０は、この発明の構造の他の実施例の
概略的平面図である。この特定の実施例において、ソー
ス領域６０およびドレイン領域７０がｐ＋領域である。
概略的平面図である。この特定の実施例において、ソー
ス領域６０およびドレイン領域７０がｐ＋領域である。
【００４１】上述した説明からも理解できるように、こ
の発明においては、電界効果トランジスタのゲート電極
を下側の基板と誘電体スタックによって分離させてい
る。この誘電体スタックは強誘電体層とこの層の上下に
それぞれ設けたバッファ層とを有している。そしてゲー
ト電極と基板との間には、それ以外の何にも必要として
いないが、この発明を実施する他のモード（ｍｏｄｅ）
では、さらに層を形成することができる。
の発明においては、電界効果トランジスタのゲート電極
を下側の基板と誘電体スタックによって分離させてい
る。この誘電体スタックは強誘電体層とこの層の上下に
それぞれ設けたバッファ層とを有している。そしてゲー
ト電極と基板との間には、それ以外の何にも必要として
いないが、この発明を実施する他のモード（ｍｏｄｅ）
では、さらに層を形成することができる。
【００４２】この出願のＦＥＴをこのようなデバイスの
アレイ内に含ませることができる。
アレイ内に含ませることができる。
【００４３】この発明は、上述した実施例にのみ限定さ
れるものではなく、多くの変形または変更を行い得るこ
とは明らかである。
れるものではなく、多くの変形または変更を行い得るこ
とは明らかである。
【００４４】
【発明の効果】この発明の電界効果トランジスタ、この
トランジスタに用いる誘電体積層構造およびそれらの製
造方法によれば、この電界効果トランジスタの基板とゲ
ート電極との間に誘電体スタックを含むゲート誘電体を
具える。この誘電体スタックは、第１バッファ層と、強
誘電体材料の誘電体層および第２バッファ層を有してい
る。この発明の構造の結果、このゲート誘電体の誘電率
が従来のものよりも大となる。従って、この発明の電界
効果トランジスタ（ＦＥＴ）のスレッショールド電圧が
従来のＦＥＴよりも低下し、利得が従来のＦＥＴよりも
高くなる。また、この電界効果トランジスタを用いた集
積回路を形成すると電力消費や発熱を低減することがで
きる。
トランジスタに用いる誘電体積層構造およびそれらの製
造方法によれば、この電界効果トランジスタの基板とゲ
ート電極との間に誘電体スタックを含むゲート誘電体を
具える。この誘電体スタックは、第１バッファ層と、強
誘電体材料の誘電体層および第２バッファ層を有してい
る。この発明の構造の結果、このゲート誘電体の誘電率
が従来のものよりも大となる。従って、この発明の電界
効果トランジスタ（ＦＥＴ）のスレッショールド電圧が
従来のＦＥＴよりも低下し、利得が従来のＦＥＴよりも
高くなる。また、この電界効果トランジスタを用いた集
積回路を形成すると電力消費や発熱を低減することがで
きる。
【図１】この発明の実施例によるＦＥＴの一部分であっ
て、基板上に第１バッファ層を形成した状態を示す断面
図である。
て、基板上に第１バッファ層を形成した状態を示す断面
図である。
【図２】図１のバッファ層上に強誘電体材料の層を設け
た構造体を示す断面図である。
た構造体を示す断面図である。
【図３】図２の強誘電体材料の層上に第２バッファ層を
設けた構造体を示す断面図である。
設けた構造体を示す断面図である。
【図４】図３の両バッファ層および強誘電体材料の層の
積層体をパターニングした後の構造体を示す断面図であ
る。
積層体をパターニングした後の構造体を示す断面図であ
る。
【図５】図４の構造体にゲート電極形成用の層を設けた
状態を示す断面図である。
状態を示す断面図である。
【図６】図５の構造体においてゲート電極をパターニン
グして形成した状態を示す断面図である。
グして形成した状態を示す断面図である。
【図７】図６の基板にソース領域およびドレイン領域を
インプランテーションして形成した状態を示す断面図で
ある。
インプランテーションして形成した状態を示す断面図で
ある。
【図８】図７の構造体に絶縁層をパターン形成して示し
た断面図である。
た断面図である。
【図９】図８の構造体に金属化層を堆積してパターニン
グした状態を示す断面図である。
グした状態を示す断面図である。
【図１０】この発明の一実施例の構造の平面図である。
１０：基板 ２０：第１バッファ層 ３０：誘電体層 ４０：第２バッファ層 ５０Ａ：層 ５０：ゲート電極 ６０：ソース領域 ７０：ドレイン領域 ８０：絶縁層 ９０：コンタクト窓 １００：層
Claims (20)
- 【請求項１】 電界効果トランジスタに使用する誘電体
積層構造において、 基板と、 該基板の上側に位置させた第１バッファ層と、 該第１バッファ層の上側に位置させた強誘電体材料の層
と、 該強誘電体材料の層の上側に位置させた第２バッファ層
とを具えることを特徴とする電界効果トランジスタに用
いる誘電体積層構造。 - 【請求項２】 請求項１に記載の第１および第２バッフ
ァ層をＺｒＯ2 をもって形成したことを特徴とする電界
効果トランジスタに用いる誘電体積層構造。 - 【請求項３】 請求項１に記載の第１および第２バッフ
ァ層を、ＺｒＯ2 、Ｌａ2 Ｏ3 ，ＴｉＯ2 ，ＳｉＯ2 ，
Ｂｉ2 Ｏ3 ，Ｎｂ2 Ｏ5 ，ＴｈＯ2 ，ＨｆＯ2 ，Ｔａ2
Ｏ5 ，ＳｎＯ2 ，ＣｅＯ3 ，Ｙ2 Ｏ3 ，Ａｌ2 Ｏ3 ，Ｍ
ｇＯ2 ，Ｓｉ3 Ｎ4 およびＭｇＦ2 の化合物（ｃｏｍｐ
ｏｕｎｄ）群から選ばれた１種の化合物をもって形成し
たことを特徴とする電界効果トランジスタに用いる誘電
体積層構造。 - 【請求項４】 請求項１に記載の強誘電体材料をＰｂ
（Ｚｒx Ｔｉ1-x ）Ｏ2 とし、ｘは０から１．０の範囲
内の値としたことを特徴とする電界効果トランジスタに
用いる誘電体積層構造。 - 【請求項５】 請求項１に記載の第１および第２バッフ
ァ層並びに強誘電体材料の層は、それぞれの横方向の端
縁が揃っていることを特徴とする電界効果トランジスタ
に用いる誘電体積層構造。 - 【請求項６】 基板と、 該基板の上側に位置させた第１バッファ層と、 該第１バッファ層の上側に位置させた強誘電体材料の層
と、 該強誘電体材料の層の上側に位置させた第２バッファ層
と、 該第２バッファ層の上側に位置させたゲート電極と、 前記基板中に位置させたソースおよびドレイン領域とを
具えることを特徴とする電界効果トランジスタ。 - 【請求項７】 請求項６に記載の第１および第２バッフ
ァ層をＺｒＯ2 をもって形成したことを特徴とする電界
効果トランジスタ。 - 【請求項８】 請求項６に記載の第１および第２バッフ
ァ層を、ＺｒＯ2 、Ｌａ2 Ｏ3 ，ＴｉＯ2 ，ＳｉＯ2 ，
Ｂｉ2 Ｏ3 ，Ｎｂ2 Ｏ5 ，ＴｈＯ2 ，ＨｆＯ2 ，Ｔａ2
Ｏ5 ，ＳｎＯ2 ，ＣｅＯ3 ，Ｙ2 Ｏ3 ，Ａｌ2 Ｏ3 ，Ｍ
ｇＯ2 ，Ｓｉ3 Ｎ4 およびＭｇＦ2 の化合物（ｃｏｍｐ
ｏｕｎｄ）群から選ばれた１種の化合物をもって形成し
たことを特徴とする電界効果トランジスタ。 - 【請求項９】 請求項６に記載の強誘電体材料をＰｂ
（Ｚｒx Ｔｉ1-x ）Ｏ2 とし、ｘは０から１．０の範囲
内の値としたことを特徴とする電界効果トランジスタ。 - 【請求項１０】 請求項６に記載の第１および第２バッ
ファ層並びに強誘電体材料の層は、それぞれの横方向の
端縁が揃っていることを特徴とする電界効果トランジス
タ。 - 【請求項１１】 請求項６に記載のゲート電極をポリシ
リコンをもって形成したことを特徴とする電界効果トラ
ンジスタ。 - 【請求項１２】 請求項６に記載のゲート電極を貴金属
をもって形成したことを特徴とする電界効果トランジス
タ。 - 【請求項１３】 請求項６に記載の電界効果トランジス
タは、さらに、 前記ゲート電極の上側に位置させた、コンタクト窓を有
する絶縁層と、 該絶縁層の上側およびコンタクト窓内に位置させた金属
化層とを具えることを特徴とする電界効果トランジス
タ。 - 【請求項１４】 請求項１３に記載の絶縁層は、該絶縁
層に形成された、前記ゲート電極および前記ソースおよ
びドレイン領域に対するコンタクト窓を具えていること
を特徴とする電界効果トランジスタ。 - 【請求項１５】 電界効果トランジスタ用の誘電体積層
構造を製造するに当たり、 基板を形成する工程と、 該基板の上側に第１バッファ層を設ける工程と、 該第１バッファ層の上側に強誘電体材料の層を設ける工
程と、 該強誘電体材料の上側に第２バッファ層を設ける工程
と、 該第２バッファ層、前記強誘電体材料の層および前記第
１バッファ層を画成する工程と、 この積層構造をアニールする工程とを含むことを特徴と
する電界効果トランジスタに用いる誘電体積層構造の製
造方法。 - 【請求項１６】 請求項１５に記載の第１および第２バ
ッファ層を電子ビーム蒸着法を用いて形成することを特
徴とする方法。 - 【請求項１７】 請求項１５に記載の強誘電体材料の層
を堆積法を用いて形成することを特徴とする方法。 - 【請求項１８】 請求項１５に記載の第２バッファ層、
強誘電体材料の層および第１バッファ層を、それぞれの
横方向の端縁が揃うように画成することを特徴とする方
法。 - 【請求項１９】 電界効果トランジスタを製造するに当
たり、 基板を形成する工程と、 該基板上側に第１バッファ層を形成する工程と、 該第１バッファ層の上側に強誘電体材料の層を形成する
工程と、 該強誘電体材料の層のみ上側に第２バッファ層を形成す
る工程と、 該第２バッファ層、前記強誘電体材料の層および前記第
１バッファ層を画成する工程と、 アニールする工程と、 前記第２バッファ層の上側にゲート電極を形成して画成
する工程と、 前記基板中にソースおよびドレイン領域を画成する工程
と、 電界効果トランジスタの構成要素（ｅｌｅｍｅｎｔ）に
対するコンタクト窓を有する絶縁層を形成して画成する
工程と、 前記絶縁層の上側およびコンタクト窓内に金属化層を形
成する工程とを含むことを特徴とする電界効果トランジ
スタの製造方法。 - 【請求項２０】 請求項１９に記載の第２バッファ層、
強誘電体材料の層および第１バッファ層を、それぞれの
横方向の端縁が揃うように、画成することを特徴とする
方法。
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|---|---|---|---|
| US78837991A | 1991-11-06 | 1991-11-06 | |
| US07/788379 | 1991-11-06 |
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|---|---|
| JPH05243562A JPH05243562A (ja) | 1993-09-21 |
| JPH07109887B2 true JPH07109887B2 (ja) | 1995-11-22 |
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Family Applications (1)
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| JP (1) | JPH07109887B2 (ja) |
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-
1992
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