JPH113976A - 誘電体素子、強誘電体メモリおよびその動作方法 - Google Patents
誘電体素子、強誘電体メモリおよびその動作方法Info
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- JPH113976A JPH113976A JP9153389A JP15338997A JPH113976A JP H113976 A JPH113976 A JP H113976A JP 9153389 A JP9153389 A JP 9153389A JP 15338997 A JP15338997 A JP 15338997A JP H113976 A JPH113976 A JP H113976A
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Abstract
(57)【要約】
【課題】 良好な素子特性および高い信頼性を有し、低
電圧で動作可能な誘電体素子、強誘電体メモリおよびそ
の動作方法を提供することである。 【解決手段】 シリコン基板１の表面に所定間隔を隔て
てソース領域４およびドレイン領域５が形成されてい
る。ソース領域４とドレイン領域５との間のチャネル領
域６上にゲート酸化膜２およびゲート電極３が形成さ
れ、ゲート電極３上に層間絶縁膜７を介して下部電極９
が形成されている。下部電極９は配線層８を介してゲー
ト電極３に接続されている。下部電極９上に強誘電体薄
膜１０および上部電極１１が形成されている。上部電極
１１は異なる面積を有する電極部１１Ａ，１１Ｂに分割
されている。
電圧で動作可能な誘電体素子、強誘電体メモリおよびそ
の動作方法を提供することである。 【解決手段】 シリコン基板１の表面に所定間隔を隔て
てソース領域４およびドレイン領域５が形成されてい
る。ソース領域４とドレイン領域５との間のチャネル領
域６上にゲート酸化膜２およびゲート電極３が形成さ
れ、ゲート電極３上に層間絶縁膜７を介して下部電極９
が形成されている。下部電極９は配線層８を介してゲー
ト電極３に接続されている。下部電極９上に強誘電体薄
膜１０および上部電極１１が形成されている。上部電極
１１は異なる面積を有する電極部１１Ａ，１１Ｂに分割
されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート部分に強誘
電体薄膜が用いられた強電体素子、強誘電体メモリおよ
びその動作方法に関する。
電体薄膜が用いられた強電体素子、強誘電体メモリおよ
びその動作方法に関する。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）のゲー
ト部分に強誘電体薄膜からなるキャパシタが設けられた
メモリは、非破壊読み出しが可能な不揮発性メモリとし
て知られている。このような強誘電体メモリの構造とし
ては、ＭＦＳ（金属・強誘電体・半導体）構造、ＭＦＩ
Ｓ（金属・強誘電体・絶縁体・半導体）構造、ＭＦＭＩ
Ｓ（金属・強誘電体・金属・絶縁体・半導体）構造など
が提案されている。
ト部分に強誘電体薄膜からなるキャパシタが設けられた
メモリは、非破壊読み出しが可能な不揮発性メモリとし
て知られている。このような強誘電体メモリの構造とし
ては、ＭＦＳ（金属・強誘電体・半導体）構造、ＭＦＩ
Ｓ（金属・強誘電体・絶縁体・半導体）構造、ＭＦＭＩ
Ｓ（金属・強誘電体・金属・絶縁体・半導体）構造など
が提案されている。
【０００３】ＭＦＳ構造の強誘電体メモリでは、ＦＥＴ
のゲート絶縁膜として強誘電体薄膜が設けられているの
で、強誘電体薄膜が半導体基板と直接接触する。そのた
め、強誘電体薄膜と半導体基板との界面で構成原子の反
応や相互拡散が起こる。その結果、素子特性が劣化し、
信頼性が低下する。
のゲート絶縁膜として強誘電体薄膜が設けられているの
で、強誘電体薄膜が半導体基板と直接接触する。そのた
め、強誘電体薄膜と半導体基板との界面で構成原子の反
応や相互拡散が起こる。その結果、素子特性が劣化し、
信頼性が低下する。
【０００４】ＭＦＩＳ構造の強誘電体メモリでは、半導
体基板と強誘電体薄膜との間に構成原子の相互拡散を防
止するための拡散バリア層（バッファ層）として絶縁膜
が設けられている。しかしながら、絶縁膜の拡散バリア
特性は十分ではなく、強誘電体薄膜と半導体基板との界
面における構成原子の反応や相互拡散の問題が十分に解
決されていない。
体基板と強誘電体薄膜との間に構成原子の相互拡散を防
止するための拡散バリア層（バッファ層）として絶縁膜
が設けられている。しかしながら、絶縁膜の拡散バリア
特性は十分ではなく、強誘電体薄膜と半導体基板との界
面における構成原子の反応や相互拡散の問題が十分に解
決されていない。
【０００５】そこで、ＭＦＭＩＳ構造の強誘電体メモリ
では、半導体基板に形成された通常のＦＥＴのゲート電
極上に強誘電体薄膜からなるキャパシタが形成されてい
る。
では、半導体基板に形成された通常のＦＥＴのゲート電
極上に強誘電体薄膜からなるキャパシタが形成されてい
る。
【０００６】図１２は従来のＭＦＭＩＳ構造の強誘電体
メモリの一例を示す模式的断面図である。
メモリの一例を示す模式的断面図である。
【０００７】図１２において、ｐ型シリコン基板２１の
表面に、所定間隔を隔ててｎ+ 層からなるソース領域２
２およびｎ+ 層からなるドレイン領域２３が形成されて
いる。ソース領域２２とドレイン領域２３との間のシリ
コン基板２１の領域がチャネル領域２４となる。チャネ
ル領域２４上には、ゲート酸化膜２５、浮遊ゲート電極
２６、強誘電体薄膜２７および制御ゲート電極２８が順
に形成されている。
表面に、所定間隔を隔ててｎ+ 層からなるソース領域２
２およびｎ+ 層からなるドレイン領域２３が形成されて
いる。ソース領域２２とドレイン領域２３との間のシリ
コン基板２１の領域がチャネル領域２４となる。チャネ
ル領域２４上には、ゲート酸化膜２５、浮遊ゲート電極
２６、強誘電体薄膜２７および制御ゲート電極２８が順
に形成されている。
【０００８】ここで、図１２の強誘電体メモリの動作原
理について説明する。制御ゲート電極２８に強誘電体薄
膜２７を分極反転させるために十分な正電圧を印加し、
再び制御ゲート電極２８の電圧を０とする。それによ
り、強誘電体薄膜２７の制御ゲート電極２８との界面が
負に帯電し、浮遊ゲート電極２６との界面が正に帯電す
る。
理について説明する。制御ゲート電極２８に強誘電体薄
膜２７を分極反転させるために十分な正電圧を印加し、
再び制御ゲート電極２８の電圧を０とする。それによ
り、強誘電体薄膜２７の制御ゲート電極２８との界面が
負に帯電し、浮遊ゲート電極２６との界面が正に帯電す
る。
【０００９】この場合、浮遊ゲート電極２６の強誘電体
薄膜２７との界面が負に帯電し、ゲート酸化膜２５との
界面が正に帯電し、ソース領域２２とドレイン領域２３
との間のチャネル領域２４に反転層が形成される。その
結果、制御ゲート電極２８の電圧が０にもかかわらず、
ＦＥＴはオン状態となる。
薄膜２７との界面が負に帯電し、ゲート酸化膜２５との
界面が正に帯電し、ソース領域２２とドレイン領域２３
との間のチャネル領域２４に反転層が形成される。その
結果、制御ゲート電極２８の電圧が０にもかかわらず、
ＦＥＴはオン状態となる。
【００１０】逆に、制御ゲート電極２８に強誘電体薄膜
２７を分極反転させるために十分な負電圧を印加し、再
び制御ゲート電極２８の電圧を０にする。それにより、
強誘電体薄膜２７の制御ゲート電極２８との界面が正に
帯電し、浮遊ゲート電極２６との界面が負に帯電する。
２７を分極反転させるために十分な負電圧を印加し、再
び制御ゲート電極２８の電圧を０にする。それにより、
強誘電体薄膜２７の制御ゲート電極２８との界面が正に
帯電し、浮遊ゲート電極２６との界面が負に帯電する。
【００１１】この場合、浮遊ゲート電極２６の強誘電体
薄膜２７との界面が正に帯電し、ゲート酸化膜２５との
界面が負に帯電する。その結果、ソース領域２２とドレ
イン領域２３との間のチャネル領域２４に反転層が形成
されず、ＦＥＴはオフ状態となる。
薄膜２７との界面が正に帯電し、ゲート酸化膜２５との
界面が負に帯電する。その結果、ソース領域２２とドレ
イン領域２３との間のチャネル領域２４に反転層が形成
されず、ＦＥＴはオフ状態となる。
【００１２】このように、強誘電体薄膜２７が十分に分
極反転していると、制御ゲート電極２８に印加する電圧
を０にした後も、ＦＥＴを選択的にオン状態またはオフ
状態にすることができる。そのため、ソース・ドレイン
間の電流を検出することにより強誘電体メモリに記憶さ
れるデータ“１”および“０”を判別することが可能と
なる。
極反転していると、制御ゲート電極２８に印加する電圧
を０にした後も、ＦＥＴを選択的にオン状態またはオフ
状態にすることができる。そのため、ソース・ドレイン
間の電流を検出することにより強誘電体メモリに記憶さ
れるデータ“１”および“０”を判別することが可能と
なる。
【００１３】図１２の強誘電体メモリでは、強誘電体薄
膜２７がＰｔ（白金）等の反応性の低い材料からなる浮
遊ゲート電極２６上に形成され、かつゲート酸化膜２５
および浮遊ゲート電極２６が拡散バリア層として働く。
したがって、ＭＦＳ構造の強誘電体メモリやＭＦＩＳ構
造の強誘電体メモリに比べて、強誘電体薄膜と半導体基
板との間での構成原子の反応や相互拡散が防止される。
膜２７がＰｔ（白金）等の反応性の低い材料からなる浮
遊ゲート電極２６上に形成され、かつゲート酸化膜２５
および浮遊ゲート電極２６が拡散バリア層として働く。
したがって、ＭＦＳ構造の強誘電体メモリやＭＦＩＳ構
造の強誘電体メモリに比べて、強誘電体薄膜と半導体基
板との間での構成原子の反応や相互拡散が防止される。
【００１４】図１３は従来のＭＦＭＩＳ構造の強誘電体
メモリの他の例を示す模式的断面図である。図１３の強
誘電体メモリは、特開平５−３２７０６２号公報に開示
されている。
メモリの他の例を示す模式的断面図である。図１３の強
誘電体メモリは、特開平５−３２７０６２号公報に開示
されている。
【００１５】図１３において、ｎ+ シリコン基板３１の
表面に、所定間隔を隔ててｐ+ 層からなるソース領域３
２およびｐ+ 層からなるドレイン領域３３が形成されて
いる。ソース領域３２とドレイン領域３３との間のシリ
コン基板３１の領域上にゲート酸化膜３４が形成され、
ゲート酸化膜３４上に第１の下部電極３５が形成されて
いる。
表面に、所定間隔を隔ててｐ+ 層からなるソース領域３
２およびｐ+ 層からなるドレイン領域３３が形成されて
いる。ソース領域３２とドレイン領域３３との間のシリ
コン基板３１の領域上にゲート酸化膜３４が形成され、
ゲート酸化膜３４上に第１の下部電極３５が形成されて
いる。
【００１６】シリコン基板３１上および第１の下部電極
３５上には絶縁保護膜３６が形成されている。第１の下
部電極３５上、ソース領域３２上およびドレイン領域３
３上の絶縁保護膜３６にはそれぞれ窓が形成され、その
窓内に配線層３７，４１，４２が形成されている。
３５上には絶縁保護膜３６が形成されている。第１の下
部電極３５上、ソース領域３２上およびドレイン領域３
３上の絶縁保護膜３６にはそれぞれ窓が形成され、その
窓内に配線層３７，４１，４２が形成されている。
【００１７】さらに、第１の下部電極３５に接続された
配線層３７上に第２の下部電極３８が形成されている。
第２の下部電極３８上に強誘電体薄膜３９が形成され、
強誘電体薄膜３９上に上部電極４０が形成されている。
また、ソース領域３２およびドレイン領域３３に接続さ
れる配線層４１，４２上にそれぞれオーミック電極４
３，４４が形成されている。
配線層３７上に第２の下部電極３８が形成されている。
第２の下部電極３８上に強誘電体薄膜３９が形成され、
強誘電体薄膜３９上に上部電極４０が形成されている。
また、ソース領域３２およびドレイン領域３３に接続さ
れる配線層４１，４２上にそれぞれオーミック電極４
３，４４が形成されている。
【００１８】図１３の強誘電体メモリにおいては、強誘
電体薄膜３９がＰｔ等の反応性の低い材料からなる第２
の下部電極３８上に形成され、かつ第１の下部電極３５
と第２の下部電極３８との間に絶縁保護膜３６が設けら
れているので、強誘電体薄膜３９とシリコン基板３１と
の間での構成原子の反応や相互拡散がさらに防止されて
いる。
電体薄膜３９がＰｔ等の反応性の低い材料からなる第２
の下部電極３８上に形成され、かつ第１の下部電極３５
と第２の下部電極３８との間に絶縁保護膜３６が設けら
れているので、強誘電体薄膜３９とシリコン基板３１と
の間での構成原子の反応や相互拡散がさらに防止されて
いる。
【００１９】
【発明が解決しようとする課題】しかしながら、図１３
の強誘電体メモリでは、強誘電体薄膜３９からなるキャ
パシタとゲート酸化膜３４からなるキャパシタとが直列
に接続されているため、上部電極４０とＦＥＴのシリコ
ン基板３１との間に印加された電圧が強誘電体薄膜３９
からなるキャパシタとゲート酸化膜３４からなるキャパ
シタとで分圧される。
の強誘電体メモリでは、強誘電体薄膜３９からなるキャ
パシタとゲート酸化膜３４からなるキャパシタとが直列
に接続されているため、上部電極４０とＦＥＴのシリコ
ン基板３１との間に印加された電圧が強誘電体薄膜３９
からなるキャパシタとゲート酸化膜３４からなるキャパ
シタとで分圧される。
【００２０】この場合、強誘電体薄膜３９の誘電率がゲ
ート酸化膜３４の誘電率の１００倍程度であるため、強
誘電体薄膜３９の膜厚がゲート酸化膜３４の膜厚の数倍
であってもなお、強誘電体薄膜３９からなるキャパシタ
の容量値（キャパシタンス）はゲート酸化膜３４からな
るキャパシタの容量値の十数倍となる。そのため、上部
電極４０とシリコン基板３１との間に印加された電圧の
ほとんどがゲート酸化膜３４からなるキャパシタにかか
ることになる。
ート酸化膜３４の誘電率の１００倍程度であるため、強
誘電体薄膜３９の膜厚がゲート酸化膜３４の膜厚の数倍
であってもなお、強誘電体薄膜３９からなるキャパシタ
の容量値（キャパシタンス）はゲート酸化膜３４からな
るキャパシタの容量値の十数倍となる。そのため、上部
電極４０とシリコン基板３１との間に印加された電圧の
ほとんどがゲート酸化膜３４からなるキャパシタにかか
ることになる。
【００２１】その結果、図１３の強誘電体メモリでは、
書き込み動作時に、強誘電体薄膜を十分に反転分極させ
るために、ＭＦＳ構造やＭＦＩＳ構造の強誘電体メモリ
に比べて十数倍もの大きな電圧が必要となる。
書き込み動作時に、強誘電体薄膜を十分に反転分極させ
るために、ＭＦＳ構造やＭＦＩＳ構造の強誘電体メモリ
に比べて十数倍もの大きな電圧が必要となる。
【００２２】また、強誘電体薄膜３９の誘電率が大きい
ほど、ゲート酸化膜３４にかかる電圧が大きくなる。そ
のため、強誘電体薄膜３９の材料として誘電率の大きな
強誘電体材料を使用すると、ゲート酸化膜３４が破壊さ
れるおそれがある。
ほど、ゲート酸化膜３４にかかる電圧が大きくなる。そ
のため、強誘電体薄膜３９の材料として誘電率の大きな
強誘電体材料を使用すると、ゲート酸化膜３４が破壊さ
れるおそれがある。
【００２３】本発明の目的は、良好な素子特性および高
い信頼性を有し、低電圧で動作可能な誘電体素子、強誘
電体メモリおよびその動作方法を提供することである。
い信頼性を有し、低電圧で動作可能な誘電体素子、強誘
電体メモリおよびその動作方法を提供することである。
【００２４】
（１）第１の発明 第１の発明に係る誘電体素子は、誘電体膜に接触する電
極層が、異なる面積を有する複数の電極部に分割された
ものである。
極層が、異なる面積を有する複数の電極部に分割された
ものである。
【００２５】本発明に係る誘電体素子においては、複数
の電極部のいずれかと複数の電極部の他のいずれかとの
間に所定の電圧を印加すると、誘電体膜に互いに逆向き
の分極が形成される。この場合、複数の電極部が異なる
面積を有するので、どちらかの向きの分極の量が多くな
り、電極層とは反対側の誘電体膜の界面が全体として正
または負に帯電される。これにより、電極層の反対側で
誘電体膜に接触する他の層の状態を制御することが可能
となる。
の電極部のいずれかと複数の電極部の他のいずれかとの
間に所定の電圧を印加すると、誘電体膜に互いに逆向き
の分極が形成される。この場合、複数の電極部が異なる
面積を有するので、どちらかの向きの分極の量が多くな
り、電極層とは反対側の誘電体膜の界面が全体として正
または負に帯電される。これにより、電極層の反対側で
誘電体膜に接触する他の層の状態を制御することが可能
となる。
【００２６】（２）第２の発明 第２の発明に係る誘電体素子は、一対の電極層間に挟ま
れた誘電体薄膜を有する誘電体素子において、一方の電
極層が、相互に電気的に絶縁されかつ異なる面積を有す
る複数の電極部に分割されたものである。
れた誘電体薄膜を有する誘電体素子において、一方の電
極層が、相互に電気的に絶縁されかつ異なる面積を有す
る複数の電極部に分割されたものである。
【００２７】本発明に係る誘電体素子においては、誘電
体薄膜を挟む一対の電極層のうち一方の電極層が電気的
に絶縁された異なる面積の複数の電極部に分割されてい
る。それにより、他方の電極層に並列に接続された容量
値の異なる複数の誘電体キャパシタが構成される。
体薄膜を挟む一対の電極層のうち一方の電極層が電気的
に絶縁された異なる面積の複数の電極部に分割されてい
る。それにより、他方の電極層に並列に接続された容量
値の異なる複数の誘電体キャパシタが構成される。
【００２８】したがって、複数の電極部のいずれかと複
数の電極部の他のいずれかとの間に所定の電圧を印加す
ると、誘電体薄膜に互いに逆向きの分極が形成される。
複数の電極部が異なる面積を有するので、どちらかの向
きの分極の量が多くなり、他方の電極層に全体として正
または負の電荷が蓄積される。これにより、他方の電極
層に蓄積された電荷によりチャネルの形成の有無を制御
することが可能となる。
数の電極部の他のいずれかとの間に所定の電圧を印加す
ると、誘電体薄膜に互いに逆向きの分極が形成される。
複数の電極部が異なる面積を有するので、どちらかの向
きの分極の量が多くなり、他方の電極層に全体として正
または負の電荷が蓄積される。これにより、他方の電極
層に蓄積された電荷によりチャネルの形成の有無を制御
することが可能となる。
【００２９】（３）第３の発明 第３の発明に係る強誘電体メモリは、半導体基板または
半導体層に所定間隔を隔てて形成された第１および第２
の不純物領域と、第１および第２の不純物領域間の領域
上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成
された下部電極層と、下部電極層上に形成された強誘電
体薄膜と、強誘電体薄膜上に形成された上部電極層とを
備え、上部電極層は、相互に電気的に絶縁されかつ異な
る面積を有する複数の電極部に分割されたものである。
半導体層に所定間隔を隔てて形成された第１および第２
の不純物領域と、第１および第２の不純物領域間の領域
上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成
された下部電極層と、下部電極層上に形成された強誘電
体薄膜と、強誘電体薄膜上に形成された上部電極層とを
備え、上部電極層は、相互に電気的に絶縁されかつ異な
る面積を有する複数の電極部に分割されたものである。
【００３０】本発明に係る強誘電体メモリにおいては、
強誘電体薄膜上に形成された上部電極層が電気的に絶縁
された異なる面積の複数の電極部に分割されている。そ
れにより、下部電極層に並列に接続された容量値の異な
る複数の強誘電体キャパシタが構成される。
強誘電体薄膜上に形成された上部電極層が電気的に絶縁
された異なる面積の複数の電極部に分割されている。そ
れにより、下部電極層に並列に接続された容量値の異な
る複数の強誘電体キャパシタが構成される。
【００３１】したがって、複数の電極部のいずれかと複
数の電極部の他のいずれかとの間に所定の電圧を印加す
ると、強誘電体薄膜に上向きおよび下向きの自発分極が
形成される。複数の電極部が異なる面積を有するので、
上向きまたは下向きの自発分極の量が多くなり、下部電
極層に全体として正または負の電荷が蓄積される。これ
により、下部電極層に蓄積された電荷によりゲート絶縁
膜下の領域におけるチャネルの形成の有無を制御するこ
とができる。その後、複数の電極部への電圧の印加を解
除しても、強誘電体薄膜に生成された残留分極によりチ
ャネルの有無の状態を維持することができる。このよう
にして、データの書き込み動作が可能となる。
数の電極部の他のいずれかとの間に所定の電圧を印加す
ると、強誘電体薄膜に上向きおよび下向きの自発分極が
形成される。複数の電極部が異なる面積を有するので、
上向きまたは下向きの自発分極の量が多くなり、下部電
極層に全体として正または負の電荷が蓄積される。これ
により、下部電極層に蓄積された電荷によりゲート絶縁
膜下の領域におけるチャネルの形成の有無を制御するこ
とができる。その後、複数の電極部への電圧の印加を解
除しても、強誘電体薄膜に生成された残留分極によりチ
ャネルの有無の状態を維持することができる。このよう
にして、データの書き込み動作が可能となる。
【００３２】読み出し動作時には、第１の不純物領域と
第２の不純物領域との間に流れる電流を検出することに
よりデータを判別することができる。
第２の不純物領域との間に流れる電流を検出することに
よりデータを判別することができる。
【００３３】この強誘電体メモリでは、複数の電極部の
面積比を調整することにより書き込み動作時に印加する
電圧を調整することが可能となる。また、書き込み動作
時に、ゲート絶縁膜に電圧が印加されないので、書き込
み動作時の印加電圧によるゲート絶縁膜の破壊のおそれ
がない。そのため、強誘電体薄膜の材料として誘電率の
高い材料を選択することも可能となる。
面積比を調整することにより書き込み動作時に印加する
電圧を調整することが可能となる。また、書き込み動作
時に、ゲート絶縁膜に電圧が印加されないので、書き込
み動作時の印加電圧によるゲート絶縁膜の破壊のおそれ
がない。そのため、強誘電体薄膜の材料として誘電率の
高い材料を選択することも可能となる。
【００３４】これらの結果、良好な素子特性および高い
信頼性が実現され、低電圧で動作可能となる。
信頼性が実現され、低電圧で動作可能となる。
【００３５】（４）第４の発明 第４の発明に係る強誘電体メモリは、第３の発明に係る
強誘電体メモリの構成において、下部電極層が、ゲート
絶縁膜上に形成された第１の電極層と、第１の電極層上
に層間絶縁膜を介して形成され、層間絶縁膜に設けられ
た接続孔を通して第１の電極層に電気的に接続された第
２の電極層とを含むものである。
強誘電体メモリの構成において、下部電極層が、ゲート
絶縁膜上に形成された第１の電極層と、第１の電極層上
に層間絶縁膜を介して形成され、層間絶縁膜に設けられ
た接続孔を通して第１の電極層に電気的に接続された第
２の電極層とを含むものである。
【００３６】この場合、ゲート絶縁膜上に形成された第
１の電極層と強誘電体薄膜下に形成された第２の電極層
との間に層間絶縁膜が形成されているので、強誘電体薄
膜と半導体基板または半導体層との間での構成原子の反
応および相互拡散が十分に防止される。それにより、素
子特性がさらに良好となり、信頼性がさらに向上する。
１の電極層と強誘電体薄膜下に形成された第２の電極層
との間に層間絶縁膜が形成されているので、強誘電体薄
膜と半導体基板または半導体層との間での構成原子の反
応および相互拡散が十分に防止される。それにより、素
子特性がさらに良好となり、信頼性がさらに向上する。
【００３７】（５）第５の発明 第５の発明に係る強誘電体メモリは、半導体基板または
半導体層に所定間隔を隔てて形成された第１および第２
の不純物領域と、第１および第２の不純物領域間の領域
上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成
された強誘電体薄膜と、強誘電体薄膜上に形成された電
極層とを備え、電極層は、相互に電気的に絶縁されかつ
異なる面積を有する複数の電極部に分割されたものであ
る。
半導体層に所定間隔を隔てて形成された第１および第２
の不純物領域と、第１および第２の不純物領域間の領域
上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成
された強誘電体薄膜と、強誘電体薄膜上に形成された電
極層とを備え、電極層は、相互に電気的に絶縁されかつ
異なる面積を有する複数の電極部に分割されたものであ
る。
【００３８】本発明に係る強誘電体メモリにおいては、
強誘電体薄膜上に形成された電極層が電気的に絶縁され
た異なる面積の複数の電極部に分割されている。したが
って、複数の電極部のいずれかと複数の電極部の他のい
ずれかとの間に所定の電圧を印加すると、強誘電体薄膜
に上向きおよび下向きの自発分極が形成される。複数の
電極部が異なる面積を有するので、上向きまたは下向き
の自発分極の量が多くなり、電極層とは反対側の強誘電
体薄膜の界面が全体として正または負に帯電される。こ
れにより、ゲート絶縁膜下の領域におけるチャネルの形
成の有無を制御することができる。その後、複数の電極
部への電圧の印加を解除しても、強誘電体薄膜に生成さ
れた残留分極によりチャネルの有無の状態を維持するこ
とができる。このようにして、データの書き込み動作が
可能となる。
強誘電体薄膜上に形成された電極層が電気的に絶縁され
た異なる面積の複数の電極部に分割されている。したが
って、複数の電極部のいずれかと複数の電極部の他のい
ずれかとの間に所定の電圧を印加すると、強誘電体薄膜
に上向きおよび下向きの自発分極が形成される。複数の
電極部が異なる面積を有するので、上向きまたは下向き
の自発分極の量が多くなり、電極層とは反対側の強誘電
体薄膜の界面が全体として正または負に帯電される。こ
れにより、ゲート絶縁膜下の領域におけるチャネルの形
成の有無を制御することができる。その後、複数の電極
部への電圧の印加を解除しても、強誘電体薄膜に生成さ
れた残留分極によりチャネルの有無の状態を維持するこ
とができる。このようにして、データの書き込み動作が
可能となる。
【００３９】読み出し動作時には、第１の不純物領域と
第２の不純物領域との間に流れる電流を検出することに
より、データを判別することができる。
第２の不純物領域との間に流れる電流を検出することに
より、データを判別することができる。
【００４０】この強誘電体メモリでは、複数の電極部の
面積比を調整することにより書き込み動作時に印加する
電圧を調整することが可能となる。また、書き込み動作
時に、ゲート絶縁膜に電圧が印加されないので、書き込
み動作時の印加電圧によるゲート絶縁膜の破壊のおそれ
がない。そのため、強誘電体薄膜の材料として誘電率の
高い材料を選択することも可能となる。
面積比を調整することにより書き込み動作時に印加する
電圧を調整することが可能となる。また、書き込み動作
時に、ゲート絶縁膜に電圧が印加されないので、書き込
み動作時の印加電圧によるゲート絶縁膜の破壊のおそれ
がない。そのため、強誘電体薄膜の材料として誘電率の
高い材料を選択することも可能となる。
【００４１】これらの結果、良好な素子特性および高い
信頼性が実現され、低電圧で動作可能となる。
信頼性が実現され、低電圧で動作可能となる。
【００４２】（６）第６の発明 第６の発明に係る強誘電体メモリは、半導体基板または
半導体層に所定間隔を隔てて形成された第１および第２
の不純物領域と、第１および第２の不純物領域間の領域
上に形成された強誘電体薄膜と、強誘電体薄膜上に形成
された電極層とを備え、電極層は、相互に電気的に絶縁
されかつ異なる面積を有する複数の電極部に分割された
ものである。
半導体層に所定間隔を隔てて形成された第１および第２
の不純物領域と、第１および第２の不純物領域間の領域
上に形成された強誘電体薄膜と、強誘電体薄膜上に形成
された電極層とを備え、電極層は、相互に電気的に絶縁
されかつ異なる面積を有する複数の電極部に分割された
ものである。
【００４３】本発明に係る強誘電体メモリにおいては、
強誘電体薄膜上に形成された電極層が電気的に絶縁され
た異なる面積の複数の電極部に分割されている。したが
って、複数の電極部のいずれかと複数の電極部の他のい
ずれかとの間に所定の電圧を印加すると、強誘電体薄膜
に上向きおよび下向きの自発分極が形成される。複数の
電極部が異なる面積を有するので、上向きまたは下向き
の自発分極の量が多くなり、電極層とは反対側の強誘電
体薄膜の界面が全体として正または負に帯電される。こ
れにより、強誘電体薄膜下の領域におけるチャネルの形
成の有無を制御することができる。その後、複数の電極
部への電圧の印加を解除しても、強誘電体薄膜に生成さ
れた残留分極によりチャネルの有無の状態を維持するこ
とができる。このようにして、データの書き込み動作が
可能となる。
強誘電体薄膜上に形成された電極層が電気的に絶縁され
た異なる面積の複数の電極部に分割されている。したが
って、複数の電極部のいずれかと複数の電極部の他のい
ずれかとの間に所定の電圧を印加すると、強誘電体薄膜
に上向きおよび下向きの自発分極が形成される。複数の
電極部が異なる面積を有するので、上向きまたは下向き
の自発分極の量が多くなり、電極層とは反対側の強誘電
体薄膜の界面が全体として正または負に帯電される。こ
れにより、強誘電体薄膜下の領域におけるチャネルの形
成の有無を制御することができる。その後、複数の電極
部への電圧の印加を解除しても、強誘電体薄膜に生成さ
れた残留分極によりチャネルの有無の状態を維持するこ
とができる。このようにして、データの書き込み動作が
可能となる。
【００４４】読み出し動作時には、第１の不純物領域と
第２の不純物領域との間に流れる電流を検出することに
よりデータを判別することができる。
第２の不純物領域との間に流れる電流を検出することに
よりデータを判別することができる。
【００４５】この強誘電体メモリでは、複数の電極部の
面積比を調整することにより書き込み動作時に印加する
電圧を調整することが可能となる。
面積比を調整することにより書き込み動作時に印加する
電圧を調整することが可能となる。
【００４６】これらの結果、良好な素子特性および高い
信頼性が実現され、低電圧で動作可能となる。
信頼性が実現され、低電圧で動作可能となる。
【００４７】（７）第７の発明 第７の発明に係る強誘電体メモリは、第３〜第６のいず
れかの発明に係る強誘電体メモリの構成において、半導
体基板または半導体層が第１導電型を有し、第１および
第２の不純物領域が第１導電型と逆の第２導電型を有す
るものである。
れかの発明に係る強誘電体メモリの構成において、半導
体基板または半導体層が第１導電型を有し、第１および
第２の不純物領域が第１導電型と逆の第２導電型を有す
るものである。
【００４８】この場合、下部電極層に蓄積される正また
は負の電荷により第１の不純物領域と第２の不純物領域
との間に第２導電型のチャネルが形成される。
は負の電荷により第１の不純物領域と第２の不純物領域
との間に第２導電型のチャネルが形成される。
【００４９】（８）第８の発明 第８の発明に係る強誘電体メモリは、第３〜第７のいず
れかの発明に係る強誘電体メモリの構成において、複数
の電極部のいずれかと複数の電極部の他のいずれかとの
間に所定の電圧を印加する電圧印加回路をさらに備えた
ものである。
れかの発明に係る強誘電体メモリの構成において、複数
の電極部のいずれかと複数の電極部の他のいずれかとの
間に所定の電圧を印加する電圧印加回路をさらに備えた
ものである。
【００５０】この場合、電圧印加回路により複数の電極
部のいずれかと複数の電極部の他のいずれかとの間に所
定の電圧が印加されると、強誘電体薄膜に上向きおよび
下向きの自発分極が形成され、下部電極層に全体として
正または負の電荷が蓄積される。これにより、ゲート絶
縁膜下の半導体基板または半導体層におけるチャネルの
形成の有無を制御することができる。このようにして、
データの書き込み動作を行うことが可能となる。
部のいずれかと複数の電極部の他のいずれかとの間に所
定の電圧が印加されると、強誘電体薄膜に上向きおよび
下向きの自発分極が形成され、下部電極層に全体として
正または負の電荷が蓄積される。これにより、ゲート絶
縁膜下の半導体基板または半導体層におけるチャネルの
形成の有無を制御することができる。このようにして、
データの書き込み動作を行うことが可能となる。
【００５１】（９）第９の発明 第９の発明に係る強誘電体メモリの動作方法は、チャネ
ル領域上にゲート絶縁膜、下部電極層、強誘電体薄膜お
よび上部電極層を順に備え、上部電極層が相互に電気的
に絶縁されかつ異なる面積を有する複数の電極部に分割
された強誘電体メモリの動作方法であって、複数の電極
部のいずれかと複数の電極部の他のいずれかとの間に所
定の電圧を印加するものである。
ル領域上にゲート絶縁膜、下部電極層、強誘電体薄膜お
よび上部電極層を順に備え、上部電極層が相互に電気的
に絶縁されかつ異なる面積を有する複数の電極部に分割
された強誘電体メモリの動作方法であって、複数の電極
部のいずれかと複数の電極部の他のいずれかとの間に所
定の電圧を印加するものである。
【００５２】本発明に係る強誘電体メモリの動作方法に
おいては、複数の電極部のいずれかと複数の電極部の他
のいずれかとの間に所定の電圧が印加されると、強誘電
体薄膜に上向きおよび下向きの自発分極が形成され、下
部電極層に全体として正または負の電荷が蓄積される。
これにより、ゲート絶縁膜下の半導体基板または半導体
層におけるチャネルの形成の有無を制御することができ
る。このようにして、データの書き込み動作を行うこと
が可能となる。
おいては、複数の電極部のいずれかと複数の電極部の他
のいずれかとの間に所定の電圧が印加されると、強誘電
体薄膜に上向きおよび下向きの自発分極が形成され、下
部電極層に全体として正または負の電荷が蓄積される。
これにより、ゲート絶縁膜下の半導体基板または半導体
層におけるチャネルの形成の有無を制御することができ
る。このようにして、データの書き込み動作を行うこと
が可能となる。
【００５３】（１０）第１０の発明 第１０の発明に係る強誘電体メモリの動作方法は、チャ
ネル領域上にゲート絶縁膜、強誘電体薄膜および電極層
を順に備え、電極層が相互に電気的に絶縁されかつ異な
る面積を有する複数の電極部に分割された強誘電体メモ
リの動作方法であって、複数の電極部のいずれかと複数
の電極部の他のいずれかとの間に所定の電圧を印加する
ものである。
ネル領域上にゲート絶縁膜、強誘電体薄膜および電極層
を順に備え、電極層が相互に電気的に絶縁されかつ異な
る面積を有する複数の電極部に分割された強誘電体メモ
リの動作方法であって、複数の電極部のいずれかと複数
の電極部の他のいずれかとの間に所定の電圧を印加する
ものである。
【００５４】本発明に係る強誘電体メモリの動作方法に
おいては、複数の電極部のいずれかと複数の電極部の他
のいずれかとの間に所定の電圧が印加されると、強誘電
体薄膜に上向きおよび下向きの自発分極が形成され、電
極層とは反対側の強誘電体薄膜の界面が全体として正ま
たは負に帯電される。これにより、ゲート絶縁膜下の半
導体基板または半導体層におけるチャネルの形成の有無
を制御することができる。このようにして、データの書
き込み動作を行うことが可能となる。
おいては、複数の電極部のいずれかと複数の電極部の他
のいずれかとの間に所定の電圧が印加されると、強誘電
体薄膜に上向きおよび下向きの自発分極が形成され、電
極層とは反対側の強誘電体薄膜の界面が全体として正ま
たは負に帯電される。これにより、ゲート絶縁膜下の半
導体基板または半導体層におけるチャネルの形成の有無
を制御することができる。このようにして、データの書
き込み動作を行うことが可能となる。
【００５５】（１１）第１１の発明 第１１の発明に係る強誘電体メモリの動作方法は、チャ
ネル領域上に強誘電体薄膜および電極層を順に備え、電
極層が相互に電気的に絶縁されかつ異なる面積を有する
複数の電極部に分割された強誘電体メモリの動作方法で
あって、複数の電極部のいずれかと複数の電極部の他の
いずれかとの間に所定の電圧を印加するものである。
ネル領域上に強誘電体薄膜および電極層を順に備え、電
極層が相互に電気的に絶縁されかつ異なる面積を有する
複数の電極部に分割された強誘電体メモリの動作方法で
あって、複数の電極部のいずれかと複数の電極部の他の
いずれかとの間に所定の電圧を印加するものである。
【００５６】本発明に係る強誘電体メモリの動作方法に
おいては、複数の電極部のいずれかと複数の電極部の他
のいずれかとの間に所定の電圧が印加されると、強誘電
体薄膜に上向きおよび下向きの自発分極が形成され、電
極層とは反対側の強誘電体薄膜の界面が全体として正ま
たは負に帯電される。これにより、強誘電体薄膜下の半
導体基板または半導体層におけるチャネルの形成の有無
を制御することができる。このようにして、データの書
き込み動作を行うことが可能となる。
おいては、複数の電極部のいずれかと複数の電極部の他
のいずれかとの間に所定の電圧が印加されると、強誘電
体薄膜に上向きおよび下向きの自発分極が形成され、電
極層とは反対側の強誘電体薄膜の界面が全体として正ま
たは負に帯電される。これにより、強誘電体薄膜下の半
導体基板または半導体層におけるチャネルの形成の有無
を制御することができる。このようにして、データの書
き込み動作を行うことが可能となる。
【００５７】
【発明の実施の形態】図１は本発明の第１の実施例にお
ける強誘電体メモリの構造を示す模式的断面図である。
ける強誘電体メモリの構造を示す模式的断面図である。
【００５８】図１において、ｐ型単結晶シリコン基板１
の表面に、所定間隔を隔ててｎ+ 層からなるソース領域
４およびｎ+ 層からなるドレイン領域５が形成されてい
る。ソース領域４とドレイン領域５との間のシリコン基
板１の領域がチャネル領域６となる。
の表面に、所定間隔を隔ててｎ+ 層からなるソース領域
４およびｎ+ 層からなるドレイン領域５が形成されてい
る。ソース領域４とドレイン領域５との間のシリコン基
板１の領域がチャネル領域６となる。
【００５９】チャネル領域６上にＳｉＯ2 からなるゲー
ト酸化膜２が形成されている。ゲート酸化膜２上には、
ポリシリコンからなるゲート電極３が形成されている。
シリコン基板１上およびゲート電極３上にはＳｉＯ2 等
からなる層間絶縁膜７が形成されている。
ト酸化膜２が形成されている。ゲート酸化膜２上には、
ポリシリコンからなるゲート電極３が形成されている。
シリコン基板１上およびゲート電極３上にはＳｉＯ2 等
からなる層間絶縁膜７が形成されている。
【００６０】ゲート電極３上の層間絶縁膜７にはコンタ
クトホールが形成され、そのコンタクトホール内にポリ
シリコン等の導電性材料からなる配線層８が形成されて
いる。ゲート電極３に接続された配線層８上には、Ｐｔ
からなる下部電極９が形成されている。下部電極９上に
は、ペロブスカイト型結晶構造を有するＰＺＴ（チタン
酸ジルコン酸鉛）またはＳｒＢｉＴａＯからなる強誘電
体薄膜１０が形成されている。
クトホールが形成され、そのコンタクトホール内にポリ
シリコン等の導電性材料からなる配線層８が形成されて
いる。ゲート電極３に接続された配線層８上には、Ｐｔ
からなる下部電極９が形成されている。下部電極９上に
は、ペロブスカイト型結晶構造を有するＰＺＴ（チタン
酸ジルコン酸鉛）またはＳｒＢｉＴａＯからなる強誘電
体薄膜１０が形成されている。
【００６１】強誘電体薄膜１０上には、Ｐｔからなる上
部電極１１が形成されている。上部電極１１は、異なる
面積を有する２つの電極部１１Ａ，１１Ｂに分割されて
いる。これらの電極部１１Ａ，１１Ｂは互いに電気的に
絶縁されている。本実施例では、電極部１１Ｂが電極部
１１Ａの４倍の面積を有するものとする。
部電極１１が形成されている。上部電極１１は、異なる
面積を有する２つの電極部１１Ａ，１１Ｂに分割されて
いる。これらの電極部１１Ａ，１１Ｂは互いに電気的に
絶縁されている。本実施例では、電極部１１Ｂが電極部
１１Ａの４倍の面積を有するものとする。
【００６２】ソース領域４上およびドレイン領域５上の
層間絶縁膜７にはそれぞれコンタクトホールが形成さ
れ、そのコンタクトホール内にポリシリコン等の導電性
材料からなるソース電極１２およびドレイン電極１３が
それぞれ形成されている。ソース電極１２およびドレイ
ン電極１３上にはそれぞれ配線層１４，１５が形成され
ている。
層間絶縁膜７にはそれぞれコンタクトホールが形成さ
れ、そのコンタクトホール内にポリシリコン等の導電性
材料からなるソース電極１２およびドレイン電極１３が
それぞれ形成されている。ソース電極１２およびドレイ
ン電極１３上にはそれぞれ配線層１４，１５が形成され
ている。
【００６３】電極部１１Ａにはゲート電位ＶGAが印加さ
れ、電極部１１Ｂにはゲート電位Ｖ GBが与えられる。ソ
ース電極１２およびドレイン電極１３にはそれぞれソー
ス電位ＶS （０Ｖ）およびドレイン電位ＶD がそれぞれ
与えられる。
れ、電極部１１Ｂにはゲート電位Ｖ GBが与えられる。ソ
ース電極１２およびドレイン電極１３にはそれぞれソー
ス電位ＶS （０Ｖ）およびドレイン電位ＶD がそれぞれ
与えられる。
【００６４】本実施例では、ソース領域４およびドレイ
ン領域５がそれぞれ第１および第２の不純物領域に相当
し、ゲート酸化膜２がゲート絶縁膜に相当する。また、
ゲート電極３が第１の電極層に相当し、下部電極９が第
２の電極層に相当し、ゲート電極３、配線層８および下
部電極９が下部電極層を構成する。また、上部電極１１
が上部電極層に相当する。
ン領域５がそれぞれ第１および第２の不純物領域に相当
し、ゲート酸化膜２がゲート絶縁膜に相当する。また、
ゲート電極３が第１の電極層に相当し、下部電極９が第
２の電極層に相当し、ゲート電極３、配線層８および下
部電極９が下部電極層を構成する。また、上部電極１１
が上部電極層に相当する。
【００６５】図２は図１の強誘電体メモリの等価回路図
である。図２に示すように、図１の強誘電体メモリは、
ＦＥＴ１００のゲート電極３に異なる容量値を有する２
つの強誘電体キャパシタＣＡ，ＣＢが並列に接続された
構造を有する。
である。図２に示すように、図１の強誘電体メモリは、
ＦＥＴ１００のゲート電極３に異なる容量値を有する２
つの強誘電体キャパシタＣＡ，ＣＢが並列に接続された
構造を有する。
【００６６】強誘電体キャパシタＣＡは、電極部１１
Ａ、強誘電体薄膜１０の一部および下部電極９の一部か
らなり、強誘電体キャパシタＣＢは、電極部１１Ｂ、強
誘電体薄膜１０の残りの部分および下部電極９の残りの
部分からなる。本実施例では、強誘電体キャパシタＣＢ
の容量値が強誘電体キャパシタＣＡに比べて大きくなっ
ている。
Ａ、強誘電体薄膜１０の一部および下部電極９の一部か
らなり、強誘電体キャパシタＣＢは、電極部１１Ｂ、強
誘電体薄膜１０の残りの部分および下部電極９の残りの
部分からなる。本実施例では、強誘電体キャパシタＣＢ
の容量値が強誘電体キャパシタＣＡに比べて大きくなっ
ている。
【００６７】次に、図３および図４を参照しながら図１
の強誘電体メモリの書き込み動作を説明する。ここで
は、強誘電体メモリのＦＥＴのオン状態がデータ“０”
に対応し、ＦＥＴのオフ状態がデータ“１”に対応する
ものと定義する。
の強誘電体メモリの書き込み動作を説明する。ここで
は、強誘電体メモリのＦＥＴのオン状態がデータ“０”
に対応し、ＦＥＴのオフ状態がデータ“１”に対応する
ものと定義する。
【００６８】図３はデータ“０”の書き込み動作を示す
模式図であり、図４はデータ“１”の書き込み動作を示
す模式図である。
模式図であり、図４はデータ“１”の書き込み動作を示
す模式図である。
【００６９】データ“０”の書き込み時には、図３
（ａ）に示すように、電圧印加回路２００により電極部
１１Ａに負の電位を与え、電極部１１Ｂに正の電位を与
える。あるいは、電極部１１Ａを接地し、電極部１１Ｂ
に正の電位を与えてもよい。それにより、電極部１１Ａ
下の強誘電体薄膜１０の部分に上向きの自発分極が生
じ、電極部１１Ｂ下の強誘電体薄膜１０の部分に下向き
の自発分極が生じる。
（ａ）に示すように、電圧印加回路２００により電極部
１１Ａに負の電位を与え、電極部１１Ｂに正の電位を与
える。あるいは、電極部１１Ａを接地し、電極部１１Ｂ
に正の電位を与えてもよい。それにより、電極部１１Ａ
下の強誘電体薄膜１０の部分に上向きの自発分極が生
じ、電極部１１Ｂ下の強誘電体薄膜１０の部分に下向き
の自発分極が生じる。
【００７０】この場合、電極部１１Ａ下の強誘電体薄膜
１０の部分において下部電極９側の界面が負に帯電し、
電極部１１Ｂ下の強誘電体薄膜１０の部分において下部
電極９側の界面は正に帯電する。電極部１１Ｂの面積が
電極部１１Ａの面積よりも大きいので、強誘電体薄膜１
０において下向きの自発分極が上向きの自発分極よりも
多くなり、下部電極９には全体として負の電荷が蓄積さ
れ、ゲート電極３には正の電荷が蓄積される。その結
果、ソース領域４とドレイン領域５との間のチャネル領
域６に反転層（チャネル）ＣＨが形成され、ＦＥＴがオ
ン状態となる。
１０の部分において下部電極９側の界面が負に帯電し、
電極部１１Ｂ下の強誘電体薄膜１０の部分において下部
電極９側の界面は正に帯電する。電極部１１Ｂの面積が
電極部１１Ａの面積よりも大きいので、強誘電体薄膜１
０において下向きの自発分極が上向きの自発分極よりも
多くなり、下部電極９には全体として負の電荷が蓄積さ
れ、ゲート電極３には正の電荷が蓄積される。その結
果、ソース領域４とドレイン領域５との間のチャネル領
域６に反転層（チャネル）ＣＨが形成され、ＦＥＴがオ
ン状態となる。
【００７１】その後、図３（ｂ）に示すように、電極部
１１Ａ，１１Ｂを電圧印加回路２００から遮断する。こ
の場合、強誘電体薄膜１０の残留分極によりチャネル領
域６には反転層ＣＨが形成され、ＦＥＴはオン状態を維
持する。
１１Ａ，１１Ｂを電圧印加回路２００から遮断する。こ
の場合、強誘電体薄膜１０の残留分極によりチャネル領
域６には反転層ＣＨが形成され、ＦＥＴはオン状態を維
持する。
【００７２】データ“１”の書き込み時には、図４
（ａ）に示すように、電圧印加回路２００により電極部
１１Ｂに負の電位を与え、電極部１１Ａに正の電位を与
える。あるいは、電極部１１Ｂを接地し、電極部１１Ａ
に正の電位を与えてもよい。それにより、電極部１１Ａ
下の強誘電体薄膜１０の部分に下向きの自発分極が生
じ、電極部１１Ｂ下の強誘電体薄膜１０の部分に上向き
の自発分極が生じる。
（ａ）に示すように、電圧印加回路２００により電極部
１１Ｂに負の電位を与え、電極部１１Ａに正の電位を与
える。あるいは、電極部１１Ｂを接地し、電極部１１Ａ
に正の電位を与えてもよい。それにより、電極部１１Ａ
下の強誘電体薄膜１０の部分に下向きの自発分極が生
じ、電極部１１Ｂ下の強誘電体薄膜１０の部分に上向き
の自発分極が生じる。
【００７３】この場合、電極部１１Ａ下の強誘電体薄膜
１０の部分において下部電極９側の界面が正に帯電し、
電極部１１Ｂ下の強誘電体薄膜１０の部分において下部
電極９側の界面は負に帯電する。電極部１１Ｂの面積が
電極部１１Ａの面積よりも大きいので、強誘電体薄膜１
０において上向きの自発分極が下向きの自発分極よりも
多くなり、下部電極９には全体として正の電荷が蓄積さ
れ、ゲート電極３には負の電荷が蓄積される。その結
果、ソース領域４とドレイン領域５との間のチャネル領
域６に反転層ＣＨは形成されず、ＦＥＴがオフ状態とな
る。
１０の部分において下部電極９側の界面が正に帯電し、
電極部１１Ｂ下の強誘電体薄膜１０の部分において下部
電極９側の界面は負に帯電する。電極部１１Ｂの面積が
電極部１１Ａの面積よりも大きいので、強誘電体薄膜１
０において上向きの自発分極が下向きの自発分極よりも
多くなり、下部電極９には全体として正の電荷が蓄積さ
れ、ゲート電極３には負の電荷が蓄積される。その結
果、ソース領域４とドレイン領域５との間のチャネル領
域６に反転層ＣＨは形成されず、ＦＥＴがオフ状態とな
る。
【００７４】その後、図４（ｂ）に示すように、電極部
１１Ａ，１１Ｂを電圧印加回路２００から遮断する。こ
の場合、強誘電体薄膜１０の残留分極によりチャネル領
域６には反転層ＣＨが形成されず、ＦＥＴはオフ状態を
維持する。
１１Ａ，１１Ｂを電圧印加回路２００から遮断する。こ
の場合、強誘電体薄膜１０の残留分極によりチャネル領
域６には反転層ＣＨが形成されず、ＦＥＴはオフ状態を
維持する。
【００７５】読み出し動作時には、ソース・ドレイン間
の電流を検出することにより強誘電体メモリに記憶され
るデータ“１”および“０”を判別することが可能とな
る。
の電流を検出することにより強誘電体メモリに記憶され
るデータ“１”および“０”を判別することが可能とな
る。
【００７６】本実施例の強誘電体メモリでは、書き込み
動作時に、電圧印加回路２００により電極部１１Ａ，１
１Ｂ間に印加される電圧が電極部１１Ａ，１１Ｂの面積
の逆比で図２の強誘電体キャパシタＣＡ，ＣＢに分配さ
れる。したがって、電極部１１Ａ，１１Ｂの面積比を調
整することにより、従来のＭＦＭＩＳ構造の強誘電体メ
モリに比べて低い電圧で書き込みが可能となる。
動作時に、電圧印加回路２００により電極部１１Ａ，１
１Ｂ間に印加される電圧が電極部１１Ａ，１１Ｂの面積
の逆比で図２の強誘電体キャパシタＣＡ，ＣＢに分配さ
れる。したがって、電極部１１Ａ，１１Ｂの面積比を調
整することにより、従来のＭＦＭＩＳ構造の強誘電体メ
モリに比べて低い電圧で書き込みが可能となる。
【００７７】また、書き込み動作時に、ゲート酸化膜２
には電圧が印加されない。したがって、書き込み動作時
の印加電圧によるゲート酸化膜２の破壊のおそれがな
い。それにより、強誘電体薄膜１０の材料として誘電率
の高い強誘電体材料を用いることも可能となる。
には電圧が印加されない。したがって、書き込み動作時
の印加電圧によるゲート酸化膜２の破壊のおそれがな
い。それにより、強誘電体薄膜１０の材料として誘電率
の高い強誘電体材料を用いることも可能となる。
【００７８】さらに、反応性の低いＰｔからなる下部電
極９上に強誘電体薄膜１０が形成され、かつ下部電極９
とゲート電極３との間に層間絶縁膜７が設けられている
ので、強誘電体薄膜１０とシリコン基板１との間での反
応や不純物の相互拡散の問題が生じない。
極９上に強誘電体薄膜１０が形成され、かつ下部電極９
とゲート電極３との間に層間絶縁膜７が設けられている
ので、強誘電体薄膜１０とシリコン基板１との間での反
応や不純物の相互拡散の問題が生じない。
【００７９】図５、図６および図７は図１の強誘電体メ
モリの製造方法を示す工程断面図である。
モリの製造方法を示す工程断面図である。
【００８０】まず、図５（ａ）に示すように、ｐ型単結
晶シリコン基板１上に、熱酸化法により膜厚１０ｎｍの
ＳｉＯ2 からなるゲート酸化膜２を形成し、ゲート酸化
膜２上にＣＶＤ法（化学的気相成長法）により膜厚２０
０ｎｍのポリシリコンからなるゲート電極３を形成す
る。
晶シリコン基板１上に、熱酸化法により膜厚１０ｎｍの
ＳｉＯ2 からなるゲート酸化膜２を形成し、ゲート酸化
膜２上にＣＶＤ法（化学的気相成長法）により膜厚２０
０ｎｍのポリシリコンからなるゲート電極３を形成す
る。
【００８１】次に、図５（ｂ）に示すように、イオンミ
リング等のドライプロセスを用いてシリコン基板１上の
ゲート形成領域を除く部分のゲート電極３およびゲート
酸化膜２を除去し、ゲート部を形成する。そして、ゲー
ト電極３をイオン注入用マスクとして用い、シリコン基
板１の表面にｎ型不純物（ｎ型ドーパント）をイオン注
入し、熱処理を行う。それにより、シリコン基板１上の
ゲート酸化膜２およびゲート電極３に対し自己整合的に
ｎ型不純物層（ｎ+ 層）からなるソース領域４およびド
レイン領域５がそれぞれ形成される。ソース領域４とド
レイン領域５との間のシリコン基板１の領域はチャネル
領域６となる。
リング等のドライプロセスを用いてシリコン基板１上の
ゲート形成領域を除く部分のゲート電極３およびゲート
酸化膜２を除去し、ゲート部を形成する。そして、ゲー
ト電極３をイオン注入用マスクとして用い、シリコン基
板１の表面にｎ型不純物（ｎ型ドーパント）をイオン注
入し、熱処理を行う。それにより、シリコン基板１上の
ゲート酸化膜２およびゲート電極３に対し自己整合的に
ｎ型不純物層（ｎ+ 層）からなるソース領域４およびド
レイン領域５がそれぞれ形成される。ソース領域４とド
レイン領域５との間のシリコン基板１の領域はチャネル
領域６となる。
【００８２】その後、図５（ｃ）に示すように、ゲート
電極３上およびシリコン基板１上に、ＣＶＤ法等により
膜厚２μｍ程度のＳｉＯ2 等からなる層間絶縁膜７を形
成する。
電極３上およびシリコン基板１上に、ＣＶＤ法等により
膜厚２μｍ程度のＳｉＯ2 等からなる層間絶縁膜７を形
成する。
【００８３】そして、図６（ｄ）に示すように、ゲート
電極３上の層間絶縁膜７に、リソグラフィ技術によりコ
ンタクトホールを設け、そのコンタクトホール内にＣＶ
Ｄ法によりポリシリコンからなる配線層８を形成する。
このようにして形成された層間絶縁膜７の表面には、下
地の形状を反映して凹凸が存在するため、層間絶縁膜７
の表面をＣＭＰ法（化学的機械的研磨法）等により平坦
化する。
電極３上の層間絶縁膜７に、リソグラフィ技術によりコ
ンタクトホールを設け、そのコンタクトホール内にＣＶ
Ｄ法によりポリシリコンからなる配線層８を形成する。
このようにして形成された層間絶縁膜７の表面には、下
地の形状を反映して凹凸が存在するため、層間絶縁膜７
の表面をＣＭＰ法（化学的機械的研磨法）等により平坦
化する。
【００８４】次に、図６（ｅ）に示すように、ポリシリ
コンの酸化防止およびゲート部への不純物の拡散防止の
ために層間絶縁膜７上にスパッタ法またはＣＶＤ法によ
り膜厚５０ｎｍ〜１００ｎｍの拡散バリア層９ａを形成
する。この拡散バリア層９ａはＴｉＮやＴａＳｉＮ等の
積層膜からなる。この拡散バリア層９ａは、次の工程で
形成される下部電極９の一部分となる。
コンの酸化防止およびゲート部への不純物の拡散防止の
ために層間絶縁膜７上にスパッタ法またはＣＶＤ法によ
り膜厚５０ｎｍ〜１００ｎｍの拡散バリア層９ａを形成
する。この拡散バリア層９ａはＴｉＮやＴａＳｉＮ等の
積層膜からなる。この拡散バリア層９ａは、次の工程で
形成される下部電極９の一部分となる。
【００８５】次に、図６（ｆ）に示すように、拡散バリ
ア層９ａ上に、スパッタ法により膜厚５０ｎｍ〜１００
ｎｍのＰｔからなる下部電極９を形成する。さらに、下
部電極９上に、スパッタ法、ＣＶＤ法またはゾルゲル法
により膜厚１００ｎｍ〜３００ｎｍのＰＺＴまたはＳｒ
ＢｉＴａＯからなる強誘電体薄膜１０を形成する。その
後、強誘電体薄膜１０上に、スパッタ法により膜厚５０
ｎｍ〜１００ｎｍのＰｔからなる上部電極１１を形成す
る。そして、強誘電体薄膜１０を結晶化させて良好な強
誘電特性を実現するために、ＲＴＡ法（短時間アニール
法）により４００℃〜８００℃の熱処理を行う。
ア層９ａ上に、スパッタ法により膜厚５０ｎｍ〜１００
ｎｍのＰｔからなる下部電極９を形成する。さらに、下
部電極９上に、スパッタ法、ＣＶＤ法またはゾルゲル法
により膜厚１００ｎｍ〜３００ｎｍのＰＺＴまたはＳｒ
ＢｉＴａＯからなる強誘電体薄膜１０を形成する。その
後、強誘電体薄膜１０上に、スパッタ法により膜厚５０
ｎｍ〜１００ｎｍのＰｔからなる上部電極１１を形成す
る。そして、強誘電体薄膜１０を結晶化させて良好な強
誘電特性を実現するために、ＲＴＡ法（短時間アニール
法）により４００℃〜８００℃の熱処理を行う。
【００８６】次に、図７（ｇ）に示すように、イオンミ
リング等のドライプロセスを用いてゲート部上の部分を
除いて上部電極１１、強誘電体薄膜１０、下部電極９お
よび拡散バリア層９ａを除去し、キャパシタ部を形成す
るとともに、上部電極１１を異なる面積の電極部１１
Ａ，１１Ｂに２分割する。本実施例では、上記のよう
に、電極部１１Ａ，１１Ｂの面積比を１：４とする。な
お、この際、同時に強誘電体薄膜１０も分割してもよ
い。
リング等のドライプロセスを用いてゲート部上の部分を
除いて上部電極１１、強誘電体薄膜１０、下部電極９お
よび拡散バリア層９ａを除去し、キャパシタ部を形成す
るとともに、上部電極１１を異なる面積の電極部１１
Ａ，１１Ｂに２分割する。本実施例では、上記のよう
に、電極部１１Ａ，１１Ｂの面積比を１：４とする。な
お、この際、同時に強誘電体薄膜１０も分割してもよ
い。
【００８７】その後、図７（ｈ）に示すように、ソース
領域４およびドレイン領域５上の層間絶縁膜７にそれぞ
れコンタクトホールを設け、それらのコンタクトホール
内にポリシリコン等の導電性材料からなるソース電極１
２およびドレイン電極１３をそれぞれ形成する。最後
に、ソース電極１２およびドレイン電極１３上にＡｌか
らなる配線層１４，１５をそれぞれ形成し、電極部１１
Ａ，１１Ｂに配線層（図示せず）を形成する。このよう
にして、本実施例の強誘電体メモリが作製される。
領域４およびドレイン領域５上の層間絶縁膜７にそれぞ
れコンタクトホールを設け、それらのコンタクトホール
内にポリシリコン等の導電性材料からなるソース電極１
２およびドレイン電極１３をそれぞれ形成する。最後
に、ソース電極１２およびドレイン電極１３上にＡｌか
らなる配線層１４，１５をそれぞれ形成し、電極部１１
Ａ，１１Ｂに配線層（図示せず）を形成する。このよう
にして、本実施例の強誘電体メモリが作製される。
【００８８】ここで、実施例および比較例の強誘電体メ
モリの書き込み動作時に上部電極に印加する電圧（以
下、書き込み電圧と呼ぶ。）を計算した。実施例の強誘
電体メモリは、図１の構造を有し、電極部１１Ａ，１１
Ｂの面積比は４：１である。一方、比較例の強誘電体メ
モリは、上部電極が２分割されていない点を除いて実施
例の強誘電体メモリと同様の構造を有する。
モリの書き込み動作時に上部電極に印加する電圧（以
下、書き込み電圧と呼ぶ。）を計算した。実施例の強誘
電体メモリは、図１の構造を有し、電極部１１Ａ，１１
Ｂの面積比は４：１である。一方、比較例の強誘電体メ
モリは、上部電極が２分割されていない点を除いて実施
例の強誘電体メモリと同様の構造を有する。
【００８９】実施例および比較例において、ゲート酸化
膜２の膜厚を１００ｎｍとし、誘電率を４とした。ま
た、実施例および比較例において、強誘電体薄膜１０の
材料をＰＺＴとし、誘電率を１０００とした。書き込み
電圧の計算結果を表１に示す。
膜２の膜厚を１００ｎｍとし、誘電率を４とした。ま
た、実施例および比較例において、強誘電体薄膜１０の
材料をＰＺＴとし、誘電率を１０００とした。書き込み
電圧の計算結果を表１に示す。
【００９０】
【表１】
【００９１】表１に示すように、強誘電体薄膜１０の膜
厚が１０ｎｍの場合、実施例の書き込み電圧は約３Ｖと
なり、比較例の約１６Ｖに比べて大幅に低減される。ま
た、強誘電体薄膜１０の膜厚が３００ｎｍの場合、実施
例の書き込み電圧は約９Ｖとなり、比較例の約２４Ｖに
比べて大幅に低減される。
厚が１０ｎｍの場合、実施例の書き込み電圧は約３Ｖと
なり、比較例の約１６Ｖに比べて大幅に低減される。ま
た、強誘電体薄膜１０の膜厚が３００ｎｍの場合、実施
例の書き込み電圧は約９Ｖとなり、比較例の約２４Ｖに
比べて大幅に低減される。
【００９２】図８は本発明の第２の実施例における強誘
電体メモリの主要部の構造を示す模式的断面図である。
この強誘電体メモリもＭＦＭＩＳ構造を有する。
電体メモリの主要部の構造を示す模式的断面図である。
この強誘電体メモリもＭＦＭＩＳ構造を有する。
【００９３】図８において、Ｐｔからなるゲート電極１
６上にＰＺＴまたはＳｒＢｉＴａＯからなる強誘電体薄
膜１７およびＰｔからなる上部電極１８が順に形成され
ている。上部電極１８は、異なる面積を有する２つの電
極部１８Ａ，１８Ｂに分割されている。これらの電極部
１８Ａ，１８Ｂは互いに電気的に絶縁されている。
６上にＰＺＴまたはＳｒＢｉＴａＯからなる強誘電体薄
膜１７およびＰｔからなる上部電極１８が順に形成され
ている。上部電極１８は、異なる面積を有する２つの電
極部１８Ａ，１８Ｂに分割されている。これらの電極部
１８Ａ，１８Ｂは互いに電気的に絶縁されている。
【００９４】図８の強誘電体メモリの他の部分の構成
は、図１の強誘電体メモリと同様である。また、本実施
例の強誘電体メモリの書き込み動作は、図１の強誘電体
メモリと同様である。
は、図１の強誘電体メモリと同様である。また、本実施
例の強誘電体メモリの書き込み動作は、図１の強誘電体
メモリと同様である。
【００９５】本実施例では、ゲート電極１６が下部電極
層に相当し、上部電極１８が上部電極層に相当する。
層に相当し、上部電極１８が上部電極層に相当する。
【００９６】本実施例の強誘電体メモリにおいても、電
極部１８Ａ，１８Ｂの面積比を調整することにより、従
来のＭＦＭＩＳ構造の強誘電体メモリに比べて低い電圧
でデータの書き込みが可能となる。
極部１８Ａ，１８Ｂの面積比を調整することにより、従
来のＭＦＭＩＳ構造の強誘電体メモリに比べて低い電圧
でデータの書き込みが可能となる。
【００９７】また、書き込み動作時に、ゲート酸化膜２
に電圧が印加されないので、書き込み動作時の印加電圧
によるゲート酸化膜２の破壊のおそれがない。
に電圧が印加されないので、書き込み動作時の印加電圧
によるゲート酸化膜２の破壊のおそれがない。
【００９８】上記第１および第２の実施例では、上部電
極１１，１８が２つに分割されているが、上部電極が３
つ以上に分割されていてもよい。図９は上部電極がｎ個
の電極部に分割された強誘電体メモリの等価回路図であ
る。
極１１，１８が２つに分割されているが、上部電極が３
つ以上に分割されていてもよい。図９は上部電極がｎ個
の電極部に分割された強誘電体メモリの等価回路図であ
る。
【００９９】図９の強誘電体メモリでは、ＦＥＴ１００
のゲート電極３に異なる容量値を有するｎ個の強誘電体
キャパシタＣ１〜Ｃｎが並列に接続されている。ここ
で、ｎは２以上の整数である。これらの強誘電体キャパ
シタＣ１〜Ｃｎには、それぞれゲート電位ＶG1〜ＶGnが
与えられる。
のゲート電極３に異なる容量値を有するｎ個の強誘電体
キャパシタＣ１〜Ｃｎが並列に接続されている。ここ
で、ｎは２以上の整数である。これらの強誘電体キャパ
シタＣ１〜Ｃｎには、それぞれゲート電位ＶG1〜ＶGnが
与えられる。
【０１００】この強誘電体メモリにおいては、電圧を印
加する強誘電体キャパシタおよび印加する電圧の極性を
選択することにより、ＦＥＴのオン状態におけるソース
・ドレイン間に流れる電流の値を複数段階に設定するこ
とができる。それにより、多値のデータを記憶する強誘
電体メモリが実現される。
加する強誘電体キャパシタおよび印加する電圧の極性を
選択することにより、ＦＥＴのオン状態におけるソース
・ドレイン間に流れる電流の値を複数段階に設定するこ
とができる。それにより、多値のデータを記憶する強誘
電体メモリが実現される。
【０１０１】図１０は本発明の第３の実施例における強
誘電体メモリの主要部の構造を示す模式的断面図であ
る。この強誘電体メモリはＭＦＩＳ構造を有する。
誘電体メモリの主要部の構造を示す模式的断面図であ
る。この強誘電体メモリはＭＦＩＳ構造を有する。
【０１０２】ＳｉＯ2 からなるゲート酸化膜２上にＰＺ
ＴまたＳｒＢｉＴａＯからなる強誘電体薄膜１７および
Ｐｔからなるゲート電極１９が順に形成されている。ゲ
ート電極１９は、異なる面積を有する２つの電極部１９
Ａ，１９Ｂに分割されている。これらの電極部１９Ａ，
１９Ｂは互いに電気的に絶縁されている。
ＴまたＳｒＢｉＴａＯからなる強誘電体薄膜１７および
Ｐｔからなるゲート電極１９が順に形成されている。ゲ
ート電極１９は、異なる面積を有する２つの電極部１９
Ａ，１９Ｂに分割されている。これらの電極部１９Ａ，
１９Ｂは互いに電気的に絶縁されている。
【０１０３】図１０の強誘電体メモリの他の部分の構成
は、図８の強誘電体メモリと同様である。また、本実施
例の強誘電体メモリの書き込み動作は、図１の強誘電体
メモリと同様である。本実施例では、ゲート電極１９が
電極層に相当する。
は、図８の強誘電体メモリと同様である。また、本実施
例の強誘電体メモリの書き込み動作は、図１の強誘電体
メモリと同様である。本実施例では、ゲート電極１９が
電極層に相当する。
【０１０４】本実施例の強誘電体メモリにおいても、電
極部１９Ａ，１９Ｂの面積比を調整することにより、従
来のＭＦＩＳ構造の強誘電体メモリに比べて低い電圧で
データの書き込みが可能となる。
極部１９Ａ，１９Ｂの面積比を調整することにより、従
来のＭＦＩＳ構造の強誘電体メモリに比べて低い電圧で
データの書き込みが可能となる。
【０１０５】また、書き込み動作時に、ゲート酸化膜２
に電圧が印加されないので、書き込み動作時の印加電圧
によるゲート酸化膜２の破壊のおそれがない。
に電圧が印加されないので、書き込み動作時の印加電圧
によるゲート酸化膜２の破壊のおそれがない。
【０１０６】図１１は本発明の第４の実施例における強
誘電体メモリの主要部の構造を示す模式的断面図であ
る。この強誘電体メモリはＭＦＳ構造を有する。
誘電体メモリの主要部の構造を示す模式的断面図であ
る。この強誘電体メモリはＭＦＳ構造を有する。
【０１０７】図１１の強誘電体メモリが図１０の強誘電
体メモリと異なるのは、ゲート酸化膜２が設けられてい
ない点である。図１１の強誘電体メモリの他の部分の構
成は、図１０の強誘電体メモリと同様である。また、本
実施例の強誘電体メモリの書き込み動作は、図１の強誘
電体メモリと同様である。
体メモリと異なるのは、ゲート酸化膜２が設けられてい
ない点である。図１１の強誘電体メモリの他の部分の構
成は、図１０の強誘電体メモリと同様である。また、本
実施例の強誘電体メモリの書き込み動作は、図１の強誘
電体メモリと同様である。
【０１０８】本実施例の強誘電体メモリにおいても、電
極部１９Ａ，１９Ｂの面積比を調整することにより、従
来のＭＦＳ構造の強誘電体メモリに比べて低い電圧でデ
ータの書き込みが可能となる。
極部１９Ａ，１９Ｂの面積比を調整することにより、従
来のＭＦＳ構造の強誘電体メモリに比べて低い電圧でデ
ータの書き込みが可能となる。
【０１０９】上記第３および第４の実施例では、ゲート
電極１９が２つに分割されているが、ゲート電極１９が
３つ以上に分割されてもよい。
電極１９が２つに分割されているが、ゲート電極１９が
３つ以上に分割されてもよい。
【０１１０】なお、強誘電体薄膜１０，１７として、以
下の各材料からなる層状強誘電体を用いてもよい。
下の各材料からなる層状強誘電体を用いてもよい。
【０１１１】（１）下記の一般式で示されるビスマス系
層状強誘電体を用いてもよい。 （Ｂｉ2 Ｏ2 ）2+（Ａn-1 Ｂn Ｏ3n+1）2- なお、ＡはＳｒ、ＣａまたはＢａであり、ＢはＴｉ、Ｔ
ａ、Ｎｂ、ＷまたはＶである。
層状強誘電体を用いてもよい。 （Ｂｉ2 Ｏ2 ）2+（Ａn-1 Ｂn Ｏ3n+1）2- なお、ＡはＳｒ、ＣａまたはＢａであり、ＢはＴｉ、Ｔ
ａ、Ｎｂ、ＷまたはＶである。
【０１１２】ｎ＝１の場合： Ｂｉ2 ＷＯ6 Ｂｉ2 ＶＯ5.5 ｎ＝２の場合： Ｂｉ2 Ｏ3 ／ＳｒＴａ2 Ｏ6 （ＳｒＢｉ2 Ｔａ2 Ｏ9 ）：ＳＢＴ Ｂｉ2 Ｏ3 ／ＳｒＮｂ2 Ｏ6 （ＳｒＢｉ2 Ｎｂ2 Ｏ9 ） ｎ＝３の場合： Ｂｉ2 Ｏ3 ／ＳｒＴａ2 Ｏ6 ／ＢａＴｉＯ3 Ｂｉ2 Ｏ3 ／ＳｒＴａＯ6 ／ＳｒＴｉＯ3 Ｂｉ2 Ｏ3 ／Ｂｉ2 Ｔｉ3 Ｏ9 （Ｂｉ4 Ｔｉ3 Ｏ12）：ＢＩＴ ｎ＝４の場合： Ｂｉ2 Ｏ3 ／Ｓｒ3 Ｔｉ4 Ｏ12 （Ｓｒ3 Ｂｉ2 Ｔｉ4 Ｏ15） Ｂｉ2 Ｏ3 ／Ｂｉ2 Ｔｉ3 Ｏ9 ／ＳｒＴｉＯ3 （ＳｒＢｉ4 Ｔｉ4 Ｏ15） （２）下記の一般式で示される強誘電体（等方的材料
系）を用いてもよい。
系）を用いてもよい。
【０１１３】Ｐｂ（ＺｒX Ｔｉ1-X ）Ｏ3 ：ＰＺＴ（Ｐ
ｂＺｒ0.5 Ｔｉ0.5 ）Ｏ3 （Ｐｂ1-Y ＬａY ）（ＺｒX Ｔｉ1-X ）Ｏ3 ：ＰＬＺＴ （Ｓｒ1-X ＣａX ）ＴｉＯ3 （Ｓｒ1-X ＢａX ）ＴｉＯ3 ：（Ｓｒ0.4 Ｂａ0.6 ）Ｔ
ｉＯ3 （Ｓｒ1-X-Y ＢａX ＭY ）Ｔｉ1-Z ＮZ Ｏ3 なお、ＭはＬａ、ＢｉまたはＳｂであり、ＮはＮｂ、
Ｖ、Ｔａ、ＭｏまたはＷである。
ｂＺｒ0.5 Ｔｉ0.5 ）Ｏ3 （Ｐｂ1-Y ＬａY ）（ＺｒX Ｔｉ1-X ）Ｏ3 ：ＰＬＺＴ （Ｓｒ1-X ＣａX ）ＴｉＯ3 （Ｓｒ1-X ＢａX ）ＴｉＯ3 ：（Ｓｒ0.4 Ｂａ0.6 ）Ｔ
ｉＯ3 （Ｓｒ1-X-Y ＢａX ＭY ）Ｔｉ1-Z ＮZ Ｏ3 なお、ＭはＬａ、ＢｉまたはＳｂであり、ＮはＮｂ、
Ｖ、Ｔａ、ＭｏまたはＷである。
【０１１４】強誘電体薄膜１０，１７の形成方法として
は、上記の強誘電体薄膜１０，１７の材料に応じて、分
子線エピタキシー法、レーザアブレーション法、レーザ
分子線エピタキシー法、スパッタリング法（ＲＦ型、Ｄ
Ｃ型またはイオンビーム型）、反応性蒸着法、ＭＯＣＶ
Ｄ法（有機金属化学的気相成長法）、ミスト堆積法、ゾ
ルゲル法等を用いることができる。
は、上記の強誘電体薄膜１０，１７の材料に応じて、分
子線エピタキシー法、レーザアブレーション法、レーザ
分子線エピタキシー法、スパッタリング法（ＲＦ型、Ｄ
Ｃ型またはイオンビーム型）、反応性蒸着法、ＭＯＣＶ
Ｄ法（有機金属化学的気相成長法）、ミスト堆積法、ゾ
ルゲル法等を用いることができる。
【０１１５】下部電極９、上部電極１１，１８およびゲ
ート電極１６の材料としては、Ｐｔに限らず、その他の
貴金属（Ａｕ、Ａｇ、Ｐｔ、Ｒｕ、Ｒｈ、Ｐｂ、Ｏｓ、
Ｉｒ等）、高融点金属（Ｃｏ、Ｗ、Ｔｉ等）、高融点金
属化合物（ＴｉＮ等）、導電性酸化物（ＲｕＯ2 、Ｒｈ
Ｏ2 、ＯｓＯ2 、ＩｒＯ2 、ＲｅＯ2 、ＲｅＯ3 、Ｍｏ
Ｏ2 、ＷＯ2 、ＳｒＲｕＯ3 、Ｐｂ2 Ｒｕ2 Ｏ3-X 、Ｂ
ｉ2 Ｒｕ2 Ｏ7-X 等）、あるいはこれらの各材料の合金
等を用いてもよい。
ート電極１６の材料としては、Ｐｔに限らず、その他の
貴金属（Ａｕ、Ａｇ、Ｐｔ、Ｒｕ、Ｒｈ、Ｐｂ、Ｏｓ、
Ｉｒ等）、高融点金属（Ｃｏ、Ｗ、Ｔｉ等）、高融点金
属化合物（ＴｉＮ等）、導電性酸化物（ＲｕＯ2 、Ｒｈ
Ｏ2 、ＯｓＯ2 、ＩｒＯ2 、ＲｅＯ2 、ＲｅＯ3 、Ｍｏ
Ｏ2 、ＷＯ2 、ＳｒＲｕＯ3 、Ｐｂ2 Ｒｕ2 Ｏ3-X 、Ｂ
ｉ2 Ｒｕ2 Ｏ7-X 等）、あるいはこれらの各材料の合金
等を用いてもよい。
【０１１６】また、下部電極９、上部電極１１，１８お
よびゲート電極１６は、上記各材料の多層構造であって
もよく、例えばＴｉ層上にＰｔ層が形成された２層構造
であってもよい。
よびゲート電極１６は、上記各材料の多層構造であって
もよく、例えばＴｉ層上にＰｔ層が形成された２層構造
であってもよい。
【０１１７】また、ゲート電極３および配線層８の材料
は、ポリシリコンに限定されず、他の導電性材料を用い
てもよい。
は、ポリシリコンに限定されず、他の導電性材料を用い
てもよい。
【０１１８】さらに、上記実施例では、ＦＥＴがシリコ
ン基板１に形成されているが、ＦＥＴが他の半導体基板
または半導体層に形成されてもよい。
ン基板１に形成されているが、ＦＥＴが他の半導体基板
または半導体層に形成されてもよい。
【０１１９】なお、上記実施例では、ｎ型チャネルを有
する強誘電体メモリについて説明したが、各層の導電型
を逆にすることによりｐ型チャネルを有する強誘電体メ
モリも実現される。
する強誘電体メモリについて説明したが、各層の導電型
を逆にすることによりｐ型チャネルを有する強誘電体メ
モリも実現される。
【０１２０】また、上記実施例では、本発明を不揮発性
メモリとして動作する強誘電体メモリに適用した場合を
説明したが、本発明は、揮発性の動作を行う強誘電体メ
モリおよびその他の誘電体素子にも適用可能である。
メモリとして動作する強誘電体メモリに適用した場合を
説明したが、本発明は、揮発性の動作を行う強誘電体メ
モリおよびその他の誘電体素子にも適用可能である。
【図１】本発明の第１の実施例における強誘電体メモリ
の構造を示す模式的断面図である。
の構造を示す模式的断面図である。
【図２】図１の強誘電体メモリの等価回路図である。
【図３】図１の強誘電体メモリにおけるデータ“０”の
書き込み動作を示す模式図である。
書き込み動作を示す模式図である。
【図４】図１の強誘電体メモリにおけるデータ“１”の
書き込み動作を示す模式図である。
書き込み動作を示す模式図である。
【図５】図１の強誘電体メモリの製造方法を示す工程断
面図である。
面図である。
【図６】図１の強誘電体メモリの製造方法を示す工程断
面図である。
面図である。
【図７】図１の強誘電体メモリの製造方法を示す工程断
面図である。
面図である。
【図８】本発明の第２の実施例における強誘電体メモリ
の主要部の構造を示す模式的断面図である。
の主要部の構造を示す模式的断面図である。
【図９】ｎ個の強誘電体キャパシタを有する強誘電体メ
モリの等価回路図である。
モリの等価回路図である。
【図１０】本発明の第３の実施例における強誘電体メモ
リの主要部の構造を示す模式的断面図である。
リの主要部の構造を示す模式的断面図である。
【図１１】本発明の第４の実施例における強誘電体メモ
リの主要部の構造を示す模式的断面図である。
リの主要部の構造を示す模式的断面図である。
【図１２】従来のＭＦＭＩＳ構造の強誘電体メモリの一
例を示す模式的断面図である。
例を示す模式的断面図である。
【図１３】従来のＭＦＭＩＳ構造の強誘電体メモリの他
の例を示す模式的断面図である。
の例を示す模式的断面図である。
１ シリコン基板 ２ ゲート酸化膜 ３，１６，１９ ゲート電極 ４ ソース領域 ５ ドレイン領域 ６ チャネル領域 ７ 層間絶縁膜 ８ 配線層 ９ 下部電極 １０，１７ 強誘電体薄膜 １１，１８ 上部電極 １１Ａ，１１Ｂ，１８Ａ，１８Ｂ，１９Ａ，１９Ｂ 電
極部
極部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792
Claims (11)
- 【請求項１】 誘電体膜に接触する電極層が、異なる面
積を有する複数の電極部に分割されたことを特徴とする
誘電体素子。 - 【請求項２】 一対の電極層間に挟まれた誘電体薄膜を
有する誘電体素子において、一方の電極層が、相互に電
気的に絶縁されかつ異なる面積を有する複数の電極部に
分割されたことを特徴とする誘電体素子。 - 【請求項３】 半導体基板または半導体層に所定間隔を
隔てて形成された第１および第２の不純物領域と、 前記第１および第２の不純物領域間の領域上に形成され
たゲート絶縁膜と、 前記ゲート絶縁膜上に形成された下部電極層と、 前記下部電極層上に形成された強誘電体薄膜と、 前記強誘電体薄膜上に形成された上部電極層とを備え、 前記上部電極層は、相互に電気的に絶縁されかつ異なる
面積を有する複数の電極部に分割されたことを特徴とす
る強誘電体メモリ。 - 【請求項４】 前記下部電極層は、 前記ゲート絶縁膜上に形成された第１の電極層と、 前記第１の電極層上に層間絶縁膜を介して形成され、前
記層間絶縁膜に設けられた接続孔を通して前記第１の電
極層に電気的に接続された第２の電極層とを含むことを
特徴とする請求項３記載の強誘電体メモリ。 - 【請求項５】 半導体基板または半導体層に所定間隔を
隔てて形成された第１および第２の不純物領域と、 前記第１および第２の不純物領域間の領域上に形成され
たゲート絶縁膜と、 前記ゲート絶縁膜上に形成された強誘電体薄膜と、 前記強誘電体薄膜上に形成された電極層とを備え、 前記電極層は、相互に電気的に絶縁されかつ異なる面積
を有する複数の電極部に分割されたことを特徴とする強
誘電体メモリ。 - 【請求項６】 半導体基板または半導体層に所定間隔を
隔てて形成された第１および第２の不純物領域と、 前記第１および第２の不純物領域間の領域上に形成され
た強誘電体薄膜と、 前記強誘電体薄膜上に形成された電極層とを備え、 前記電極層は、相互に電気的に絶縁されかつ異なる面積
を有する複数の電極部に分割されたことを特徴とする強
誘電体メモリ。 - 【請求項７】 前記半導体基板または前記半導体層は第
１導電型を有し、前記第１および第２の不純物領域は前
記第１導電型と逆の第２導電型を有することを特徴とす
る請求項３〜６のいずれかに記載の強誘電体メモリ。 - 【請求項８】 前記複数の電極部のいずれかと前記複数
の電極部の他のいずれかとの間に所定の電圧を印加する
電圧印加回路をさらに備えたことを特徴とする請求項３
〜７のいずれかに記載の強誘電体メモリ。 - 【請求項９】 チャネル領域上にゲート絶縁膜、下部電
極層、強誘電体薄膜および上部電極層を順に備え、前記
上部電極層が相互に電気的に絶縁されかつ異なる面積を
有する複数の電極部に分割された強誘電体メモリの動作
方法であって、前記複数の電極部のいずれかと前記複数
の電極部の他のいずれかとの間に所定の電圧を印加する
ことを特徴とする強誘電体メモリの動作方法。 - 【請求項１０】 チャネル領域上にゲート絶縁膜、強誘
電体薄膜および電極層を順に備え、前記電極層が相互に
電気的に絶縁されかつ異なる面積を有する複数の電極部
に分割された強誘電体メモリの動作方法であって、前記
複数の電極部のいずれかと前記複数の電極部の他のいず
れかとの間に所定の電圧を印加することを特徴とする強
誘電体メモリの動作方法。 - 【請求項１１】 チャネル領域上に強誘電体薄膜および
電極層を順に備え、前記電極層が相互に電気的に絶縁さ
れかつ異なる面積を有する複数の電極部に分割された強
誘電体メモリの動作方法であって、前記複数の電極部の
いずれかと前記複数の電極部の他のいずれかとの間に所
定の電圧を印加することを特徴とする強誘電体メモリの
動作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9153389A JPH113976A (ja) | 1997-06-11 | 1997-06-11 | 誘電体素子、強誘電体メモリおよびその動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9153389A JPH113976A (ja) | 1997-06-11 | 1997-06-11 | 誘電体素子、強誘電体メモリおよびその動作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113976A true JPH113976A (ja) | 1999-01-06 |
Family
ID=15561425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9153389A Pending JPH113976A (ja) | 1997-06-11 | 1997-06-11 | 誘電体素子、強誘電体メモリおよびその動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH113976A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6762065B2 (en) | 2000-03-10 | 2004-07-13 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor and method for manufacturing the same |
| US10510862B2 (en) | 2018-03-23 | 2019-12-17 | Toshiba Memory Corporation | Semiconductor memory device |
| CN111403485A (zh) * | 2020-03-29 | 2020-07-10 | 华中科技大学 | 一种新型铁电晶体管及其制备方法 |
-
1997
- 1997-06-11 JP JP9153389A patent/JPH113976A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6762065B2 (en) | 2000-03-10 | 2004-07-13 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor and method for manufacturing the same |
| US10510862B2 (en) | 2018-03-23 | 2019-12-17 | Toshiba Memory Corporation | Semiconductor memory device |
| US11380773B2 (en) | 2018-03-23 | 2022-07-05 | Kioxia Corporation | Ferroelectric memory device |
| CN111403485A (zh) * | 2020-03-29 | 2020-07-10 | 华中科技大学 | 一种新型铁电晶体管及其制备方法 |
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