JPH10242308A - 誘電体素子、誘電体素子の製造方法、半導体メモリ、半導体メモリの製造方法 - Google Patents
誘電体素子、誘電体素子の製造方法、半導体メモリ、半導体メモリの製造方法Info
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- JPH10242308A JPH10242308A JP9044085A JP4408597A JPH10242308A JP H10242308 A JPH10242308 A JP H10242308A JP 9044085 A JP9044085 A JP 9044085A JP 4408597 A JP4408597 A JP 4408597A JP H10242308 A JPH10242308 A JP H10242308A
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Abstract
(57)【要約】
【課題】リーク電流を低減してデータ保持特性を向上さ
せると共に、ゲート電極に印加すべき電圧を低くするこ
とが可能な半導体メモリを提供する。 【解決手段】単結晶シリコン基板２上にソース・ドレイ
ン領域３が形成され、各ソース・ドレイン領域３間にチ
ャネル領域４が形成されている。チャネル領域４上に絶
縁膜５を介して、下部導電膜としての下部ゲート電極６
が形成されている。下部電極６上に、非晶質物質と強誘
電性を有する結晶性物質とを含み、ペロブスカイト型ま
たはビスマス層状型結晶構造を有する強誘電体薄膜７が
形成されている。強誘電体薄膜７上に、上部導電膜とし
ての上部ゲート電極８が形成されている。積層された絶
縁膜５，下部ゲート電極６，強誘電体薄膜７，上部ゲー
ト電極８により、誘電体素子としてのゲート部９が構成
されている。
せると共に、ゲート電極に印加すべき電圧を低くするこ
とが可能な半導体メモリを提供する。 【解決手段】単結晶シリコン基板２上にソース・ドレイ
ン領域３が形成され、各ソース・ドレイン領域３間にチ
ャネル領域４が形成されている。チャネル領域４上に絶
縁膜５を介して、下部導電膜としての下部ゲート電極６
が形成されている。下部電極６上に、非晶質物質と強誘
電性を有する結晶性物質とを含み、ペロブスカイト型ま
たはビスマス層状型結晶構造を有する強誘電体薄膜７が
形成されている。強誘電体薄膜７上に、上部導電膜とし
ての上部ゲート電極８が形成されている。積層された絶
縁膜５，下部ゲート電極６，強誘電体薄膜７，上部ゲー
ト電極８により、誘電体素子としてのゲート部９が構成
されている。
Description
【０００１】
【発明の属する技術分野】本発明は誘電体素子、誘電体
素子の製造方法、半導体メモリ、半導体メモリの製造方
法に係り、詳しくは、誘電体薄膜に電極を接触させた構
造を有する誘電体素子およびその製造方法、その誘電体
素子を用いた不揮発性半導体メモリ（強誘電体メモリ）
およびその製造方法に関するものである。
素子の製造方法、半導体メモリ、半導体メモリの製造方
法に係り、詳しくは、誘電体薄膜に電極を接触させた構
造を有する誘電体素子およびその製造方法、その誘電体
素子を用いた不揮発性半導体メモリ（強誘電体メモリ）
およびその製造方法に関するものである。
【０００２】
【従来の技術】従来より、半導体メモリの更なる高集積
化を実現するために、キャパシタの電荷蓄積層として、
高誘電体薄膜や強誘電体薄膜を用いることにより、より
多くの電荷量を蓄積する技術が知られている。高誘電体
薄膜や強誘電体薄膜は多結晶膜または単結晶膜であり、
その多くはペロブスカイト型またはビスマス層状型結晶
構造を有し、非晶質膜であるシリコン酸化膜やシリコン
窒化膜に比べて高い比誘電率を備えている。
化を実現するために、キャパシタの電荷蓄積層として、
高誘電体薄膜や強誘電体薄膜を用いることにより、より
多くの電荷量を蓄積する技術が知られている。高誘電体
薄膜や強誘電体薄膜は多結晶膜または単結晶膜であり、
その多くはペロブスカイト型またはビスマス層状型結晶
構造を有し、非晶質膜であるシリコン酸化膜やシリコン
窒化膜に比べて高い比誘電率を備えている。
【０００３】特に、キャパシタの電荷蓄積層として強誘
電体薄膜を用いて半導体と組み合わせれば、強誘電体の
自発分極を利用し、その残留分極による半導体の抵抗変
化を検出することにより、非破壊読み出しが可能な不揮
発性半導体メモリを実現することができる。強誘電体薄
膜をゲート部に使用した不揮発性半導体メモリは、強誘
電体メモリと呼ばれる。
電体薄膜を用いて半導体と組み合わせれば、強誘電体の
自発分極を利用し、その残留分極による半導体の抵抗変
化を検出することにより、非破壊読み出しが可能な不揮
発性半導体メモリを実現することができる。強誘電体薄
膜をゲート部に使用した不揮発性半導体メモリは、強誘
電体メモリと呼ばれる。
【０００４】強誘電体メモリで用いられるキャパシタ
は、強誘電体薄膜の両面または片面に電極を接触させた
構造を有する誘電体素子を利用して構成される。このよ
うな誘電体素子において、誘電体薄膜をその固有の相転
移温度以上に加熱することにより、高誘電体薄膜や強誘
電体薄膜の結晶性が向上し、多結晶構造または単結晶構
造となる。誘電体薄膜の結晶性が向上すると、誘電体薄
膜に分極特性が付与されると共に、誘電体薄膜中の各双
極子の方向に起因する自発分極を有することから残留分
極値の増加が見込める。残留分極値が大きくなると、半
導体メモリにおけるデータの書き込みマージンが増加し
て使い易くなる。
は、強誘電体薄膜の両面または片面に電極を接触させた
構造を有する誘電体素子を利用して構成される。このよ
うな誘電体素子において、誘電体薄膜をその固有の相転
移温度以上に加熱することにより、高誘電体薄膜や強誘
電体薄膜の結晶性が向上し、多結晶構造または単結晶構
造となる。誘電体薄膜の結晶性が向上すると、誘電体薄
膜に分極特性が付与されると共に、誘電体薄膜中の各双
極子の方向に起因する自発分極を有することから残留分
極値の増加が見込める。残留分極値が大きくなると、半
導体メモリにおけるデータの書き込みマージンが増加し
て使い易くなる。
【０００５】このような誘電体素子と半導体とを組み合
わせた構造としては、金属／強誘電体／金属／絶縁膜／
半導体（ＭＦＭＩＳ；Metal Ferroelectric Metal Insu
lator Semiconductor ）構造、金属／強誘電体／金属／
半導体（ＭＦＭＳ；Metal Ferroelectric Metal Semico
nductor ）構造、金属／強誘電体／絶縁膜／半導体（Ｍ
ＦＩＳ；Metal Ferroelectric Insulator Semiconducto
r ）構造、金属／強誘電体／半導体（ＭＦＳ；Metal Fe
rroelectric Semiconductor ）構造などがある。
わせた構造としては、金属／強誘電体／金属／絶縁膜／
半導体（ＭＦＭＩＳ；Metal Ferroelectric Metal Insu
lator Semiconductor ）構造、金属／強誘電体／金属／
半導体（ＭＦＭＳ；Metal Ferroelectric Metal Semico
nductor ）構造、金属／強誘電体／絶縁膜／半導体（Ｍ
ＦＩＳ；Metal Ferroelectric Insulator Semiconducto
r ）構造、金属／強誘電体／半導体（ＭＦＳ；Metal Fe
rroelectric Semiconductor ）構造などがある。
【０００６】
【発明が解決しようとする課題】図４に、ＭＦＭＩＳ構
造を用いたＦＥＴ（ＭＦＭＩＳ−ＦＥＴ）５１の断面構
造を示す。
造を用いたＦＥＴ（ＭＦＭＩＳ−ＦＥＴ）５１の断面構
造を示す。
【０００７】単結晶シリコン基板５２にソース・ドレイ
ン領域５３が形成され、各ソース・ドレイン領域５３間
にチャネル領域５４が形成されている。チャネル領域５
４上に絶縁膜５５を介して下部ゲート電極５６が形成さ
れ、下部電極５６上に強誘電体薄膜５７が形成され、強
誘電体薄膜５７上に上部ゲート電極５８が形成されてい
る。積層された絶縁膜５５，下部ゲート電極５６，強誘
電体薄膜５７，上部ゲート電極５８により、誘電体素子
としてのＦＥＴ５１のゲート部５９が構成されている。
ン領域５３が形成され、各ソース・ドレイン領域５３間
にチャネル領域５４が形成されている。チャネル領域５
４上に絶縁膜５５を介して下部ゲート電極５６が形成さ
れ、下部電極５６上に強誘電体薄膜５７が形成され、強
誘電体薄膜５７上に上部ゲート電極５８が形成されてい
る。積層された絶縁膜５５，下部ゲート電極５６，強誘
電体薄膜５７，上部ゲート電極５８により、誘電体素子
としてのＦＥＴ５１のゲート部５９が構成されている。
【０００８】図５は、ＭＦＭＩＳ−ＦＥＴ５１のゲート
部５９における強誘電体薄膜５７の結晶構造を示す模式
図である。強誘電体薄膜５７は、各結晶粒６１から形成
された多結晶構造を有する。各結晶粒６１間には結晶粒
界６２が存在し、各結晶粒６１内には双極子６３が存在
する。各結晶粒６１内の双極子６３の方向に起因する自
発分極を有しており、残留分極値が大きくなっている。
尚、図５においては、双極子６３の分極方向をイメージ
として表してある。
部５９における強誘電体薄膜５７の結晶構造を示す模式
図である。強誘電体薄膜５７は、各結晶粒６１から形成
された多結晶構造を有する。各結晶粒６１間には結晶粒
界６２が存在し、各結晶粒６１内には双極子６３が存在
する。各結晶粒６１内の双極子６３の方向に起因する自
発分極を有しており、残留分極値が大きくなっている。
尚、図５においては、双極子６３の分極方向をイメージ
として表してある。
【０００９】強誘電体薄膜５７においては、結晶粒界６
２中の伝導により、上部ゲート電極５８から下部ゲート
電極５６に向かってリーク電流Ｉが流れ易くなってい
る。リーク電流Ｉが流れると強誘電体薄膜５７に蓄積さ
れた電荷が消失するため、強誘電体薄膜５７の電荷保持
特性が劣化してしまう。
２中の伝導により、上部ゲート電極５８から下部ゲート
電極５６に向かってリーク電流Ｉが流れ易くなってい
る。リーク電流Ｉが流れると強誘電体薄膜５７に蓄積さ
れた電荷が消失するため、強誘電体薄膜５７の電荷保持
特性が劣化してしまう。
【００１０】また、多結晶構造を有する強誘電体薄膜５
７の比誘電率は高いため、ＭＦＭＩＳ−ＦＥＴ５１を半
導体メモリとして動作させる際に上部ゲート電極５８に
印加すべき電圧を高くしなければならない。
７の比誘電率は高いため、ＭＦＭＩＳ−ＦＥＴ５１を半
導体メモリとして動作させる際に上部ゲート電極５８に
印加すべき電圧を高くしなければならない。
【００１１】本発明は上記問題点を解決するためになさ
れたものであって、以下の目的を有するものである。 １〕リーク電流を低減して電荷保持特性を向上させると
共に、比誘電率を低下させることが可能な誘電体素子を
提供する。
れたものであって、以下の目的を有するものである。 １〕リーク電流を低減して電荷保持特性を向上させると
共に、比誘電率を低下させることが可能な誘電体素子を
提供する。
【００１２】２〕上記１〕の誘電体素子の簡単な製造方
法を提供する。 ３〕リーク電流を低減してデータ保持特性を向上させる
と共に、ゲート電極に印加すべき電圧を低くすることが
可能な半導体メモリを提供する。
法を提供する。 ３〕リーク電流を低減してデータ保持特性を向上させる
と共に、ゲート電極に印加すべき電圧を低くすることが
可能な半導体メモリを提供する。
【００１３】４〕上記３〕の半導体メモリの簡単な製造
方法を提供する。
方法を提供する。
【００１４】
【課題を解決するための手段】請求項１に記載の発明
は、非晶質物質と誘電性を有する結晶性物質とを含む誘
電体薄膜を備え、その誘電体薄膜に電極を接触させた構
造をとることをその要旨とする。
は、非晶質物質と誘電性を有する結晶性物質とを含む誘
電体薄膜を備え、その誘電体薄膜に電極を接触させた構
造をとることをその要旨とする。
【００１５】請求項２に記載の発明は、誘電性を有する
結晶性物質を含む結晶粒から形成された多結晶構造を有
し、各結晶粒内の双極子の方向に起因する自発分極を有
し、各結晶粒間には非晶質物質を含む結晶粒界が存在す
る誘電体薄膜を備え、その誘電体薄膜に電極を接触させ
た構造をとることをその要旨とする。
結晶性物質を含む結晶粒から形成された多結晶構造を有
し、各結晶粒内の双極子の方向に起因する自発分極を有
し、各結晶粒間には非晶質物質を含む結晶粒界が存在す
る誘電体薄膜を備え、その誘電体薄膜に電極を接触させ
た構造をとることをその要旨とする。
【００１６】請求項３に記載の発明は、請求項１または
請求項２に記載の誘電体素子において、前記誘電体薄膜
として金属酸化物誘電体材料を用いたことをその要旨と
する。
請求項２に記載の誘電体素子において、前記誘電体薄膜
として金属酸化物誘電体材料を用いたことをその要旨と
する。
【００１７】請求項４に記載の発明は、請求項１〜３の
いずれか１項に記載の誘電体素子において、前記誘電体
薄膜がペロブスカイト型またはビスマス層状型結晶構造
を有することをその要旨とする。
いずれか１項に記載の誘電体素子において、前記誘電体
薄膜がペロブスカイト型またはビスマス層状型結晶構造
を有することをその要旨とする。
【００１８】請求項５に記載の発明は、半導体基板また
は半導体層の上に、絶縁膜、下部導電膜、請求項１〜４
のいずれか１項に記載の誘電体素子の前記誘電体薄膜、
上部導電膜がこの順番に形成されたことをその要旨とす
る。
は半導体層の上に、絶縁膜、下部導電膜、請求項１〜４
のいずれか１項に記載の誘電体素子の前記誘電体薄膜、
上部導電膜がこの順番に形成されたことをその要旨とす
る。
【００１９】請求項６に記載の発明は、半導体基板また
は半導体層の上に、下部導電膜、請求項１〜４のいずれ
か１項に記載の誘電体素子の前記誘電体薄膜、上部導電
膜がこの順番に形成されたことをその要旨とする。
は半導体層の上に、下部導電膜、請求項１〜４のいずれ
か１項に記載の誘電体素子の前記誘電体薄膜、上部導電
膜がこの順番に形成されたことをその要旨とする。
【００２０】請求項７に記載の発明は、半導体基板また
は半導体層の上に、絶縁膜、請求項１〜４のいずれか１
項に記載の誘電体素子の前記誘電体薄膜、上部導電膜が
この順番に形成されたことをその要旨とする。
は半導体層の上に、絶縁膜、請求項１〜４のいずれか１
項に記載の誘電体素子の前記誘電体薄膜、上部導電膜が
この順番に形成されたことをその要旨とする。
【００２１】請求項８に記載の発明は、半導体基板また
は半導体層の上に、請求項１〜４のいずれか１項に記載
の誘電体素子の前記誘電体薄膜、上部導電膜がこの順番
に形成されたことをその要旨とする。
は半導体層の上に、請求項１〜４のいずれか１項に記載
の誘電体素子の前記誘電体薄膜、上部導電膜がこの順番
に形成されたことをその要旨とする。
【００２２】請求項９に記載の発明は、請求項５に記載
のＭＦＭＩＳ構造の誘電体素子において、前記下部導電
膜と絶縁膜とが接続部材を介して電気的に接続されたこ
とをその要旨とする。
のＭＦＭＩＳ構造の誘電体素子において、前記下部導電
膜と絶縁膜とが接続部材を介して電気的に接続されたこ
とをその要旨とする。
【００２３】請求項１０に記載の発明は、請求項６に記
載のＭＦＭＳ構造の誘電体素子において、前記下部導電
膜と半導体基板または半導体層とが接続部材を介して電
気的に接続されたことをその要旨とする。
載のＭＦＭＳ構造の誘電体素子において、前記下部導電
膜と半導体基板または半導体層とが接続部材を介して電
気的に接続されたことをその要旨とする。
【００２４】請求項１１に記載の発明は、非晶質物質と
誘電性を有する結晶性物質とを含む誘電体薄膜を形成す
る工程と、熱処理を加えて前記誘電体薄膜を部分的に結
晶化させることにより、誘電性を有する結晶性物質を含
む結晶粒から形成された多結晶構造を有し、各結晶粒内
の双極子の方向に起因する自発分極を有し、各結晶粒間
には非晶質物質を含む結晶粒界が存在する誘電体薄膜を
形成する工程とを備えたことをその要旨とする。
誘電性を有する結晶性物質とを含む誘電体薄膜を形成す
る工程と、熱処理を加えて前記誘電体薄膜を部分的に結
晶化させることにより、誘電性を有する結晶性物質を含
む結晶粒から形成された多結晶構造を有し、各結晶粒内
の双極子の方向に起因する自発分極を有し、各結晶粒間
には非晶質物質を含む結晶粒界が存在する誘電体薄膜を
形成する工程とを備えたことをその要旨とする。
【００２５】請求項１２に記載の発明は、請求項１〜１
０のいずれか１項に記載の誘電体素子を備えたことをそ
の要旨とする。請求項１３に記載の発明は、請求項１〜
１０のいずれか１項に記載の誘電体素子と、半導体基板
または半導体層の上に形成されたＦＥＴとを備えたこと
をその要旨とする。
０のいずれか１項に記載の誘電体素子を備えたことをそ
の要旨とする。請求項１３に記載の発明は、請求項１〜
１０のいずれか１項に記載の誘電体素子と、半導体基板
または半導体層の上に形成されたＦＥＴとを備えたこと
をその要旨とする。
【００２６】請求項１４に記載の発明は、半導体基板ま
たは半導体層に形成されたソース・ドレイン領域と、半
導体基板または半導体層における各ソース・ドレイン領
域間に形成されたチャネル領域と、チャネル領域の上に
形成された請求項１〜１０のいずれか１項に記載の誘電
体素子とを備えたことをその要旨とする。
たは半導体層に形成されたソース・ドレイン領域と、半
導体基板または半導体層における各ソース・ドレイン領
域間に形成されたチャネル領域と、チャネル領域の上に
形成された請求項１〜１０のいずれか１項に記載の誘電
体素子とを備えたことをその要旨とする。
【００２７】請求項１５に記載の発明は、半導体基板ま
たは半導体層の上に請求項１〜１０のいずれか１項に記
載の誘電体素子を形成する工程と、誘電体素子を所望の
形状にパターニングする工程と、誘電体素子をイオン注
入用マスクとして用い、半導体基板または半導体層に不
純物をイオン注入することにより、パターニングされた
誘電体素子に対して自己整合的にソース・ドレイン領域
を形成する工程とを備えたことをその要旨とする。
たは半導体層の上に請求項１〜１０のいずれか１項に記
載の誘電体素子を形成する工程と、誘電体素子を所望の
形状にパターニングする工程と、誘電体素子をイオン注
入用マスクとして用い、半導体基板または半導体層に不
純物をイオン注入することにより、パターニングされた
誘電体素子に対して自己整合的にソース・ドレイン領域
を形成する工程とを備えたことをその要旨とする。
【００２８】
【発明の実施の形態】以下、本発明を具体化した一実施
形態を図面に従って説明する。図１に、本実施形態のＭ
ＦＭＩＳ−ＦＥＴ１の断面構造を示す。
形態を図面に従って説明する。図１に、本実施形態のＭ
ＦＭＩＳ−ＦＥＴ１の断面構造を示す。
【００２９】単結晶シリコン基板２上にソース・ドレイ
ン領域３が形成され、各ソース・ドレイン領域３間にチ
ャネル領域４が形成されている。チャネル領域４上に絶
縁膜５を介して、下部導電膜としての下部ゲート電極６
が形成されている。下部電極６上に、非晶質化させるた
めの物質（非晶質物質）と強誘電性を有する結晶性物質
とを含み、ペロブスカイト型またはビスマス層状型結晶
構造を有する強誘電体薄膜７が形成されている。強誘電
体薄膜７上に、上部導電膜としての上部ゲート電極８が
形成されている。積層された絶縁膜５，下部ゲート電極
６，強誘電体薄膜７，上部ゲート電極８により、誘電体
素子としてのゲート部９が構成されている。
ン領域３が形成され、各ソース・ドレイン領域３間にチ
ャネル領域４が形成されている。チャネル領域４上に絶
縁膜５を介して、下部導電膜としての下部ゲート電極６
が形成されている。下部電極６上に、非晶質化させるた
めの物質（非晶質物質）と強誘電性を有する結晶性物質
とを含み、ペロブスカイト型またはビスマス層状型結晶
構造を有する強誘電体薄膜７が形成されている。強誘電
体薄膜７上に、上部導電膜としての上部ゲート電極８が
形成されている。積層された絶縁膜５，下部ゲート電極
６，強誘電体薄膜７，上部ゲート電極８により、誘電体
素子としてのゲート部９が構成されている。
【００３０】次に、ＭＦＭＩＳ−ＦＥＴ１の製造方法に
ついて図３に従い順次説明する。 工程１（図３（ａ）参照）；熱酸化法を用いて、単結晶
シリコン基板２上に酸化シリコンから成る絶縁膜５（膜
厚；１００nm）を形成する。次に、ＰＶＤ法を用いて、
絶縁膜５上に白金から成る下部ゲート電極６（膜厚；２
５０nm）を形成する。
ついて図３に従い順次説明する。 工程１（図３（ａ）参照）；熱酸化法を用いて、単結晶
シリコン基板２上に酸化シリコンから成る絶縁膜５（膜
厚；１００nm）を形成する。次に、ＰＶＤ法を用いて、
絶縁膜５上に白金から成る下部ゲート電極６（膜厚；２
５０nm）を形成する。
【００３１】工程２（図３（ｂ）参照）；スパッタリン
グ法（ＲＦ型、ＤＣ型、イオンビーム型）を用いて、下
部ゲート電極６上にＰＺＴ（Ｐｂ（ＺｒX Ｔｉ1-X ）Ｏ
3 ）から成る強誘電体薄膜７（膜厚；２００nm）を形成
する。
グ法（ＲＦ型、ＤＣ型、イオンビーム型）を用いて、下
部ゲート電極６上にＰＺＴ（Ｐｂ（ＺｒX Ｔｉ1-X ）Ｏ
3 ）から成る強誘電体薄膜７（膜厚；２００nm）を形成
する。
【００３２】ここで、スパッタリング雰囲気としては、
各種不活性ガス（Ｈｅ，Ｎｅ，Ａｒ，Ｋｒ，Ｘｅ，Ｒ
ｎ）を単独または複数種混合して用いるか、その不活性
ガスに酸素を適宜混合して用いる。
各種不活性ガス（Ｈｅ，Ｎｅ，Ａｒ，Ｋｒ，Ｘｅ，Ｒ
ｎ）を単独または複数種混合して用いるか、その不活性
ガスに酸素を適宜混合して用いる。
【００３３】このとき、スパッタリングターゲットであ
るＰＺＴのインゴットに、前記非晶質物質を添加混入し
ておく。その非晶質物質としては、各種ドーパント金属
（Ｂｉ，Ｆｅ，Ｃｕ，Ｂａ，Ｗ，Ｎｂ，Ｍｎ，Ｌａな
ど）の単体または合金、それらドーパント金属の酸化物
またフッ化物がある。
るＰＺＴのインゴットに、前記非晶質物質を添加混入し
ておく。その非晶質物質としては、各種ドーパント金属
（Ｂｉ，Ｆｅ，Ｃｕ，Ｂａ，Ｗ，Ｎｂ，Ｍｎ，Ｌａな
ど）の単体または合金、それらドーパント金属の酸化物
またフッ化物がある。
【００３４】次に、酸素雰囲気中で熱処理（電気炉を用
いた場合は処理温度；９００℃で処理時間；３０min 、
ＲＴＡ法を用いた場合は処理温度；９５０℃で処理時
間；５min ）を行い、強誘電体薄膜７を部分的に結晶化
させる。尚、この熱処理の条件は、強誘電体薄膜７の材
質に合わせて最適化する必要がある。
いた場合は処理温度；９００℃で処理時間；３０min 、
ＲＴＡ法を用いた場合は処理温度；９５０℃で処理時
間；５min ）を行い、強誘電体薄膜７を部分的に結晶化
させる。尚、この熱処理の条件は、強誘電体薄膜７の材
質に合わせて最適化する必要がある。
【００３５】工程３（図３（ｃ）参照）；ＰＶＤ法を用
いて、強誘電体薄膜７上に白金から成る上部ゲート電極
８（膜厚；２５０nm）を形成する。 工程４（図３（ｄ）参照）；上部ゲート電極８上にフォ
トレジストパターン（図示略）を形成する。次に、その
フォトレジストパターンをエッチング用マスクとして用
いる異方性エッチング法により、ゲート部９（絶縁膜
５，下部ゲート電極６，強誘電体薄膜７，上部ゲート電
極８）をパターニングする。続いて、そのフォトレジス
トパターンおよびゲート部９をイオン注入用マスクとし
て用い、基板２の表面に不純物イオンを注入することに
より、ゲート部９に対して自己整合的にソース・ドレイ
ン領域３を形成する。その結果、基板２の表面における
各ソース・ドレイン領域３間にチャネル領域４が形成さ
れる。その後、フォトレジストパターンを除去すると、
ＭＦＭＩＳ−ＦＥＴ１が完成する。
いて、強誘電体薄膜７上に白金から成る上部ゲート電極
８（膜厚；２５０nm）を形成する。 工程４（図３（ｄ）参照）；上部ゲート電極８上にフォ
トレジストパターン（図示略）を形成する。次に、その
フォトレジストパターンをエッチング用マスクとして用
いる異方性エッチング法により、ゲート部９（絶縁膜
５，下部ゲート電極６，強誘電体薄膜７，上部ゲート電
極８）をパターニングする。続いて、そのフォトレジス
トパターンおよびゲート部９をイオン注入用マスクとし
て用い、基板２の表面に不純物イオンを注入することに
より、ゲート部９に対して自己整合的にソース・ドレイ
ン領域３を形成する。その結果、基板２の表面における
各ソース・ドレイン領域３間にチャネル領域４が形成さ
れる。その後、フォトレジストパターンを除去すると、
ＭＦＭＩＳ−ＦＥＴ１が完成する。
【００３６】このように本実施形態によれば、以下の作
用および効果を得ることができる。 （１）前記工程２において、下部ゲート電極６上にＰＺ
Ｔから成る強誘電体薄膜７をスパッタリング法を用いて
形成する際に、スパッタリングターゲットであるＰＺＴ
のインゴットに非晶質物質が添加混入されている。そし
て、酸素雰囲気中で熱処理を行い、強誘電体薄膜７を部
分的に結晶化させている。
用および効果を得ることができる。 （１）前記工程２において、下部ゲート電極６上にＰＺ
Ｔから成る強誘電体薄膜７をスパッタリング法を用いて
形成する際に、スパッタリングターゲットであるＰＺＴ
のインゴットに非晶質物質が添加混入されている。そし
て、酸素雰囲気中で熱処理を行い、強誘電体薄膜７を部
分的に結晶化させている。
【００３７】図２は、ＭＦＭＩＳ−ＦＥＴ１のゲート部
９における強誘電体薄膜７の結晶構造を示す模式図であ
る。強誘電体薄膜７は、強誘電性を有する結晶性物質
（ＰＺＴ）を含む各結晶粒１１から形成された多結晶構
造を有する。各結晶粒１１間には、前記非晶質物質を含
む結晶粒界１２が存在する。つまり、結晶粒界１２は非
晶質物質によって非晶質化されている。各結晶粒１１内
には双極子１３が存在する。各結晶粒１１内の双極子１
３の方向に起因する自発分極を有しており、残留分極値
が大きくなっている。尚、図２においては、双極子１３
の分極方向をイメージとして表してある。
９における強誘電体薄膜７の結晶構造を示す模式図であ
る。強誘電体薄膜７は、強誘電性を有する結晶性物質
（ＰＺＴ）を含む各結晶粒１１から形成された多結晶構
造を有する。各結晶粒１１間には、前記非晶質物質を含
む結晶粒界１２が存在する。つまり、結晶粒界１２は非
晶質物質によって非晶質化されている。各結晶粒１１内
には双極子１３が存在する。各結晶粒１１内の双極子１
３の方向に起因する自発分極を有しており、残留分極値
が大きくなっている。尚、図２においては、双極子１３
の分極方向をイメージとして表してある。
【００３８】（２）上記（１）より、結晶粒界１２が非
晶質化されているため、結晶粒界１２中の伝導が起こり
にくく、強誘電体薄膜７中にはリーク電流が流れ難くな
っている。従って、強誘電体薄膜７の電荷保持特性を向
上させることができる。その結果、ＭＦＭＩＳ−ＦＥＴ
１のリーク電流についても低下させることが可能にな
り、データ保持特性を向上させることができる。
晶質化されているため、結晶粒界１２中の伝導が起こり
にくく、強誘電体薄膜７中にはリーク電流が流れ難くな
っている。従って、強誘電体薄膜７の電荷保持特性を向
上させることができる。その結果、ＭＦＭＩＳ−ＦＥＴ
１のリーク電流についても低下させることが可能にな
り、データ保持特性を向上させることができる。
【００３９】（３）上記（１）より、結晶粒界１２が非
晶質化されているため、強誘電体薄膜７は多結晶構造を
有しているものの、その比誘電率は低くなる。従って、
ＭＦＭＩＳ−ＦＥＴ１を半導体メモリとして動作させる
際に上部ゲート電極８に印加すべき電圧を低くすること
ができる。
晶質化されているため、強誘電体薄膜７は多結晶構造を
有しているものの、その比誘電率は低くなる。従って、
ＭＦＭＩＳ−ＦＥＴ１を半導体メモリとして動作させる
際に上部ゲート電極８に印加すべき電圧を低くすること
ができる。
【００４０】尚、強誘電体薄膜７において、強誘電性を
有する結晶性物質の含有量に対する非晶質物質の含有量
の範囲は、１０％未満が適当であり、望ましくは８〜９
％である。この範囲より多くなると強誘電体薄膜７の抵
抗率が低くなり過ぎる傾向があり、少なくなると上記
（２）（３）の効果が得られなくなる。
有する結晶性物質の含有量に対する非晶質物質の含有量
の範囲は、１０％未満が適当であり、望ましくは８〜９
％である。この範囲より多くなると強誘電体薄膜７の抵
抗率が低くなり過ぎる傾向があり、少なくなると上記
（２）（３）の効果が得られなくなる。
【００４１】（４）ソース・ドレイン領域３にＮ型不純
物イオンを注入し、ＮチャネルのＭＦＭＩＳ−ＦＥＴ１
を形成した場合において、ＭＦＭＩＳ−ＦＥＴ１を非破
壊読み出しが可能な不揮発性半導体メモリとして使用す
る際の動作原理について説明する。
物イオンを注入し、ＮチャネルのＭＦＭＩＳ−ＦＥＴ１
を形成した場合において、ＭＦＭＩＳ−ＦＥＴ１を非破
壊読み出しが可能な不揮発性半導体メモリとして使用す
る際の動作原理について説明する。
【００４２】ＭＦＭＩＳ−ＦＥＴ１にデータを書き込む
際には、まず、上部ゲート電極８に強誘電体薄膜７を分
極反転するのに十分なプラス電圧を印加し、次に、上部
ゲート電極８の電圧をグランドレベルにする。すると、
強誘電体薄膜７の残留分極によるマイナスの電荷がチャ
ネル領域４の表面に反転層を形成し、上部ゲート電極８
の電圧がグランドレベルであるにも関わらず、ＭＦＭＩ
Ｓ−ＦＥＴ１はオン状態になる。
際には、まず、上部ゲート電極８に強誘電体薄膜７を分
極反転するのに十分なプラス電圧を印加し、次に、上部
ゲート電極８の電圧をグランドレベルにする。すると、
強誘電体薄膜７の残留分極によるマイナスの電荷がチャ
ネル領域４の表面に反転層を形成し、上部ゲート電極８
の電圧がグランドレベルであるにも関わらず、ＭＦＭＩ
Ｓ−ＦＥＴ１はオン状態になる。
【００４３】逆に、まず、上部ゲート電極８に強誘電体
薄膜７を分極反転するのに十分なマイナス電圧を印加
し、次に、上部ゲート電極８の電圧をグランドレベルに
する。すると、強誘電体薄膜７の残留分極によるプラス
の電荷がチャネル領域４の表面に反転層を形成し、上部
ゲート電極８の電圧がグランドレベルであるにも関わら
ず、ＭＦＭＩＳ−ＦＥＴ１はオフ状態になる。
薄膜７を分極反転するのに十分なマイナス電圧を印加
し、次に、上部ゲート電極８の電圧をグランドレベルに
する。すると、強誘電体薄膜７の残留分極によるプラス
の電荷がチャネル領域４の表面に反転層を形成し、上部
ゲート電極８の電圧がグランドレベルであるにも関わら
ず、ＭＦＭＩＳ−ＦＥＴ１はオフ状態になる。
【００４４】つまり、上部ゲート電極８の電圧がグラン
ドレベルのときに、ＭＦＭＩＳ−ＦＥＴ１を選択的にオ
ン状態またはオフ状態にすることができる。例えば、上
部ゲート電極８にプラス電圧を印加した後にグランドレ
ベルにした状態をＭＦＭＩＳ−ＦＥＴ１にデータ値
「１」を書き込んだ状態であると規定すれば、上部ゲー
ト電極８にマイナス電圧を印加した後にグランドレベル
にした状態をＭＦＭＩＳ−ＦＥＴ１にデータ値「０」を
書き込んだ状態であると規定することができる。
ドレベルのときに、ＭＦＭＩＳ−ＦＥＴ１を選択的にオ
ン状態またはオフ状態にすることができる。例えば、上
部ゲート電極８にプラス電圧を印加した後にグランドレ
ベルにした状態をＭＦＭＩＳ−ＦＥＴ１にデータ値
「１」を書き込んだ状態であると規定すれば、上部ゲー
ト電極８にマイナス電圧を印加した後にグランドレベル
にした状態をＭＦＭＩＳ−ＦＥＴ１にデータ値「０」を
書き込んだ状態であると規定することができる。
【００４５】従って、各ソース・ドレイン領域３間に流
れる電流を検出することにより、ＭＦＭＩＳ−ＦＥＴ１
に記憶されたデータを読み出すことができる。例えば、
ＭＦＭＩＳ−ＦＥＴ１にデータ値「１」を書き込んだと
きに各ソース・ドレイン領域３間に流れる電流（セル電
流）は、データ値「０」を書き込んだときに流れるセル
電流よりも大きくなる。
れる電流を検出することにより、ＭＦＭＩＳ−ＦＥＴ１
に記憶されたデータを読み出すことができる。例えば、
ＭＦＭＩＳ−ＦＥＴ１にデータ値「１」を書き込んだと
きに各ソース・ドレイン領域３間に流れる電流（セル電
流）は、データ値「０」を書き込んだときに流れるセル
電流よりも大きくなる。
【００４６】（５）ゲート部９の製造工程を含め、ＭＦ
ＭＩＳ−ＦＥＴ１の製造工程で用いられる技術は従来か
ら一般的に広く用いられている。従って、ゲート部９
（誘電体素子）およびＭＦＭＩＳ−ＦＥＴ１の製造は容
易である。
ＭＩＳ−ＦＥＴ１の製造工程で用いられる技術は従来か
ら一般的に広く用いられている。従って、ゲート部９
（誘電体素子）およびＭＦＭＩＳ−ＦＥＴ１の製造は容
易である。
【００４７】尚、上記実施形態は以下のように変更して
もよく、その場合でも同様の作用および効果を得ること
ができる。 〔１〕絶縁膜５の材質は酸化シリコンに限らず、窒化シ
リコンを用いてもよく、酸化シリコンと窒化シリコンと
の積層構造を用いてもよい。また、絶縁膜５の形成に
は、どのような方法（熱酸化法、ＣＶＤ法、ＰＶＤ法）
を用いてもよい。
もよく、その場合でも同様の作用および効果を得ること
ができる。 〔１〕絶縁膜５の材質は酸化シリコンに限らず、窒化シ
リコンを用いてもよく、酸化シリコンと窒化シリコンと
の積層構造を用いてもよい。また、絶縁膜５の形成に
は、どのような方法（熱酸化法、ＣＶＤ法、ＰＶＤ法）
を用いてもよい。
【００４８】〔２〕下部ゲート電極６および上部ゲート
電極８の材質は白金に限らず、その他の貴金属（Ａｕ，
Ａｇ，Ｐｔ，Ｒｕ，Ｒｈ，Ｐｂ，Ｏｓ，Ｉｒなど）、高
融点金属（Ｃｏ，Ｗ，Ｔｉ）、高融点金属化合物（Ｔｉ
Ｎなど）、導電性酸化物（ＲｕＯ2 ，ＲｈＯ2 ，ＯｓＯ
2 ，ＩｒＯ2 ，ＲｅＯ2 ，ＲｅＯ3 ，ＭｏＯ2 ，Ｗ
Ｏ 2 ，ＳｒＲｕＯ3 ，Ｐｂ2 Ｒｕ2 Ｏ3-X ，Ｂｉ2 Ｒｕ
2 Ｏ7-X など）、これらの各材料の合金などを用いても
よい。
電極８の材質は白金に限らず、その他の貴金属（Ａｕ，
Ａｇ，Ｐｔ，Ｒｕ，Ｒｈ，Ｐｂ，Ｏｓ，Ｉｒなど）、高
融点金属（Ｃｏ，Ｗ，Ｔｉ）、高融点金属化合物（Ｔｉ
Ｎなど）、導電性酸化物（ＲｕＯ2 ，ＲｈＯ2 ，ＯｓＯ
2 ，ＩｒＯ2 ，ＲｅＯ2 ，ＲｅＯ3 ，ＭｏＯ2 ，Ｗ
Ｏ 2 ，ＳｒＲｕＯ3 ，Ｐｂ2 Ｒｕ2 Ｏ3-X ，Ｂｉ2 Ｒｕ
2 Ｏ7-X など）、これらの各材料の合金などを用いても
よい。
【００４９】また、各ゲート電極６，８は、前記各材料
を複数層に形成した構造にしてもよく、例えば、チタン
層（膜厚；５０nm）の上に白金層（膜厚；２００nm）が
形成された２層構造にしてもよい。
を複数層に形成した構造にしてもよく、例えば、チタン
層（膜厚；５０nm）の上に白金層（膜厚；２００nm）が
形成された２層構造にしてもよい。
【００５０】〔３〕強誘電体薄膜７の材質はＰＺＴに限
らず、以下の各材料等を用いてもよい。 (1) ビスマス系強誘電体 一般式：（Ｂｉ2 Ｏ2 ）2+（Ａn-1 Ｂn Ｏ3n+1）2- 尚、Ａ＝Ｓｒ，Ｃａ，Ｂａ、Ｂ＝Ｔｉ，Ｔａ，Ｎｂ，Ｗ，Ｖ ｎ＝１：・Ｂｉ2 Ｗｏ6 ・Ｂｉ2 ＶＯ5.5 ｎ＝２：・Ｂｉ2 Ｏ3 ／ＳｒＴａ2 Ｏ6 （ＳｒＢｉ2 Ｔａ2 Ｏ9 ）：ＳＢＴ ・Ｂｉ2 Ｏ3 ／ＳｒＮｂ2 Ｏ6 （ＳｒＢｉ2 Ｎｂ2 Ｏ9 ） ｎ＝３：・Ｂｉ2 Ｏ3 ／ＳｒＴａ2 Ｏ6 ／ＢａＴｉＯ3 ・Ｂｉ2 Ｏ3 ／ＳｒＴａＯ6 ／ＳｒＴｉＯ3 ・Ｂｉ2 Ｏ3 ／Ｂｉ2 Ｔｉ3 Ｏ9 （Ｂｉ4 Ｔｉ3 Ｏ12）：ＢＩＴ ｎ＝４：・Ｂｉ2 Ｏ3 ／Ｓｒ3 Ｔｉ4 Ｏ12（Ｓｒ3 Ｂｉ2 Ｔｉ4 Ｏ15） ・Ｂｉ2 Ｏ3 ／Ｂｉ2 Ｔｉ3 Ｏ9 ／ＳｒＴｉＯ3 （ＳｒＢｉ4 Ｔｉ4 Ｏ15） (2) その他の強誘電体（等方的材料系） ・Ｐｂ（ＺｒX Ｔｉ1-X ）Ｏ3 ：ＰＺＴ（ＰｂＺｒ0.5
Ｔｉ0.5 ）Ｏ3 ・（Ｐｂ1-Y ＬａY ）（ＺｒX Ｔｉ1-X ）Ｏ3 ：ＰＬＺ
Ｔ ・（Ｓｒ1-X ＣａX ）ＴｉＯ3 ・（Ｓｒ1-X ＢａX ）ＴｉＯ3 ：（Ｓｒ0.4 Ｂａ0.6 ）
ＴｉＯ3 ・（Ｓｒ1-X-Y ＢａX ＭY ）Ｔｉ1-Z ＮZ Ｏ3 ・ＳｒＴｉＯ3 尚、Ｍ＝Ｌａ，Ｂｉ，Ｓｂ、Ｎ＝Ｎｂ，Ｖ，Ｔａ，Ｍ
ｏ，Ｗ 〔４〕強誘電体薄膜７の形成方法はスパッタリング法に
限らず、上記〔３〕に例示した強誘電体薄膜７の材料に
合わせて、レーザアブレーション法、分子線エピタキシ
ー（ＭＢＥ）法、レーザ分子線エピタキシー法、反応性
蒸着法、ＭＯ−ＣＶＤ法、ミスト堆積法、ゾルゲル法な
どを用いてもよい。尚、いずれの方法を用いて強誘電体
薄膜７を形成する際にも、強誘電体薄膜７に前記非晶質
物質を含有させることはいうまでもない。
らず、以下の各材料等を用いてもよい。 (1) ビスマス系強誘電体 一般式：（Ｂｉ2 Ｏ2 ）2+（Ａn-1 Ｂn Ｏ3n+1）2- 尚、Ａ＝Ｓｒ，Ｃａ，Ｂａ、Ｂ＝Ｔｉ，Ｔａ，Ｎｂ，Ｗ，Ｖ ｎ＝１：・Ｂｉ2 Ｗｏ6 ・Ｂｉ2 ＶＯ5.5 ｎ＝２：・Ｂｉ2 Ｏ3 ／ＳｒＴａ2 Ｏ6 （ＳｒＢｉ2 Ｔａ2 Ｏ9 ）：ＳＢＴ ・Ｂｉ2 Ｏ3 ／ＳｒＮｂ2 Ｏ6 （ＳｒＢｉ2 Ｎｂ2 Ｏ9 ） ｎ＝３：・Ｂｉ2 Ｏ3 ／ＳｒＴａ2 Ｏ6 ／ＢａＴｉＯ3 ・Ｂｉ2 Ｏ3 ／ＳｒＴａＯ6 ／ＳｒＴｉＯ3 ・Ｂｉ2 Ｏ3 ／Ｂｉ2 Ｔｉ3 Ｏ9 （Ｂｉ4 Ｔｉ3 Ｏ12）：ＢＩＴ ｎ＝４：・Ｂｉ2 Ｏ3 ／Ｓｒ3 Ｔｉ4 Ｏ12（Ｓｒ3 Ｂｉ2 Ｔｉ4 Ｏ15） ・Ｂｉ2 Ｏ3 ／Ｂｉ2 Ｔｉ3 Ｏ9 ／ＳｒＴｉＯ3 （ＳｒＢｉ4 Ｔｉ4 Ｏ15） (2) その他の強誘電体（等方的材料系） ・Ｐｂ（ＺｒX Ｔｉ1-X ）Ｏ3 ：ＰＺＴ（ＰｂＺｒ0.5
Ｔｉ0.5 ）Ｏ3 ・（Ｐｂ1-Y ＬａY ）（ＺｒX Ｔｉ1-X ）Ｏ3 ：ＰＬＺ
Ｔ ・（Ｓｒ1-X ＣａX ）ＴｉＯ3 ・（Ｓｒ1-X ＢａX ）ＴｉＯ3 ：（Ｓｒ0.4 Ｂａ0.6 ）
ＴｉＯ3 ・（Ｓｒ1-X-Y ＢａX ＭY ）Ｔｉ1-Z ＮZ Ｏ3 ・ＳｒＴｉＯ3 尚、Ｍ＝Ｌａ，Ｂｉ，Ｓｂ、Ｎ＝Ｎｂ，Ｖ，Ｔａ，Ｍ
ｏ，Ｗ 〔４〕強誘電体薄膜７の形成方法はスパッタリング法に
限らず、上記〔３〕に例示した強誘電体薄膜７の材料に
合わせて、レーザアブレーション法、分子線エピタキシ
ー（ＭＢＥ）法、レーザ分子線エピタキシー法、反応性
蒸着法、ＭＯ−ＣＶＤ法、ミスト堆積法、ゾルゲル法な
どを用いてもよい。尚、いずれの方法を用いて強誘電体
薄膜７を形成する際にも、強誘電体薄膜７に前記非晶質
物質を含有させることはいうまでもない。
【００５１】〔５〕前記工程２においては強誘電体薄膜
７の形成直後に熱処理を行ったが、この熱処理は、前記
工程３における上部ゲート電極８の形成後や、前記工程
４におけるゲート部９のパターニング後に行ってもよ
い。
７の形成直後に熱処理を行ったが、この熱処理は、前記
工程３における上部ゲート電極８の形成後や、前記工程
４におけるゲート部９のパターニング後に行ってもよ
い。
【００５２】〔６〕前記工程４におけるゲート部９のパ
ターニングを、絶縁膜５，下部ゲート電極６，強誘電体
薄膜７，上部ゲート電極８の各膜毎のパターニングに置
き代えてもよい。
ターニングを、絶縁膜５，下部ゲート電極６，強誘電体
薄膜７，上部ゲート電極８の各膜毎のパターニングに置
き代えてもよい。
【００５３】〔７〕ＭＦＭＩＳ構造の誘電体素子（ゲー
ト部９）だけでなく、ＭＦＭＳ構造，ＭＦＩＳ構造，Ｍ
ＦＳ構造などの誘電体素子に適用してもよい。 〔８〕ＭＦＭＩＳ構造の誘電体素子（ゲート部９）にお
いて、その下部導電膜と絶縁膜とを直接接続するのでは
なく、プラグなどの別部材で電気的に接続するようにし
てもよい。また、ＭＦＭＳ構造の誘電体素子において、
その下部導電膜と単結晶シリコン基板とを直接接続する
のではなく、プラグなどの別部材で電気的に接続するよ
うにしてもよい。
ト部９）だけでなく、ＭＦＭＳ構造，ＭＦＩＳ構造，Ｍ
ＦＳ構造などの誘電体素子に適用してもよい。 〔８〕ＭＦＭＩＳ構造の誘電体素子（ゲート部９）にお
いて、その下部導電膜と絶縁膜とを直接接続するのでは
なく、プラグなどの別部材で電気的に接続するようにし
てもよい。また、ＭＦＭＳ構造の誘電体素子において、
その下部導電膜と単結晶シリコン基板とを直接接続する
のではなく、プラグなどの別部材で電気的に接続するよ
うにしてもよい。
【００５４】
〔９〕ＭＦＭＩＳ−ＦＥＴ１だけでなく、
ＭＦＭＳ構造を用いたＦＥＴ（ＭＦＭＳ−ＦＥＴ），Ｍ
ＦＩＳ構造を用いたＦＥＴ（ＭＦＩＳ−ＦＥＴ），ＭＦ
Ｓ構造を用いたＦＥＴ（ＭＦＳ−ＦＥＴ）などに適用し
てもよい。
ＭＦＭＳ構造を用いたＦＥＴ（ＭＦＭＳ−ＦＥＴ），Ｍ
ＦＩＳ構造を用いたＦＥＴ（ＭＦＩＳ−ＦＥＴ），ＭＦ
Ｓ構造を用いたＦＥＴ（ＭＦＳ−ＦＥＴ）などに適用し
てもよい。
【００５５】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て、以下にそれらの効果と共に記載する。 （イ）請求項１〜１０のいずれか１項に記載の誘電体素
子において、前記誘電体薄膜はＰＺＴ，ＰＬＺＴ，ＳＢ
Ｔ，ＢＩＴから成るグループから選択されたいずれか一
つの材料から成る誘電体素子。
実施形態から把握できる請求項以外の技術的思想につい
て、以下にそれらの効果と共に記載する。 （イ）請求項１〜１０のいずれか１項に記載の誘電体素
子において、前記誘電体薄膜はＰＺＴ，ＰＬＺＴ，ＳＢ
Ｔ，ＢＩＴから成るグループから選択されたいずれか一
つの材料から成る誘電体素子。
【００５６】このようにすれば、誘電体薄膜を容易に形
成することができる。 （ロ）請求項１〜１０のいずれか１項に記載の誘電体素
子において、前記導電膜は、貴金属、高融点金属化合
物、導電性酸化物、これらの各材料の合金からなるグル
ープから選択された少なくとも一つの材料から成る誘電
体素子。
成することができる。 （ロ）請求項１〜１０のいずれか１項に記載の誘電体素
子において、前記導電膜は、貴金属、高融点金属化合
物、導電性酸化物、これらの各材料の合金からなるグル
ープから選択された少なくとも一つの材料から成る誘電
体素子。
【００５７】このようにすれば、導電膜を容易に形成す
ることができる。
ることができる。
【００５８】
【発明の効果】請求項１〜１０のいずれか１項に記載の
発明によれば、リーク電流を低減して電荷保持特性を向
上させると共に、比誘電率を低下させることが可能な誘
電体素子を提供することができる。
発明によれば、リーク電流を低減して電荷保持特性を向
上させると共に、比誘電率を低下させることが可能な誘
電体素子を提供することができる。
【００５９】請求項１１に記載の発明によれば、リーク
電流を低減して電荷保持特性を向上させると共に、比誘
電率を低下させることが可能な誘電体素子の簡単な製造
方法を提供することができる。
電流を低減して電荷保持特性を向上させると共に、比誘
電率を低下させることが可能な誘電体素子の簡単な製造
方法を提供することができる。
【００６０】請求項１２〜１４のいずれか１項に記載の
発明によれば、リーク電流を低減してデータ保持特性を
向上させると共に、ゲート電極に印加すべき電圧を低く
することが可能な半導体メモリを提供することができ
る。
発明によれば、リーク電流を低減してデータ保持特性を
向上させると共に、ゲート電極に印加すべき電圧を低く
することが可能な半導体メモリを提供することができ
る。
【００６１】請求項１５に記載の発明によれば、リーク
電流を低減してデータ保持特性を向上させると共に、ゲ
ート電極に印加すべき電圧を低くすることが可能な半導
体メモリの簡単な製造方法を提供することができる。
電流を低減してデータ保持特性を向上させると共に、ゲ
ート電極に印加すべき電圧を低くすることが可能な半導
体メモリの簡単な製造方法を提供することができる。
【図１】一実施形態の構造を示す概略断面図。
【図２】一実施形態の要部構造を示す模式図。
【図３】一実施形態の製造工程を説明するための概略断
面図。
面図。
【図４】従来の形態の構造を示す概略断面図。
【図５】従来の形態の要部構造を示す模式図。
１…ＭＦＭＩＳ−ＦＥＴ ２…単結晶シリコン基板２ ３…ソース・ドレイン領域 ４…チャネル領域 ５…絶縁膜 ６…下部導電膜としての下部ゲート電極 ７…強誘電体薄膜 ８…上部導電膜としての上部ゲート電極
フロントページの続き (72)発明者 井上 聡 大阪府守口市京阪本通２丁目５番５号 三 洋電機 株式会社内 (72)発明者 原田 光昭 大阪府守口市京阪本通２丁目５番５号 三 洋電機 株式会社内 (72)発明者 小笠原 悟 大阪府守口市京阪本通２丁目５番５号 三 洋電機 株式会社内
Claims (15)
- 【請求項１】 非晶質物質と誘電性を有する結晶性物質
とを含む誘電体薄膜を備え、その誘電体薄膜に電極を接
触させた構造をとる誘電体素子。 - 【請求項２】 誘電性を有する結晶性物質を含む結晶粒
から形成された多結晶構造を有し、各結晶粒内の双極子
の方向に起因する自発分極を有し、各結晶粒間には非晶
質物質を含む結晶粒界が存在する誘電体薄膜を備え、そ
の誘電体薄膜に電極を接触させた構造をとる誘電体素
子。 - 【請求項３】 請求項１または請求項２に記載の誘電体
素子において、前記誘電体薄膜として金属酸化物誘電体
材料を用いた誘電体素子。 - 【請求項４】 請求項１〜３のいずれか１項に記載の誘
電体素子において、前記誘電体薄膜がペロブスカイト型
またはビスマス層状型結晶構造を有する誘電体素子。 - 【請求項５】 半導体層の上に、絶縁膜、下部導電膜、
請求項１〜４のいずれか１項に記載の誘電体素子の前記
誘電体薄膜、上部導電膜がこの順番に形成されたＭＦＭ
ＩＳ構造の誘電体素子。 - 【請求項６】 半導体基板または半導体層の上に、下部
導電膜、請求項１〜４のいずれか１項に記載の誘電体素
子の前記誘電体薄膜、上部導電膜がこの順番に形成され
たＭＦＭＳ構造の誘電体素子。 - 【請求項７】 半導体基板または半導体層の上に、絶縁
膜、請求項１〜４のいずれか１項に記載の誘電体素子の
前記誘電体薄膜、上部導電膜がこの順番に形成されたＭ
ＦＩＳ構造の誘電体素子。 - 【請求項８】 半導体基板または半導体層の上に、請求
項１〜４のいずれか１項に記載の誘電体素子の前記誘電
体薄膜、上部導電膜がこの順番に形成されたＭＦＳ構造
の誘電体素子。 - 【請求項９】 請求項５に記載のＭＦＭＩＳ構造の誘電
体素子において、前記下部導電膜と絶縁膜とが接続部材
を介して電気的に接続された誘電体素子。 - 【請求項１０】 請求項６に記載のＭＦＭＳ構造の誘電
体素子において、前記下部導電膜と半導体基板または半
導体層とが接続部材を介して電気的に接続された誘電体
素子。 - 【請求項１１】 非晶質物質と誘電性を有する結晶性物
質とを含む誘電体薄膜を形成する工程と、 熱処理を加えて前記誘電体薄膜を部分的に結晶化させる
ことにより、誘電性を有する結晶性物質を含む結晶粒か
ら形成された多結晶構造を有し、各結晶粒内の双極子の
方向に起因する自発分極を有し、各結晶粒間には非晶質
物質を含む結晶粒界が存在する誘電体薄膜を形成する工
程とを備えた誘電体素子の製造方法。 - 【請求項１２】 請求項１〜１０のいずれか１項に記載
の誘電体素子を備えた半導体メモリ。 - 【請求項１３】 請求項１〜１０のいずれか１項に記載
の誘電体素子と、半導体基板または半導体層の上に形成
されたＦＥＴとを備えた半導体メモリ。 - 【請求項１４】 半導体基板または半導体層に形成され
たソース・ドレイン領域と、 半導体基板または半導体層における各ソース・ドレイン
領域間に形成されたチャネル領域と、 チャネル領域の上に形成された請求項１〜１０のいずれ
か１項に記載の誘電体素子とを備えた半導体メモリ。 - 【請求項１５】 半導体基板または半導体層の上に請求
項１〜１０のいずれか１項に記載の誘電体素子を形成す
る工程と、 誘電体素子を所望の形状にパターニングする工程と、 誘電体素子をイオン注入用マスクとして用い、半導体基
板または半導体層に不純物をイオン注入することによ
り、パターニングされた誘電体素子に対して自己整合的
にソース・ドレイン領域を形成する工程とを備えた半導
体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044085A JPH10242308A (ja) | 1997-02-27 | 1997-02-27 | 誘電体素子、誘電体素子の製造方法、半導体メモリ、半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044085A JPH10242308A (ja) | 1997-02-27 | 1997-02-27 | 誘電体素子、誘電体素子の製造方法、半導体メモリ、半導体メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242308A true JPH10242308A (ja) | 1998-09-11 |
Family
ID=12681791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9044085A Pending JPH10242308A (ja) | 1997-02-27 | 1997-02-27 | 誘電体素子、誘電体素子の製造方法、半導体メモリ、半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242308A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004327607A (ja) * | 2003-04-23 | 2004-11-18 | Hitachi Ltd | 半導体装置及びその製造方法 |
| KR101397977B1 (ko) * | 2011-12-07 | 2014-05-27 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치의 제조 방법 |
| CN111276602A (zh) * | 2020-02-14 | 2020-06-12 | 北京工业大学 | 一种基于钨酸铋材料的非挥发性阻变存储器 |
-
1997
- 1997-02-27 JP JP9044085A patent/JPH10242308A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004327607A (ja) * | 2003-04-23 | 2004-11-18 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP4563655B2 (ja) * | 2003-04-23 | 2010-10-13 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| KR101397977B1 (ko) * | 2011-12-07 | 2014-05-27 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치의 제조 방법 |
| CN111276602A (zh) * | 2020-02-14 | 2020-06-12 | 北京工业大学 | 一种基于钨酸铋材料的非挥发性阻变存储器 |
| CN111276602B (zh) * | 2020-02-14 | 2023-09-26 | 北京工业大学 | 一种基于钨酸铋材料的非挥发性阻变存储器 |
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