JP2002094023A

JP2002094023A - 強誘電体膜の形成方法と強誘電体容量素子の製造方法

Info

Publication number: JP2002094023A
Application number: JP2001128765A
Authority: JP
Inventors: Hisaya Inoue; 尚也井上; Yoshihiro Hayashi; 喜宏林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-07-10
Filing date: 2001-04-26
Publication date: 2002-03-29

Abstract

(57)【要約】（修正有）【課題】強誘電体容量素子を低温で形成し、半導体集
積回路の特性変動・劣化を抑え、ロジック回路と強誘電
体メモリを混載できるようにする強誘電体膜形成方法を
提供する。【解決手段】強誘電体構成元素を全て含むターゲット
を用い、スパッタ雰囲気に酸素を導入した場合と、導入
せずにＡｒのみでスパッタした場合のスパッタ膜のＸ線
回折スペクトル図に示すように、Ａｒのみの場合にはペ
ロブスカイト単相となり、熱処理の場合と同様に酸素分
圧０とすることによってペロブスカイト相に結晶化しや
すくする。すなわちスパッタ法によって強誘電体構成元
素を全て含むターゲットを用い、Ａｒガスのみのプラズ
マ雰囲気スパッタにより、５００℃以下の低温でペロブ
スカイト相の薄膜を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体膜の形成
方法と強誘電体容量素子の製造方法に関し、より詳しく
は金属酸化物強誘電体膜の低温での成膜方法とこれを用
いた強誘電体容量素子の製造方法に関するものである。

【０００２】

【従来の技術】強誘電体容量素子により情報を記憶する
強誘電体メモリ（ＦＲＡＭ）については、現在、活発に
開発が行われており、将来の半導体メモリの主役となり
うる可能性をもつデバイスとして大きな期待が寄せられ
ている。強誘電体メモリは、強誘電体材料の分極が印加
電界に対してヒステリシス（履歴特性）を示すことを利
用した記憶装置である。強誘電体メモリセルにおいて、
情報蓄積の役割を果たす強誘電体容量素子は、対向する
電極間に強誘電体膜を挟むことによって構成される。強
誘電体容量素子の対向する電極間に正または負の電圧を
印加してから電圧を除去すると、その電圧の極性に応じ
て正または負の残留分極と呼ばれる分極が、容量素子内
部に蓄積される。この極性により２値情報を記憶するこ
とにより、１ビット分のメモリセルが得られる。

【０００３】前述の強誘電体容量素子に情報を書き込む
ためには、対向する電極間に電圧を印加する必要がある
ため、強誘電体メモリセルには、電圧印加あるいは情報
読み出し用のスイッチング素子として、ＭＯＳトランジ
スタを構成要素として含んでいる。１ビット分の情報を
記録するには、スイッチングトランジスタ１つと強誘電
体容量素子１つから構成される１Ｔ／１Ｃ構造で対応可
能である。しかし、より安定な動作を実現する方法とし
て１Ｔ／１Ｃ構造を２つ組み合わせて２Ｔ／２Ｃ構造と
する方法が提案されている。すなわち、１ビットを記録
するのに、２Ｔ／２Ｃ構造の２つの強誘電体容量素子
に、相補的な情報を書き込むのである。

【０００４】このような構造では、原理的に読み出し時
のマージンが２倍になるだけでなく、使用環境や使用状
況によって特性が変動した場合でも、安定して情報の読
み出しを行うことが可能である。事実、現状の強誘電体
容量素子は、このような経時変化による特性劣化が問題
になっている。強誘電体メモリは、電圧印加を除去して
も情報を保持できるいわゆる不揮発性ランダムアクセス
メモリである。強誘電体メモリと同様の構成を有するラ
ンダムアクセスメモリに、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）があるが、不揮発性を有しておら
ず、電源を遮断すると情報が揮発してしまう。ＤＲＡＭ
は、原則的に強誘電体メモリと同様にスイッチングトラ
ンジスタと電荷蓄積容量素子からなる。ＤＲＡＭの場合
には、この容量素子は常誘電体であり、印加電圧を除去
すると電荷は“０”となってしまう。情報を保持してい
るときは、容量素子を電気的に浮遊させるが、漏れ電流
等により徐々に電荷を失っていく。

【０００５】このため、一定周期毎に情報を再書き込み
するリフレッシュと称する動作を行う必要がある。この
リフレッシュ動作を行うためには、回路を活性状態に維
持しておく必要があるので、情報を保持する場合には電
源遮断は許されない。しかし、ＤＲＡＭは長年の研究開
発により技術の蓄積が大きく、立体構造の容量素子や複
雑な形状を有する容量素子を作製する事により、容量素
子面積を維持しながらもセル面積を縮小してきた。この
ため高密度・高集積メモリを実現しており、また比較的
高速にアクセスすることが可能なので、コンピュータの
主記憶装置等の用途で幅広く使われている。

【０００６】一方、不揮発性を有する半導体記憶装置と
しては、フラッシュメモリやＥＥＰＲＯＭなどがある。
これらは、ＭＯＳトランジスタのゲート電極を制御ゲー
ト電極と浮遊ゲート電極とによって構成し、浮遊ゲート
電極に電荷を蓄積することにより、ＭＯＳトランジスタ
のしきい値を変動させて書き込まれた情報を読み出す方
式であり、情報の書き込みや消去において１２Ｖ程度の
高い電圧を必要とするだけでなく、前者においてはミリ
秒（ｍｓ）オーダー、後者においてはマイクロ秒（μ
ｓ）オーダーの長い時間を要する。

【０００７】また、書き込みや消去時にゲート絶縁膜を
損傷するため、新しい情報を書き込む度に信頼性が低下
するという問題点がある。事実、フラッシュメモリやＥ
ＥＰＲＯＭの書き換え耐性は１０⁴回から１０⁶回と言わ
れている。これに対して強誘電体メモリは、書き込みお
よび読み出し時に要する電圧は通常のロジック回路の電
源電圧程度である２Ｖから５Ｖで十分であり、書き換え
耐性も１０¹⁰回以上を保証できる。また、読み書きの速
度も速く、ナノ秒（ｎｓ）オーダーで行うことが可能で
ある。

【０００８】強誘電体メモリに用いる強誘電体材料とし
ては、５Ｖ以下程度の低電圧で分極反転が可能で、高い
残留分極を示すものが望ましい。このような観点から、
Ｐｂ（Ｚｒ、Ｔｉ）Ｏ₃（ジルコン酸チタン酸鉛）や、
これに添加物を加えた（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ
₃などのＰｂ系ペロブスカイト強誘電体、およびＳｒＢ
ｉ₂Ｔａ₂Ｏ₉や、Ｂｉ₄Ｔｉ₃Ｏ₁₂などをはじめとしたＢ
ｉ系層状ペロブスカイト強誘電体を中心として開発が進
められている。

【０００９】Ｐｂ系ペロブスカイト強誘電体は、開発当
初、分極反転の繰り返しによる特性劣化である“疲労”
と呼ばれる現象が深刻であった。しかし、近年になっ
て、ＩｒＯ₂に代表されるような酸化物系の電極を用い
ることにより、疲労耐性は飛躍的に向上し、１０¹²回以
上の書き換え耐性を実現するに至っている。また、組成
や膜厚の最適化により、より低電圧での動作が追求され
つつある。Ｐｂ系強誘電体の結晶化温度は、一般に６０
０℃以上であるとされている。

【００１０】一方のＢｉ系層状ペロブスカイト強誘電体
は、電極を工夫することなく良好な疲労耐性を示してお
り、この点に関してはＰｂ系強誘電体よりも優れてい
た。しかし、結晶化温度が一般にＰｂ系よりも高く、８
００℃前後の熱処理が必要であるとされている。強誘電
体膜の成膜には、強誘電体の構成金属元素を含む溶液
を、塗布し結晶化させるゾルゲル法やＭＯＤ（Metal Or
ganic Decomposition）法、構成元素を含む単一もしく
は複数のターゲット用いるスパッタ法やレーザーアブレ
ーション法、構成金属元素を含む有機原料を用いて気相
成長させるＭＯＣＶＤ（Metal Organic Chemical Vapor
Deposition）法などがある。この中で、ゾルゲル法や
ＭＯＤ法は、有害な有機溶媒を用いることから作業環境
に注意を要する。また、回転塗布時に大部分の原料溶液
が、ウェハ上から吹き飛ばされて廃棄物となるので、原
料の利用効率が極めて悪い。また、ＭＯＣＶＤ法では、
原料となる複数の有機金属の蒸気圧や分解温度が異なる
ため、原料供給系に多大な注意を要し、またウェハ裏面
への原料ガスの回り込みによるウェハ裏面汚染を抑える
必要もある。このため、装置構成が極めて複雑となる。

【００１１】スパッタ法は、原料となるターゲットとウ
ェハを対向してチャンバ内に配置し、プラズマを立てる
ことによってターゲット構成元素を対向したウェハに供
給する。このため、装置構成は非常に簡便であるし、有
害な廃棄物が発生することもない。また、ウェハの周辺
をカバーしておけば、裏面に原料が回り込むこともない
ので、裏面汚染も防止できる。また、スパッタ法は、従
来よりＬＳＩプロセスとして種々の金属膜等での実績が
多く、ＬＳＩプロセスとの整合性も優れている。これら
のことから、強誘電体膜の成膜においてもスパッタ法を
用いることが期待されている。スパッタ法で、これらの
膜を成膜する場合、結晶化温度前後の温度に基板を加熱
しながらスパッタする方法と、２００℃程度以下の低温
でスパッタしたあとに、熱処理によって結晶化させる手
法がある。

【００１２】以下に、スパッタ法によるＰｂ系ペロブス
カイト強誘電体膜の成膜方法についての従来例を４件記
す。（第１の従来例）特開平７−３４３１号公報には、スパ
ッタ法によるＰＺＴもしくはＰＬＺＴ成膜法が開示され
ている。この手法では、強誘電体結晶化温度以上で下地
層を形成し、その上にＰＺＴもしくはＰＬＺＴ薄膜を形
成することを特徴としている。具体的には強誘電体成膜
温度である６５０℃に加熱しながら、下部電極となるＰ
ｔ／Ｔｉ積層膜を形成する。このような高温でＰｔ／Ｔ
ｉを成膜することにより、非常に緻密なＰｔ−Ｔｉ合金
が形成される。この合金膜は、強誘電体成膜温度以上に
加熱しながら成膜するため、強誘電体成膜時に変質して
膜に隙間を生じるようなことがない。したがって、成膜
される強誘電体膜も緻密で結晶性の良い膜となり、良好
な電気特性を有する。

【００１３】（第２の従来例）特開平７−１１１１０７
号公報には、異相を抑えたペロブスカイト構造のＰＺＴ
膜をスパッタ法と熱処理によって形成する方法が開示さ
れている。スパッタ後に熱処理によってペロブスカイト
構造に結晶化させるわけであるが、スパッタ時に３５０
〜４５０℃に基板加熱を行いながらスパッタを行うこと
が特徴となっている。基板温度が３５０℃未満である
と、スパッタした直後の膜は非晶質であり、７００℃程
度の温度で結晶化を行うと、非強誘電性異相部が形成さ
れたり、ペロブスカイト結晶粒径がばらついたりしやす
い。また、４５０℃以上でスパッタを行った場合には、
スパッタ膜は非強誘電性のパイロクロア構造に結晶化
し、これをペロブスカイト構造に転移させるのは著しく
困難である。３５０℃〜４５０℃でスパッタを行うと、
微結晶ペロブスカイト構造の膜が形成され、７００℃の
熱処理によって非常に均一なペロブスカイト単相膜が得
られる。

【００１４】（第３の従来例）特開平９−６７１９３号
公報に記載された方法では、非晶質もしくはパイロクロ
ア構造のＰｂＴｉＯ₃膜を比較的低温でスパッタ法によ
り形成し、５５０〜８００℃に加熱することによってペ
ロブスカイト構造膜に結晶化させた膜をバッファ層とし
て用い、バッファ層上に５００〜７００℃でスパッタす
ることにより、（００１）に配向したペロブスカイト構
造のＰｂＴｉＯ₃膜を得ている。本従来例によると、第
１ステップ目のバッファ層の成膜では、化学量論組成の
ＰｂＴｉＯ₃粉末を用い、３００℃でスパッタを行う。
このとき得られた膜はＰｂ／Ｔｉモル比が１．１である
ような非晶質膜である。

【００１５】この非晶質膜をチャンバ内で５７５℃まで
加熱すると、（００１）配向したペロブスカイト構造の
結晶膜が形成される。次に、第２ステップ目として、基
板温度を６２０℃として、ＰｂＯを２０％過剰に含んだ
ＰｂＴｉＯ₃粉末をターゲットに用いて、バッファ層上
にエピタキシャル的にＰｂＴｉＯ₃を成長させる。ここ
で、ＰｂＯを過剰に含ませたターゲットを用いるのは、
Ｐｂやその酸化物は蒸気圧が高く揮発し易いためであ
る。

【００１６】（第４の従来例）特開平１０−１７３１４
０号公報には、Ｉｒ下部電極上にスパッタ法によってＰ
ＺＴ膜を形成する際に良好な核を形成する手段が開示さ
れている。下部電極としてＰｔ／Ｔｉ積層膜を用いれ
ば、ＰＺＴ成膜時にＴｉがＰｔ粒界を拡散して表面にＴ
ｉＯ₂を形成し、これが良好な結晶核として働くが、Ｉ
ｒを下部電極に用いるとＩｒの酸化物がＴｉの拡散を抑
制するため、核形成効果が得られない。そこで、Ｉｒ下
部電極上にＴｉを２ｎｍ程度成膜し、続いてＰｂＯを４
６０℃でスパッタ成膜する。これにより、ＰｂＴｉＯ₃
からなる結晶核が得られる。続いて、６００℃〜７００
℃に基板加熱を行いながらＰＺＴをスパッタ成膜する。

【００１７】

【発明が解決しようとする課題】しかしながら、第１乃
至第４の従来例には以下に述べる問題点がある。半導体
集積回路に、強誘電体容量素子を組み込むためには、ト
ランジスタ等からなる集積回路の特性変動を、極力抑え
るプロセスを採用する必要がある。特に、本来高い機能
を有するロジック回路においては、高温プロセス中の特
性変動によってその機能を発揮できなくなる。ロジック
回路の特性変動を防ぐためには、具体的には、強誘電体
容量素子形成温度をできるだけ低く抑え、トランジスタ
特性や配線の特性変動を抑えなければならない。例え
ば、タングステンプラグ上に容量素子を形成する際に
は、タングステンとシリコン基板上に形成された拡散層
との反応を防ぎ、かつタングステンと下部電極界面の酸
化等の反応を抑えるために、５００℃以下での成膜が望
まれる。さらに多層配線を形成した後に容量素子を形成
する際には、配線材となるアルミニウム合金が軟化する
４５０℃以下での成膜が要求されることになる。しか
し、上記従来例で示した強誘電体成膜法は、いずれも６
００〜８００℃の高温を必要としており、アルミニウム
合金配線膜の上層に形成することは勿論、ロジック回路
との混載プロセスに用いるのは極めて困難である。本発
明の課題は、上述した従来技術の問題点を解決すること
であって、その目的は、既に形成されているロジック回
路などの半導体デバイスに悪影響をおよぼすことのない
低温度で結晶性の強誘電体膜を形成し得るようにし、そ
のような低温度で強誘電体容量素子を形成し得るように
することである。

【００１８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、スパッタリング法にてペロブスカ
イト相を呈する鉛を含む強誘電体膜を形成する方法にお
いて、前記強誘電体膜を構成する全ての元素を含有する
ターゲットを用い不活性ガスによるスパッタリング法に
より直接ペロブスカイト相を呈する膜を成膜することを
特徴とする強誘電体膜の形成方法、が提供される。上記
の目的を達成するため、本発明によれば、（１）下部電
極層を形成する工程と、（２）前記下部電極層上にペロ
ブスカイト相を呈する鉛を含む強誘電体膜を形成する工
程と、（３）前記強誘電体膜上に上部電極層を形成する
工程と、を有し、前記第（２）の工程においては、前記
強誘電体膜を構成する全ての元素を含有するターゲット
を用い不活性ガスによるスパッタリング法にて、前記下
部電極層上に直接ペロブスカイト相を呈する強誘電体膜
を形成することを特徴とする強誘電体容量素子の製造方
法、が提供される。そして、好ましくは、スパッタリン
グは、酸素を含まないＡｒガスにより行われる。また、
好ましくは、スパッタ後には酸素中で、４００〜４５０
℃での熱処理が行われる。また、好ましくは、スパッタ
成膜時に導入するＡｒガス圧を０．７〜３．３Ｐａ（５
〜２５ｍＴｏｒｒ）とすることを特徴とする。さらに、
好ましくは、強誘電体膜をスパッタ成膜する際に用いる
ターゲットの鉛もしくは鉛を置換する元素と鉛を合わせ
た組成が、ペロブスカイト構造を形成する組成に対して
０．８０〜１．０５である。

【００１９】［作用］本発明の強誘電体膜の製造方法に
よれば、５００℃以下の低温にてペロブスカイト構造の
強誘電体膜を形成することができる。従って、ロジック
回路の形成された半導体基板上に、強誘電体容量素子を
付加することが可能となる。

【００２０】

【発明の実施の形態】本発明の製造方法により形成され
るＰｂ系強誘電体は、図１に示すようなペロブスカイト
構造を有し、Ａサイトの主成分としてＰｂを含有する複
合金属酸化物強誘電体を示す。すなわち、ＡサイトにＰ
ｂを主成分とし、０〜１０％程度のＰｂをＬａ、Ｃａ、
Ｎｂ、Ｓｒ等で置換し、ＢサイトとしてＺｒおよびＴｉ
を含有する酸化物強誘電体である。強誘電体容量素子
は、対向する二つの電極間に強誘電体膜を挟むことによ
り構成される。ここでは、二つの電極と強誘電体膜が基
板表面に対して垂直方向に積層されたプレーナ型容量素
子を用いる。すなわち、下方から下部電極、強誘電体
膜、上部電極の順に積層された強誘電体容量素子であ
る。下部電極は、酸化物である強誘電体材料と直接接触
するため、強誘電体材料の還元および下部電極材料自体
の酸化を抑えるために、酸化されにくい材料、酸化物が
導電性を呈する材料、既に酸化されている材料を用い
る。

【００２１】具体的には、Ｐｔ、Ｉｒ、Ｒｕなどの貴金
属材料、あるいは酸化物導電体であるＩｒＯ₂ 、ＲｕＯ
₂、ＳｒＲｕＯ₃あるいは貴金属酸化物導電体と貴金属の
積層膜（ＩｒＯ₂／Ｐｔ、ＩｒＯ₂／Ｉｒ、ＩｒＯ₂／Ｒ
ｕ、ＲｕＯ₂／Ｐｔ、ＲｕＯ₂／Ｉｒ，ＲｕＯ₂／Ｒｕ、
ＳｒＲｕＯ₃／Ｐｔ、ＳｒＲｕＯ₃／Ｉｒ、ＳｒＲｕＯ₃
／Ｒｕ、あるいはこれらの上下の構造を入れ替えたも
の）を用いる。前記下部電極上に、本発明に従って強誘
電体膜を成膜する。本発明に係る強誘電体はＰｂ系ペロ
ブスカイト強誘電体であるが、以下では簡単のためＰＺ
Ｔと表記する。ＰＺＴをスパッタ法で成膜する方法とし
て、非晶質相もしくはパイロクロア相と呼ばれる異相の
膜を、スパッタ成膜してから熱処理によってペロブスカ
イトへ結晶化させる手法と、スパッタ法によってはじめ
からペロブスカイト相を成膜する場合がある。

【００２２】［第１の比較例］次に、本発明の比較例に
ついて説明する。図２は、ペロブスカイト相含有率とＢ
サイト組成における酸素熱処理温度との関係を示す図で
ある。実験を行ったターゲットのＺｒ／Ｔｉ組成比は、
５３／４７、３５／６５、２０／８０であり、ターゲッ
トのＡサイト組成は、Ｐｂが（ペロブスカイト相の）化
学量論組成に対して１０％過剰である。ここでは、スパ
ッタ温度を４００℃、導入ガスをＡｒ／Ｏ₂ ＝９／１、
チャンバ内圧力を０．８Ｐａ（５．７ｍＴｏｒｒ）、３
ｋＷで５分間のスパッタ成膜を行った。スパッタ直後の
膜は全てパイロクロア単相膜であった。ここで、ペロブ
スカイト相含有率は、パイロクロアおよびペロブスカイ
ト相それぞれのＪＣＰＤＳカードに示されている粉末の
回折パターンに従って、各ピーク強度（積分強度）を重
み付けして合算したものをＩ_pyおよびＩ_peとし、ペロブスカイト含有率＝Ｉ_pe／（Ｉ_pe＋Ｉ_py）・・・（１）式で定義した。図２から明らかであるように、Ｔｉ組成が
増大すると、ペロブスカイト相へ相転移する温度がわず
かずつ低温化している。しかし、完全にペロブスカイト
単相膜を得るためには、５００℃以上の温度が必要であ
り、Ｂサイト組成による５００℃以下の結晶化温度の低
温化は見込めない。

【００２３】［第２の比較例］次に、熱処理雰囲気の影
響を調べた。図３は、熱処理時の酸素分圧を変化させ、
得られた膜のペロブスカイト相含有率を前記（１）式に
従って計算したものを縦軸に、横軸を熱処理温度として
プロットしたグラフである。ここでは、Ａｒ／Ｏ₂＝９
／１、０．８Ｐａ（５．７ｍＴｏｒｒ）、４００℃、３
ｋＷ、５分間スパッタ成膜を行った後に施す熱処理雰囲
気の影響を調べた。用いたターゲット組成は、Ｐｂ_1.1
Ｚｒ_0.35Ｔｉ_0.65Ｏ_xである。熱処理雰囲気の酸素分圧
が低いほど、ペロブスカイト相への結晶化温度が低下す
る様子が見られ、熱処理雰囲気を酸素分圧０とした場合
には、４８０℃でペロブスカイト相への結晶化を実現し
た。

【００２４】以上のように、熱処理によって結晶化させ
る手法では、熱処理雰囲気の酸素分圧を低下させること
により、ペロブスカイト相結晶化温度を低温化できるこ
とが分かった。しかし、熱処理によって低温でパイロク
ロア相からペロブスカイト相へ相転移させる場合には、
４８０℃以下では困難である。また、このような手法で
形成した膜は結晶性が悪く、所望の電気的特性が得られ
ない。

【００２５】［実施の形態］そこで、スパッタ法により
直接ペロブスカイト相のＰＺＴを成膜する手法を低温化
する方法を試みた。図４は、スパッタ雰囲気に酸素を導
入した場合と、酸素を導入せずにＡｒのみでスパッタし
た場合のスパッタ膜のＸ線回折スペクトルを示す。ここ
では、Ｐｂ_1.02Ｌａ_0.03Ｚｒ_0.35Ｔｉ_0.65Ｏ_x をターゲ
ットに用い、４７５℃、３ｋＷでスパッタを行った。酸
素を導入してスパッタした場合は、酸素を導入しない場
合より成膜速度が遅いので、膜厚を２００ｎｍに揃える
ために、Ａｒ／Ｏ₂ でスパッタの場合は５分間、Ａｒの
みの場合には３分間の成膜を行った。図４より明らかで
あるように、Ａｒ／Ｏ₂の場合は、得られた膜がパイロ
クロア単相膜であるのに対して、Ａｒのみの場合にはペ
ロブスカイト単相膜となっている。このように、熱処理
の場合と同様に、雰囲気の酸素分圧を０とすることによ
って、ペロブスカイト相に結晶化しやすくなるというこ
とが分かる。

【００２６】次に、さらなる低温化を目的として、スパ
ッタ雰囲気以外の条件について詳細に検討した結果につ
いて述べる。図５は、Ａｒガス圧力やＲＦパワーと、ペ
ロブスカイト相含有率の関係を表す図である。ここで
は、Ｐｂ_1.02Ｌａ_0.03Ｚｒ_0.35Ｔｉ_0.65Ｏ_xターゲット
を用い、４５０℃で成膜する際に、Ａｒガス圧力やＲＦ
パワーを変化させて成膜を行い、Ｘ線回折測定の結果か
ら、前記（１）式に基づいてペロブスカイト相含有率を
求めた。ＲＦパワーが１ｋＷと低いときには、ガス圧力
が低いとプラズマが不安定となり、膜質が悪かった。そ
の他の場合は、概してＲＦパワーの影響は明確でない
が、圧力上昇に伴いペロブスカイト相含有率が上昇する
傾向を示した。しかし、Ａｒ圧力を２．７Ｐａ（２０ｍ
Ｔｏｒｒ）以上（図示せず）に上げると、再びプラズマ
が不安定になるだけでなく、スパッタに伴ってターゲッ
ト表面が変色する現象が見られた。これはターゲット表
面の還元による変質を示しており、必要以上に高圧に上
げることが安定性を欠くことになる。

【００２７】図６は、ペロブスカイト相含有率の下部電
極およびスパッタ温度依存性を示す。ペロブスカイト相
という結晶相を成膜する際、下部電極を構成する材料等
もその結晶性等に影響を与え、最終的には容量素子の特
性まで影響を及ぼす。そこで、下部電極材料の影響につ
いても調査した。ここでは、Ｐｂ_１．０２La_０．０３Zr
_０．３５Ti_０．６５O_xターゲットを用い、Ａｒのみ１．
５Ｐａ（１１ｍＴｏｒｒ）、３ｋＷ、３分間の成膜を行
った。成膜温度はパラメータとして変化させている。用
いた下部電極材料は、Ｐｔ、Ｉｒ、Ｒｕである。４５０
℃では多少ばらつきは大きくなっているが、電極の相違
による顕著な相違は見られない。４７５℃まで上げる
と、ＰｔおよびＩｒではペロブスカイト単相膜となる
が、Ｒｕ上では単相膜は得られない。

【００２８】図７（ａ）に、Ｉｒ系の下部電極依存性を
示す。用いた電極材料は、Ｉｒ、酸素ドープＩｒ［以
下、Ｉｒ（Ｏ）と記す］、ＩｒＯ_２である。Ｉｒ（Ｏ）
の場合は、４５０℃で比較的高いペロブスカイト相含有
率を示し、しかもばらつきも小さかった。図７（ｂ）に
は、Ｒｕ系の下部電極依存性を示す。ここで用いた電極
材料は、Ｒｕ、酸素ドープＲｕ［以下、Ｒｕ（Ｏ）と記
す］、ＲｕＯ_２である。この３種の電極材料の中で、Ｒ
ｕ（Ｏ）でのみ、ペロブスカイト結晶化温度を大幅に低
下し、４００〜４２５℃でペロブスカイト相が得られて
いる。以上の結果、不活性ガスによるスパッタを活用す
れば、Ｐｔ、Ｉｒ、ＩｒＯ_２、Ｒｕ、ＲｕＯ_２の各電極
上で４７５〜５００℃で、Ｉｒ（Ｏ）電極上では４５０
〜４７５℃で、Ｒｕ（Ｏ）電極上では４００〜４２５℃
で、それぞれペロブスカイト単相膜を得ることができ
る。これらの中で、特徴的なのは、純金属あるいは酸化
物電極よりも、０．１〜１０％程度の酸素を含有した金
属性電極が、ペロブスカイト相成膜の低温化に効果があ
るということである。

【００２９】次に、Ａサイト組成を変化させ、スパッタ
温度を４５０℃に固定して、ペロブスカイト相含有率を
評価した。Ａサイト組成としては、ペロブスカイト相の
化学量論組成に対するＰｂの過剰量を１０％、５％とし
たものに加え、Ｐｂ過剰量２％かつＬａ３％添加したも
の、さらにＰｂを化学量論組成から１０％欠損させたも
の、Ｐｂを化学量論組成から１５％欠損させたものを用
いた。温度以外のスパッタ条件は、Ａｒガス１．５Ｐａ
（１１ｍＴｏｒｒ）、３ｋＷ、３分間で、Ｂサイト組成
はＺｒ／Ｔｉ＝３５／６５である。

【００３０】図８に、４５０℃でスパッタ成膜したＰＺ
Ｔ膜のＸ線回折測定から得られたペロブスカイト相含有
率のターゲット中Ｐｂ過剰量依存性を示す。熱処理によ
るペロブスカイト相への相転移法では、Ａサイト組成の
依存性は見られなかったが、Ａｒのみで直接ペロブスカ
イト相を得る際には、ＡサイトにおけるＰｂ含有量が極
めて重要な役割を果たすことが分かる。具体的には、Ａ
サイトのＰｂ過剰量が少ないほど、ペロブスカイト単相
膜に近づく。

【００３１】図９は、Ａサイト組成がＰｂ_1.02Ｌａ_0.03
（数値はいずれもペロブスカイト相の化学量論組成に対
するもの、以下、同様）の場合と、Ｐｂ_0.90の場合とＰ
ｂ_0. ₈₅の場合の、ペロブスカイト相含有率のスパッタ温
度依存性を示す。この図からもＰｂ_0.85の場合が、最も
低温でペロブスカイト相に結晶化していることが分か
る。このようなターゲットのＡサイト組成による結晶化
温度の変化は何に起因しているかを調べる目的で組成分
析を行った。

【００３２】図１０に、スパッタ温度４５０℃の時、横
軸をターゲットのＡサイト組成（Ｐｂ組成）とし、縦軸
を膜中のＡサイト組成（Ｐｂ組成）としたグラフを示
す。ターゲット中のＰｂ組成が０．８５の時、膜中のＰ
ｂ組成は、約１．１で最適な値である。ターゲット中の
Ｐｂ組成が約１になると、膜中のＰｂ組成は約１．６以
上になり、最適値から離れていく。このためターゲット
のＡサイト組成のＰｂ含有量が増加すると、ペロブスカ
イト相への相転移の温度が高くなる。また、膜中のＰｂ
組成は、ターゲット中のＰｂ組成の増加に対して単調に
増加しており、ターゲット中のＰｂ組成より大きな値と
なっている。これは、スパッタ中にスパッタチャンバ内
に設置された防着シールド内壁が、絶縁性付着物で覆わ
れるために生じる現象である。すなわち、シールドは通
常金属製で接地電位にあるが、スパッタを行い内壁が絶
縁性となることで、チャンバ内壁がプラズマの影響で負
に帯電する。このため、シールド内壁もターゲット同様
スパッタに寄与する粒子が飛び込み、シールド内壁にお
いてもスパッタ現象が生じる。このとき、極めてスパッ
タされやすいのがＰｂであるため、膜中にはＰｂが過剰
に供給されることになる。

【００３３】図１１は、チャンバ内の防着シールド交換
後に処理したウェハ枚数と、スパッタ膜中のＰｂ含有量
の関係を示す。初期１０枚程度では膜中Ｐｂ含有量が少
なく、かつ急増する。この間に、シールド内壁全体が絶
縁性付着物で覆われていくわけである。組成は１０枚程
度でほぼ飽和して安定する。従って、１０枚までのウェ
ハはダミーとして使用しない。この図からもＰｂ０．８
５の時がスパッタ膜中のＰｂ含有量が約１．１で安定し
ている。以上、ペロブスカイト相のＰＺＴ膜をスパッタ
によって直接得る際には、スパッタ中に基板表面に取り
込まれるＰｂの量に大きく依存していることが分かっ
た。膜中に取り込まれるＰｂ量は、ここではターゲット
中のＰｂ量で調整したが、この他にも、チャンバ内に生
成しているプラズマの状態を変化させることによっても
調整することが可能である。その一つの例として、チャ
ンバ内に導入するガス圧力を変化させた場合について述
べる。

【００３４】図１２は、横軸をチャンバ内に導入するＡ
ｒガス圧力、縦軸に膜中のＰｂ組成としてプロットした
グラフである。このように、膜中Ｐｂ組成は導入するガ
ス圧力によっても制御することが可能であることが分か
る。また、ターゲットと基板間の距離を変更させたり、
チャンバ内に膜が付着しない接地電位領域を設けたり、
ウェハにバイアスを印加したり、接地電位に固定したり
するのも有効な手段である。特に、ウェハが電気的に浮
遊状態の場合、ＰＺＴ成膜時のプラズマからの荷電子が
下部電極表面に蓄積され、ＰＺＴ膜と下部電極間に固定
電荷として残留する。この残留固定電荷の影響でＰＺＴ
容量素子のヒステリシスカーブが非対称となる。この残
留固定電荷をなくすため、下部電極成膜後、接地電位と
なるように下部電極表面の一部に接地電極を接触させた
状態で、ＰＺＴ膜を成長することが有効である。

【００３５】かかる接地電極は、第１３図に示すよう
に、ＰＺＴターゲット２０２の上に陰極２０１があり、
周辺を防着シールド２０３で覆われているチャンバにお
いて、リングシールド２０４は、ＰＺＴ成膜時にウェハ
２０５の周辺部をカバーしている。一方、下部電極２０
８は、このカバーに覆われている部分にも成膜されてお
り、ＰＺＴ膜２０７は、カバーに覆われている部分には
成膜されない。従って、下部電極２０８が常にむき出し
状態になっている部分に接地電極２０６を設け、接地電
位に固定する。また、必要に応じて核形成を促進した
り、下部電極とＰＺＴの界面特性を安定化させたりする
ために、下部電極成膜後に何らかの緩衝層を成膜するこ
とも有効である。この場合には、成膜温度をさらに低減
することが可能である。

【００３６】スパッタ成膜後に、上部電極との密着性向
上を目的として、４００〜４５０℃で、例えば１０分間
の熱処理を行い強誘電体膜の成膜を完了する。このと
き、酸素雰囲気での熱処理を行うと、スパッタ時に酸素
が欠損したときには、その酸素欠損を補填することが可
能となる。上下の電極材料、ＰＺＴのスパッタ条件によ
っては、この熱処理を全く行なわなくても、密着性や酸
素欠損の問題が見られず、容量の特性も良好である場合
もある。その後、上部電極を成膜するわけであるが、上
部電極は、下部電極と同一あるいは類似の材料を用いる
のが好ましい。同一あるいは類似の材料を用いること
は、原料費の削減、プロセスの簡便性などの観点で望ま
しい。

【００３７】図１４（ａ）および（ｂ）は、上記のよう
にして試作したＰＺＴ容量素子のヒステリシス特性であ
る。図１４（ａ）は、下部電極をＩｒ（Ｏ）とし、Ｐ
ＺＴスパッタ温度を４７５℃とし、上部電極をＩｒ／Ｉ
ｒＯ_２積層膜としたものである。ここでは、ターゲット
中のＰｂ含有量が、化学量論組成に対して１．０２とな
るターゲットを用いて、４７５℃での成膜を行い、ペロ
ブスカイト単相膜を得ることによって、ヒステリシス特
性を得たが、ターゲットのＰｂ組成を０．８０とする
と、４３０℃でもペロブスカイト単相膜が得られた。
図１４（ｂ）は、下部電極をＲｕ（Ｏ）とし、ＰＺＴス
パッタ温度を４２５℃とし、上部電極をＲｕ（Ｏ）とし
たものである。これは、ターゲット中のＰｂ含有量が、
化学量論組成に対して０．８５となるターゲットを用い
て成膜を行なった結果であるが、ターゲット中のＰｂ含
有量を０．８０まで減じることによって、３８０℃でも
８０％以上のペロブスカイト含有率を示し、強誘電性ヒ
ステリシス特性が得られた。以上のように、強誘電体材
料を構成する元素を全て含むターゲットを用い、適当な
下部電極材料を選択し、Ａｒガスのみでスパッタ成膜を
行うことにより従来よりも低温で強誘電性を有するペロ
ブスカイト相のＰＺＴ膜を得ることが可能となり、高機
能ロジックと強誘電体メモリを効果的に混載することが
可能となる。

【００３８】

【実施例】次に、本発明の強誘電体容量素子形成法を用
いてロジックと強誘電体メモリを混載する工程の実施例
について説明する。まず、図１５（ａ）に示すように、
Ｓｉウェハ１０１上に拡散層１０２、ゲート酸化膜１０
４、ゲート電極１０５ａ（メモリセル部のゲート電極１
０５ｂはワード線を兼ねる）からなるＭＯＳトランジス
タを形成する。トランジスタは素子分離膜１０３により
互いに分離されて配置されている。トランジスタを形成
した後に、層間絶縁膜１１０を成膜し、拡散層の所定の
位置に配線に接続するためのコンタクトホール１１１を
形成する。その後、コンタクトホール１１１を導電体で
完全に埋めるためにスパッタ法及びＣＶＤ（Chemical V
apor Deposition）法によりＴｉＮ／Ｔｉバリア膜とタ
ングステンを成膜し、プラズマエッチングを行うことに
より、コンタクト部以外に成膜された余分な導電膜を除
去して、コンタクトプラグ１１２を形成する。

【００３９】次に、図１５（ｂ）に示すように、コンタ
クトプラグまで形成したシリコン基板上にプラグ酸化防
止膜１３６となるシリコン窒化膜を５０ｎｍ程度堆積す
る。強誘電体容量素子形成工程においては、少なくとも
１回は酸素雰囲気での熱処理工程が必要であり、このと
きにプラグ表面が露出している場合にはプラグ表面が酸
化してしまい、接続不良の要因となる。プラグ酸化防止
膜は、フォトレジスト膜をマスクとするドライエッチン
グにより、強誘電体容量素子形成部のみ取り去る。

【００４０】次に、図１５（ｃ）に示すように、下部電
極１３１、強誘電体膜１３２、上部電極１３３の順に成
膜する。必要に応じて下部電極とプラグの間にＴｉＮな
どの酸化防止導電膜を挟む。ここでは、下部電極材料と
してスパッタ法により成膜した膜厚５０／５０ｎｍのＩ
ｒＯ_２／Ｉｒを用いた。下部電極と強誘電体がともに
酸化物であるため、その界面特性は良好で極めて安定し
たものとなる。本発明では、ＰＺＴのスパッタ成膜時に
Ａｒガスプラズマのみを用いると言うことが特徴である
が、成膜初期段階で結晶核を形成する際に生じやすい酸
素欠損を、下部電極自らが補填するという特徴を有す
る。ＩｒＯ_２／Ｉｒ積層膜は、Ａｒ／Ｏ _２流量比を１
／１、全圧を約０．８Ｐａ（６ｍＴｏｒｒ）とし、３０
０℃に基板加熱を行いながら、Ｉｒメタルターゲットを
用いて連続成膜した。初期の成膜時にはＤＣパワーを
３．０ｋＷとすることにより反応を抑えてＩｒを成膜
し、続いてＤＣパワーを０．５ｋＷに下げることにより
反応性スパッタを実現し、ＩｒＯ _２を成膜した。

【００４１】下部電極上に本発明に従ってＰＺＴ膜をＲ
Ｆマグネトロンスパッタ法にて成膜する。ターゲットに
はＰｂ_1.02Ｌａ_0.03Ｚｒ_0.35Ｔｉ_0.65Ｏ_xを用い、Ａｒ
のみ、１．５Ｐａ（１１ｍＴｏｒｒ）、４７５℃、３ｋ
Ｗ、３分間のスパッタを行った。以上のようにしてＰＺ
Ｔ膜を成膜した後には、スパッタ中に形成され得る酸素
欠損を補填するために、４５０℃、酸素雰囲気で１０分
間の熱処理を行った後に、上部電極を成膜した。上部電
極は、膜厚がそれぞれ１００／５０ｎｍのＩｒ／ＩｒＯ
₂積層膜をスパッタ法により成膜した。Ｉｒ／ＩｒＯ₂積
層膜は、Ａｒ／Ｏ₂流量比を１／１、全圧を約０．８Ｐ
ａ（６ｍＴｏｒｒ）とし、４００℃に基板加熱を行いな
がら、Ｉｒメタルターゲットを用いて連続成膜した。初
期のＩｒＯ₂成膜時にはＤＣパワーを０．５ｋＷとする
ことにより、反応性スパッタによりＩｒＯ₂を得、続い
てＤＣパワーを３ｋＷに上げることにより、反応を抑え
てＩｒを成膜した。

【００４２】容量素子を構成する各層を成膜後、下部電
極１３１、強誘電体膜１３２、上部電極１３３を１回の
フォトリソグラフィ工程で一括加工する。すなわち、フ
ォトレジストで容量素子のパターニングを行い、ドライ
エッチングにより上部電極から下部電極まで加工する。
なお、上部電極を加工し、その後強誘電体膜／下部電極
の積層構造膜を加工してもよい。その場合、目合わせマ
ージンを確保するため、上部電極が強誘電体／下部電極
加工パターンに対して１００ｎｍ〜５００ｎｍ程度小さ
くする必要がある。容量素子加工後には、４５０℃の酸
素雰囲気で１０分間の熱処理を行う。

【００４３】次に、図１６（ａ）に示すように、容量保
護膜１３４としてＯ₃−ＴＥＯＳ（Tetraethylorthosili
cate）熱ＣＶＤ法によりノンドープシリカ膜（ＮＳＧ
膜）を２００〜４００ｎｍ成膜する。これは、その後に
形成する厚い層間絶縁膜成膜時のプラズマダメージから
容量素子を保護するために成膜する。Ｏ₃−ＴＥＯＳＮ
ＳＧ膜上には、最終プロセスである、トランジスタ特性
安定化を行うときの水素アニールの際の水素還元に対す
る容量保護膜として、厚さ５０ｎｍ程度の薄いシリコン
酸窒化膜を積層にしてもかまわない。さらに、この容量
保護膜は、後に形成する配線による上下電極間ショート
を防ぐためにも重要な役割を果たす。容量保護膜１３４
は、容量素子部のみ残し、他の部分は全てドライエッチ
で取り去る。このとき、先に成膜しているプラグ保護膜
１３６も同時に除去し、プラグ表面を露出させる。

【００４４】次に、図１６（ｂ）に示すように、配線材
料層を成膜し、配線パターンに加工して、ロジック部に
第１層配線１２１ａを形成する。このとき、容量素子上
に成膜された配線材は全てエッチングされ、メモリセル
部のビット線用コンタクト上には第１層配線１２１ｂを
設ける。層間絶縁膜１５１としてプラズマＣＶＤ法によ
りシリコン酸化膜を２．５μｍの厚さに成膜し、ＣＭＰ
（Chemical Mechanical Polishing）による平坦化を施
したのちに、第１ビアホール１５２および容量上部電極
コンタクトホール１３５を、フォトリソグラフィとドラ
イエッチングにより同時に形成する。

【００４５】ＣＭＰでは、シリカスラリーを用い、研磨
圧力３．９２Ｎ／ｃｍ²（０．４ｋｇ／ｃｍ² ）、基板
回転速度を５０ｒｐｍ、研磨パッド回転速度を３５ｒｐ
ｍとした。その後、配線材料層を高温スパッタ法により
成膜し、パターニングしてスルーホール埋め込みを実現
すると同時に配線層を形成する。この配線は、容量素子
特性の劣化を抑えるためと、高温スパッタによる埋め込
み向上を図るため、下地膜をＴｉＮ／Ｔｉ／ＷＳｉの積
層構造とし、この下地膜上に１０ｎｍ程度のＴｉライナ
ー膜を基板温度−２０℃程度での低温スパッタにより形
成した。その後、基板温度３５０℃〜４５０℃として膜
厚６００ｎｍ程度のＡｌ−Ｃｕ膜を成長させ、この高温
スパッタＡｌ−Ｃｕ膜上には反射防止膜として３０ｎｍ
程度のＴｉＮ膜を成長させた。この導電膜をドライエッ
チングにより加工して、ロジック部の第２層配線１５３
ａ、メモリセル部のプレート線である第２層配線１５３
ｃおよびビット線接続用の第２層配線１５３ｂを同時に
形成する。この時の状態を、図１６（ｃ）に示す。

【００４６】次に、層間絶縁膜１６１を成膜し、ＣＭＰ
による平坦化した後、第２層配線１５３ａ〜１５３ｃの
表面を露出させる第２ビアホール１６２を形成する。続
いて、導電膜の成膜とそのパターニングを行って、第３
層配線、すなわちロジック部の第３層配線１６３ａと、
メモリセル部のビット線１６３ｂを形成すれば、図１７
に示す構造のロジック・強誘電体メモリ混載チップが得
られる。さらなる多層配線を要する場合は、必要に応じ
て層間絶縁膜の成膜、ＣＭＰ平坦化、ビアホール形成、
配線形成の工程を繰り返す。

【００４７】また、本発明における強誘電体容量素子の
形成法では、プロセス温度を４５０℃以下に抑えること
が可能であるので、図１８に示すように、多層のＡｌ系
配線を形成した後に、下部電極１３１、強誘電体膜１３
２および上部電極１３３を有する強誘電体容量素子を形
成することが可能になる。すなわち、ロジック部の第１
層Ａｌ系配線１２１ｄ、メモリセル部の容量素子接続用
の第１層Ａｌ系配線１２１ｅ、ビット線を形成する第１
層Ａｌ系配線１２１ｆ、導電性プラグ１５５、ロジック
部の第２層Ａｌ系配線１５３ｄ、メモリセル部の容量素
子接続用の第２層Ａｌ系配線１５３ｅからなる多層配線
を形成した後に、強誘電体容量素子を形成し、さらにこ
の強誘電体容量素子上にプレート線１３７を形成するこ
とも可能となる。ここで、多層配線に用いる配線材料は
Ａｌ主成分として銅やシリコンなどを添加したものを用
いるが、これに限定されるものではなく、銅のみで形成
してもよい。また、配線層数についても、第２層までに
限定されるものではなく、必要ならばさらに多層の配線
にしても問題はない。さらに、強誘電体容量素子を第１
層配線と第２層配線の間に挿入することも可能であり、
半導体装置構成の自由度が拡がる。

【００４８】ロジック回路を構成するトランジスタ、層
間絶縁膜、配線層の全てを形成後に、容量素子下部電極
１３１と下層の配線層１５３ｅや１２１ｅを通じてトラ
ンジスタの拡散層１０２ｂと接続するために必要なビア
ホール１５４を形成し、その内部をタングステンで埋め
込みプラグを形成する。その後、下部電極１３１として
１００ｎｍのＲｕ（Ｏ）を形成する。この際に下部電極
１３１のさらに下層に密着層として例えばＴｉやＴｉＮ
を挟むと効果的である。Ｒｕ（Ｏ）は、Ａｒ／Ｏ_２＝８
／１の比率のガスをチャンバ内に導入し、その圧力を
０．８Ｐａ（６ｍＴｏｒｒ）とし、基板を３００℃に加
熱しながらＤＣパワー２．０ｋＷで４０秒間成膜した。

【００４９】下部電極上に本発明に係るＰＺＴ膜１３２
をＲＦマグネトロンスパッタ法にて成膜する。ターゲッ
トにはＰｂ_０．８５Ｌａ_０．０３Ｚｒ_０．３５Ｔｉ
_０．６５Ｏ_ｘを用い、Ａｒのみ、４２５℃、２．５ｋＷ
でのスパッタを行った。ただし、このようなＰｂ欠損タ
ーゲットを用いると、下部電極とＰＺＴの界面ではＰｂ
が化学量論組成に対して欠損しやすくなる。このような
界面でのＰｂ欠損は、電気的特性の劣化をもたらすので
避ける必要がある。そこで、界面のＰｂ欠損を防止する
ために、成膜初期にＡｒ圧力を高めて成膜を行った。こ
の初期段階の核生成は、下部電極中に固溶限界以下のＰ
ｂを含有することによって促進することも可能である。
下部電極中にＰｂを固溶させると、下部電極のＩｒ格子
の格子定数を緩和することによって、下部電極とペロブ
スカイトＰＺＴの格子定数を近づく。これにより、ＰＺ
Ｔ結晶核形成の促進が起こり、下部電極の配向を引き継
いだＰＺＴ膜が形成される。

【００５０】図１２で示したように、Ａｒ圧力を上昇さ
せると膜中Ｐｂ組成が増加する。従って、初期１５秒間
は圧力を２．７Ｐａ（２０ｍＴｏｒｒ）として成膜し、
これに引き続いて圧力を１．５Ｐａ（１１ｍＴｏｒｒ）
として３．５分間の成膜を行った。引き続き、上部電極
１３３としてＲｕ（Ｏ）を１００ｎｍ成膜する。以上の
ように、４２５℃という低温でのＰＺＴの成膜、および
Ｒｕ（Ｏ）上部電極を採用すると、ＰＺＴ成膜中に発生
する膜中酸素欠損が見られず、上部電極との密着性も良
好であるため、ＰＺＴスパッタ後の熱処理を省くことが
可能である。また、上下両電極は全く同じプロセスで成
膜されることから、プロセスが極めて簡便となるだけで
なく、下部電極から上部電極までの真空一貫成膜を実現
できる。容量素子を上部電極から下部電極まで一括して
加工し、容量素子保護膜兼層間絶縁膜として酸化膜１３
４を成膜し、コンタクトホール１３５を形成後、プレー
ト線となる配線材１３７を形成する。最後にパッシベー
ションを施し、強誘電体メモリ混載ロジック回路を構成
する。

【００５１】

【発明の効果】以上説明したように、本発明の強誘電体
容量素子の製造方法は、強誘電体膜を構成する全ての元
素を含有するターゲットを用いて、Ａｒガスによるスパ
ッタ法で下部電極上に直接ペロブスカイト相を得るもの
であるので、５００℃以下の低温で強誘電体容量素子を
得ることができる。従って、本発明によれば、集積回路
を構成するトランジスタ、金属配線に悪影響を及ぼすこ
となく、半導体集積回路に強誘電体容量素子を付加する
ことが可能となる。この結果、高機能なロジック半導体
集積回路と高速かつ不揮発性を有する強誘電体メモリを
混載することが可能となるだけでなく、半導体装置の構
成に自由度が拡がる。

【図面の簡単な説明】

【図１】本発明に係る強誘電体のペロブスカイト構造
を表す結晶格子図。

【図２】本発明に対する第１の比較例を説明するため
の、ペロブスカイト相含有率のＢサイト組成および酸素
熱処理温度依存性を示すグラフ。

【図３】本発明に対する第２の比較例を説明するため
の、ペロブスカイト相含有率の熱処理温度および熱処理
雰囲気の酸素分圧依存性を示すグラフ。

【図４】本発明の実施の形態を説明するための、Ａｒ
ガスのみを用いた場合とＡｒ／Ｏ₂ ガスを用いた場合の
スパッタ成膜のＰＺＴ結晶化の状態を示すＸ線回折スペ
クトル。

【図５】本発明の実施の形態を説明するための、ペロ
ブスカイト相含有率のＡｒ圧力およびＲＦパワー依存性
を示すグラフ。

【図６】本発明の実施の形態を説明するための、ペロ
ブスカイト相含有率の下部電極材料およびスパッタ温度
依存性を示すグラフ。

【図７】本発明の実施の形態を説明するための、ペロ
ブスカイト相含有率の下部電極材料およびスパッタ温度
依存性を示すグラフ。

【図８】本発明の実施の形態を説明するための、ペロ
ブスカイト相含有率のターゲット中のＰｂ過剰量依存性
を示すグラフ。

【図９】本発明の実施の形態を説明するための、ペロ
ブスカイト相含有率のスパッタ温度およびＡサイト組成
依存性を示すグラフ。

【図１０】本発明の実施の形態を説明するための、ス
パッタ膜中のＰｂ組成とターゲット中のＰｂ組成依存性
との関係を示すグラフ。

【図１１】本発明の実施の形態を説明するための、ス
パッタＰＺＴ膜中のＰｂ組成とウェハ処理枚数との関係
を示すグラフ。

【図１２】本発明の実施の形態を説明するための、ス
パッタＰＺＴ膜中のＰｂ組成とチャンバ内に導入するＡ
ｒガス圧力との関係を示すグラフ。

【図１３】本発明の実施の形態を説明するための、ス
パッタチャンバ内における接地電極の取り方を示す図。

【図１４】本発明の実施の形態を説明するための、分
極−電圧ヒステリシス特性を示す図。

【図１５】本発明の一実施例の半導体装置の製造工程
を示す工程順の断面図（その１）。

【図１６】本発明の一実施例の半導体装置の製造工程
を示す工程順の断面図（その２）。

【図１７】本発明の一実施例の半導体装置の製造工程
を示す工程順の断面図（その３）。

【図１８】本発明の他の実施例の半導体装置の製造工
程を説明するためのの断面図。

【符号の説明】

１０１Ｓｉウェハ１０２、１０２ｂ拡散層１０３素子分離膜１０４ゲート酸化膜１０５ａ、１０５ｂゲート電極１１０、１５１、１６１層間絶縁膜１１１コンタクトホール１１２コンタクトプラグ１２１ａ、１２１ｂ第１層配線１２１ｄ、１２１ｅ、１２１ｆ第１層Ａｌ系配線１３１下部電極１３２強誘電体膜１３３上部電極１３４容量保護膜１３５容量上部電極コンタクトホール１３６プラグ酸化防止膜１３７プレート線１５２第１ビアホール１５３ａ、１５３ｂ、１５３ｃ第２層配線１５３ｄ、１５３ｅ第２層Ａｌ系配線１５４ビアホール１５５導電性プラグ１６２第２ビアホール１６３ａ第３層配線１６３ｂビット線２０１陰極２０２ＰＺＴターゲット２０３防着シールド２０４リングシールド２０５ウェハ２０６接地電極２０７成膜中のＰＺＴ膜２０８下部電極膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/10 ４６１Ｈ０１Ｌ 27/10 ４４４Ｃ４４４ＢＦターム(参考） 4K029 BA50 BB07 BC00 CA05 EA03 EA08 GA01 5F058 BA11 BA20 BC03 BC04 BF12 BJ01 5F083 AD49 FR02 JA15 JA35 JA36 JA37 JA38 JA39 JA40 JA43 JA45 MA06 PR22 PR33 PR40 5F103 AA08 BB22 DD30 HH03 LL14 NN01 NN05 PP03 RR05

Claims

【特許請求の範囲】

【請求項１】スパッタリング法にてペロブスカイト相
を呈する鉛を含む強誘電体膜を形成する方法において、
前記強誘電体膜を構成する全ての元素を含有するターゲ
ットを用い不活性ガスによるスパッタリング法により直
接ペロブスカイト相を呈する膜を成膜することを特徴と
する強誘電体膜の形成方法。
【請求項２】（１）下部電極層を形成する工程と、（２）前記下部電極層上にペロブスカイト相を呈する鉛
を含む強誘電体膜を形成する工程と、（３）前記強誘電体膜上に上部電極層を形成する工程
と、を有する強誘電体容量素子の製造方法において、前
記第（２）の工程においては、前記強誘電体膜を構成す
る全ての元素を含有するターゲットを用い不活性ガスに
よるスパッタリング法にて、前記下部電極層上に直接ペ
ロブスカイト相を呈する強誘電体膜を形成することを特
徴とする強誘電体容量素子の製造方法。
【請求項３】前記不活性ガスがＡｒガスであることを
特徴とする請求項２記載の強誘電体容量素子の製造方
法。
【請求項４】前記強誘電体膜のスパッタ成膜時に導入
するＡｒガス圧を０．７〜３．３Ｐａ（５〜２５ｍＴｏ
ｒｒ）とすることを特徴とする請求項３記載の強誘電体
容量素子の製造方法。
【請求項５】前記強誘電体膜のスパッタ成膜中の基板
温度が５００℃以下であることを特徴とする請求項２〜
４の何れかに記載の強誘電体容量素子の製造方法。
【請求項６】前記強誘電体膜のスパッタ成膜中、チャ
ンバ内には酸素が導入されないことを特徴とする請求項
２〜５の何れかに記載の強誘電体容量素子の製造方法。
【請求項７】前記強誘電体膜のスパッタ成膜後に４０
０〜４５０℃にて熱処理を行うことを特徴とする請求項
２〜６の何れかに記載の強誘電体容量素子の製造方法。
【請求項８】前記熱処理を酸素中で行うことを特徴と
する請求項７記載の強誘電体容量素子の製造方法。
【請求項９】前記強誘電体膜をスパッタ成膜する際に
用いるターゲットの、鉛もしくは鉛を置換する元素と鉛
を合わせた組成が、ペロブスカイト構造を形成する組成
に対して０．８０〜１．０５であることを特徴とする請
求項２〜８の何れかに記載の強誘電体容量素子の製造方
法。
【請求項１０】前記強誘電体膜をスパッタ成膜する際
に用いるターゲットの、鉛もしくは鉛を置換する元素と
鉛を合わせた組成が、ペロブスカイト構造を形成する組
成に対して１以下であり、かつ、前記第（２）の工程に
おいては、成膜の初期の不活性ガスの圧力がその後の圧
力よりも高いことを特徴とする請求項２〜８の何れかに
記載の強誘電体容量素子の製造方法。
【請求項１１】前記下部電極層の前記強誘電体膜と接
する部分の材料が酸素ドープＩｒまたはＩｒＯ₂であ
り、前記上部電極層の前記強誘電体膜と接する部分の材
料がＩｒまたはＩｒＯ₂であることを特徴とする請求項
２〜１０の何れかに記載の強誘電体容量素子の製造方
法。
【請求項１２】前記下部電極層の前記強誘電体膜と接
する部分の材料が酸素ドープＩｒであり、前記上部電極
層の前記強誘電体膜と接する部分の材料がＩｒまたはＩ
ｒＯ_２であって、前記強誘電体膜のスパッタリング成膜
温度が４３０〜５００℃以下であることを特徴とする請
求項２〜１０の何れかに記載の強誘電体容量素子の製造
方法。
【請求項１３】前記下部電極層の前記強誘電体膜と接
する部分の材料が酸素ドープＲｕであり、前記上部電極
層の前記強誘電体膜と接する部分の材料が酸素ドープＲ
ｕであって、前記強誘電体膜のスパッタリング成膜温度
が３８０〜５００℃であることを特徴とする請求項２〜
１０の何れかに記載の強誘電体容量素子の製造方法。
【請求項１４】前記下部電極層のその下地層との接触
部分が前記下地層に対する密着層であることを特徴とす
る請求項２〜１３の何れかに記載の強誘電体容量素子の
製造方法。
【請求項１５】前記密着層が、Ｔｉ膜、ＴｉＮ膜また
はそれらの複合膜であることを特徴とする請求項１４記
載の強誘電体容量素子の製造方法。
【請求項１６】前記下部電極層、前記強誘電体膜およ
び前記上部電極層の積層膜の全層を、スパッタ法にて前
記下部電極成膜開始から前記上部電極成膜終了まで大気
に曝すことなく成膜することを特徴とする請求項２〜１
５の何れかに記載の強誘電体容量素子の製造方法。
【請求項１７】前記第（１）の工程に先立って、
（ａ）金属配線を形成する工程、（ｂ）前記金属配線上
に層間絶縁膜を形成する工程、（ｃ）前記層間絶縁膜を
貫き前記金属配線に至るビアホールを形成する工程、
（ｄ）前記ビアホール内に金属ビアプラグを形成する工
程、が付加され、前記下部電極層が前記金属ビアプラグ
に接して前記層間絶縁膜上に形成されることを特徴とす
る請求項２〜１６の何れかに記載の強誘電体容量素子の
製造方法。
【請求項１８】前記（ｄ）の工程の後、前記第（１）
の工程に先立って、強誘電体容量素子と接続されない前
記金属ビアプラグ上を酸化防止膜にて被覆する工程が付
加されることを特徴とする請求項１７記載の強誘電体容
量素子の製造方法。
【請求項１９】前記酸化膜防止膜がシリコン窒化膜で
あることを特徴とする請求項１８記載の強誘電体容量素
子の製造方法。
【請求項２０】前記金属配線が、アルミニウムを主成
分とする材料により形成されることを特徴とする請求項
１７〜１９の何れかに記載の強誘電体容量素子の製造方
法。
【請求項２１】前記第（３）の工程の後、前記上部電
極層、前記強誘電体膜および前記下部電極層を一括して
パターニングする工程が付加されることを特徴とする請
求項２〜２０の何れかに記載の強誘電体容量素子の製造
方法。
【請求項２２】前記上部電極層、前記強誘電体膜およ
び前記下部電極層を一括してパターニングする工程の
後、該工程によって形成された容量素子上を被覆する容
量保護膜を形成する工程が付加されることを特徴とする
請求項２１記載の強誘電体容量素子の製造方法。
【請求項２３】前記容量保護膜が、シリコン酸化膜ま
たはシリコン酸化膜とシリコン酸窒化膜との積層膜であ
ることを特徴とする請求項２２記載の強誘電体容量素子
の製造方法。
【請求項２４】前記下部電極層を接地電位に保持した
状態で前記第（２）の工程を行うことを特徴とする請求
項２〜２３の何れかに記載の強誘電体容量素子の製造方
法。