JP2005191345A

JP2005191345A - 半導体装置及びその製造方法

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Publication number: JP2005191345A
Application number: JP2003431968A
Authority: JP
Inventors: Tomoji Kura; 智司倉
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2003-12-26
Filing date: 2003-12-26
Publication date: 2005-07-14

Abstract

【課題】製造工程を削減し、かつ、周辺コンタクトの抵抗の低減やビットラインの容量の低減を図ることができる溝配線を有するＣＵＢ構造の半導体装置及びその製造方法の提供。
【解決手段】キャパシタをビットライン１１の下層に形成するＣＵＢ構造の半導体装置において、ビットライン１１直上の第５層間膜１５にビットライン１１及び周辺コンタクト１４に接続される第１溝配線１６が形成されたものであり、ビットライン１１と第１溝配線１６との間に層間膜やビアを形成する必要がなくなり、ビットコンタクト１０と周辺コンタクト１４とを一度に形成できるため、製造工程を削減することができる。また、周辺コンタクト１４を形成するための層間膜の膜厚が薄くなるため、周辺コンタクト１４の抵抗を低減することができ、更に、第５層間膜１５として低誘電率膜を用いることによりビットライン１１の容量を低減できる。
【選択図】図１（ｃ）

Description

本発明は、半導体装置及びその製造方法に関し、特に、キャパシタがビットラインの下層に形成されるＣＵＢ（Capacitor Under Bit-line）構造の半導体装置及びその製造方法に関する。

一般に、ＤＲＡＭではマトリクス状に配置された複数のワード線と複数のビット線により選択された各々のメモリセルに１つのトランジスタと１つのキャパシタが形成される。このキャパシタの構造としては、スタック構造やトレンチ構造などがあり、又、キャパシタの配置としては、ビットラインの上層にキャパシタを配置するＣＯＢ（Capacitor Over Bit-line）構造やビットラインの下層にキャパシタを配置するＣＵＢがある。

ＣＵＢ構造のＤＲＡＭの製造工程を削減する方法として、例えば、下記特許文献１には、メモリセルトランジスタ上を覆い、ソース拡散層上に開口した第１のスルーホールと、ドレイン拡散層上に開口した第２のスルーホールとが形成された第１の層間絶縁膜と、第１のスルーホール内壁及び底部に形成され、ソース拡散層に接続されたキャパシタ蓄積電極とキャパシタ誘電体膜とキャパシタ対向電極とを有するキャパシタと、第２のスルーホール内壁及び底部に形成され、ドレイン拡散層と接続された第１のコンタクト用導電膜を有するメモリセルと、メモリセル上に形成され、ビット線コンタクトホールが形成された第２の層間絶縁膜と、第２のメモリセル上に形成され、ビット線コンタクトホールを介してメモリセルの第１のコンタクト用導電膜に接続されたビット線とを有する半導体装置の製造方法が開示されている。

特開２００２−２３７５２５号公報（第２１−２４頁、第１図）

微細化の進む半導体装置では、溝を形成した後に銅、タングステン、高温アルミなどを埋め込んで溝配線を形成する方法が主流となってきている。しかしながら上述した従来の半導体装置(ＤＲＡＭ)のビットラインは薄膜かつ低容量であることを求められることから、薄膜なポリシリコン、タングステンシリサイド、窒化チタン、タングステンの単層又は積層膜等を堆積した後、パターニングする方法によってビットラインが形成されるため、低抵抗であることが求められる周辺部の配線としては用いることができない。この問題を解決する方法として、上述した溝配線をＣＵＢ構造の半導体装置に適用する方法が考えられる。以下、上記ＣＵＢ構造の半導体装置に溝配線を適用する場合に想定される製造方法について、図５を参照して概説する。

まず、図５（ａ）に示すように、シリコン基板を素子分離絶縁膜１で分離し、メモリセル領域にＭＯＳトランジスタを形成した後、シリコン酸化膜などからなる第１層間膜３を堆積し、該第１層間膜３に、ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の一方に接続される容量コンタクト４やＭＯＳトランジスタのソース拡散層又はドレイン拡散層の他方に接続されるビットコンタクト下部プラグ、周辺回路領域の拡散層又はゲート電極に接続される周辺コンタクト下部プラグを形成する。次に、シリコン窒化膜などからなるストッパー膜５とシリコン酸化膜などからなる第２層間膜６とを形成し、ストッパー膜５と第２層間膜６のキャパシタ形成領域をエッチングして凹部を形成した後、該凹部に下部電極７と容量絶縁層（図示せず）と上部電極８とからなるキャパシタを形成する。次に、シリコン酸化膜などからなる第３層間膜９を形成し、第３層間膜９及び第２層間膜６に、ビットコンタクト１０及び周辺コンタクト１４を形成する。そして、ビットコンタクト１０の上層にビットライン１１を形成した後、その上に第４層間膜１２を形成する。

次に、図５（ｂ）に示すように、第４層間膜１２にビットライン１１及び周辺コンタクト１４に繋がるコンタクト孔を開口し、銅などを埋設して第０ビア１３を形成する。次に、図５（ｃ）に示すように、第５層間膜１５を形成し、第０ビア１３に繋がる溝を形成し、銅などを埋設して第１溝配線１６を形成する。そして、図５（ｄ）に示すように、第６層間膜１７を形成し、第１溝配線１６に繋がるコンタクト孔を開口し、銅などを埋設して第１ビア１８を形成し、同様に、第７層間膜１９を形成し、第１ビア１８に繋がる溝を形成し、銅などを埋設して第２溝配線２０を形成する。以上の工程によりビットライン１１の上層配線として溝配線が形成されたＣＵＢ構造のＤＲＡＭが形成される。

なお、上記製造方法はシリンダータイプの容量を用いるＤＲＡＭの製造方法であるが、シリコン基板上に形成するトレンチ容量やゲート電極とシリコン基板とで形成するゲート容量を用いて形成するＤＲＡＭにおいても溝配線の形成方法は同様である。また、ここでは、周辺回路領域の拡散層又はゲート電極と第１溝配線１６を接続する周辺コンタクト１４を３回に分けて形成しているが、第３層間膜９を形成した後、第３層間膜９と第２層間膜６と第１層間膜３とを貫通するコンタクト孔を形成して周辺コンタクト１４を１回で形成する場合も溝配線の形成方法は同様である。

このような製造方法により、溝配線をＣＵＢ構造のＤＲＡＭに適用することは可能であるが、上記製造方法ではビットライン１１と第１溝配線１６とを、第４層間膜１２に形成した第０ビア１３を介して接続しているため、第４層間膜１２を堆積して第０ビア１３を形成する工程が必須であり、また、メモリセル領域のビットコンタクト１０と周辺回路領域の周辺コンタクト１４の深さが異なるため、これらのコンタクトを一度に形成することができず、その結果、製造工程が複雑になってしまうという問題がある。

また、周辺回路領域の拡散層又はゲート電極から第１溝配線１６までの層間膜（第１〜第４層間膜）の膜厚が厚くなってしまうため、周辺コンタクト１４の抵抗が増加すると共に周辺コンタクト１４への埋め込みが困難になるという問題も生じる。

更に、第４層間膜１２は第０ビア１３を形成するために用いられる膜であるために、ビア孔の加工性及びビア孔への導体埋め込み性を考慮して、通常はシリコン酸化膜が使用されるため、ヒットライン１１の容量を低減することができず、その結果、ＤＲＡＭの動作を安定させることができないという問題もある。すなわち、第４層間膜１２は低誘電率膜とすることが望まれるが、低誘電率膜はシリコン酸化膜に比べてビア孔の加工性や導体の埋め込み性（導体との密着性）がよくないために使用することができず、上記問題が生じる。

本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、製造工程を削減し、かつ、周辺コンタクトの抵抗の低減やビットラインの容量の低減を図ることができる溝配線を有するＣＵＢ構造の半導体装置及びその製造方法を提供することにある。

上記目的を達成するため、本発明の半導体装置は、層間膜に設けた溝に配線材料が埋設されてなる溝配線を一層以上有する半導体装置において、少なくとも一の層の前記溝配線と薄膜パターンとが、同じ層間膜の層内に形成されているものである。

本発明においては、前記薄膜パターンは、ビットライン又は抵抗素子とすることができる。

また、本発明の半導体装置は、ＭＯＳトランジスタ上に下部電極と容量絶縁膜と上部電極とからなるキャパシタが形成され、該キャパシタ上にビットラインが形成されてなる半導体装置であって、前記ビットライン上に、層間膜に設けた溝に配線材料が埋設されてなる溝配線を一層以上備え、少なくとも一の層の前記溝配線と前記ビットラインとが、同じ層間膜の層内に形成されているものである。

また、本発明の半導体装置は、ＭＯＳトランジスタ上に下部電極と容量絶縁膜と上部電極とからなるキャパシタが形成され、該キャパシタ上にビットラインが形成されてなる半導体装置であって、前記ビットライン上に、層間膜に設けた溝に配線材料が埋設されてなる溝配線を一層以上備え、少なくとも一の層の前記溝配線と前記ビットラインとが、同じ層間膜の層内に形成され、かつ、メモリセル領域の前記ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の一方と前記ビットラインとを接続するためのビットコンタクトプラグと、周辺回路領域の拡散層又はゲート電極と前記一の層の溝配線とを接続するための周辺コンタクトプラグとが同じ層間膜を貫通して形成されているものである。

本発明においては、前記一の層の溝配線が、該一の層の溝配線上に形成されるビアを介して、該ビア上に形成される他の層の溝配線に接続されている構成とすることができる。

また、本発明においては、前記一の層の溝配線が形成される層間膜に、低誘電率膜が用いられる構成とすることもできる。

また、本発明の半導体装置の製造方法は、半導体基板上にＭＯＳトランジスタを形成する工程と、前記ＭＯＳトランジスタ上に第１の層間膜を形成する工程と、前記第１の層間膜に、前記ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の一方に接続される容量コンタクトプラグと、前記ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の他方に接続されるビットコンタクト下部プラグとを配設する工程と、前記第１の層間膜上に第２の層間膜を形成する工程と、前記第２の層間膜の容量形成領域に下部電極と容量絶縁膜と上部電極とからなるキャパシタを形成する工程と、前記キャパシタ上に第３の層間膜を形成する工程と、前記第３の層間膜及び前記第２の層間膜に、前記ビットコンタクト下部プラグに接続されるビットコンタクトプラグを形成する工程と、前記第３の層間膜上に前記ビットコンタクトプラグに接続されるビットラインを形成する工程と、前記ビットライン上に第４の層間膜を形成する工程と、前記第４の層間膜に前記ビットラインに接続される第１の溝配線を形成する工程と、を少なくとも有するものである。

また、本発明の半導体装置の製造方法は、半導体基板上にＭＯＳトランジスタを形成する工程と、前記ＭＯＳトランジスタ上に第１の層間膜を形成する工程と、前記第１の層間膜に、前記ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の一方に接続される容量コンタクトプラグを配設する工程と、前記第１の層間膜上に第２の層間膜を形成する工程と、前記第２の層間膜の容量形成領域に下部電極と容量絶縁膜と上部電極とからなるキャパシタを形成する工程と、前記キャパシタ上に第３の層間膜を形成する工程と、前記第３の層間膜、前記第２の層間膜及び前記第１の層間膜に、前記ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の他方に接続されるビットコンタクトプラグを形成する工程と、前記第３の層間膜上に前記ビットコンタクトプラグに接続されるビットラインを形成する工程と、前記ビットライン上に第４の層間膜を形成する工程と、前記第４の層間膜に前記ビットラインに接続される第１の溝配線を形成する工程と、を少なくとも有するものである。

また、本発明の半導体装置の製造方法は、半導体基板上のメモリセル領域にＭＯＳトランジスタを形成する工程と、前記ＭＯＳトランジスタ上に第１の層間膜を形成する工程と、前記第１の層間膜に、前記ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の一方に接続される容量コンタクトプラグと、前記ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の他方に接続されるビットコンタクト下部プラグと、周辺回路領域の拡散層又はゲート電極に接続される周辺コンタクト下部プラグとを配設する工程と、前記第１の層間膜上に第２の層間膜を形成する工程と、前記第２の層間膜の容量形成領域に下部電極と容量絶縁膜と上部電極とからなるキャパシタを形成する工程と、前記キャパシタ上に第３の層間膜を形成する工程と、前記第３の層間膜及び前記第２の層間膜に、前記ビットコンタクト下部プラグに接続されるビットコンタクトプラグと前記周辺コンタクト下部プラグに接続される周辺コンタクトプラグとを同時に形成する工程と、前記第３の層間膜上に前記ビットコンタクトプラグに接続されるビットラインを形成する工程と、前記ビットライン上に第４の層間膜を形成する工程と、前記第４の層間膜に、前記ビットライン及び前記周辺コンタクトの各々に接続される第１の溝配線を形成する工程と、を少なくとも有するものである。

また、本発明の半導体装置の製造方法は、半導体基板上のメモリセル領域にＭＯＳトランジスタを形成する工程と、前記ＭＯＳトランジスタ上に第１の層間膜を形成する工程と、前記第１の層間膜に、前記ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の一方に接続される容量コンタクトプラグを配設する工程と、前記第１の層間膜上に第２の層間膜を形成する工程と、前記第２の層間膜の容量形成領域に下部電極と容量絶縁膜と上部電極とからなるキャパシタを形成する工程と、前記キャパシタ上に第３の層間膜を形成する工程と、前記第３の層間膜、前記第２の層間膜及び前記第１の層間膜に、前記ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の他方に接続されるビットコンタクトプラグと、周辺回路領域の拡散層又はゲート電極に接続される周辺コンタクトプラグとを同時に形成する工程と、前記第３の層間膜上に前記ビットコンタクトプラグに接続されるビットラインを形成する工程と、前記ビットライン上に第４の層間膜を形成する工程と、前記第４の層間膜に、前記ビットライン及び前記周辺コンタクトの各々に接続される第１の溝配線を形成する工程と、を少なくとも有するものである

このように、本発明では、ビットラインと第１の溝配線を同一層間に形成しているため、ビットラインと第１の溝配線との間に層間膜やビアを形成する必要がなくなり、また、メモリセル領域に設けられるビットコンタクトと周辺回路領域に設けられる周辺コンタクトとを一度に形成することができるため、従来方法に比べて製造工程を削減することができる。また、周辺回路領域の拡散層又はゲート電極と第１の溝配線との間の層間膜の膜厚を薄くすることができるため、周辺コンタクトの抵抗を低減することができる。更に、第１の溝配線を形成するための層間膜を低誘電率膜で形成することにより、ビットラインの容量を低減することもできる。

本発明の半導体装置及びその製造方法によれば、下記記載の効果を奏する。

本発明の第１の効果は、ＣＵＢ構造の半導体装置に溝配線を適用する場合の製造工程を削減することができるということである。その理由は、ビットラインと溝配線との間をビアを用いずに直接接続するため、ビットラインと溝配線との間に層間膜やビアを形成する必要がなくなるからである。また、メモリセル領域に設けるビットコンタクトと周辺回路領域に設ける周辺コンタクトとを一度に形成することができるからである。

また、本発明の第２の効果は、周辺コンタクトの抵抗を低減することができ、また、周辺コンタクトの埋め込み性を改善することができるということである。その理由は、ビットラインと溝配線との間に層間膜を形成しないため、該層間膜の膜厚分だけ周辺コンタクトを形成する層間膜の膜厚を薄くすることができるからである。

また、本発明の第３の効果は、ビットラインの容量を低減することができるということである。その理由は、ビットライン上の層間膜には溝配線を形成するための溝を形成すればよいため、ビア孔を形成する場合のように材料の制限が厳しくなく、層間膜として有機又は無機の低誘電率膜を使用することができるからである。

本発明に係る半導体装置は、その好ましい一実施の形態において、シリコン基板上のメモリセル領域にＭＯＳトランジスタが形成され、ＭＯＳトランジスタ上の第１層間膜に、ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の一方に接続される容量コンタクトと、ソース拡散層又はドレイン拡散層の他方に接続されるビットコンタクト下部プラグと、周辺回路領域の拡散層又はゲート電極に接続される周辺コンタクト下部プラグとが形成され、第１層間膜上のストッパー膜及び第２層間膜のキャパシタ形成領域に下部電極と容量絶縁膜と上部電極とからなるキャパシタが形成され、第２層間膜とその上に形成された第３層間膜にこれらを貫通するビットコンタクトと周辺コンタクトとが形成され、第３層間膜上にビットラインが形成されてなるＣＵＢ構造において、ビットライン直上の第５層間膜にビットライン及び周辺コンタクトに接続される第１溝配線が形成されたものであり、ビットラインと第１溝配線とをビアを用いずに直接接続することにより、ビットラインと第１溝配線との間に層間膜（第４層間膜）やビア（第０ビア）を形成する必要がなくなり、また、ビットコンタクトと周辺コンタクトとを一度に形成することができるため、製造工程を削減することができる。また、周辺コンタクトを形成するための層間膜の膜厚が第４層間膜の膜厚分だけ薄くなるため、周辺コンタクトの抵抗を低減することができ、更に、第５層間膜として低誘電率膜を用いることができるため、ビットラインの容量を低減することができる。

上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の一実施例に係る半導体装置及びその製造方法ついて、図１乃至図４を参照して説明する。図１（ａ）〜（ｃ）は、本発明の一実施例に係る半導体装置の製造方法を示す工程断面図であり、図２及び図３は、本実施例の半導体装置の他の構造を示す断面図である。また、図４は、抵抗素子を含む半導体装置の構造を示す断面図である。

図１（ｃ）に示すように、本実施例の半導体装置は、シリコン基板上の素子分離絶縁膜１で分離されたメモリセル領域にＭＯＳトランジスタが形成され、ＭＯＳトランジスタ上の第１層間膜３に、ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の一方とキャパシタとを接続するための容量コンタクト４と、ソース拡散層又はドレイン拡散層の他方に接続されるビットコンタクト下部プラグと、メモリセル領域周囲の周辺回路領域の拡散層又はゲート電極に接続される周辺コンタクト下部プラグとが形成され、容量コンタクト４上にはストッパー膜５と第２層間膜６とに設けられた凹部を覆うように下部電極７と容量絶縁膜（図示せず）と上部電極８とからなるキャパシタが形成され、第２層間膜６とその上の第３層間膜９とにはビットコンタクト下部プラグに接続されるビットコンタクト１０及び周辺コンタクト下部プラグに接続される周辺コンタクト１４とが埋設されている。そして、第３層間膜９上にはビットライン１１が形成され、その上に形成される第５層間膜１５には、ビットライン１１及び周辺コンタクト１４に直接接続される第１溝配線１６が形成され、更にその上の第６層間膜１７や第７層間膜１９には第１溝配線１６と接続される第１ビア１８や該第１ビア１８と接続される第２溝配線２０などが形成されている。

すなわち、本実施例は、キャパシタをビットライン１１の下層に形成するＣＵＢ構造の半導体装置において、ビットライン１１の直上に第１溝配線１６が形成されていることを特徴とするものであり、ビットライン１１の直上に第１溝配線１６を形成することにより、従来の構造（図５）における第４層間膜１２や第０ビア１３を形成する必要をなくし、製造工程の簡略化や周辺コンタクト１４の低抵抗化、更にはビットライン１１の低容量化を図る。

上記構造の半導体装置の製造方法について、図１（ａ）乃至図１（ｃ）を参照して説明する。まず、図１（ａ）に示すように、シリコン基板の表面に選択的に素子分離絶縁膜１を形成し、ゲート絶縁膜（図示せず）を介してゲート電極及びワードライン２を形成し、不純物ドーピングなどを行い、ソース拡散層及びドレイン拡散層を形成した後、ＣＶＤ法等を用いてシリコン酸化膜等からなる第１層間膜３を形成する。次に、公知のフォトフォトリソグラフィー技術及びドライエッチング技術を用いてソース拡散層、ドレイン拡散層及びメモリセル領域周囲の周辺回路領域の拡散層又はゲート電極上にコンタクト孔を開口した後、ＣＶＤ法等によって基板全面にポリシリコン、タングステン等を堆積し、エッチバック又はＣＭＰによってコンタクト孔を埋め込み、容量コンタクトプラグ４、ビットコンタクト下部プラグ及び周辺コンタクト下部プラグを形成する。

次に、ＣＶＤ法によって、シリンダーエッチング、ビットコンタクトエッチング時にストッパーとして用いるシリコン窒化膜等からなるストッパー膜５とシリコン酸化膜等からなる第２層間膜６とを成膜し、キャパシタ形成領域の第２層間膜６及びストッパー膜５を除去して凹部を形成する。その後、ポリシリコン、窒化チタン、ルテニュウム、タングステンの単層又は積層膜等からなる下部電極７を形成し、キャパシタ形成領域をレジスト、ＳＯＧ、ＢＰＳＧ等で埋め込み、露光又はエッチバックした後、表面に露出した下部電極１０をエッチングし、埋め込んだレジスト、ＳＯＧ、ＢＰＳＧ等を除去する。そして、シリコン窒化膜等の容量絶縁膜（図示せず）を成膜した後、ポリシリコン、窒化チタン、ルテニュウム、タングステンの単層又は積層膜等からなる上部電極８を成膜する。

次に、ＣＶＤ法を用いて基板全面にシリコン酸化膜等からなる第３層間膜９を形成し、ビットコンタクト１０及び周辺コンタクト１４を形成するためのコンタクト孔を開口した後、基板全面にタングステン、ポリシリコン等を堆積してエッチバック又はＣＭＰにより、ビットコンタクト１０及び周辺コンタクト１４を一度に形成する。そして、基板全面にポリシリコン、タングステンシリサイド、窒化チタン、タングステンの単層又は積層膜等を堆積してエッチングにより、ビットコンタクト１０上にビットライン１１を形成する。

次に、従来の構造では、ビットライン１１上に第４層間膜１２を形成してビットライン１１及び周辺コンタクト１４と第１溝配線１６とを接続するためのビア（第０ビア１３）を形成していたが、ビットライン１１や周辺コンタクト１４のレイアウトによっては、その直上に第１溝配線１６を形成することも可能である。そこで、本実施例では、第４層間膜１２や第０ビア１３の形成を省略して、ビットライン１１上にＣＶＤ法によって第５層間膜１５を形成する。

ここで、ＤＲＡＭの動作を安定させるためには低容量なビットラインを形成することが必要不可欠であり、ビットラインの容量を低減するためにはビットライン１１直上の層間膜として誘電率の低い材料を用いる方が有利である。しかしながら、従来の構造ではビットライン１１直上の層間膜（第４層間膜１２）にはビア（第０ビア１３）を形成しなければならなかったため、第４層間膜１２としてはドライエッチングによる加工が容易なシリコン酸化膜等を用いる必要があった。これに対して、本実施例の構造では、ビットライン１１直上の第５層間膜１５には溝を形成すればよく、ドライエッチングの加工性があまり問題にならないため、第５層間膜１５として有機又は無機の低誘電率膜を使用することができ、ＤＲＡＭの動作を安定させることが可能となる。

次に、図１（ｂ）に示すように、ビットライン１１及び周辺コンタクト１４と接続するための溝を同時に開口した後、基板全面に銅、タングステン、高温アルミ等を堆積し、エッチバック又はＣＭＰにより第１溝配線１６を各々ビットライン１１及び周辺コンタクト１４に接続するように同時に形成する。

その後、図１（ｃ）に示すように、第１溝配線１６上に、ＣＶＤ法によってシリコン酸化膜等からなる第６層間膜１７を形成し、第１溝配線１６に繋がるコンタクト孔を開口した後、基板全面に銅、タングステン等を堆積し、エッチバック又はＣＭＰにより第１ビア１８を形成する。同様に、ＣＶＤ法によってシリコン酸化膜等からなる第７層間膜１９を形成し、第１ビア１８に繋がる溝を開口した後、基板全面に銅、タングステン、高温アルミ等を堆積してエッチバック又はＣＭＰにより、第２溝配線２０を形成する。これにより、ビットライン１１と第１溝配線１６又は第２溝配線２０とが接続された半導体装置が形成される。

このように、ビットライン１１と第１溝配線１６を同一層間に形成することにより、ビットラインと第１溝配線との間に層間膜（第４層間膜１２）やビア（第０ビア１３）を形成する必要がなくなり、また、ビットコンタクト１０と周辺コンタクト１４とを一度に形成することができるため、製造工程を削減することができる。また、周辺コンタクト１４を形成するための層間膜（第１〜第３層間膜）の膜厚が第４層間膜１２の膜厚分だけ薄くなるため、周辺コンタクト１４の抵抗を低減することができ、埋め込み性を改善することができる。また、図１に示す構造を用いて、第１溝配線１６を形成する層間膜（第５層間膜１５）に有機又は無機の低誘電率膜を用いれば、ビットライン１１の容量を低減することができる。

なお、本構造を有するＤＲＡＭとＬＯＧＩＣとが混載される装置のプロセスでは、プロセス及びデバイスパラメーターがＤＲＡＭとＬＯＧＩＣとで異なると同時に溝配線やビアを形成することができなくなることが懸念されるが、低容量なビットライン１１として用いられる膜厚は通常１００〜１５０ｎｍ程度であり、単体ＬＯＧＩＣの第１溝配線１６として用いられている膜厚は通常４００〜５００ｎｍであることから、ＤＲＡＭとＬＯＧＩＣの混載プロセスにおいても、単体ＬＯＧＩＣのプロセス及びデバイスパラメーターをそのまま流用することが可能である。

また、上記製造方法では、ビットコンタクト１０や周辺コンタクト１４を２回に分けて形成したが（すなわち、第１層間膜３内の下部プラグと第２層間膜６及び第３層間膜９内のプラグの２層構造としたが）、ビットコンタクト１０や周辺コンタクト１４を１回で形成してもよく、その場合は、第１層間膜３には容量コンタクト４のみを設け、第２層間膜６及び第３層間膜９形成後に、第１〜第３層間膜を貫通するコンタクト孔を形成し、内部にタングステン、ポリシリコン等を埋め込めばよい。また、容量コンタクト４と同時に開口するビットコンタクトを自己整合的に形成する構造に関しても本発明の構造を適用することができる。また、微細配線を形成する際に、第１溝配線１６のエッチング時にストッパー膜が必要な場合は、図２に示すようにビットライン１１形成直後にストッパー膜１５ａを形成したり、図３に示すようにビットコンタクト形成前にストッパー膜１５ａを形成してもよい。更に、本発明は上記シリコン内壁シリンダー型容量の実施例に限定されるものではなく、シリコン基板上に形成するトレンチ容量やゲート電極とシリコン基板とで形成するゲート容量、さらに内外壁シリンダー型容量やスタック型キャパシタ容量に関しても同様に適用することができ、本発明の効果を得ることができる。

また、本構造においては、ビットライン１１や周辺コンタクト１４直上に第１溝配線１６を形成するために、配線のレイアウトが制限される場合もあるが、低抵抗な配線が必要な場合や多層配線を要するＬＯＧＩＣにＤＲＡＭを混載する場合などでは本発明の構造が有効である。例えば、抵抗素子を備える半導体装置の場合は、抵抗素子周囲の配線の抵抗を低減することが重要であるが、ＭＯＳトランジスを形成した後に、第１層間膜を挟んで抵抗素子（通常、１００〜２００ｎｍ程度）を形成し第２層間膜を形成した後にコンタクトを形成すると、シリコン基板と第１溝配線間の層間膜厚が厚くなってしまう。そこで、図４に示すように抵抗素子２５を備える半導体装置において、抵抗素子２５とその上に接続される第１溝配線を同一の層間膜内に設けることによってコンタクトの抵抗・形成条件を変更することなく、抵抗素子を搭載することが可能であり、この構成により抵抗素子周囲の配線の抵抗を低減することができる。

本発明の一実施例に係るＣＵＢ構造のＤＲＡＭの製造方法を示す断面図である。本発明の一実施例に係るＣＵＢ構造のＤＲＡＭの製造方法を示す断面図である。本発明の一実施例に係るＣＵＢ構造のＤＲＡＭの製造方法を示す断面図である。本発明の一実施例に係るＣＵＢ構造のＤＲＡＭの別の構造を示す断面図である。本発明の一実施例に係るＣＵＢ構造のＤＲＡＭの別の構造を示す断面図である。本発明の一実施例に係る半導体装置の別の構造を示す断面図である。従来のＣＵＢ構造のＤＲＡＭの製造方法を示す断面図である。従来のＣＵＢ構造のＤＲＡＭの製造方法を示す断面図である。従来のＣＵＢ構造のＤＲＡＭの製造方法を示す断面図である。従来のＣＵＢ構造のＤＲＡＭの製造方法を示す断面図である。

符号の説明

１素子分離絶縁膜
２ワードライン（ゲート電極）
３第１層間膜
４容量コンタクト
５ストッパー膜
６第２層間膜
７下部電極
８上部電極
９第３層間膜
１０ビットコンタクト
１１ビットライン
１２第４層間膜
１３第０ビア
１４周辺コンタクト
１５第５層間膜
１５ａストッパー膜
１６第１溝配線
１７第６層間膜
１８第１ビア
１９第７層間膜
２０第２溝配線
２１素子分離
２２ゲート電極
２３第１層間膜
２４コンタクト
２５抵抗素子
２６第２層間膜
２７第１溝配線
２８第３層間膜
２９第１ビア
３０第４層間膜
３１第２溝配線

Claims

層間膜に設けた溝に配線材料が埋設されてなる溝配線を一層以上有する半導体装置において、
少なくとも一の層の前記溝配線と薄膜パターンとが、同じ層間膜の層内に形成されていることを特徴とする半導体装置。
前記薄膜パターンは、ビットラインであることを特徴とする請求項１記載の半導体装置。
前記薄膜パターンは、抵抗素子であることを特徴とする請求項１記載の半導体装置。
ＭＯＳトランジスタ上に下部電極と容量絶縁膜と上部電極とからなるキャパシタが形成され、該キャパシタ上にビットラインが形成されてなる半導体装置であって、
前記ビットライン上に、層間膜に設けた溝に配線材料が埋設されてなる溝配線を一層以上備え、
少なくとも一の層の前記溝配線と前記ビットラインとが、同じ層間膜の層内に形成されていることを特徴とする半導体装置。
ＭＯＳトランジスタ上に下部電極と容量絶縁膜と上部電極とからなるキャパシタが形成され、該キャパシタ上にビットラインが形成されてなる半導体装置であって、
前記ビットライン上に、層間膜に設けた溝に配線材料が埋設されてなる溝配線を一層以上備え、
少なくとも一の層の前記溝配線と前記ビットラインとが、同じ層間膜の層内に形成され、かつ、メモリセル領域の前記ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の一方と前記ビットラインとを接続するためのビットコンタクトプラグと、周辺回路領域の拡散層又はゲート電極と前記一の層の溝配線とを接続するための周辺コンタクトプラグとが同じ層間膜を貫通して形成されていることを特徴とする半導体装置。
前記一の層の溝配線が、該一の層の溝配線上に形成されるビアを介して、該ビア上に形成される他の層の溝配線に接続されていることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
前記一の層の溝配線が形成される層間膜に、低誘電率膜が用いられることを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
半導体基板上にＭＯＳトランジスタを形成する工程と、前記ＭＯＳトランジスタ上に第１の層間膜を形成する工程と、前記第１の層間膜に、前記ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の一方に接続される容量コンタクトプラグと、前記ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の他方に接続されるビットコンタクト下部プラグとを配設する工程と、前記第１の層間膜上に第２の層間膜を形成する工程と、前記第２の層間膜の容量形成領域に下部電極と容量絶縁膜と上部電極とからなるキャパシタを形成する工程と、前記キャパシタ上に第３の層間膜を形成する工程と、前記第３の層間膜及び前記第２の層間膜に、前記ビットコンタクト下部プラグに接続されるビットコンタクトプラグを形成する工程と、前記第３の層間膜上に前記ビットコンタクトプラグに接続されるビットラインを形成する工程と、前記ビットライン上に第４の層間膜を形成する工程と、前記第４の層間膜に前記ビットラインに接続される第１の溝配線を形成する工程と、を少なくとも有することを特徴とする半導体装置の製造方法。
半導体基板上にＭＯＳトランジスタを形成する工程と、前記ＭＯＳトランジスタ上に第１の層間膜を形成する工程と、前記第１の層間膜に、前記ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の一方に接続される容量コンタクトプラグを配設する工程と、前記第１の層間膜上に第２の層間膜を形成する工程と、前記第２の層間膜の容量形成領域に下部電極と容量絶縁膜と上部電極とからなるキャパシタを形成する工程と、前記キャパシタ上に第３の層間膜を形成する工程と、前記第３の層間膜、前記第２の層間膜及び前記第１の層間膜に、前記ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の他方に接続されるビットコンタクトプラグを形成する工程と、前記第３の層間膜上に前記ビットコンタクトプラグに接続されるビットラインを形成する工程と、前記ビットライン上に第４の層間膜を形成する工程と、前記第４の層間膜に前記ビットラインに接続される第１の溝配線を形成する工程と、を少なくとも有することを特徴とする半導体装置の製造方法。
半導体基板上のメモリセル領域にＭＯＳトランジスタを形成する工程と、前記ＭＯＳトランジスタ上に第１の層間膜を形成する工程と、前記第１の層間膜に、前記ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の一方に接続される容量コンタクトプラグと、前記ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の他方に接続されるビットコンタクト下部プラグと、周辺回路領域の拡散層又はゲート電極に接続される周辺コンタクト下部プラグとを配設する工程と、前記第１の層間膜上に第２の層間膜を形成する工程と、前記第２の層間膜の容量形成領域に下部電極と容量絶縁膜と上部電極とからなるキャパシタを形成する工程と、前記キャパシタ上に第３の層間膜を形成する工程と、前記第３の層間膜及び前記第２の層間膜に、前記ビットコンタクト下部プラグに接続されるビットコンタクトプラグと前記周辺コンタクト下部プラグに接続される周辺コンタクトプラグとを同時に形成する工程と、前記第３の層間膜上に前記ビットコンタクトプラグに接続されるビットラインを形成する工程と、前記ビットライン上に第４の層間膜を形成する工程と、前記第４の層間膜に、前記ビットライン及び前記周辺コンタクトの各々に接続される第１の溝配線を形成する工程と、を少なくとも有することを特徴とする半導体装置の製造方法。
半導体基板上のメモリセル領域にＭＯＳトランジスタを形成する工程と、前記ＭＯＳトランジスタ上に第１の層間膜を形成する工程と、前記第１の層間膜に、前記ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の一方に接続される容量コンタクトプラグを配設する工程と、前記第１の層間膜上に第２の層間膜を形成する工程と、前記第２の層間膜の容量形成領域に下部電極と容量絶縁膜と上部電極とからなるキャパシタを形成する工程と、前記キャパシタ上に第３の層間膜を形成する工程と、前記第３の層間膜、前記第２の層間膜及び前記第１の層間膜に、前記ＭＯＳトランジスタのソース拡散層又はドレイン拡散層の他方に接続されるビットコンタクトプラグと、周辺回路領域の拡散層又はゲート電極に接続される周辺コンタクトプラグとを同時に形成する工程と、前記第３の層間膜上に前記ビットコンタクトプラグに接続されるビットラインを形成する工程と、前記ビットライン上に第４の層間膜を形成する工程と、前記第４の層間膜に、前記ビットライン及び前記周辺コンタクトの各々に接続される第１の溝配線を形成する工程と、を少なくとも有することを特徴とする半導体装置の製造方法。
前記第１の溝配線上に第５の層間膜を形成する工程と、前記第５の層間膜に少なくとも前記ビットライン上の前記第１の溝配線に接続されるビアを形成する工程と、前記第５の層間膜上に第６の層間膜を形成する工程と、前記第６の層間膜に前記ビアに接続される第２の溝配線を形成する工程とを含むことを特徴とする請求項８乃至１１のいずれか一に記載の半導体装置の製造方法。
前記第４の層間膜として低誘電率膜を用いることを特徴とする請求項８乃至１２のいずれか一に記載の半導体装置の製造方法。