CN112582416A - 具有纳米线接触点的半导体元件及其制备方法 - Google Patents

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CN112582416A CN202010690808.2A CN202010690808A CN112582416A CN 112582416 A CN112582416 A CN 112582416A CN 202010690808 A CN202010690808 A CN 202010690808A CN 112582416 A CN112582416 A CN 112582416A
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Abstract

本公开提供一种具有纳米线接触点的半导体元件及该半导体元件的制备方法。该半导体元件具有一基底，该基底具有多个掺杂区；多个硅化物垫，分别设置在该多个掺杂区上；以及多个导电接触点，分别设置在该多个硅化物垫上。该多个导电接触点包括多个纳米线、一导电衬垫以及一导体，该导电衬垫设置在该多个纳米线上，该导体设置在该导电衬垫上。

Description

具有纳米线接触点的半导体元件及其制备方法
技术领域
本公开主张2019/09/27申请的美国正式申请案第16/585,460号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体元件以及该半导体元件的制备方法。特别涉及一种具有包覆层的半导体元件，以及具有该包覆层的该半导体元件的制备方法。
背景技术
半导体元件是使用在不同的电子应用，例如个人电脑、手机、数码相机，或其他电子设备。半导体元件的尺寸是逐渐地变小，以符合计算能力所逐渐增加的需求。然而，在尺寸变小的制程期间，是增加不同的问题，且影响到最终电子特性、品质以及良率。因此，仍然持续着在达到改善品质、良率以及可靠度方面的挑战。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体元件，包括：一基底，具有多个掺杂区；多个硅化物垫，分别设置在该多个掺杂区上；以及多个导电接触点，分别设置在该多个硅化物垫上；其中该多个导电接触点包括多个纳米线、一导电衬垫以及一导体，该导电衬垫设置在该多个纳米线上，该导体设置在该导电衬垫上。
在本公开的一些实施例中，该半导体元件还包括一位元线，设置在该多个导电接触点上，且该位元线为一波浪形带体。
在本公开的一些实施例中，该半导体元件还包括多个电容接触点，设置在该基底上，至少一电容接触点具有一颈部以及一头部，该头部位在该颈部上，其中该头部的一上宽度大于该颈部的一上宽度。
在本公开的一些实施例中，该头部的该上宽度大于该头部的一下宽度，而该头部具有一弧形侧壁。
在本公开的一些实施例中，该颈部的该上宽度大致相同于该头部的一下宽度，而该头部具有一锥形轮廓。
在本公开的一些实施例中，该半导体元件还包括一电容结构，设置在其中一导电接触点上。
在本公开的一些实施例中，该半导体元件还包括多个着陆垫，分别设置在该多个头部上，至少一着陆垫包括该电容栓塞的一突出部以及一第一间隙子，该第一间隙子位在该突出部上，其中该第一间隙子的一宽度大于该电容栓塞的一宽度。
在本公开的一些实施例中，该第一间隙子包含硅化金属，并设置在该突出部的一侧壁上。
在本公开的一些实施例中，该第一间隙子包含多晶硅，并设置在该突出部的一侧壁上。
在本公开的一些实施例中，该半导体元件还包括一第二间隙子，设置在该第一间隙子上，而该第二间隙子包含硅化金属。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括：提供一基底，该基底具有多个掺杂区；形成多个硅化物垫分别在该多个掺杂区上；以及形成多个导电接触点分别在该多个硅化物垫上；其中，该多个导电接触点包括多个纳米线、一导电衬垫以及一导体，该导电衬垫设置在该多个纳米线上，该导体设置在该导电衬垫上。
在本公开的一些实施例中，该半导体元件的制备方法还包括：形成多个电容接触点在该基底上，至少一电容接触点具有一颈部以及一头部，该头部位在该颈部上，其中该头部的一上宽度大于该颈部的一上宽度。
在本公开的一些实施例中，形成该多个电容接触点包括：形成一接触点通孔在一介电堆叠中，该介电堆叠具有一第一层以及一第二层，该第二层位在该第一层上；移除该第二层围绕该接触点通孔的部分，以形成一转换孔，该转换孔具有一窄部以及一宽部，该窄部位在该第一层中，该宽部位在该第二层中；以及充填一导电材料进入该转换孔。
在本公开的一些实施例中，该接触点通孔与在该第二层中的一位元线沟槽为一体成型。
在本公开的一些实施例中，该半导体元件的制备方法还包括：以一填充材料充填该位元线沟槽以及该接触点通孔的一下部。
在本公开的一些实施例中，在以一牺牲材料充填该接触点通孔的该下部之后，才执行移除该第二层围绕该接触点通孔的部分。
在本公开的一些实施例中，该半导体元件的制备方法还包括：形成多个着陆垫分别在该多个头部上，至少一着陆垫包括该电容栓塞的一突出部以及一第一间隙子，该第一间隙子位在该突出部上，其中该第一间隙子的一宽度大于该电容栓塞的一宽度。
在本公开的一些实施例中，该第一间隙子包含硅化金属，并形成在该突出部的一侧壁上。
在本公开的一些实施例中，该第一间隙子包含多晶硅，并形成在该突出部的一侧壁上。
在本公开的一些实施例中，该半导体元件的制备方法还包括：形成多个第二间隙子分别在该多个第一间隙子上，其中该第二间隙子包含硅化金属。
通过所述纳米线电性连接在该基底中的多个源极/漏极区以及在所述源极/漏极区上的所述电容结构，以实现高深宽比的导电接触点。此外，通过所述纳米线电性连接在该基底中的多个源极/漏极区以及位元线，以实现高深宽比的导电接触点。
再者，该着陆垫具有该第一间隙子，其中该第一间隙子的一宽度大于电容栓塞的一宽度，可戏剧化地解决在接下来所形成的电容结构与着陆垫之间的未对准(misalignment)，其中该第一间隙子的一宽度大于电容栓塞的一宽度。
此外，由于电容接触点具有该颈部以及该头部，并形成一锥形轮廓，可戏剧化地解决在接下来所形成的电容结构与电容接触点之间的未对准(misalignment)。此外，包覆层(coverage layer)可减少在半导体元件中缺陷(defects)的形成；因此，对应地提升半导体元件的良率。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一实施例中一种半导体元件的制备方法的流程示意图。
图2及图3为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图4为依据本公开图3中半导体元件的顶视示意图。
图5至图7为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图8为依据本公开图7中半导体元件的顶视示意图。
图9为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图10为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图11为依据本公开图10中半导体元件的顶视示意图。
图12至图17为依据本公开一实施例中制备半导体元件流程的某部分的局部特写剖视示意图。
图18为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图19为依据本公开图18中半导体元件的顶视示意图。
图20为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图21为依据本公开图20中半导体元件的顶视示意图。
图22为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图23为依据本公开图22中半导体元件的顶视示意图。
图24为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图25为依据本公开图24中半导体元件的顶视示意图。
图26为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图27为依据本公开图26中半导体元件的顶视示意图。
图28至图33为依据本公开一实施例中制备半导体元件流程的某部分的特写剖视示意图。
图34至图36为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图37为依据本公开图36中半导体元件的顶视示意图。
图38至图41为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图42至图43为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
其中，附图标记说明如下：
101：基底
103：绝缘结构
105：主动区
201：字元线
203：底层
205：中间层
207：顶层
209：沟槽开口
301：第一掺杂区
302：硅化物垫
303：第二掺杂区
401：导电接触点
401-1：开口
401-2：触媒点
401-3：纳米线
401-4：硅化物层
401-5：导体
401-7：导体
402：接触孔
402-1：填充材料
403：电容接触点
403-1：颈部
403-2：头部
403-3：弧形侧壁
404：转换孔
404-1：窄部
404-2：宽部
405：位元线接触点
407：第一包覆层
408：位元线沟槽开口
408-1：填充材料
409：位元线
411：电容栓塞
411A：突出部
413：底穿孔
415：第一导电层
417：第二包覆层
419：第三包覆层
421：第一阻障层
501：电容结构
503：电容沟槽
505：底电极
507：电容隔离层
509：顶电极
801：第一隔离膜
803：第二隔离膜
805：第三隔离膜
807：第四隔离膜
808：衬垫层
808A：第一间隙子
808B：第二间隙子
809：第五隔离膜
810：着陆垫
811：第六隔离膜
812：介电层
813：第七隔离膜
814：第五隔离膜
816：栓塞
W1：上宽度
W2：上宽度
W3：宽度
W4：宽度
X：方向
Y：方向
Z：方向
10：制备方法
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
理应理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进部性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他测量(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，但其意指在可接受的差异内，是包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，而举例来说，所述可接受的差异是可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”是可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，是为精确地相同的、相等的，或是平坦的，或者是其是可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异是可因为制造流程而发生。
在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductorcharacteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，是均包括在半导体元件的范围中。
应当理解，在本公开的描述中，上方(above)(或之上(up))是对应Z方向箭头的该方向，而下方(below)(或之下(down))是对应Z方向箭头的相对方向。
图1为依据本公开一实施例中一种半导体元件的制备方法10的流程示意图。图2及图3为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图4为依据本公开图3中半导体元件的顶视示意图。
请参考图1及图2，在步骤S11，可提供一基底101。举例来说，基底101可由下列材料所形成：硅、掺杂硅、硅锗(silicon germanium)、绝缘层上覆硅(silicon on insulator)、蓝宝石上覆硅(silicon on sapphire)、绝缘层上覆硅锗(silicon germanium oninsulator)、碳化硅(silicon carbide)、锗(germanium)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷砷化镓(gallium arsenide phosphide)、磷化铟(indiumphosphide)、或磷化铟镓(indium gallium phosphide)。
请参考图3及图4，在步骤S13，多个绝缘结构103可形成在基底101中。在剖视图中，多个绝缘结构103是相互分隔开，并界定出多个主动区105。举例来说，多个绝缘结构103可由一隔离材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、氟掺杂硅(fluoride-doped silicate)，或其类似物。从顶视图来看，多个主动区105是沿一方向延伸，该方向是相对于方向X倾斜。应当理解，在本公开中，氮氧化硅是表示一物质，此物质是含有硅、氮以及氧，而其中氧的一比例是大于氮的比例。而氧化氮化硅是表示一物质，此物质是含有硅、氮以及氧，而其中氮的一比例是大于氧的比例。
图5至图7为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图8为依据本公开图7中半导体元件的顶视示意图。
请参考图1及图5至图8，在步骤S15，多个字元线201是可形成在基底101中。在所述的实施例中，多个字元线201是可沿方向X延伸。每一字元线201具有一底层203、一中间层205、一顶层207以及一沟槽开口209。请参考图5，在所述的实施例中，一微影制程可用来图案化基底101，以界定出多个沟槽开口209的位置。可执行如一非等向性干蚀刻制程的一蚀刻制程，以在基底101中形成多个沟槽开口209。请参考图6，在蚀刻制程之后，多个底层203可对应地形成在多个沟槽开口209的侧壁以及多个沟槽开口209的底部，并接合到多个沟槽开口209的侧壁以及多个沟槽开口209的底部。举例来说，多个底层203是可由氧化硅、氮氧化硅、氧化氮化硅、氮化硅，或其类似物所制。
请参考图7及图8，多个中间层205是可对应地形成在多个底层203上。多个中间层205的顶表面可低于基底101的一顶表面。举例来说，多个中间层205是可由掺杂多晶硅、金属材料或硅化金属所制。举例来说，硅化金属是可为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨，或其类似物。多个顶层207可对应地形成在多个中间层205上。多个顶层207的顶表面可与基底101的顶表面位在同一垂直水平线。举例来说，多个顶层207可由氧化硅、氮氧化硅、氧化氮化硅、氮化硅或其类似物所制。
图9为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
请参考图1及图9，在步骤S17，多个掺杂区可形成在基底101的多个主动区105中。多个掺杂区是可包括一第一掺杂区301与多个第二掺杂区303。第一掺杂区301位在二相邻字元线201之间。所述第二掺杂区303分别地位在多个绝缘结构103与多个字元线201之间。第一掺杂区301与所述第二掺杂区301分别地掺杂有一掺杂物，例如磷(phosphorus)、砷(arsenic)或锑(antimony)。第一掺杂区301与所述第二掺杂区301分别地具有掺杂浓度，范围在1E17 atoms/cm3到1E19 atoms/cm3。在一些实施例中，通过多个第一掺杂区301与第二掺杂区302的顶部的传统硅化物制程(silicidation process)，使多个硅化物垫302分别地形成在多个第一掺杂区301以及第二掺杂区302上。
图10为依据本公开一实施例中制备半导体元件的多个导电接触点401流程的某部分的剖视示意图。图11为依据本公开图10中半导体元件的顶视示意图。
请参考图1及图10与图11，在步骤S19，多个接触点可形成在基底101上。一第一隔离膜801可形成在基底101上。举例来说，第一隔离膜801可为氮化硅、氧化硅、氮氧化硅、未经掺杂硅玻璃(undoped silica glass)、硼硅玻璃(borosilica glass)、磷硅玻璃(phosphosilica glass)、硼磷硅玻璃(borophosphosilica glass)、或其组合所制，但并不以此为限。多个接触点401可形成在第一隔离膜801中。
在一些实施例中，请参考图10与图11，位在中间的导电接触点401设置在第一掺杂区301上，并电性连接到第一掺杂区301。位在两侧的导电接触点401分别地设置在第二掺杂区303上，并电性连接到第二掺杂区303。在所述的实施例中，形成含有钨的接触点401。
图12至图17为依据本公开一实施例中制备半导体元件的所述导电接触点401流程的某部分的局部特写剖视示意图。
请参考图12，在一些实施例中，通过传统的微影与蚀刻，暴露硅化物垫302的一部分，使在图12至图17其中之一所示的多个开口401-1，形成在第一隔离膜801中。所述开口401-1的位置界定出将被所述导电接触点401占用的区域。
请参考图13，在一些实施例中，用于纳米线生长的多个触媒点(catalyst dots)401-2形成在暴露的硅化物垫302上，而触媒点401-2例如金(Au)、镓(Ga)、铝(Al)、钛(Ti)或镍(Ni)。所述触媒点401-2可通过将一触媒(catalyst)图案化进入多个点(dots)中，或是分配含有所述触媒的胶粒(colloid)所形成。应当理解，所述触媒点401-2的尺寸，例如宽度，界定出纳米线直径。因此，对于获得纳米线的直径的一紧密分布，点尺寸的精确控制是非常重要的。用于引入触媒的其他方法也是有可能的。举例来说，若是在高温(例如350℃以上)退火的话，一薄触媒膜将集聚进入分离的触媒滴(droplets)。然而，如典型地由触媒悬浮方法(catalyst suspension method)，触媒集聚方法(catalyst agglomeration method)并不会产生点尺寸的窄分布。再者，所述触媒点可利用一自组装制程(self-assemblyprocess)所形成。用在本文中的所述用语“自组装”，是代表一材料的自发组织(spontaneous organization)进入一规律图案中。
请参考图14，在一些实施例中，所述纳米线401-3垂直于在开口401-1中的硅化物垫302的暴露表面生长。所述纳米线401-3的生长是由所述触媒点401-2所促进，且典型地由化学气相沉积(CVD)或等离子体加强化学气相沉积(PECVD)所实现。生长温度是取决于所使用的前驱物(precursor)。举例来说，对于硅烷(silane，SiH4)而言，生长温度为从约370℃到约500℃。对于四氯化硅(silicon tetrachloride，SiCl4)而言，生长温度为从约800℃到约950℃。通过将氯(chlorine)添加到硅烷，生长温度可提升到600℃以上。所述纳米线401-3的生长率取决于在生长腔室中的生长温度以及气压。举例来说，对于在1torr压力下以H2稀释的SiH4且在450℃的一生长温度下，一典型CVD生长率约7.6μm/hour。所述纳米线401-3的非等向性生长(anisotropic growth)是以气体-液体-固体(Vapor-liquid-solid，VLS)机制描述。所述纳米线401-3可由与半导体基底相同或不同的材料所组成。在一实施例中，所述纳米线401-3是由与半导体基底不同的一材料所组成。在另一实施例中，所述纳米线401-3为单晶硅纳米线，具有大致相同的结晶方向。本文中形成在(111)方向硅基底上的硅纳米线的一特定例子中，当从具有(111)方向的基底播种时，硅纳米线方向为(111)。所述纳米线401-3生长到一长度，该长度典型地超过第五隔离膜814的厚度。
请参考图15，在一些实施例中，一保形的硅化物层401-4毯覆(blanket)沉积在基底上。硅化物层的一些例子包括硅化钴，但并不以此为限。硅化钴层的沉积可由例如CVD或原子层沉积(atomic layer deposition，ALD)的技术实现。
请参考图16，在一些实施例中，一保形的导体401-5沉积在硅化物层401-4上。导体401-5充填在所述纳米线401-3之间的空间。导体401-5可掺杂多晶硅或一导电金属，例如钨、铝或钛。如同所述导电材料的硅化物或氮化物，所述金属的合金一在本文中受到考虑的。
请参考图17，在一些实施例中，其结构的后以CMP平坦化。第一隔离膜801被用来当作一CMP终止层。CMP步骤将所述纳米线401-3整理成相同长度。在一些实施例中，每一纳米线401-3的尖端使用硅化反应制程而被硅化。接下来，一导体401-7形成在所述纳米线401-3、硅化物层401-4以及导体401-5上。
图18为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图19为依据本公开图18中半导体元件的顶视示意图。
请参考图1及图18与图19，多个位元线接触点405可形成在基底101上。(在图18中仅显示一位元线接触点405。)一第二隔离膜803可形成在第一隔离膜801上。第二隔离膜803可由与第一隔离膜801相同的材料所制，但并不以此为限。一微影制程可用于图案化第二隔离膜803，以界定出多个位元线接触点405的位置。在微影制程之后，可执行如非等向性干蚀刻制程的一蚀刻制程，以在第二隔离膜803中形成多个位元线接触点开口。第一接触点401的一顶表面可经由多个位元线接触点开口而暴露。可选择地执行使用一还原剂的一清洗制程，以移除含有钨的接触点401的顶表面上的所述缺陷(defects)。还原剂可为四氯化钛(titanium tetrachloride)、四氯化钽(tantalum tetrachloride)，或其组合。
请参考图18与图19，在清洗制程之后，可形成含有氮化钨的一第一包覆层(firstcoverage layer)407，以覆盖多个位元线接触点开口的底部与侧壁。第一包覆层407可避免含有钨的接触点401的顶表面暴露在氧或空气；因此第一包覆层407可减少在含有钨的接触点401的顶表面上的缺陷的形成。可通过一金属化制程将一导电材料沉积在多个位元线接触点开口中，以形成多个位元线接触点405，举例来说，导电材料为铝、铜、钨、钴或其他适合进数或金属合金，金属化制程为化学气相沉积、物理气相沉积、涂布或其类似制程。在金属化制程之后，可执行如化学机械研磨的一平坦化制程，以移除多余沉积材料，并提供一大致平坦表面给接下来的处理步骤。
请参考图18与图19，多个位元线接触点405对应地电性连接到所述第一接触点401；意即，多个位元线接触点405电性耦接到第一掺杂区301。
图20为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图21为依据本公开图20中半导体元件的顶视示意图。
请参考图1以及图20与图21，在步骤S15，多个位元线可分别地形成在基底上的多个位元线接触点上。一第三隔离膜805可形成在第二隔离膜803上。第三隔离膜805可由与第一隔离膜801相同的材料所制，但并不以此为限。一微影制程可用于图案化第三隔离膜805，以界定出多个位元线的位置。在微影制程之后，可执行如非等向性干蚀刻制程的一蚀刻制程，以在第三隔离膜805中形成多个位元线沟槽开口408。在一些实施例中，微影制程亦可图案化第三隔离膜805以界定出多个接触孔402的位置，并可执行一蚀刻制程以形成多个接触孔402，而多个接触孔402是穿经第三隔离膜805以及第二隔离膜803。换言之，所述接触孔402为非常深的开口，于此同时，位元线沟槽开口408是相对非常浅的开口。
图22为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图23为依据本公开图22中半导体元件的顶视示意图。在一些实施例中，所述位元线沟槽开口408与所述接触孔402可通过下列制程所充填，例如化学气相沉积、物理气相沉积、涂布或其类似制程。在一些实施例中，所述接触孔402是比所述位元线沟槽开口408更深，而所述位元线沟槽开口408可完全地被一填充材料408-1所充填，且所述接触孔402可部分地被一填充材料402-1所充填，其中填充材料402-1可与填充材料408-1相同。在一些实施例中，在第三隔离膜805中的所述接触孔402的上部并未被填充材料402-1所充填。
请参考图1及图24与图27，在步骤S17，多个电容接触点分别地设置在基底的所述第二区上。图24为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图25为依据本公开图24中半导体元件的顶视示意图。在一些实施例中，可执行如一等向性蚀刻制程的一蚀刻制程，以移除第三隔离膜805围绕所述接触孔402的一部分，以形成多个转换孔404，多个转换孔404具有一窄部404-1以及一宽部404-2，窄部404-1是在第二隔离膜803中由填充材料402-1所占用，宽部404-2是在第三隔离膜805中。
图26为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图27为依据本公开图26中半导体元件的顶视示意图。在一些实施例中，填充材料402-1与填充材料408-1是分别从所述转换孔404与所述位元线沟槽开口408剥离。在剥离填充材料之后，可以一金属化制程将一导电材料沉积在多个位元线沟槽开口408中以形成多个位元线409，并在所述转换孔404中形成多个电容接触点403，举例来说，导电材料为铝、铜、钨、钴或其他适合的金属或金属合金，而金属化制程为化学气相沉积、物理气相沉积、涂布或其类似制程。在金属化制程之后，可执行如化学机械研磨的一平坦化制程，以移除多余的沉积材料，并提供一大致平坦表面给接下来的处理步骤。
在一些实施例中，电容接触点403具有一颈部403-1以及一头部403-2，头部403-2位在颈部403-1上，其中头部403-2的一上宽度W1大于颈部403-1的一上宽度W2。在一些实施例中，颈部403-1的上宽度W2大致与头部403-2的一下宽度相同。在一些实施例中，头部403-2具有一弧形侧壁403-3。在一些实施例中，头部具有锥形轮廓。
请参考图26与图27，多个位元线409可沿方向Y延伸，且在顶视图中呈现波形线。多个位元线接触点405位在多个位元线409与多个主动区105的交叉处。以波形线呈现的多个位元线409可增加在多个位元线接触点405与多个主动区105之间的一接触面积；因此，可降低在多个位元线接触点405与多个主动区105之间的一接触阻抗(contact resistance)。
请参考图1及图28，在步骤S19，多个电容栓塞(capacitor plugs)可分别地形成在多个电容接触点上。图28为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。请参考图1及图28，多个电容栓塞411可形成在基底101上。一第四隔离膜807可形成在第三隔离膜805上。第四隔离膜807可由与第一隔离膜801相同的材料所制，但并不以此为限。一微影制程可用来图案化第四隔离膜807，以界定出多个电容栓塞411的位置。在微影制程之后，可执行如非等向性干蚀刻制程的一蚀刻制程，以形成多个栓塞开口，多个栓塞开口是穿经第四隔离膜807、第三隔离膜805以及第二隔离膜803。在蚀刻制程之后，以一金属化制程将一导电材料沉积在多个栓塞开口中，以在头部403-2上方形成多个电容栓塞411，而举例来说，导电材料为铝、铜、钨、钴，或其他适合的金属或金属合金，金属化制程为化学气相沉积、物理气相沉积、涂布或其类似制程。在金属化制程之后，可执行如化学机械研磨的一平坦化制程，以移除多余的沉积材料，并提供一大致平坦表面给接下来的处理步骤。
请参考图1及图29至图32，在步骤S21，多个第一间隙子分别地形成在多个电容栓塞的多个突出部上。图29为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。请参考图1及图29，执行一回蚀制程以移除第四隔离膜807的一顶部，以暴露电容栓塞411的一突出部411A。在一些实施例中，在回蚀制程之后，电容栓塞411的顶表面高于第四隔离膜807的顶表面，且暴露电容栓塞411(突出部411A)的侧壁。
图30为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。在一些实施例中，执行一沉积制程以形成一衬垫层808，衬垫层808覆盖第四隔离膜807的顶表面、突出部411A的顶表面以及突出部411A的侧壁。
图31为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。在一些实施例中，执行一非等向性干蚀刻以移除衬垫层808的一部分，以便分别在突出部411A上形成多个第一间隙子808A。在一些实施例中，第一间隙子808A包含硅化金属，并设置在突出部411A的一侧壁上。在一些实施例中，第一间隙子808A的宽度W4大于电容栓塞411的宽度W3。
图32为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。在一些实施例中，执行一硅化反应(silicidation)制程，以在所述第一间隙子808A上分别形成多个第二间隙子808B。在一些实施例中，第一间隙子808A包含多晶硅，并设置在突出部411A的一侧壁上，而第二间隙子808B从第一间隙子808A的多晶硅包含硅化金属。在一些实施例中，突出部411A、第一间隙子808A以及第二间隙子808B形成位在电容接触点403上的一着陆垫810。
图33为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。在一些实施例中，可形成一覆盖着陆垫810的介电层812，再形成具有一栓塞816的一第五隔离膜814于介电层812上。第五隔离膜814可由与第一隔离膜801相同的材料所制，但并不以此为限。一微影制程可用于图案化第五隔离膜814，以界定出多个栓塞816的位置。在微影制程之后，可执行如非等向性干蚀刻制程的一蚀刻制程，以形成多个栓塞开口，而多个栓塞开口穿经第五隔离膜814。在蚀刻制程之后，以一金属化制程将一导电材料沉积在多个栓塞开口中，以在着陆垫810上方形成多个栓塞816，而举例来说，导电材料为铝、铜、钨、钴，或其他适合的金属或金属合金，金属化制程为化学气相沉积、物理气相沉积、涂布或其类似制程。在金属化制程之后，可执行如化学机械研磨的一平坦化制程，以移除多余的沉积材料，并提供一大致平坦表面给接下来的处理步骤。
请参考图1及图34至图36，在步骤S23，多个电容结构分别地形成在多个着陆垫的多个第一间隙子上。图34至图36为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图37为依据本公开图36中半导体元件的顶视示意图。
在一些实施例中，多个电容结构501可具有一底电极505、一电容隔离层507以及一顶电极509。请参考图34，一第五隔离膜809可形成在第四隔离膜807上。第五隔离膜809可由与第一隔离膜801相同的材料所制，但并不以此为限。一微影制程可用于图案化第五隔离膜809，以界定出多个电容沟槽503的位置。在微影制程之后，可执行如非等向性干蚀刻制程的一蚀刻制程，以形成多个电容沟槽503，而多个电容沟槽503穿经第五隔离膜809。多个栓塞816可经由多个电容沟槽503而暴露。
请参考图35，多个底电极505可对应地分别形成在多个电极沟槽503中；换言之，多个底电极505可朝内地形成在第五隔离膜809中。举例来说，多个底电极505可由掺杂多晶硅、硅化金属、铝、铜或钨所制。多个底电极505可分别地对应连接到多个栓塞816。
请参考图35，可形成电容隔离层507以连接到多个底电极505的侧壁与底部以及第五隔离膜809的顶表面。电容隔离层507可为一单一层或多层。在所述实施例中，电容隔离层507可为一单一层或多层。特别地是，电容隔离层507可为由一高介电常数材料所制的一单一层，例如锶钛酸钡(barium strontium titanate)、锆钛酸铅(lead zirconiumtitanate)、氧化钛(titanium oxide)、氧化铝(aluminum oxide)、氧化铪(hafniumoxide)、氧化钇(yttrium oxide)、氧化锆(zirconium oxide)或其类似物。或者是，在另一实施例中，电容隔离层507是可由多层所形成，其是由氧化硅、氮化硅以及氧化硅所组成。
请参考图36与图37，顶电极509是可形成来充填多个电容沟槽503，并覆盖电容隔离层507。举例来说，顶电极509是可由掺杂多晶硅、铜或铝所制。
图38至图41为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。在一些实施例中，一底穿孔413与一第一导电层415可形成在基底101上。请参考图38，一第六隔离膜811可形成在第五隔离膜809上。第六隔离膜811可由与第一隔离膜801相同的材料所制，但并不以此为限。一微影制程可用来图案化第六隔离膜811，以界定出底穿孔413的位置。在微影制程之后，可执行如非等向性干蚀刻制程的一蚀刻制程，以形成一底穿孔开口，该底穿孔开口是穿经第六隔离膜811。在蚀刻制程之后，以一金属化制程将一导电材料沉积在底穿孔开口中，以在第六隔离膜811中形成底穿孔413，而举例来说，导电材料为铝、铜、钨、钴，或其他适合的金属或金属合金，金属化制程为化学气相沉积、物理气相沉积、涂布或其类似制程。在金属化制程之后，可执行如化学机械研磨的一平坦化制程，以移除多余的沉积材料，并提供一大致平坦表面给接下来的处理步骤。
请参考图38，在所述的实施例中，是形成含有钨的底穿孔413。当底穿孔403的顶表面暴露在氧或空气时，含有钨的底穿孔413的一顶表面容易形成缺陷。所述缺陷可能影响半导体元件的良率。
请参考图39，一第七隔离膜813可形成在第六隔离膜811上。第七隔离膜813可由与第一隔离膜801相同的材料所制，但并不以此为限。一微影制程可用来图案化第七隔离膜813，以界定出第一导电层415的位置。在微影制程之后，可执行如非等向性干蚀刻制程的一蚀刻制程，以在第七隔离膜813中形成一第一导电层沟槽。底穿孔413的顶表面可通过第一导电层沟槽而暴露。可选择地执行使用还原剂的一清洗制程，以移除含有钨的底穿孔413的顶表面上的所述缺陷(defects)。还原剂可为四氯化钛(titanium tetrachloride)、四氯化钽(tantalum tetrachloride)，或其组合。
请参考图39与图40，在清洗制程之后，可形成含有氮化钨的一第二包覆层417，以覆盖第一导电层沟槽的一底部与各侧壁。第二包覆层417可避免含有钨的底穿孔413的顶表面暴露在氧或空气；因此第二包覆层417可减少在含有钨的底穿孔413的顶表面上的缺陷的形成。可通过一金属化制程将一导电材料沉积在第一导电层沟槽中，以形成第一导电层415，举例来说，导电材料为铝、铜、钨、钴或其他适合金属或金属合金，金属化制程为化学气相沉积、物理气相沉积、涂布或其类似制程。在金属化制程之后，可执行如化学机械研磨的一平坦化制程，以移除多余沉积材料，并提供一大致平坦表面给接下来的处理步骤。
图41为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
请参考图41，一半导体元件可包括一基底101、多个绝缘结构103、多个字元线201、多个掺杂区、多个隔离膜、多个接触点、多个位元线接触点405、一第一包覆层407、多个位元线409、多个栓塞411、多个着陆垫810、多个栓塞816、一底穿孔413、一第一导电层415、一第二包覆层417以及多个电容结构501。
请参考图41，多个绝缘结构103可设置在基底101中，且相互分隔开设置。多个绝缘结构103可界定出多个主动区105。多个字元线201可设置在基底101中，并相互分隔开设置。每一字元线201包括一底层203、一中间层205以及一顶层207。多个底层203可分别地朝内设置在基底101中。多个中间层205可分别地对应设置在多个底层203上。多个中间层205的顶表面可低于基底101的一顶表面。多个顶层207可分别地对应设置在多个中间层205上。多个顶层207的顶表面与基底101的顶表面位在相同的垂直水平面。
请参考图41，多个掺杂区可设置在基底101的多个主动区105中。每一掺杂区具有一第一掺杂区301以及多个第二掺杂区303。针对每一掺杂区，第一掺杂区301设置在二相邻字元线201之间。所述第二掺杂区303分别地设置在多个绝缘结构103与多个字元线201之间。
请参考图41，多个隔离膜可设置在基底101上。多个隔离膜可包括一第一隔离膜801、一第二隔离膜803、一第三隔离膜805、一第四隔离膜807、一第五隔离膜809、一第六隔离膜811以及一第七隔离膜813。第一隔离膜801可设置在基底101上。多个接触点可设置在第一隔离膜801中。多个接触点可包括一接触点401以及多个电容接触点403。接触点401设置在第一掺杂区301上，并电性连接到第一掺杂区301。所述电容接触点403分别地设置在所述第二掺杂区303上，并分别地电性连接到所述第二掺杂区303。在本实施例中，是形成含有钨的接触点401。
请参考图41，第二隔离膜803可设置在第一隔离膜801上。多个位元线接触点405可设置在第二隔离膜803中。(在图41中仅显示一位元线接触点。)第一包覆层407可设置在第二隔离膜803中，并位在接触点401的一顶表面上；换言之，第一包覆层407可设置在多个位元线接触点405与接触点401之间。此外，第一包覆层407可设置在多个位元线接触点405的侧壁上，并接合到多个位元线接触点405的侧壁。第一包覆层407可含有氮化钨。
请参考图41，第三隔离膜805可设置在第二隔离膜803上。多个位元线409可设置在第三隔离膜805中，并位在多个位元线接触点405与第一包覆层407上。(图41仅显示一位元线409。)第四隔离膜807可设置在第三隔离膜805上。可设置多个栓塞411以穿经第四隔离膜807、第三隔离膜805以及第二隔离膜803。多个栓塞411可分别地对应电性连接到所述电容接触点403。
请参考图41，电容接触点403具有一颈部403-1以及一头部403-2，头部403-2位在颈部403-1上，其中头部403-2的一上宽度W1大于颈部403-1的一上宽度W2。在一些实施例中，颈部403-1的上宽度W2大致地与头部403-2的一下宽度相同。在一些实施例中，头部403-2具有一弧形侧壁403-3。在一些实施例中，头部具有锥形轮廓。
请参考图41，在一些实施例中，多个第一间隙子808A分别地设置在所述栓塞411的突出部411A上。在一些实施例中，第一间隙子818A包含硅化金属，并设置在突出部411A的一侧壁上。在一些实施例中，第一间隙子818A的宽度W4大于电容栓塞411的宽度W3。在一些实施例中，多个第二间隙子818B分别地设置在所述第一间隙子818A上。在一些实施例中，第一间隙子818A包含多晶硅，并设置在突出部411A的一侧壁上，而第二间隙子818B从第一间隙子818A的多晶硅而包含硅化金属。在一些实施例中，突出部411A、第一间隙子818A以及第二间隙子818B形成位在电容接触点403上的一着陆垫810。
请参考图41，第五隔离膜809可设置在第四隔离膜807上。多个电容结构501可设置在第五隔离膜809中。多个电容结构501可包括多个底电极505、一电容隔离层507以及一顶电极509。多个底电极505可朝内地设置在第五隔离膜809中，并分别地对应电性连接到多个栓塞816。电容隔离层507可设置在多个底电极505上。顶电极509可设置在电容隔离层507上。
请参考图41，第六隔离膜811可设置在第五隔离膜809上。底穿孔413可设置在第六隔离膜811中，并电性连接到顶电极509。底穿孔413可含有钨。一第七隔离膜813可设置在第六隔离膜811上。第一导电层415可设置在第七隔离膜813中，并位在底穿孔413上。第二包覆层417可设置在底穿孔413的一顶表面上，而第二包覆层417可设置在底穿孔413与第一导电层415之间。此外，第二包覆层417可设置在第一导电层415的侧壁上，并接合到第一导电层415的侧壁。第二包覆层417可含有氮化钨。
图42至图43为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
请参考图42，半导体元件可包括多个第三包覆层419。多个第三包覆层419可分别地对应设置在所述电容接触点403与多个栓塞411之间。换言之，多个第三包覆层419可分别地对应设置在含有钨的所述电容接触点403的顶表面上。多个第三包覆层419可分别地对应设置在多个栓塞411的侧壁上，并接合到多个栓塞411的侧壁。多个第三包覆层419可含有氮化钨。在本实施例中，仅第一包覆层407、第二包覆层417以及多个第三包覆层419分别地设置在接触点401、底穿孔413以及所述第二接触点403上；然而，其他导电层或穿孔亦可适用。
应当理解，在本实施例中，一包覆层可当作是第一包覆层407、第二包覆层417或第三包覆层419，但并不以此为限。一导电部件(conductive feature)可当作是接触点401、第二接触点403，或底穿孔413，但并不以此为限。
请参考图43，半导体元件可包括一第一阻障层(first barrier layer)421。第一阻障层421可设置在第一包覆层407与多个位元线接触点405之间。举例来说，第一阻障层421可由钛、氮化钛、钛钨合金、钽、氮化钽或其组合所制。第一阻障层421可改善第一包覆层407与多个位元线接触点405之间的粘性(adhesion)。在一些实施例中，第一阻障层421亦可实现在所述导电接触点401与第一隔离膜801之间。
本公开的一实施例提供一种半导体元件，包括：一基底，具有多个掺杂区；多个硅化物垫，分别设置在该多个掺杂区上；以及多个导电接触点，分别设置在该多个硅化物垫上；其中该多个导电接触点包括多个纳米线、一导电衬垫以及一导体，该导电衬垫设置在该多个纳米线上，该导体设置在该导电衬垫上。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括：提供一基底，该基底具有多个掺杂区；形成多个硅化物垫分别在该多个掺杂区上；以及形成多个导电接触点分别在该多个硅化物垫上；其中，该多个导电接触点包括多个纳米线、一导电衬垫以及一导体，该导电衬垫设置在该多个纳米线上，该导体设置在该导电衬垫上。
通过所述纳米线电性连接在该基底中的多个源极/漏极区以及在所述源极/漏极区上的所述电容结构，以实现高深宽比的导电接触点。此外，通过所述纳米线电性连接在该基底中的多个源极/漏极区以及位元线，以实现高深宽比的导电接触点。
再者，该着陆垫具有该第一间隙子，其中该第一间隙子的一宽度大于电容栓塞的一宽度，可戏剧化地解决在接下来所形成的电容结构与着陆垫之间的未对准(misalignment)，其中该第一间隙子的一宽度大于电容栓塞的一宽度。
此外，由于电容接触点具有该颈部以及该头部，并形成一锥形轮廓，可戏剧化地解决在接下来所形成的电容结构与电容接触点之间的未对准。此外，包覆层可减少在半导体元件中缺陷的形成；因此，对应地提升半导体元件的良率。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本公开的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体元件，包括：
一基底，具有多个掺杂区；
多个硅化物垫，分别设置在该多个掺杂区上；以及
多个导电接触点，分别设置在该多个硅化物垫上；
其中该多个导电接触点包括多个纳米线、一导电衬垫以及一导体，该导电衬垫设置在该多个纳米线上，该导体设置在该导电衬垫上。
2.如权利要求1所述的半导体元件，还包括一位元线，设置在该多个导电接触点上，且该位元线为一波浪形带体。
3.如权利要求1所述的半导体元件，还包括多个电容接触点，设置在该基底上，至少一电容接触点具有一颈部以及一头部，该头部位在该颈部上，其中该头部的一上宽度大于该颈部的一上宽度。
4.如权利要求3所述的半导体元件，其中，该头部的该上宽度大于该头部的一下宽度，而该头部具有一弧形侧壁。
5.如权利要求3所述的半导体元件，其中，该颈部的该上宽度大致相同于该头部的一下宽度，而该头部具有一锥形轮廓。
6.如权利要求1所述的半导体元件，还包括一电容结构，设置在其中一导电接触点上。
7.如权利要求3所述的半导体元件，还包括多个着陆垫，分别设置在多个该头部上，至少一着陆垫包括一电容栓塞的一突出部以及一第一间隙子，该第一间隙子位在该突出部上，其中该第一间隙子的一宽度大于该电容栓塞的一宽度。
8.如权利要求7所述的半导体元件，其中，该第一间隙子包含硅化金属，并设置在该突出部的一侧壁上。
9.如权利要求7所述的半导体元件，其中，该第一间隙子包含多晶硅，并设置在该突出部的一侧壁上。
10.如权利要求9所述的半导体元件，还包括一第二间隙子，设置在该第一间隙子上，而该第二间隙子包含硅化金属。
11.一种半导体元件的制备方法，包括：
提供一基底，该基底具有多个掺杂区；
形成多个硅化物垫分别在该多个掺杂区上；以及
形成多个导电接触点分别在该多个硅化物垫上；
其中，该多个导电接触点包括多个纳米线、一导电衬垫以及一导体，该导电衬垫设置在该多个纳米线上，该导体设置在该导电衬垫上。
12.如权利要求11所述的半导体元件的制备方法，还包括：形成多个电容接触点在该基底上，至少一电容接触点具有一颈部以及一头部，该头部位在该颈部上，其中该头部的一上宽度大于该颈部的一上宽度。
13.如权利要求12所述的半导体元件的制备方法，其中，形成该多个电容接触点包括：
形成一接触点通孔在一介电堆叠中，该介电堆叠具有一第一层以及一第二层，该第二层位在该第一层上；
移除该第二层围绕该接触点通孔的部分，以形成一转换孔，该转换孔具有一窄部以及一宽部，该窄部位在该第一层中，该宽部位在该第二层中；以及
充填一导电材料进入该转换孔。
14.如权利要求13所述的半导体元件的制备方法，其中，该接触点通孔与在该第二层中的一位元线沟槽为一体成型。
15.如权利要求14所述的半导体元件的制备方法，还包括：
以一填充材料充填该位元线沟槽以及该接触点通孔的一下部。
16.如权利要求15所述的半导体元件的制备方法，其中，在以一牺牲材料充填该接触点通孔的该下部之后，才执行移除该第二层围绕该接触点通孔的部分。
17.如权利要求12所述的半导体元件的制备方法，还包括：形成多个着陆垫分别在多个该头部上，至少一着陆垫包括一电容栓塞的一突出部以及一第一间隙子，该第一间隙子位在该突出部上，其中该第一间隙子的一宽度大于该电容栓塞的一宽度。
18.如权利要求17所述的半导体元件的制备方法，其中，该第一间隙子包含硅化金属，并形成在该突出部的一侧壁上。
19.如权利要求17所述的半导体元件的制备方法，其中，该第一间隙子包含多晶硅，并形成在该突出部的一侧壁上。
20.如权利要求19所述的半导体元件的制备方法，还包括：形成多个第二间隙子分别在多个该第一间隙子上，其中该第二间隙子包含硅化金属。
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