KR100689813B1 - 탄소나노튜브를 가진 반도체 메모리 장치 및 이의 제조 방법 - Google Patents

탄소나노튜브를 가진 반도체 메모리 장치 및 이의 제조 방법 Download PDF

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Abstract

탄소나노튜브를 가지는 반도체 메모리 장치 및 반도체 메모리 장치의 제조 방법이 개시된다. 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition) 또는 열화학 기상증착법(Thermal Chemical Vapor Deposition)을 이용하여 탄소나노튜브를 하부 전극으로 형성한다. 하부 전극의 형성시, 탄소나노튜브 성장용 가이드 패턴 내에서, 촉매 금속 파티클을 형성하여 탄소나노튜브가 수직 배향되도록 유도한다.

Description

탄소나노튜브를 가진 반도체 메모리 장치 및 이의 제조 방법{Semiconductor Memory Device of having Carbon Nanotube and Method of manufacturing the same}
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 도시한 단면도이다.
도 2a 내지 도 2g는 본 발명의 제2 실시예에 따라 상기 제1 실시예에 설명된 하나의 탄소나노튜브를 하부 전극으로 사용하는 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3c는 본 발명의 제3 실시예에 따라 상기 도 1에 도시된 반도체 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
121, 203, 303 : 매몰 콘택 플러그
209, 309 : 탄소나노튜브 성장용 가이드 패턴
213, 313 : 탄소나노튜브 127, 215, 317 : 스토리지 유전막
129, 217, 319 : 상부전극
본 발명은 반도체 메모리 장치에 관한 것으로 더욱 상세하게는 탄소나노튜브(Carbon Nanotube; CTN)를 이용한 반도체 메모리 장치 및 탄소나노튜브를 이용한 반도체 메모리 장치의 제조 방법에 관한 것이다.
탄소나노튜브란 지구상에 다량으로 존재하는 탄소로 이루어진 탄소동소체이며, 하나의 탄소가 다른 탄소원자와 육각형 벌집무늬로 결합되어 튜브형태를 이루고 있는 물질이다. 상기 튜브의 직경은 나노미터(nm=10억분의 1미터) 수준이므로 탄소나노튜브는 극히 작은 영역의 물질이다. 탄소나노튜브는 우수한 기계적 특성, 전기적 선택성, 뛰어난 전계방출 특성, 고효율의 수소저장매체 특성 등을 지니며 현존하는 물질중 결함이 거의 없는 완벽한 신소재로 알려져 있다.
상기 탄소나노튜브는 고도의 합성기술에 의해 제조되며, 합성방법으로는 전기방전법, 열분해법, 레이저증착법, 플라즈마 화학 기상 증착법, 열 화학 기상 증착법, 전기분해방법, Flame합성방법 등이 있다.
상술한 탄소나노튜브의 특성을 이용하고자 하는 시도는 다양한 형태로 이루어지고 있다. 미국 공개 특허 제2003/0100189 A1에서는 기판상에 촉매 금속을 형성하고 촉매 금속이 형성된 기판상에 탄소나노튜브를 성장시키는 방법이 개시된다. 그러나, 공개 특허에 따를 경우, 기판에 대해 수직 배향된 탄소나노튜브를 얻기가 힘들어 진다. 또한, 상기 탄소나노튜브는 기판상에 성장되는 것으로 도시하였으나, 이를 반도체 메모리 장치의 커패시터로 사용하기 위해서는 소정의 전극상에 탄소나 노튜브가 성장되어야 하는데, 이에 대해서는 침묵하고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 탄소나노튜브를 이용하는 하부 전극을 가진 반도체 메모리 장치를 제공하는 데 있다.
또한, 본 발명의 제2 목적은 탄소나노튜브를 이용하는 하부 전극을 가진 반도체 메모리 장치의 제조 방법을 제공하는 데 있다.
상기 제1 목적을 달성하기 위한 본 발명은, 반도체 기판에 형성되고, 서로 이격된 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역의 상부를 가로지르는 워드 라인을 가지는 셀 트랜지스터; 비트 라인 콘택 플러그을 통해 상기 셀 트랜지스터의 상기 드레인 영역에 전기적으로 접속된 비트라인; 매몰 콘택 플러그를 통해 상기 소스 영역에 전기적으로 접속되고, 탄소나노튜브로 이루어진 하부 전극을 포함하는 반도체 메모리 장치를 제공한다.
상기 제2 목적을 달성하기 위한 본 발명은, 반도체 기판에 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이의 채널 영역 상부를 가로지르는 워드라인을 가지는 셀 트랜지스터를 형성하는 단계; 상기 셀 트랜지스터를 가지는 기판상에 절연막을 형성하는 단계; 상기 절연막 내에 상기 드레인 영역에 전기적으로 접속된 매몰 콘택 플러그를 형성하는 단계; 상기 노출된 매몰 콘택 플러그상에 탄소나노튜브를 가지는 하부 전극을 형성하는 단계; 상기 하부 전극의 표면상에 스토리지 유전막을 형성하는 단계; 및 상기 스토리지 유전막 상에 상부 전극을 형성 하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
실시예 1
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 도시한 단면도이다.
도 1을 참조하면, 얕은 소자 분리 공정(Shallow Trench Isolation)에 따라 형성된 트렌치들(101a, 101b)에 의해 액티브 영역이 정의된다. 액티브 영역에는 소스(103) 및 드레인(105)이 형성된다. 또한, 상기 소스(103)와 드레인(105) 사이에는 게이트가 형성된다.
소스(103) 및 드레인(105)은 게이트를 마스크로 하여 통상적인 이온 주입 공정에 의해 형성된다. 또한, 게이트는 게이트 산화막(107) 및 도전체(109)로 구성되며, 바람직하게는 상기 게이트 산화막(107)은 SiO2로 이루어지고, 도전체(109)는 폴리실리콘으로 이루어진다. 또한, 게이트는 이후의 식각 공정에서 게이트의 폴리실리콘을 보호하고 소스 영역 및 드레인 영역에 고농도의 이온을 도핑하기 위해 측벽 스페이서(111) 또는 하드 마스크층(113)을 구비할 수 있다.
상기 액티브 영역상에 형성된 소스(103), 드레인(105) 및 게이트에 의해 트랜지스터는 정의된다. 또한, 상기 트랜지스터를 매립하는 제1 층간 절연막(115)이 형성된다. 제1 층간 절연막(115) 상면에는 비트 라인(117)이 형성된다. 또한, 상기 비트 라인(117)은 비트 라인 콘택 플러그(118)에 의해 드레인(105)과 전기적으로 연결된다. 바람직하게는 상기 비트 라인(117)은 비트 라인 콘택 플러그(118)와 전기적 연결을 위한 도전체와 상기 도전체를 보호하기 위한 비트 라인 스페이서를 구비한다.
비트 라인(117) 상면에는 비트 라인(117)을 완전히 도포하는 제2 층간 절연막(119)이 형성된다. 이어서, 자기 정렬 콘택(Self-Aligned Contact)에 의해 매몰 콘택 플러그(121)가 형성된다. 상기 자기 정렬 콘택은 비트라인 또는 워드라인을 형성한 다음, 비트라인 또는 워드라인들을 식각 마스크로 하여 콘택 홀들을 형성하는 기술이다. 이러한 콘택 홀들이 도전체로 매립되면 플러그가 형성되며, 형성된 플러그는 층간 절연막 하부에 위치하는 액티브 영역의 소스 또는 드레인과 전기적으로 연결된다.
이러한 자기 정렬 콘택에 따라 형성된 매몰 콘택 플러그(121) 상에는 메모리의 커패시터 역할을 수행하기 위한 스토리지의 하부 전극(123)이 위치한다. 상기 하부 전극은 적어도 하나의 탄소나노튜브를 가진다. 따라서, 상기 하부 전극(123)은 하나의 탄소나노튜브로 이루어질 수 있으며, 2개 이상의 탄소나노튜브로 이루어질 수도 있다.
상기 하부 전극(123)을 이루는 탄소나노튜브들의 표면들을 덮는 스토리지 유전막(127)이 형성된다. 또한, 상기 스토리지 유전막(127) 상에 상부 전극(129)이 형성된다. 상부 전극(129)의 하부에는 식각 저지층(131)이 형성된다. 상기 식각 저지층(131)은 상부 전극(129)을 형성하기 위한 선행 공정인 식각 공정시 제2 층간 절연막(119)을 보호하는 역할을 수행한다.
한편, 도면에 도시하지는 않았지만, 상기 하부 전극(123) 및 상기 스토리지 유전막(127) 사이에는 상기 스토리지 유전막(127)에 함유된 산소 원자가 상기 하부 전극(123)으로 확산되는 것을 방지하고, 상기 하부 전극(123)과 상기 스토리지 유전막(127) 간의 접합 특성을 개선시키기 위한 확산 방지막이 형성될 수 도 있다.
삭제
실시예 2
도 2a 내지 도 2g는 본 발명의 제2 실시예에 따라 상기 제1 실시예에 설명된 하나의 탄소나노튜브를 하부 전극으로 사용하는 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 셀 트랜지스터, 상기 셀 트랜지스터를 매립하는 제1 층간 절연막, 상기 제1 층간 절연막 상에 형성된 비트 라인 및 상기 비트 라인을 매립하는 제2 층간 절연막(201)이 형성된 반도체 기판에 매몰 콘택 플러그(203)가 형성된다.
먼저, 상기 제2 층간 절연막(201)에 매몰 콘택 홀을 형성한다. 매몰 콘택 홀은 제2 층간 절연막(201) 표면을 포토레지스터로 도포하고, 도포된 포토레지스터를 통상의 포토리소그래피 공정을 이용하여 패터닝한다. 상기 패터닝에 의해 소정의 영역에 제2 층간 절연막(201)의 일부가 노출되고, 노출된 제2 층간 절연막(201) 일부에 대한 이방성 건식 식각을 수행한다. 계속해서 제2 층간 절연막(201) 하부의 제1 층간 절연막에 대해 이방성 건식 식각을 수행하여 셀 트랜지스터의 소스 영역을 노출시킨다. 또한, 실시의 형태에 따라 상기 셀 트랜지스터의 소스 영역상에 폴리 실리콘으로 이루어진 랜딩 패드를 형성하고, 상술한 이방성 건식 식각에 의해 랜딩 패드를 노출시키는 방법을 사용할 수도 있다. 상술한 매몰 콘택 홀의 형성은 실시예 1에서 설명된 자기 정렬 콘택에 의한다.
이방성 건식 식각에 의해 형성된 매몰 콘택 홀은 도전성 물질로 매립된다. 상기 도전성 물질의 매립에 의해 매몰 콘택 플러그(203)가 형성된다. 상기 도전성 물질은 W, Ti, Ta 또는 폴리 실리콘으로 이루어진다. 바람직하게는 스텝 커버리지가 좋고 갭필 능력이 우수한 W으로 매몰 콘택 플러그(203)를 형성한다.
또한, 매몰 콘택 플러그(203)는 상기 매몰 콘택 홀을 완전히 매립하고, 상기 반도체 기판의 제2 층간 절연막 표면에 신장되게 형성될 수도 있다. 이는 스토리지의 하부 전극 생성시, 하부 전극이 생성되는 면적을 제어하기 위해 선택적으로 사용될 수 있는 공정이다.
또한, 상기 매몰 콘택 플러그(203)가 폴리 실리콘으로 형성된 경우, 폴리 실리콘 상에 Ni 또는 Co를 증착하고, 이를 열처리하여 실리사이드를 형성할 수도 있 다.
도 2b를 참조하면, 반도체 기판에 형성된 매몰 콘택 플러그(203)를 완전히 도포하는 식각 저지층(205)이 형성된다. 상기 식각 저지층(205)은 SiN으로 이루어짐이 바람직하다. 또한, 식각 저지층(205)은 매몰 콘택 플러그(203) 및 제2 층간 절연막(201)을 완전히 도포하도록 형성된다.
도 2c를 참조하면, 식각 저지층(205)이 형성된 반도체 기판상에 제3 층간 절연막(207)을 형성한다. 상기 제3 층간 절연막(207)은 절연물로 이루어지며, 바람직하게는 화학 기상 증착에 의해 형성한다.
도 2d를 참조하면, 상기 제3 층간 절연막(207) 상면을 선택적으로 식각하여 매몰 콘택 플러그(203)가 노출되도록 한다. 먼저, 제3 층간 절연막(207) 표면에 포토레지스터를 도포하고, 통상의 포토리소그래피 공정에 따라 도포된 포토레지스터를 패터닝한다. 패터닝에 의해 제3 층간 절연막(207)의 일부는 노출되며, 노출된 제3 층간 절연막(207)은 이방성 건식 식각에 의해 제거되고 매몰 콘택 플러그(203)가 노출된다. 식각이 이루어진 공간은 탄소나노튜브 성장용 가이드 패턴(209)이 된다.
상기 가이드 패턴(209)은 후속 공정에 의한 탄소나노튜브가 그 내부의 한정된 공간 내에서 성장될 수 있게 함으로써, 인접 셀간의 전기적 단락을 방지하고, 탄소나노튜브의 방향성 성장을 유도한다. 상기 가이드 패턴(209)의 크기, 즉 직경은 디자인룰에 의하여 결정될 수 있으며, 반도체 소자의 집적화를 위하여는 가능한 작은 직경을 갖는 것이 바람직하다. 이 경우에, 상기 가이드 패턴(209)는 ArF 레이저를 광원으로 사용하는 통상의 포토리소그래피 공정을 통하여 수십 nm의 직경을 갖도록 형성될 수 있으며, 그 밖에 전자빔(electron beam) 또는 이온빔(ion beam) 리소그래피 공정을 통하여 보다 미세한 직경을 갖도록 형성될 수 있다.
도 2e를 참조하면, 매몰 콘택 플러그(203) 상에 탄소나노튜브를 성장시키기 위한 촉매 금속 파티클(211)이 형성된다. 상기 촉매 금속 파티클(211)은 Fe, Ni, Co 또는 이들의 합금으로 구성된다.
먼저, 매몰 콘택 플러그(203) 상에 촉매 금속물이 증착된다. 상기 촉매 금속물은 Fe, Ni, Co 또는 이들의 합금으로 이루어진다. 촉매 금속물은 탄소나노튜브 성장용 가이드 패턴(209)의 바닥면인 매몰 콘택 플러그(203), 탄소나노튜브 성장용 가이드 패턴(209)의 측벽 및 제거되지 않은 포토레지스터 패턴상에 증착된다. 상기 포토레지스터 패턴은 제3 층간 절연막(207)을 선택적으로 식각하기 위해 패턴닝된 것이다. 계속해서, 포토레지스터 패턴상에 증착된 촉매 금속물 및 포토레지스터 패턴은 화학적 기계적 연마(Chemical Mechanical Polishing)를 통해 제거된다. 화학적 기계적 연마에 의해 제3 층간 절연막(207)은 노출된다. 따라서 증착에 따른 촉매 금속물은 탄소나노튜브 성장용 가이드 패턴(209)내에만 존재하게 된다.
이어서, 촉매 금속 파티클(211)을 형성하기 위한 식각 공정이 수행된다. 상기 식각 공정은 HF 수용액을 사용하는 습식 식각임이 바람직하다. 즉, 촉매 금속물이 증착된 반도체 기판을 HF 수용액에 수십초 내지 수백초 동안 딥핑(dipping)하여 축매 금속물 표면을 습식 식각한다. 딥핑하는 시간은 형성되는 촉매 금속 파티클의 크기 및 개수에 따라 적절하게 조절될 수 있다. 상기 도 2e에서 도시된 바와 같이, 탄소나노튜브 성장용 가이드 패턴(209)내에 하나의 촉매 금속 파티클(211)이 형성되는 경우, 딥핑 시간은 10초 내지 200초 동안이 된다.
HF 수용액에서 식각하는 공정후에 탄소나노튜브의 방향성 성장을 위해 NH3 가스를 이용한 건식 식각을 수행할 수도 있다. HF 수용액에서의 습식 식각에 따라 촉매 금속 파티클(211)은 형성되나, 촉매 금속 파티클 표면은 거칠게 형성된다. 따라서, 소정의 유량으로 수십분 동안 NH3 가스를 반도체 기판에 흘려주면, 반구형의 촉매 금속 파티클(211)을 얻을 수 있다.
또한, 상술한 HF 수용액을 이용한 식각 도는 NH3 가스를 이용한 식각에 의해 탄소나노튜브 성장용 가이드 패턴(209)의 측벽에 형성된 촉매 금속물들은 제거된다.
도 2f를 참조하면, 상기 탄소나노튜브 성장용 가이트 패턴(209)내의 촉매 금속 파티클을 이용하여 스토리지 하부 전극용 탄소나노튜브(213)를 성장시킨다. 탄소나노튜브(213)가 성장되는 경우, 상기 탄소나노튜브 성장용 가이드 패턴(209)은 탄소나노튜브(213)가 반도체 기판 표면에 대해 수직 성장이 가능하도록 한다.
상기 탄소나노튜브(213)의 성장은 플라즈마 화학기상증착법(Plasma Enhanced Chemical Vapor Deposition) 또는 열화학 기상증착법(Thermal Chemical Vapor Deposition)을 이용한다.
플라즈마 화학기상증착법은 두 전극 사이에 인가되는 직류 또는 고주파 전계에 의하여 반응가스를 글로우 방전시키는 방법이다. 탄소나노튜브(213)가 합성되는 반도체 기판은 접지된 하부전극 위에 위치되고, 반응가스는 상부전극에서 공급된다. 상기 반응가스는 CH4, C2H2 또는 C2H4 등이 사용된다. 또한 탄소나노튜브(213)의 합성온도는 700℃ 내지 950℃임이 바람직하다.
열화학 기상증착법은 반도체 기판을 반응로 내에 위치시키고, 소정의 온도 범위에서 반응가스를 반응로 내부로 공급하여 탄소나노튜브(213)를 성장시키는 방법이다. 상기 반응온도는 500℃ 내지 950℃ 임이 바람직하며, 반응가스는 C2H2, CH4, C2H4 또는 CO 등의 탄화가스임이 바람직하다.
도 2g를 참조하면, 스토리지의 하부전극을 형성하는 탄소나노튜브(213)가 합성되면, 제3 층간 절연막을 제거한다. 제3 층간 절연막의 제거는 식각 저지층(205) 을 식각 마스크로 하여 습식 식각 공정을 이용함이 바람직하다. 상기 제3 층간 절연막의 제거에 따라, 매몰 콘택 플러그(203) 상에 형성된 탄소나노튜브(213) 및 상기 매몰 콘택 플러그(203)들 사이에 형성된 식각 저지층(205)이 노출된다.
이어서, 탄소나노튜브(213) 표면에 스토리지 유전막(215)을 형성한다. 또한,상기 스토리지 유전막(215)의 형성 이전에 확산방지막을 탄소나노튜브(213) 표면에 형성할 수도 있다. 상기 확산방지막은 스토리지 유전체 내의 산소가 탄소나노튜브(213) 내로 확산되는 것을 방지하며 스토리지 유전막(215)과 하부 전극인 탄소나노튜브(213) 사이의 접착을 용이하게 한다. 바람직하게는 상기 확산방지막은 TiN으로 형성된다.
계속해서, 스토리지 유전막(215) 및 스토리지가 형성되지 않은 식각 저지층(205) 전면을 도전체로 매립하여 상부 전극(217)을 형성한다. 상술한 과정에 의하여 탄소나노튜브(213)를 이용한 반도체 메모리 장치는 제조된다.
또한, 실시의 형태에 따라, 탄소나노튜브 성장용 가이트 패턴(209)을 따라 형성된 탄소나노튜브(213)에 대한 처리 공정은 달리 구성될 수 있다.
즉, 탄소나노튜브(213)가 소정의 길이로 합성된 다음, 제3 층간 절연막 표면에 돌출되게 성장된 탄소나노튜브(213)를 제거하는 공정이 추가될 수도 있다. 탄소나노튜브를 소정의 길이로 제한하는 공정은 화학적 기계적 연마를 통해 달성될 수 있다. 탄소나노튜브(213)를 소정이 길이로 제한한 다음, 스토리지 유전막(213)의 증착 및 상부 전극(217)의 형성은 전술한 바와 동일하다.
실시예 3
도 3a 내지 도 3c는 본 발명의 제3 실시예에 따라 상기 도 1에 도시된 반도체 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 기판 상에 소정의 간격을 두고 형성된 탄소나노튜브 성장용 가이드 패턴(309) 각각에 2개 이상의 촉매 금속 파티클들(311)이 형성된다. 또한, 탄소나노튜브 성장용 가이드 패턴(309) 형성까지의 과정은 상기 실시예 2의 도 2a 내지 도 2d에 도시된 바와 동일하므로, 이에 대한 설명은 생략한다.
먼저 탄소나노튜브 성장용 가이트 패턴(309) 내에 형성된 매몰 콘택 플러그(303) 상에 촉매 금속물을 증착한다. 상기 촉매 금속물은 Fe, Ni, Co 또는 이들의 합금으로 이루어진다. 이어서, 촉매 금속 파티클(311)을 형성하기 위한 식각 공정이 수행된다. 상기 식각 공정은 HF 수용액을 사용하는 습식 식각임이 바람직하다. 즉, 촉매 금속물이 증착된 반도체 기판을 HF 수용액에 수십초 내지 수백초 동안 딥핑(dipping)하여 촉매 금속물 표면을 습식 식각한다. 딥핑하는 시간은 형성되는 촉매 금속 파티클의 크기 및 개수에 따라 적절하게 조절될 수 있다. 상기 도 3a에서 도시된 바와 같이, 탄소나노튜브 성장용 가이드 패턴(309) 내에 2개 이상의 촉매 금속 파티클(311)이 형성되는 경우, 딥핑 시간은 10초 내지 200초 동안이 된다.
HF 수용액에서 식각하는 공정후에 탄소나노튜브의 방향성 성장을 위해 NH3 가스를 이용한 건식 식각을 수행할 수도 있다. HF 수용액에서의 습식 식각에 따라 촉매 금속 파티클(311)은 형성되나, 촉매 금속 파티클 표면은 거칠게 형성된다. 따라서, 소정의 유량으로 수십분 동안 NH3 가스를 반도체 기판에 흘려주면, 다수의 반구형의 촉매 금속 파티클들(311)을 얻을 수 있다.
도 3b를 참조하면, 상기 탄소나노튜브 성장용 가이트 패턴(309) 내의 촉매 금속 파티클들(311)을 이용하여 스토리지 하부 전극용 탄소나노튜브들(313)을 형성한다. 탄소나노튜브(313)가 성장되는 경우, 상기 탄소나노튜브 성장용 가이드 패턴은 탄소나노튜브들(313)이 반도체 기판 표면에 대해 수직 성장이 가능하도록 한다.
상기 스토리지의 하부전극용 탄소나노튜브들(313)은 플라즈마 화학기상증착법 또는 열화학 기상증착법에 의해 형성된다. 다수의 탄소나노튜브들(313) 사이에는 반데르발스 힘(Van der waals force) 및 밀어내기 힘(steric hindrence)이 작용한다. 따라서 수직배향된 탄소나노튜브들(313) 각각은 서로 분리되어 형성된다. 분리된 탄소나노튜브들의 최소 간격은 약 0.34nm가 된다.
계속해서, 도면에 도시하지는 않았지만, 상기 탄소나노튜브(313)의 표면 상에 스토리지 유전체 내의 산소가 탄소나노튜브(313) 내로 확산되는 것을 방지하며 스토리지 유전막과 하부 전극인 탄소나노튜브(313) 사이의 접착을 용이하게 하기 위한 확산방지막이 형성될 수 있다. 이 경우에, 상기 확산방지막은 Ti 또는 TiN으로 형성될 수 있다.
도 3c를 참조하면, 상기 탄소나노튜브(313) 표면에 스토리지 유전막(317)를 도포하고, 도포된 스토리지 유전막(317) 상에 상부전극(319)을 형성한다. 먼저, 제3 층간 절연막(307)을 제거한다. 상기 제3 층간 절연막(307)의 제거는 습식 식각에 의해 수행됨이 바람직하다. 상기 제3 층간 절연막(307)의 제거에 의해 탄소나노튜브들(313)로 구성된 하부전극 및 식각 저지층(305)이 노출된다.
노출된 탄소나노튜브들(313) 상에 스토리지 유전막(317)를 증착한다. 이어서 증착된 스토리지 유전막(317) 및 식각 저지층(305) 표면을 완전히 매립하는 상부전극(319)을 형성한다. 상술한 과정에 의하여 탄소나노튜브(313)를 이용한 반도체 메모리 장치는 제조된다.
또한, 실시의 형태에 따라, 탄소나노튜브 성장용 가이트 패턴을 따라 형성된 다수의 탄소나노튜브들에 대한 처리 공정은 달리 구성될 수 있다.
즉, 탄소나노튜브들이 소정의 길이로 합성된 다음, 제3 층간 절연막 표면에 돌출되게 성장된 탄소나노튜브들을 제거하는 공정이 추가될 수도 있다. 탄소나노튜브들을 소정의 길이로 제한하는 공정은 화학적 기계적 연마를 통해 달성될 수 있다. 탄소나노튜브들을 소정이 길이로 제한한 다음, 스토리지 유전막의 증착 및 상부 전극의 형성은 전술한 바와 동일하다.
따라서, 반도체 메모리 장치의 하부전극으로 하나의 탄소나노튜브를 형성할 수 있다. 또한 반도체 메모리 장치의 하부전극으로 2개 이상의 탄소나노튜브들을 형성할 수도 있다.
상기와 같은 본 발명에 따르면, 탄소나노튜브를 하부전극으로 이용하는 반도체 메모리 장치를 제조할 수 있다. 탄소나노튜브는 실린더 형태를 가지며, 높은 종횡비를 가진 물질이다. 따라서 높은 종횡비를 이용하여 높은 정전용량을 가진 하부전극이 형성된다. 또한, 탄소나노튜브의 일함수는 4.7eV 내지 5.0eV 이므로, 하부전극과 스토리지 유전막 사이의 누설 전류를 차단하는 효과를 가져온다. 탄소나노튜브는 화학적으로 안정한 π결합을 가지므로, 후속 공정에서의 화학적 영향에 대해 안정적인 특성을 가지며, 열 다발(Thermal Burget)에 대해 매우 안정적인 특성을 가진다. 따라서 본 발명에서는 탄소나노튜브 성장용 가이드 패턴을 이용하여 인접 셀간의 전기적 단락을 방지하며 탄소나노튜브의 방향성 성장을 유도하고, 촉매 금속 파티클을 형성하여 하나의 탄소나노튜브 또는 다수의 탄소나노튜브로 이루어진 반도체 메모리 장치의 하부전극을 형성한 것이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (26)

  1. 반도체 기판 상에 서로 전기적으로 절연하도록 배치되되, 그것들은 각각이 도핑된 폴리실리콘으로 이루어진 플러그들;
    상기 반도체 기판 상에 위치해서 상기 플러그들을 둘러싸는 층간절연막;
    상기 플러그들과 각각 직접 접촉해서 상기 플러그들의 상면으로부터 상부를 향하여 연장하도록 배치되는 하부전극들;
    상기 하부전극들 및 상기 층간절연막에 덮이고 그리고 도전물질로 이루어진 상부전극을 포함하되,
    상기 하부전극들의 각각은 적어도 하나의 탄소나노튜브로 구성되고, 상기 하부 및 상부 전극들은 커패시터의 전극들을 각각 이루는 것이 특징인 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 하부 및 상부 전극들 사이에 유전막을 더 포함하는 것이 특징인 반도체 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 층간절연막은 하나 이상의 절연물질들로 이루어진 것이 특징인 반도체 메모리 장치.
  5. 반도체 기판 상에 하부 층간절연막 및 플러그들을 차례로 형성하되, 상기 플러그들은 상기 하부 층간절연막을 지나서 서로 전기적으로 절연하도록 형성되고,
    상기 플러그들을 덮는 식각저지층 및 상부 층간절연막을 형성하고,
    상기 상부 층간절연막 상에 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 상기 플러그들과 각각 정렬하는 개구부들을 가지도록 형성되고,
    상기 포토레지스트 막을 식각 마스크로 사용해서 상기 식각저지층 및 상기 상부 층간절연막을 차례로 식각하여 상기 플러그들을 각각 노출시키는 탄소나노튜브 성장용 가이드 패턴들을 형성하고,
    상기 탄소나노튜브 성장용 가이드 패턴들 및 상기 개구부들의 측벽, 그리고 상기 플러그들 및 상기 포토레지스트 막을 동시에 덮는 촉매 금속물을 형성하고,
    상기 촉매 금속물 및 상기 포토레지스트 막에 평탄화 공정을 차례로 수행해서 상기 상부 층간절연막을 노출시키고,
    상기 상부 층간절연막을 식각 마스크로 사용해서 상기 촉매 금속물에 습식 및 건식 식각들을 차례로 수행해서 상기 플러그들 상에 촉매 금속 파티클을 형성하고,
    상기 촉매 금속 파티클을 사용해서 탄소나노튜브 성장용 가이드 패턴들 내 하부전극들을 각각 형성하되, 상기 하부전극들의 각각은 적어도 하나의 탄소나노튜브를 사용해서 형성되고,
    상기 식각저지층을 식각 버퍼막으로 사용해서 상기 반도체 기판으로부터 상기 상부 층간절연막을 제거하고,
    상기 하부전극들을 덮는 상부전극을 형성하는 것을 포함하되,
    상기 상부 및 하부 전극들은 커패시터의 전극들을 각각 이루도록 형성되는 것이 특징인 반도체 메모리 장치의 제조방법.
  6. 제 5 항에서,
    상기 상부 전극은 도전물질을 사용해서 형성되는 것이 특징인 반도체 메모리 장치의 제조방법.
  7. 제 5 항에서,
    상기 식각저지층은 실리콘 나이트라이드(SiN)를 사용해서 형성되는 것이 특징인 반도체 메모리 장치의 제조방법.
  8. 제 5 항에서,
    상기 상부 및 하부 층간절연막은 절연물을 사용해서 형성되는 것이 특징인 반도체 메모리 장치의 제조방법.
  9. 제 5 항에서,
    상기 습식 및 건식 식각들은 각각이 불산(HF) 용액 및 암모니아(NH3) 가스를 사용해서 수행되는 것이 특징인 반도체 메모리 장치의 제조방법.
  10. 제 5 항에서,
    상기 촉매 금속물은 철(Fe), 니켈(Ni), 코발트(Co) 및 그들의 조합물질 중 선택된 하나를 사용해서 형성되는 것이 특징인 반도체 메모리 장치의 제조방법.
  11. 제 5 항에 있어서,
    상기 플러그들은 도핑된 폴리실리콘을 사용해서 형성되는 것이 특징인 반도체 메모리 장치의 제조방법.
  12. 제 5 항에 있어서,
    상기 하부 및 상부 전극들 사이에 유전막을 형성하는 것을 더 포함하는 것이 특징인 반도체 메모리 장치의 제조방법.
  13. 제 5 항에 있어서,
    상기 하부 및 상부 전극들 사이에 확산 방지막 및 유전막을 차례로 형성하는 것을 더 포함하는 것이 특징인 반도체 메모리 장치의 제조방법.
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  26. 제 1 항에 있어서,
    상기 하부 및 상부 전극들 사이에 차례로 배치된 확산 방지막 및 유전막을 더 포함하는 것이 특징인 반도체 메모리 장치.
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