KR20090088549A - 탄소나노튜브 수직성장법을 통한 ｃｏｂ타입 슈퍼 캐패시터형성 방법 - Google Patents

탄소나노튜브 수직성장법을 통한 ｃｏｂ타입 슈퍼 캐패시터형성 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 캐패시터 및 그 제조방법에 관련된 것으로서, 보다 구체적으로는 고용량의 반도체 소자의 캐패시터 및 그 제조 방법에 관련된 것이다.
본 발명에 따른 반도체 소자의 캐패시터의 제조방법은 반도체 기판에 게이트, 소오스 영역 및 드레인 영역을 갖는 트랜지스터를 형성하는 단계; 상기 트랜지스터를 갖는 기판 상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막을 식각하여 상기 드레인 영역을 노출시키는 제1 홀을 형성하는 단계; 상기 제1 홀에 제1 도전성물질을 채워 넣는 단계; 상기 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막을 식각하여 상기 제1 홀과 연결되는 제2 홀을 형성하는 단계; 상기 제2 홀에 제2 도전성물질을 증착하여 하부전극을 형성하는 단계; 상기 하부전극의 바닥에 금속 촉매층을 형성하는 단계; 상기 금속 촉매층으로 적어도 하나 이상의 탄소나노튜브를 수직 성장시키는 단계; 상기 하부전극 및 탄소나노튜브의 표면에 폴리실리콘으로 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막이 형성된 하부전극 및 탄소나노튜브의 표면에 유전막을 형성하는 단계; 및 상기 유전막 상부에 제3 도전성물질로 상부전극을 형성하는 단계를 포함한다.
탄소나노튜브, 캐패시터, 유전층, 금속 촉매

Description

탄소나노튜브 수직성장법을 통한 ＣＯＢ타입 슈퍼 캐패시터 형성 방법{COB(Capacitor Over Bitline) type super-capacitor formed by a vertical CNT(Carbon Nano Tube) growth in the conventional structure}
본 발명은 반도체 소자의 캐패시터 및 그 제조방법에 관련된 것이다.
고성능 반도체 소자의 요구에 의해, 반도체 소자의 디자인 룰이 급격히 축소되고, 요구되는 패턴이 미세화됨에 따라, 제한된 면적에 소자를 구현하고자하는 노력들이 수행되고 있다. 특히, 하나의 트랜지스터 및 하나의 캐패시터가 하나의 메모리 셀(memory cell)을 이루는 디램(DRAM) 소자의 경우, 제한된 면적에 보다 높은 전하 저장용량을 확보하는 캐패시터를 구현하고자 하는 노력들이 많이 수행되고 있다. 특히, 80㎚급 이하로 소자가 축소(shrink)됨에 따라 캐패시터의 전하 저장용량을 확보하는 것이 주요한 문제(issue)로 인식되고 있다.
반도체 소자의 캐패시터의 전하 저장용량을 확보하는 방법으로, 먼저, 높은 유전상수 k 유전물질을 유전층으로 도입하는 방법이 고려될 수 있다. 또한, 캐패시터의 하부전극(bottom node)의 유효 표면적을 증가시켜 유전층의 유효표면적을 증가시키는 방법이 고려될 수 있으며, 이러한 방법의 일례로 실린더 형태 캐패시 터(cylindric capacitor)가 제시되고 있다.
도1은 대한민국공개특허공보 제2005-0028615호에 개시된 발명으로, 캐패시터의 하부전극상에 반구형 실리콘을 성장시킴으로써, 유효 표면적을 증가시키는 것에 대한 내용이다. 다만, 상기와 같은 방법으로도 디램(DRAM)소자에서 요구되는 전하 저장용량을 충분히 확보할 수 없었다.
또한, 캐패시터의 높이가 높아지면 M1C와 같은 금속 배선에 연결되는 금속 콘택(metal contact)의 높이가 높아져, 사진 공정 및 식각 공정의 마진(margin)이 급격히 감소되는 문제와, 수직방향 길이 대 수평방향 길이 비(aspect ratio)가 커지므로 식각공정과 증착공정에서 심각한 영향을 주어 45nm급 메모리 소자에서는 더 이상 기존 장치만으로 원하는 전하 저장용량의 캐패시터를 구현하기는 곤란한 점이 있는 등, 캐패시터 형성 시 높은 높이에 따른 결함(defect) 발생 문제들이 수반되고 있고, 이에 따라, 필연적으로 공정 수율 감소 문제가 수반되고 있다.
한편, 유전상수 k가 높은 유전 물질을 이용하려는 경우, 전극 구조가 일반적인 SIS(Silicon-Insulator-Silicon)구조에서 MIM(Metal-Insulator-Metal)구조로 변화시켜 전하 저장용량을 확보하려는 시도가 있다. 그런데, 이러한 유전 상수 k가 높은 유전 물질을 이용할 경우, 후속 공정에 수반되는 열량(thermal budget)에 의해서, 유전층의 유전 특성 또는/및 캐패시터의 누설 전류 특성이 쉽게 변화될 수 있다. 이에 따라, 누설 전류의 감소등을 위해서 보다 낮은 유전 상수 k를 가지는 유전 물질을 도입하여 복합층으로 유전층을 구성하고 있어, 캐패시터의 전하 저장용량의 증대에 한계를 수반하고 있다.
따라서, 기존의 반도체 제조 장비, 반도체 구조를 이용하면서도 메모리 소자의 캐패시터의 전하 저장용량을 보다 더 확보하기 위하여, 종래에 제안된 방법인 유전체 물질을 변경하거나, 면적을 증가시키는 방법 이외에 새로운 방법의 개발이 요구되고 있다.
본 발명은 기존의 장비, 공정, 구조를 그대로 유지한 채 캐패시터 제조 공정 내에서 탄소나노튜브를 수직성장시키는 것을 과제로 한다.
또한, 본 발명은 단위면적당 전하 저장용량이 높은 고성능 캐패시터를 제조하는 것을 과제로 한다.
이러한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 캐패시터 제조방법은 반도체 기판에 게이트, 소오스 영역 및 드레인 영역을 갖는 트랜지스터를 형성하는 단계, 상기 트랜지스터를 갖는 기판 상에 제1 층간절연막을 형성하는 단계, 상기 제1 층간절연막을 식각하여 상기 드레인 영역을 노출시키는 제1 홀을 형성하는 단계, 상기 제1 홀에 제1 도전성물질을 채워 넣는 단계, 상기 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계, 상기 제2 층간절연막을 식각하여 상기 제1 홀과 연결되는 제2 홀을 형성하는 단계, 상기 제2 홀에 제2 도전성물질을 증착하여 하부전극을 형성하는 단계, 상기 하부전극의 바닥에 금속 촉매층을 형성하는 단계, 상기 금속 촉매층으로 적어도 하나 이상의 탄소나노튜브를 수직 성장시키는 단계, 상기 하부전극 및 탄소나노튜브의 표면에 폴리실리콘으로 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막이 형성된 하부전극 및 탄소나노튜브의 표면에 유전막을 형성하는 단계 및 상기 유전막 상부에 제3 도전성물질로 상부전극을 형성하는 단계를 포함한다.
상기 제1, 2 및 3 도전성물질은 P형 불순물 또는 N형 불순물로 도핑된 폴리실리콘인 것이 바람직하다.
상기 폴리실리콘막을 형성한 후, 상기 폴리실리콘막의 표면이 반구형 또는 구형의 엠보싱(embossing) 형태가 되도록 상기 폴리실리콘막을 성장시키는 단계를 더 포함하는 것이 바람직하다.
상기 금속 촉매층을 형성한 후, 상기 금속 촉매층을 식각하여 인접하고 있는 상호간 소정간격 이격된 복수개의 금속 촉매층으로 패터닝되는 단계를 더 포함하는 것이 바람직하다.
상기 탄소나노튜브를 성장시킨 후, 상기 탄소나노튜브 상부에 잔존하는 금속 촉매층을 제거하는 단계를 더 포함하는 것이 바람직하다.
상기 금속 촉매층은 Fe, Ni, Co, CoSi2 및 NiSi로 이루어지는 그룹에서 선택되는 어느 하나 또는 2이상의 조합인 것이 바람직하다.
상기 탄소나노튜브는 열화학 기상증착법에 의해 형성되는 것이 바람직하다.
상기 탄소나노튜브는 500℃ 내지 950℃의 온도 분위기에서 합성되는 것이 바람직하다.
상기 탄소나노튜브는 C2H2, CH4, C2H4, CO 또는 NH3 등을 반응가스로 이용하는 것이 바람직하다.
상기 탄소나노튜브는 플라즈마 화학기상증착법에 의해 형성되는 것이 바람직하다.
상기 탄소나노튜브는 700℃ 내지 950℃의 온도 분위기에서 합성되는 것이 바람직하다.
상기 탄소나노튜브는 C2H2, CH4, C2H4, CO 또는 NH3 등을 반응가스로 이용하는 것이 바람직하다.
상기 반응가스는 불활성 가스를 캐리어(carrier) 가스로 더 포함하는 것이 바람직하다.
상기 금속 촉매층은 이온 금속 플라즈마(Ion Metal Plasma) 법에 의하여 증착되는 것이 바람직하다.
본 발명에 따른 반도체 메모리 소자의 캐패시터는 반도체 기판에 형성된 게이트, 소오스 영역 및 드레인 영역을 갖는 트랜지스터, 상기 트랜지스터를 갖는 기판 상에 형성된 제1 층간절연막, 상기 제1 층간절연막에 형성되고 상기 드레인 영역과 연결되며, 제1 도전성물질로 매립된 제1 홀, 상기 제1 층간절연막 상에 형성된 제2 층간절연막, 상기 제2 층간절연막에 형성되고 상기 제1 홀과 연결된 제2 홀, 상기 제2 홀의 바닥 및 벽면에 제2 도전성물질로 형성된 하부전극, 상기 제2 홀의 바닥에서부터 수직으로 성장된 적어도 하나 이상의 탄소나노튜브, 상기 하부전극 및 탄소나노튜브의 표면에 형성된 폴리실리콘막, 상기 폴리실리콘막이 형성된 하부전극 및 탄소나노튜브의 표면에 형성된 유전막 및 상기 유전막 상부에 제3 도전성물질로 형성된 상부전극을 포함한다.
상기 제1, 2 및 3 도전성물질은 P형 불순물 또는 N형 불순물로 도핑된 폴리 실리콘인 것이 바람직하다.
상기 폴리실리콘막의 표면은 반구형 또는 구형의 엠보싱(embossing) 형태인 것이 바람직하다.
상기 탄소나노튜브는 인접하고 있는 상호간 소정간격 이격되어 있는 것이 바람직하다.
본 발명에 따르면, 방향성을 가지는 탄소나노튜브를 수직 성장시킴으로써, 유전층의 유효 표면적을 증가시킬 수 있어, 종래 공정으로 만들어진 반도체 메모리 소자의 캐패시터보다 단위면적당 전하 저장용량이 증대되어 차세대 반도체 메모리 소자의 캐패시터로 사용될 수 있고, 미세선폭 형성에 따르는 캐패시터 성능의 불균일성 및 불안정성을 최소화할 수 있다.
또한, 본 발명에 의할 경우, 기존의 반도체 장비 및 반도체 재료를 그대로 사용할 수 있어, 새로운 장비의 추가적인 설치 없이 본원발명의 캐패시터를 제조할 수 있으므로 비용면에서도 절감되는 효과를 거둘 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도2a 내지 도4h는 본 발명의 실시예에 따른 메모리 소자의 캐패시터 및 형성방법을 설명하기 위하여 개략적으로 도시한 도면들이다.
도2a를 참조하면, 반도체 기판(100)에 얕은 소자 분리공정(Shallow Trench Isolation; STI)에 따라 트렌치들이 형성되고 산화물을 채워 넣어 필드산화막(101a, 101b)을 형성한다. 필드산화막(101a, 101b)에 의하여 활성 영역(active region)이 정의된다.
반도체 기판(100)의 활성 영역(active region)에는 소오스 영역(102) 및 드레인 영역(103)이 형성된다. 또한, 소오스 영역(102)및 드레인 영역(103) 사이에는 게이트 스택(200)이 형성된다.
게이트 스택(200)은 게이트 산화막(210), 도전체(220), 텅스텐실리사이드(WSix)층(230), 실리콘 질화물층의 캡층(capping layer: 240) 및 절연 스페이서(250a, 250b)로 이루어진다. 바람직하게는 게이트 산화막(210)은 SiO2로 이루어지고, 도전체(220)는 폴리실리콘으로 이루어진다.
실리콘 질화물층의 캡층(capping layer: 240) 및 절연 스페이서(250a, 250b)는 이후의 식각공정에서 게이트 스택(200)의 폴리실리콘을 보호하고 소오스 영역(102) 및 드레인 영역(103)에 고농도의 이온을 도핑하기 위하여 추가로 형성되는 것이다.
소오스 영역(102) 및 드레인 영역(103)은 게이트 스택(200)을 마스크로 하여 통상적인 이온 주입 공정에 의해 형성된다. 이온 주입 공정 후, 급속 열처리 공정을 통해 불순물을 활성화 시킨다.
활성 영역(active region) 상에 형성된 게이트 스택(200), 소오스 영역(102) 및 드레인 영역(103)에 의해 트랜지스터는 정의된다. 도면상에는 하나의 트랜지스터가 도시되어 있지만 반도체 기판(100) 전면에 복수개로 형성할 수 있음은 물론이 다.
트랜지스터를 매립하도록 반도체 기판(100) 전면 상에 제1 층간절연막(300)을 형성한다. 제1 층간절연막(300)을 형성한 후, 제1 층간절연막(300)은 에치백(etch back) 또는 화학 기계적 연마(Chemical Mechanical Polishing; CMP)를 통해 광역 평탄화 된다. 제1 층간절연막(300)은 PE-TEOS(Tetra Ethyl Ortho Silicate)와 같은 실리콘 산화물로 형성될 수 있다.
도2b를 참조하면, 제1 층간절연막(300)에 제1 홀(310)을 형성한다.
제1 홀(310)은 다음과 같은 공정을 통해 형성된다. 먼저, 제1 층간절연막(300)의 표면을 포토레지스터(미도시)로 도포하고, 도포된 포토레지스터를 통상의 포토리소그래피 공정을 이용하여 패터닝한다. 상기 패터닝을 이용하여 제1 층간절연막(300)의 소정의 영역에 이방성 건식 식각을 수행한다. 이에 의해, 제1 홀(310)이 형성된다. 제1 홀(310)의 형성에 의해 트랜지스터의 드레인 영역(103)이 노출되게 된다.
도2c를 참조하면, 제1 홀(310)에 제1 도전성물질(320)을 채워 넣는다.
바람직하게는 제1 도전성물질(320)은 P형 불순물 또는 N형 불순물로 도핑된 폴리실리콘이다. 여기서 P형 불순물은 예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In)과 같은 화학 주기율표상 3족 원소들이다. N형 불순물은 예를 들어, 인(P), 비소(As), 안티몬(Sb)과 같은 화학 주기율표상 5족 원소들이다. 제1 도전성물질(320)을 제1 홀(310)에 채워 넣고, 에치백(etch back)한다.
도3a를 참조하면, 제1 층간절연막(300) 상에 제2 층간절연막(400)을 형성한 다.
제2 층간절연막(400)을 형성한 후, 제2 층간절연막(400)은 에치백(etch back) 또는 화학 기계적 연마(Chemical Mechanical Polishing; CMP)를 통해 광역 평탄화 된다. 제2 층간절연막(400)은 PE-TEOS(Tetra Ethyl Ortho Silicate)와 같은 실리콘 산화물로 형성될 수 있다.
도3b를 참조하면, 제2 층간절연막(400)에 제1 홀(310)과 연결되도록 제2 홀(410)을 형성한다.
제2 홀(410)은 다음과 같은 공정을 통해 형성된다. 먼저, 제2 층간절연막(400)의 표면을 포토레지스터(미도시)로 도포하고, 도포된 포토레지스터를 통상의 포토리소그래피 공정을 이용하여 패터닝한다. 상기 패터닝을 이용하여 제2 층간절연막(400)의 소정의 영역에 이방성 건식 식각을 수행한다. 이에 의해, 제2 홀(410)이 형성된다. 제2 홀(410)은 제1 홀(310)과 연결되며, 제1 홀(310)에 형성된 제1 도전성물질은 제2 홀(410)의 형성에 의해 노출되게 된다.
도4a를 참조하면, 제2 홀(410)에 제2 도전성물질을 증착하여 하부전극(420)을 형성한다.
이때, 제2 홀(410)의 바닥 및 측벽면에만 제2 도전성물질을 증착하여 하부전극(420)을 형성하는 것이 좋다. 바람직하게는 제2 도전성물질은 P형 불순물 또는 N형 불순물로 도핑된 폴리실리콘이며, 도핑된 실리콘을 에치백(etch back)하여 제2 홀(410)상에 하부전극(420)을 형성한다. 여기서 P형 불순물은 예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In)과 같은 화학 주기율표상 3족 원소들이다. N형 불순물은 예를 들어, 인(P), 비소(As), 안티몬(Sb)과 같은 화학 주기율표상 5족 원소들이다.
도4b를 참조하면, 하부전극(420)의 바닥에 금속 촉매층(430)을 형성한다.
금속 촉매층(430)은 하부전극(420)의 바닥에만 선택적으로 유지되고 하부전극(420)의 측벽면으로는 연장되지 않게 증착하는 것이 바람직하다. 금속 촉매층(430)은 이온 금속 플라즈마(Ion Metal Plasma; IMP)법, 스퍼터링법, 화학기상증착법 중 어느 하나의 방법을 사용하여 증착될 수 있다. 바람직하게는 이온 금속 플라즈마(Ion Metal Plasma; IMP)법에 의하여 증착되는 것이 좋다. 또한, 금속 촉매를 포함하는 용액을 졸-겔로 만들어 스피코팅하는 방법으로 금속촉매층(430)을 형성할 수 있다. 다만, 상기에 나열된 증착 방법에 한정되는 것은 아니다.
이러한 금속 촉매층(430)은 이후의 공정에서 탄소나노튜브(carbon nano tube)들을 성장시키는 반응에서 반응촉매로 이용될 수 있는 전이금속이 포함된 물질로 형성된다. 예를 들어, Fe, Ni, Co, CoSi2 및 NiSi로 이루어지는 그룹에서 선택되는 어느 하나 또는 2이상의 조합으로 형성할 수 있다.
도4c를 참조하면, 금속 촉매층(430)을 형성한 후, 금속 촉매층(430)을 식각하여 인접하고 있는 상호간 소정간격 이격된 복수개의 금속 촉매층(435a, 435b)으로 패터닝되는 단계를 더 포함할 수 있다. 금속 촉매층(430) 상에 포토레지스터(미도시)로 도포하고, 도포된 포토레지스터를 통상의 포토리소그래피 공정을 이용하여 패터닝한다. 상기 패터닝을 이용하여 금속 촉매층(430)을 식각한다. 이에 의해 복 수개의 금속 촉매층 패터닝(435a, 435b)을 형성한다.
한편, 도4c와 같은 금속 촉매층 패턴(435a, 435b)을 별도의 식각 공정없이도 형성할 수 있다. 직진성이 우수한 스퍼터링(sputtering)법을 사용하여 하부전극(420)의 바닥 상에 원하는 위치에만 금속 촉매층(435a, 435b)을 형성하거나, 금속 촉매를 포함하는 용액을 졸-겔로 만들어 잉크젯 법 등을 활용하여 원하는 패턴의 금속 촉매층(435a, 435b)을 직접 하부전극(420)의 바닥 상에 형성할 수 있다.
도4d를 참조하면, 금속 촉매층(430)으로 적어도 하나 이상의 탄소나노튜브(440a, 440b)를 수직 성장시킨다.
탄소나노튜브(440a, 440b)의 성장은 열화학 기상증착법(Thermal Chemical Vapor Deposition) 또는 플라즈마 화학기상증착법(Plasma Enhanced Chemical Vapor Deposition)을 이용한다.
열화학 기상증착법은 반도체 기판(100)을 반응로 내에 위치시키고, 소정의 온도 범위에서 반응가스를 반응로 내부로 공급하여 탄소나노튜브(440a, 440b)를 성장시키는 방법이다. 반응온도는 500℃ 내지 950℃ 임이 바람직하다.
플라즈마 화학기상증착법은 두 전극 사이에 인가되는 직류 또는 고주파 전계에 의하여 반응가스를 글로우 방전시키는 방법이다. 탄소나노튜브(440a, 440b)가 합성되는 반도체 기판(100)은 접지된 제1전극 상에 위치되고, 반응가스는 제2전극에서 공급된다. 또한, 탄소나노튜브(440a, 440b)를 성장시키기 위한 반응온도는 700℃ 내지 950℃인 것이 바람직하다.
열화학 기상증착법, 플라즈마 화학기상증착법에서 사용되는 반응가스로는 탄 소 다이머(carbon dimer)를 제공할 수 있는 것으로, 탄소의 개수가 대략 20개 이하인 탄화수소 가스인 것이 좋다. 예를 들어, 아세틸렌(C2H2), 에틸렌(C2H4), 프로필렌(C3H6), 메탄(CH4), 일산화탄소(CO) 등 이다. 바람직하게는 삼중 결합을 가져 불포화도가 상대적으로 높은 아세틸렌(C2H2)을 사용하는 것이 좋다.
또한, 반응가스는 수소(H2) 또는 헬륨(He), 네온(Ne), 아르곤(Ar)과 같은 주기율표상 8족의 불활성 가스를 캐리어 가스(carrier gas)로 이용할 수 있다.
탄화수소 가스는 열분해 등에 의해 탄소 유니트(carbon units)를 형성한다. 탄소 유니트는 금속 촉매층(430)의 표면에 흡착되어 금속 촉매층(430) 내로 확산된다. 이때, 금속 촉매층(430)의 표면 또는 내부의 탄소 유니트는 탄소 다이머(C=C) 형태로 전환된다. 금속 촉매층(430) 내의 탄소 다이머가 과포화되면, 금속 촉매층(430)의 표면에서 탄소 다이머가 상호 반응하여 평면 상에서 볼 때 육각 환형의 벌집 구조가 반복된 구조를 이룬다.
이후, 금속 촉매층(430)으로 탄소 다이머의 공급이 계속되면, 금속 촉매층(430) 상부에서 벌집 구조의 탄소나노튜브(440a, 440b)들이 합성 성장된다. 이때, 탄소나노튜브(440a, 440b)들이 상호 간에 수직 배향되게 성장된다. 이때, 반응가스에는 탄화수소 가스와 함께 암모니아(NH3)가 더 포함될 수 있다. 암모니아는 다수의 탄소나노튜브(440a, 440b)들이 실질적으로 수직 배향되게 성장시키는 역할을 한다.
탄소나노튜브(440a, 440b)는 직경이 수 ㎚ 내지 수십 ㎚일 수 있으며, 길이 는 직경에 비해 수십 배 내지 수백 배 크다. 바람직하게는 직경이 40nm이하인 것이 좋다. 한편, 수직 성장된 탄소나노튜브(440a, 440b)들에 의해 캐패시터가 형성되는 면적이 n*(2πrh+πr2) 만큼 증가한다. 여기서 n은 탄소나노튜브의 갯수, r은 탄소나노튜브의 반경, h는 탄소나노튜브의 길이이다.
도4e를 참조하면, 탄소나노튜브(440a, 440b)를 성장시킨 후, 상기 탄소나노튜브(440a, 440b) 상부에 잔존하는 금속 촉매층(435a, 435b)를 제거한다. 이러한 금속 촉매층(435a, 435b)의 제거는 화학적 기계적 연마(CMP) 공정을 통해 달성될 수 있다.
도4f를 참조하면, 하부전극(420) 및 탄소나노튜브(440a, 440b)의 표면에 폴리실리콘으로 폴리실리콘막(450)을 형성한다.
폴리실리콘막 형성 후, 캐패시터 표면적을 증가시키기 위하여 폴리실리콘막의 표면이 반구형 또는 구형의 엠보싱(embossing) 형태가 되도록 상기 폴리실리콘막(450)을 성장시킨다. 이와 같이 폴리실리콘막(450)을 성장시키기 위하여 선택적 준안정성 폴리실리콘(Selective Meta-stable Polysilicon) 성장기술을 이용한다. 폴리실리콘막의 도전성을 증가시키기 위하여 P형 불순물 또는 N형 불순물로 추가의 도핑공정을 실시할 수 있다. 여기서 P형 불순물은 예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In)과 같은 화학 주기율표상 3족 원소들이다. N형 불순물은 예를 들어, 인(P), 비소(As), 안티몬(Sb)과 같은 화학 주기율표상 5족 원소들이다.
도4g를 참조하면, 폴리실리콘막(450)이 형성된 하부전극(420) 및 탄소나노튜 브(440a, 440b)의 표면에 유전막(460)을 형성한다.
유전막(460)은 높은 유전상수 k 유전 물질을 이용하여 형성되는 것이 바람직하다. 예컨대, 이러한 유전층(460)은 지르코늄 산화물층(ZrO2)을 포함하여 형성될 수 있다. 이때, 지르코늄 산화물층은 원자층증착(ALD)방법으로 증착되어 3차원 구조의 프로파일을 따라 양호한 단차 도포성을 가지며 형성될 수 있다. 원자층증착(ALD)에는 지르코늄 소스(Zr source)로 Zr[N(CH3)]4, Zr[N(CH2CH3)]4, Zr[N(CH3)(CH2CH3)]4, 또는 Zr[N(CH3)2(CH2CH3)2]4 등과 같은 지르코늄 금속 원자에 유기 리간드(ligand)가 결합된 전구체들이 이용될 수 있다.
도4h를 참조하면, 유전막(460) 상부에 제3 도전성물질로 상부전극(470)을 형성하여 캐패시터를 완성한다.
상부 전극(800)은 원자층증착(ALD)방법을 이용하여 형성한다. 이 경우 제3 도전성물질로는 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 백금(Pt), 또는 루테늄(Ru) 등의 금속물질이 사용된다. 바람직하게는 제3 도전성물질은 P형 불순물 또는 N형 불순물로 도핑된 폴리실리콘인 것이 좋다. 여기서 P형 불순물은 예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In)과 같은 화학 주기율표상 3족 원소들이다. N형 불순물은 예를 들어, 인(P), 비소(As), 안티몬(Sb)과 같은 화학 주기율표상 5족 원소들이다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명 이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 의한 반도체 메모리 소자의 캐패시터.
도 2a 내지 도 4h는 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터 제조 과정을 간략히 나타낸 도면이다.

Claims (18)

  1. 반도체 기판에 게이트, 소오스 영역 및 드레인 영역을 갖는 트랜지스터를 형성하는 단계;
    상기 트랜지스터를 갖는 기판 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 식각하여 상기 드레인 영역을 노출시키는 제1 홀을 형성하는 단계;
    상기 제1 홀에 제1 도전성물질을 채워 넣는 단계;
    상기 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막을 식각하여 상기 제1 홀과 연결되는 제2 홀을 형성하는 단계;
    상기 제2 홀에 제2 도전성물질을 증착하여 하부전극을 형성하는 단계;
    상기 하부전극의 바닥에 금속 촉매층을 형성하는 단계;
    상기 금속 촉매층으로 적어도 하나 이상의 탄소나노튜브를 수직 성장시키는 단계;
    상기 하부전극 및 탄소나노튜브의 표면에 폴리실리콘으로 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막이 형성된 하부전극 및 탄소나노튜브의 표면에 유전막을 형성하는 단계; 및
    상기 유전막 상부에 제3 도전성물질로 상부전극을 형성하는 단계를 포함하는 반도체 메모리 소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 제1, 2 및 3 도전성물질은 P형 불순물 또는 N형 불순물로 도핑된 폴리실리콘인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 폴리실리콘막을 형성한 후, 상기 폴리실리콘막의 표면이 반구형 또는 구형의 엠보싱(embossing) 형태가 되도록 상기 폴리실리콘막을 성장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 금속 촉매층을 형성한 후, 상기 금속 촉매층을 식각하여 인접하고 있는 상호간 소정간격 이격된 복수개의 금속 촉매층으로 패터닝되는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  5. 제 4 항에 있어서,
    상기 탄소나노튜브를 성장시킨 후, 상기 탄소나노튜브 상부에 잔존하는 금속 촉매층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  6. 제 1 항에 있어서,
    상기 금속 촉매층은 Fe, Ni, Co, CoSi2 및 NiSi로 이루어지는 그룹에서 선택되는 어느 하나 또는 2이상의 조합인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  7. 제 1 항 있어서,
    상기 탄소나노튜브는 열화학 기상증착법에 의해 형성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  8. 제 7 항에 있어서,
    상기 탄소나노튜브는 500℃ 내지 950℃의 온도 분위기에서 합성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 재조방법.
  9. 제 8 항에 있어서,
    상기 탄소나노튜브는 C2H2, CH4, C2H4, CO 또는 NH3 등을 반응가스로 이용하는 것을 특징 하는 반도체 메모리 소자의 캐패시터 제조방법.
  10. 제 1 항에 있어서,
    상기 탄소나노튜브는 플라즈마 화학기상증착법에 의해 형성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  11. 제 10 항에 있어서,
    상기 탄소나노튜브는 700℃ 내지 950℃의 온도 분위기에서 합성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  12. 제 11 항에 있어서,
    상기 탄소나노튜브는 C2H2, CH4, C2H4, CO 또는 NH3 등을 반응가스로 이용하는 것을 특징 하는 반도체 메모리 소자의 캐패시터 제조방법.
  13. 제 9 항 또는 제 12 항에 있어서,
    상기 반응가스는 불활성 가스를 캐리어(carrier) 가스로 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  14. 제 1 항에 있어서,
    상기 금속 촉매층은 이온 금속 플라즈마(Ion Metal Plasma) 법에 의하여 증착되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  15. 반도체 기판에 형성된 게이트, 소오스 영역 및 드레인 영역을 갖는 트랜지스터;
    상기 트랜지스터를 갖는 기판 상에 형성된 제1 층간절연막;
    상기 제1 층간절연막에 형성되고 상기 드레인 영역과 연결되며, 제1 도전성물질로 매립된 제1 홀;
    상기 제1 층간절연막 상에 형성된 제2 층간절연막;
    상기 제2 층간절연막에 형성되고 상기 제1 홀과 연결된 제2 홀;
    상기 제2 홀의 바닥 및 벽면에 제2 도전성물질로 형성된 하부전극;
    상기 제2 홀의 바닥에서부터 수직으로 성장된 적어도 하나 이상의 탄소나노튜브;
    상기 하부전극 및 탄소나노튜브의 표면에 형성된 폴리실리콘막;
    상기 폴리실리콘막이 형성된 하부전극 및 탄소나노튜브의 표면에 형성된 유전막; 및
    상기 유전막 상부에 제3 도전성물질로 형성된 상부전극을 포함하는 반도체 메모리 소자의 캐패시터.
  16. 제 15항에 있어서,
    상기 제1, 2 및 3 도전성물질은 P형 불순물 또는 N형 불순물로 도핑된 폴리실리콘인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터.
  17. 제 15항에 있어서,
    상기 폴리실리콘막의 표면은 반구형 또는 구형의 엠보싱(embossing) 형태인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터.
  18. 제 15항에 있어서,
    상기 탄소나노튜브는 인접하고 있는 상호간 소정간격 이격되어 있는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터.
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