KR101007057B1 - 나노구조를 갖는 ｍｉｍ 캐패시터 제조방법 - Google Patents

나노구조를 갖는 ｍｉｍ 캐패시터 제조방법 Download PDF

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Abstract

나노튜브 또는 CNT의 나노구조물을 직진성 없게 성장하는 나노구조물의 경우에도 2nm이하의 갭필(gapfill)로 유전물질(dielectric)을 증착시켜 CNT의 좋은 나노기공(nanoporosity)으로 인해 높은 캐패시턴스값을 갖는 MIM 캐패시터 및 이를 제조하는 방법이 개시된다.
CNT, 나노튜브, SOD, MIM 캐패시터

Description

나노구조를 갖는 ＭＩＭ 캐패시터 제조방법{MIM capacitor with nano structure and method for manufacturing the same}
본 발명의 실시예는 고용량의 MIM 캐패시터 제조방법에 관한 것으로, 특히 고가의 ALD 장비를 사용하지 않는 대면적, 저비용의 대량 생산이 가능한 MIM 캐패시터 및 제조방법과 관련된다.
고성능 반도체 소자의 요구에 의해, 반도체 소자의 디자인 룰이 급격히 축소되고, 요구되는 패턴이 미세화됨에 따라 제한된 면적에 소자를 구현하고자 하는 노력들이 수행되고 있다. 특히, 하나의 트랜지스터 및 하나의 캐패시터가 하나의 메모리 셀(memory cell)을 이루는 디램(DRAM) 소자의 경우, 제한된 면적에 보다 높은 전하 저장 용량을 확보하는 캐패시터를 구현하고자 하는 노력들이 많이 수행되고 있다. 그리고 80nm급 이하로 소자가 축소(shrink)됨에 따라 캐패시터의 전하 저장용량을 확보하는 것이 주요한 문제(issue)로 인식되고 있다. 특히 최근에는 친환경을 요하는 전기 자동차의 필요 및 개발에 따라 고용량의 전하를 저장하는 배터리 및 캐패시터의 기술이 더욱 필요하게 되었다.
이러한 요구에 현재 슈퍼 캐패시터(super capacitor)라는 CNT(Carbon Nano Tube) 구조가 산화 전극을 입혀 사용하는 고용량의 캐패시터가 나타나기 시작하였으며, 현재 많은 연구가 진행되고 있다. 하지만 슈퍼 캐패시터의 경우 산화환원 반응을 이용하기 때문에 전력 밀도(power density)가 낮아 고출력의 전기자동차에 적용하기에는 어려움이 있다.
이에 캐패시터의 전하 저장용량을 확보하는 방법으로 높은 유전상수 k 유전물질을 유전층으로 도입하는 방법이 고려될 수 있다. 이때, 유전상수 k가 높은 유전 물질을 이용하려는 경우, 전극 구조가 일반적인 SIS(Silicon-Insulator-Silicon) 구조에서 MIM(Metal-Insulator-Metal) 구조로 변화시켜 전하 저장용량이 확보된 고용량의 MIM 캐패시터를 설계하는 일이다.
하지만 MIM 캐패시터의 경우 단면적의 제한으로 인해 그 용량을 더욱 증가시키는 일이 상당히 어렵다. 왜냐하면, 캐패시터의 전하 저장용량을 확보하는 또 다른 방법으로 캐패시터의 하부전극(bottom node)의 유효 표면적을 증가시켜 유전층의 유효 표면적을 증가시키는 방법이 고려될 수 있기 때문이다.
따라서 근래에 들어서 유효 표면적을 증가시키기 위해 ALD(Atomic Layer Deposition) 장비를 이용하여 MIM 캐패시터를 제조하는 연구가 있었으나, ALD 장비를 사용한 유효 표면적의 증가가 괄목할 정도의 증가를 가져오지 못하는데다가, ALD 장비가 고가로 인해 이를 이용하여 제조되는 MIM 캐패시터의 생산비용이 증가하여 저비용을 생산하는데 어려운 문제를 안고 있다.
따라서 본 발명의 실시예는 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 기존의 고가의 ALD 장비를 사용하지 않는 대면적, 저비용의 대량 생산이 가능한 고용량의 캐패시터인 나노구조를 갖는 MIM 캐패시터 및 이를 제조하는 방법을 제공하고자 한다.
본 발명의 실시예는 나노튜브 또는 CNT의 나노구조물을 직진성 없게 성장하는 나노구조물의 경우에도 2nm이하의 갭필(gapfill)로 유전물질(dielectric)을 증착시켜 CNT의 좋은 나노기공(nanoporosity)으로 인해 높은 캐패시턴스값을 갖는 MIM 캐패시터 및 이를 제조하는 방법을 제공하고자 한다.
본 발명의 실시예는 저온 공정을 통해 플렉시블(flexible) 기판에서 사용 가능한 나노구조를 갖는 MIM 캐패시터 및 이를 제조하는 방법을 제공하고자 한다.
본 발명의 일실시예에 따른 나노구조를 갖는 MIM 캐패시터 제조방법은 기판 상에 촉매층을 생성하고, 상기 촉매층 상에 나노구조물을 성장시키는 단계와, 상기 나노구조물이 성장된 기판 상부에 솔젤(Sol-gel)법 공정을 통해 다이렉트릭(Dielectric)을 상기 성장된 나노구조물을 덮일 수 있는 두께로 코팅하는 단계와, 상기 다이렉트릭이 코팅된 기판을 베이킹하여 나노구조물의 계면을 경화시키는 단계와, 상기 베이킹을 통해 경화된 기판을 아세톤으로 세척하고 큐어링을 수행하여 하부전극을 형성하는 단계와, 하부전극이 형성된 기판 상부에 전도성 고분자(conducting polymer)나, AuSn 또는 AgSn 보다 점도가 낮은 금속을 도포해준 뒤 전극 형성될 부분을 패터팅하여 상부전극을 형성하는 단계를 포함한다.
또한, 본 발명의 일실시예에 따른 나노구조를 갖는 MIM 캐패시터는 나노구조물이 상부에 성장된 기판과, 솔젤(Sol-gel)법 공정을 통해 상기 나노구조물이 덮이도록 기판 상부에 코팅된 다이렉트릭과, 상기 다이렉트릭이 코팅된 기판의 베이킹을 통해 경화된 나노구조물의 계면으로 형성된 하부전극과, 상기 하부전극이 형성된 기판 상부에 전도성 고분자(conducting polymer)나, AuSn 또는 AgSn등보다 점도가 낮은 금속을 도포하여 형성된 상부전극을 포함한다.
또한, 본 발명의 일실시예에 따른 또 다른 특징은 MIM(Metal-Insulator-Metal) 구조를 갖는 MIM 캐패시터에, 캐패시터의 하부전극(bottom node)의 유효 표면적을 증가시켜 유전층의 유효 표면적을 증가시킴에 따라 높은 전력 밀도(power density)를 위한 제 1 항 내지 제 10 항 중 어느 하나의 공정을 기반으로 고용량 MIM 캐패시터의 제조를 위한 수행 프로그래밍을 저장하는 기록매체에 있다.
이상에서 설명한 바와 같은 본 발명의 실시예에 따른 나노구조를 갖는 MIM 캐패시터 및 제조방법은 다음과 같은 효과가 있다.
첫째, 캐패시터의 전하 저장용량을 확보하기 위한 MIM 캐패시터의 제조에 있어서, 기존의 ALD 등의 고 비용 장비를 사용한 방법보다 저 비용으로 대량 생산이 가능한 효과가 있다.
둘째, 기존의 나노튜브 또는 CNT의 나노구조물을 직진성 좋게 성장하여만 좋은 나노기공(nanoporosity)으로 인해 높은 캐패시턴스값을 갖는 MIM 캐패시터 제조했던 것을 직진성 없게 성장하여도 높은 캐패시턴스값을 갖는 MIM 캐패시터 제조공 정이 가능한 효과가 있다.
셋째, 높은 유전상수 k 유전물질을 유전층으로 도입하는 MIM(Metal-Insulator-Metal) 구조를 갖는 MIM 캐패시터에, 캐패시터의 하부전극(bottom node)의 유효 표면적을 증가시켜 유전층의 유효 표면적을 증가시킴에 따라 고출력의 전기자동차에도 적용 가능할 정도의 높은 전력 밀도(power density)를 갖는 효과가 있다.
본 발명의 다른 목적, 특성 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
본 발명의 실시예에 따른 나노구조를 갖는 MIM 캐패시터 및 제조방법의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하본 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 나노구조를 갖는 MIM 캐패시터 제조방법을 설명하기 위한 공정도이다.
도 1a와 같이, 아크 플라즈마 건을 사용하여 기판(10) 상에 하부전극과 카본나노튜브(CNT) 촉매(catalyst)로 쓰이는 촉매층을 생성하고, 상기 촉매층 상에 열 CVD 법 또는 리모트 플라즈마 CVD 법에 의해 CNT(20)를 성장시킨다.
이때, 상기 촉매층은 아크 플라즈마 건의 타깃으로서, Fe, Co 및 Ni 중 어느 1 종, 또는 이들 금속 중 적어도 1 종을 함유하는 합금 또는 화합물, 혹은 이들 금속, 합금 및 화합물에서 선택된 적어도 2 종의 혼합물로 이루어지는 타깃을 사용하여 형성된 것이다. 그리고 상기 기판(10) 상에 성장되는 CNT(20)는 직진성 있는 성장이 불가능하며, 본 발명에서는 이러한 직진성이 크게 영향을 미치지 않으므로, CNT(20)의 직진성 있게 성장시키기 위한 추가적인 노력이 필요 없는데 큰 특징이 있다.
이어 도 1b와 같이, CNT(20)가 성장된 기판(10) 상부에 솔젤(Sol-gel)법 공정을 통해 20℃~25℃의 온도에서 무기물(Inorganic) 계열 솔 젤(Sol-gel)인 Silisesquioxanes, Siloxanes, Copolymers(MSQ 또는 HSQ, PerHydorPolySilazane(PHPS)을 사용하여 SiOx, SiOx의 다이렉트릭(dielectric)(20)을 상기 성장된 CNT(20)가 덮일 수 있는 두께로 코팅한다. 이때 상기 솔젤(Sol-gel)법 공정은 스핀 코팅(Spin coating), 스프레이 코팅(Spray coating), 딥 코팅(Dip coating), 와이핑(Wiping) 및 롤 코팅(Roll coating) 등 모든 솔젤 법을 통한 코팅이 가능하다. 본 명세서의 설명에서는 보다 명료하고 간략하게 설명하기 위해 솔젤 법 공정 중 스핀 코팅 공정을 통해 다이렉트릭을 코팅하는 것을 설명한다. 그러나 이는 일 실시예일 뿐 이에 한정하기 위한 것이 아님에 주의하여야 한다.
상기 솔젤 법 공정 중 스핀 코팅(Spin coating)으로 SOD(Spin On Dielectric)(20)을 코팅하게 되면 직진성 없게 성장하는 나노구조물의 경우에도 2nm이하의 갭필(gapfill)로 유전물질(dielectric)을 증착시킬 수 있다. 상기 스핀 코팅의 경우 약 30rpm 정도의 스핀으로 코팅하는 것이 바람직하다.
이어 도 1c와 같이, 상기 SOD(20)가 코팅된 기판(10)을 약 90℃의 핫플레이트(hot plate)등의 발열체(40)에 올려놓고 수십초에서 수분(30초~3분)간 베이킹(baking)을 수행한다.
이에 따라, 상기 SOD(20)가 코팅된 기판(10)은 열 전도도가 좋은 CNT(20)의 계면(50)만이 경화되게 된다. 이때, CNT(20)의 계면(50)은 약 30Å 두께로 경화된다.
그리고 도 1d와 같이, 베이킹을 통해 경화된 기판(10)을 50℃ 이하의 조온에서 아세톤으로 세척하고, 큐어링을 수행하여 상부 면에 절연체인 계면(50)이 형성된 CNT(20)인 하부전극을 형성한다.
이때, 상기 큐어링은 화로(furnace) 장비를 사용하여 큐어링을 수행하거나, 또는 OH 래디컬(radical)을 포함하는 용액(물(H2O), 과산화수소(H2O2)수 및 암모니아수, KOH수용액, NaOH수용액, Ca(OH2)수용액, Ba(OH2)수용액)에 상기 세척된 기판(10)을 담구는 과정을 통해 큐어링을 수행할 수 있다.
이어 도 1e와 같이, 상부 면에 절연체인 계면(50)을 갖는 하부전극(50)이 형성된 기판(10) 상부에 전도성 고분자(conducting polymer)나, AuSn 또는 AgSn등보다 점도가 낮은 금속을 도포해준 뒤 전극 형성될 부분을 패터팅하여 상부전극(60)을 형성한다. 이에 따라, 기판(10) 위에는 하부전극(50)/계면(50)/상부전극(60)이 순차적으로 적층되어 캐패시터를 구성하게 된다.
이때, 상부전극(60)의 형성시 AuSn 또는 AgSn 등과 같은 점도가 높은 금속을 녹여서 하부전극(50)이 형성된 기판(10) 상부에 도포하는 경우 표면장력으로 인해 CNT가 부서질 가능성이 크며, 또한 표면장력으로 갭필(gapfill)될 가능성이 적게 된다. 이는 유효 표면적이 증가된 하부전극의 단면적의 넓은 만큼 상부전극의 단면적도 넓어야 유전층의 유효 표면적을 증가시킬 수 있기 때문에 상부전극(60)이 충분히 갭필(gapfill)되어야 한다.
따라서 AuSn 또는 AgSn등보다 점도가 낮은 금속이나 전도성 고분자(conducting polymer)를 이용하여 하부전극(50)이 형성된 기판(10) 상부에 형성되는 상부전극(60)이 충분히 갭필(gapfill)되도록 하고 있다.
이에 따라, 본 발명의 실시예는 높은 유전상수 k 유전물질을 유전층으로 도입하는 MIM(Metal-Insulator-Metal) 구조를 갖는 MIM 캐패시터에, 캐패시터의 하부전극(bottom node)의 유효 표면적을 효과적으로 증가시켜 유전층의 유효 표면적을 증가시킴에 따라 고출력의 전기자동차에도 적용 가능할 정도의 높은 전력 밀도(power density)를 갖는 고용량의 MIM 캐패시터의 제조가 가능하게 된다.
본 발명에 따른 실시예들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되 어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술적 분야의 통상의 지식을 가진자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 나노구조를 갖는 MIM 캐패시터 제조방법을 설명하기 위한 공정도
*도면의 주요부분에 대한 부호의 설명
10 : 기판 20 : CNT
30 : SOD 40 : 발열체
50 : 하부전극 60 : 상부전극

Claims (13)

  1. 기판 상에 촉매층을 생성하고, 상기 촉매층 상에 나노구조물을 성장시키는 단계와,
    상기 나노구조물이 성장된 기판 상부에 솔젤(Sol-gel)법 공정을 통해 다이렉트릭(Dielectric)을 상기 성장된 나노구조물을 덮일 수 있는 두께로 코팅하는 단계와,
    상기 다이렉트릭이 코팅된 기판을 베이킹하여 나노구조물의 계면을 경화시키는 단계와,
    상기 베이킹을 통해 경화된 기판을 아세톤으로 세척하고 큐어링을 수행하여 상부면에 절연체인 계면을 갖는 하부전극을 형성하는 단계와,
    상부면에 절연체인 계면을 갖는 하부전극이 형성된 기판 상부에 전도성 고분자(conducting polymer)나, AuSn 또는 AgSn 보다 점도가 낮은 금속을 도포해준 뒤 전극 형성될 부분을 패터팅하여 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 나노구조를 갖는 MIM(Metal-Insulator-Metal) 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 촉매층은 아크 플라즈마 건의 타깃으로서, Fe, Co 및 Ni 중 어느 1 종, 또는 이들 금속 중 적어도 1 종을 함유하는 합금 또는 화합물, 혹은 이들 금속, 합금 및 화합물에서 선택된 적어도 2 종의 혼합물로 이루어지는 타깃을 사용하여 형 성되는 것을 특징으로 하는 나노구조를 갖는 MIM 캐패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 다이렉트릭은 무기물(Inorganic) 계열 솔 젤(Sol-gel)인 것을 특징으로 하는 나노구조를 갖는 MIM 캐패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 솔젤 법 공정은 스핀 코팅(Spin coating), 스프레이 코팅(Spray coating), 딥 코팅(Dip coating), 와이핑(Wiping) 및 롤 코팅(Roll coating) 중 적어도 하나인 것을 특징으로 하는 MIM(Metal-Insulator-Metal) 캐패시터 제조방법.
  5. 제 1 항에 있어서,
    상기 나노구조물의 계면을 경화시키는 단계는
    상기 다이렉트릭이 코팅된 기판을 발열체에 올려놓고, 30초 이상 3분 이하 동안 베이킹을 수행하여 CNT의 계면을 경화시키는 것을 특징으로 하는 나노구조를 갖는 MIM 캐패시터 제조방법.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 경화되는 계면은 10Å이상 90Å이하의 두께로 경화되는 것을 특징으로 하는 나노구조를 갖는 MIM 캐패시터 제조방법.
  7. 제 1 항에 있어서,
    상기 큐어링은 화로(furnace) 장비를 사용하여 큐어링을 수행하거나, 또는 OH 래디컬(radical)을 포함하는 용액에 상기 세척된 기판을 담구는 과정을 통해 큐어링을 수행하는 것을 특징으로 하는 나노구조를 갖는 MIM 캐패시터 제조방법.
  8. 제 7 항에 있어서,
    OH 래디컬(radical)을 포함하는 용액은 물(H2O), 과산화수소(H2O2)수 및 암모니아수, KOH수용액, NaOH수용액, Ca(OH2)수용액, Ba(OH2)수용액 중 어느 하나인 것을 특징으로 하는 나노구조를 갖는 MIM 캐패시터 제조방법.
  9. 제 1 항에 있어서,
    상기 나노구조물은 나노튜브 또는 CNT(Carbon Nano Tube) 중 어느 하나인 것을 특징으로 하는 나노구조를 갖는 MIM 캐패시터 제조방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. MIM(Metal-Insulator-Metal) 구조를 갖는 MIM 캐패시터에, 캐패시터의 하부전극(bottom node)의 유효 표면적을 증가시켜 유전층의 유효 표면적을 증가시키기 위한 제 1 항 내지 제 9 항 중 어느 하나의 공정을 기반으로 MIM 캐패시터의 제조를 위한 수행 프로그래밍을 저장하는 기록매체.
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KR100709112B1 (ko) 2003-07-09 2007-04-18 고려대학교 산학협력단 나노선과 나노튜브 표면에 원자층 증착방법을 사용하여알루미나 박막을 코팅하는 방법
US20070166911A1 (en) 2005-12-29 2007-07-19 Wen-Miao Lo Bottom electrode of metal-insulator-metal capacitor and method of fabricating the same
KR20090088549A (ko) * 2008-02-15 2009-08-20 한국과학기술원 탄소나노튜브 수직성장법을 통한 ｃｏｂ타입 슈퍼 캐패시터형성 방법
KR20090100257A (ko) * 2008-03-18 2009-09-23 후지쯔 가부시끼가이샤 시트 형상 구조체와 그 제조 방법, 및 전자 기기와 그 제조방법

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