CN110462829A - 具有分立直接源极带接触的三维存储器器件及其制造方法 - Google Patents

具有分立直接源极带接触的三维存储器器件及其制造方法 Download PDF

Info

Publication number
CN110462829A
CN110462829A CN201880019243.6A CN201880019243A CN110462829A CN 110462829 A CN110462829 A CN 110462829A CN 201880019243 A CN201880019243 A CN 201880019243A CN 110462829 A CN110462829 A CN 110462829A
Authority
CN
China
Prior art keywords
layer
dielectric
semiconductor
memory
source electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880019243.6A
Other languages
English (en)
Other versions
CN110462829B (zh
Inventor
T·哈达
S·史密族
K·马苏莫特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of CN110462829A publication Critical patent/CN110462829A/zh
Application granted granted Critical
Publication of CN110462829B publication Critical patent/CN110462829B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种平面材料层堆叠，该平面材料层堆叠形成在衬底上的源极半导体层上方，该平面材料层堆叠包括下部蚀刻停止介电层、牺牲半导体层和上部蚀刻停止介电层。形成绝缘层和间隔物材料层的交替堆叠。间隔物材料层形成为导电层，或者随后被该导电层替换。形成存储器堆叠结构的阵列。通过移除牺牲半导体层和存储器膜的部分来形成源极腔体。通过选择性半导体沉积工艺在垂直半导体沟道和源极半导体层上形成源极带结构。介电填充材料层填充源极腔体的剩余体积。

Description

具有分立直接源极带接触的三维存储器器件及其制造方法
相关申请
本申请要求提交于2017年6月19日的美国非临时专利申请序列号15/626,444的优先权的权益，该申请的全部内容以引用的方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体涉及采用用于提供与垂直半导体沟道的直接源极接触的分立源极带的三维存储器结构及其制造方法。
背景技术
每个单元具有一个位的三维垂直NAND串在T.Endoh等人的标题为“具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(Novel Ultra High DensityMemory With A Stacked-Surrounding Gate Transistor(S-SGT)StructuredCell)”，IEDMProc.(2001)33-36的文章中公开。
发明内容
根据本公开的一个方面，本发明提供了一种三维存储器器件，该三维存储器器件包括：源极半导体层，该源极半导体层包括掺杂半导体材料并且位于衬底上方；介电材料层堆叠，该介电材料层堆叠覆盖源极半导体层并且从底部到顶部包括：下部蚀刻停止介电层、介电填充材料层和上部蚀刻停止介电层；导电层和绝缘层的位于介电材料层堆叠上方的交替堆叠；存储器堆叠结构的阵列，该存储器堆叠结构延伸穿过该交替堆叠并进入源极半导体层的上部部分，每个存储器堆叠结构包括垂直半导体沟道和横向围绕该垂直半导体沟道的存储器膜，其中每个存储器膜的底端终止于包括上部蚀刻停止介电层的顶部表面的水平平面之上；和分立源极带结构，该分立源极带结构接触并横向围绕存储器堆叠结构的垂直半导体沟道中的相应一个垂直半导体沟道并接触源极半导体层。
根据本公开的另一方面，本发明提供了一种形成三维存储器器件的方法。在衬底上的源极半导体层上方形成平面材料层堆叠。该平面材料层堆叠从底部到顶部包括：下部蚀刻停止介电层、牺牲半导体层和上部蚀刻停止介电层。在该平面材料层堆叠上方形成绝缘层和间隔物材料层的交替堆叠，其中该间隔物材料层形成为导电层，或者随后被该导电层替换。形成存储器堆叠结构的阵列，该存储器堆叠结构延伸穿过该交替堆叠并进入源极半导体层的上部部分。每个存储器堆叠结构包括半导体沟道和横向围绕垂直半导体沟道的存储器膜。通过选择性地对于上部蚀刻停止介电层和下部蚀刻停止介电层在平面材料层堆叠的水平处移除牺牲半导体层和存储器膜的部分来形成源极腔体。在垂直半导体沟道中的相应一个垂直半导体沟道周围和源极半导体层的物理暴露表面上形成源极带结构。在源极腔体的剩余体积中沉积介电填充材料层。
附图说明
图1是根据本公开的实施方案的在形成可选的金属源极层、源极半导体层、下部氧化硅层、下部蚀刻停止介电层、牺牲半导体层、上部蚀刻停止介电层、上部氧化硅层、帽盖半导体层、栅极介电层和掺杂半导体层之后的示例性结构的垂直剖面图。
图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠与介电帽盖层之后的示例性结构的垂直剖面图。
图3是根据本公开的实施方案的在形成阶梯表面和后向阶梯式介电材料部分之后的示例性结构的垂直剖面图。
图4A是根据本公开的实施方案的在形成存储器开口之后的示例性结构的存储器阵列区域的垂直剖面图。
图4B是图4A的示例性结构的俯视图。平面A-A'是图4A的垂直剖面的平面。
图4C是沿着跨越存储器阵列区域和接触区域的方向的图4A和图4B的示例性结构的另一垂直剖面图。
图5为根据本公开的实施方案的在形成存储器堆叠结构、介电核心和漏极区域之后的示例性结构的垂直剖面图。
图6是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的垂直剖面图。
图7是根据本公开的实施方案的在形成沟槽间隔物之后的示例性结构的垂直剖面图。
图8是根据本公开的实施方案的在形成源极腔体之后的示例性结构的垂直剖面图。
图9A是根据本公开的实施方案的在移除存储器膜的物理暴露部分之后的示例性结构的垂直剖面图。
图9B是沿着图9A中的水平平面B-B'截取的示例性结构的水平剖面图。垂直剖面平面A-A'是图9A中的垂直剖面平面。
图10A是根据本公开的实施方案的在形成源极带结构之后的示例性结构的垂直剖面图。
图10B是沿着图10A中的水平平面B-B'截取的示例性结构的水平剖面图。垂直剖面平面A-A'是图10A中的垂直剖面平面。
图11是根据本公开的实施方案的在沉积介电填充材料层之后的示例性结构的垂直剖面图。
图12A是根据本公开的实施方案的在使介电填充材料层凹陷之后的示例性结构的垂直剖面图。
图12B是沿着图12A中的水平平面B-B'截取的示例性结构的水平剖面图。垂直剖面平面A-A'是图12A中的垂直剖面平面。
图13是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的垂直剖面图。
图14是根据本公开的实施方案的在沉积至少一种导电材料以形成导电层和连续金属材料层之后的示例性结构的垂直剖面图。
图15是根据本公开的实施方案的在将沉积的至少一种导电材料从背侧沟槽内移除之后的示例性结构的垂直剖面图。
图16A是根据本公开的实施方案的在形成各种接触通孔结构之后的示例性结构的存储器阵列区域的垂直剖面图。
图16B是在图16A中的处理步骤之后的示例性结构的接触区域的垂直剖面图。
具体实施方式
其中介于垂直半导体沟道的底部部分和垂直NAND器件中的掩埋源极线之间的电接触的构型被称为直接源极接触。通常，通过形成牺牲半导体层并用掺杂半导体材料层替换该牺牲半导体层来提供直接源极接触。然而，本发明人认识到，由于掺杂半导体材料层在窄开口中沉积期间反应物路径的收缩，因此在该掺杂半导体材料层内形成空隙。此类空隙可在随后的高温热处理期间移动，并且可导致掺杂半导体材料层中的电开路并引起器件故障。在本公开的一个实施方案中，本发明提供了一种用于形成与垂直半导体沟道的底部部分的电接触，该电接触没有空隙或空隙量减少。
如上所述，本公开涉及一种采用用于提供与垂直半导体沟道的直接源极接触的具有更少空隙或没有空隙的分立源极带的三维存储器结构以及其制造方法，其各个方面在下文中描述。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、在其之上和/或在其之下具有一个或多个层。
如本文所用，“场效应晶体管”是指具有半导体沟道的任何半导体器件，电流以由外电场调制的电流密度流过该半导体沟道。如本文所用，“活性区域”是指场效应晶体管的源极区域或场效应晶体管的漏极区域。“顶部活性区域”是指位于场效应晶体管的另一活性区域之上的场效应晶体管的活性区域。“底部活性区域”是指位于场效应晶体管的另一活性区域下方的场效应晶体管的活性区域。单体三维存储器阵列为其中在单个衬底诸如半导体晶圆之上形成多个存储器级而不具有介于其间的衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利号5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。
参考图1，示出了根据本公开的实施方案的示例性结构。示例性结构包括衬底8，该衬底可以是半导体衬底诸如硅衬底。衬底8可以包括衬底半导体层。衬底半导体层可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底8可以具有主表面7，该主表面可以是例如衬底半导体层的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
在一个实施方案中，半导体器件210可以可选地形成在衬底8上。半导体器件210可以包括例如场效应晶体管，该场效应晶体管包括相应源极区域、漏极区域、沟道区域和栅极结构。可以在半导体衬底8的上部部分中形成浅沟槽隔离结构(未明确示出)，以在半导体器件之间提供电隔离。半导体器件210可以包括任何半导体电路，以支持随后要形成的存储器结构的操作，该半导体电路通常被称为外围电路。如本文所用，外围电路是指字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、电源供应/分配电路、数据缓冲器和/或锁存器中的任何一者、每一者或全部，或者可以是可在存储器器件的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体器件可以包括用于电偏置随后要形成的三维存储器结构的字线的字线切换器件。
在半导体器件210和/或衬底8上方可以可选地形成至少一个介电层，该介电层在本文中被称为至少一个下级介电层120。该至少一个下级介电层120用作下级金属互连结构(未明确示出)的矩阵，该下级金属互连结构在半导体器件210和随后要形成的直通存储器级通孔结构的着落垫的各个节点之间提供电气布线。下级金属互连结构可包括：各种器件接触通孔结构、下级金属线、下级通孔结构和下级最顶层金属结构，这些结构被配置成用作随后要形成的直通存储器级通孔结构的着落垫。
示例性结构可以包括：存储器阵列区域100、接触区域300和可选的外围器件区域200。存储器堆叠结构的阵列可以随后形成在存储器阵列区域100中以及至少一个下级介电层120(如果存在)上方。与存储器堆叠结构的字线的接触可以随后形成在接触区域300中。如果存在，可以在外围器件区域200中形成附加半导体器件和/或直通存储器层级通孔结构。半导体器件210可以存在于存储器阵列区域100、接触区域300和外围器件区域200的区中的任何一者和/或每一者中。例如，半导体器件210可存在于外围设备区域200中，但不存在于存储器阵列区域100或接触区域300下方。半导体器件210以及至少一个下级介电层120和嵌入其中的下级金属互连结构的组合的区域在本文中称为下层外围器件区域，其位于在随后要形成的存储器级组件的下方，并且包括用于存储器级组件的外围器件。半导体器件210和至少一个下级介电层120是可选的，并且因此可以省略。
可选的金属源极层108、源极半导体层112、下部氧化硅层113、下部蚀刻停止介电层213和牺牲半导体层114可顺序地形成在至少一个下级介电层120和/或衬底8上方。可选的金属源极层108包括金属材料诸如元素金属(诸如钨)、至少两种元素金属的金属间合金、导电金属氮化物(诸如TiN)或金属硅化物(诸如硅化钴、硅化镍或硅化钨)。可选的金属源极层108为随后要形成的源极电极提供了高导电性的水平电流路径。可选的金属源极层108可以通过保形沉积方法或非保形沉积方法来形成，并且可以具有20nm至200nm范围内的厚度，尽管也可以采用更小和更大的厚度。
源极半导体层112包括掺杂的半导体材料。源极半导体层112的掺杂剂浓度可以在1.0×1019/cm3至2.0×1021/cm3的范围内，尽管也可以采用更小和更大的掺杂剂浓度。在一个实施方案中，源极半导体层112可以包括n掺杂多晶硅、在随后的处理步骤(诸如退火工艺)中被转换成n掺杂多晶硅的n掺杂非晶硅、或者可以随后被转换成多晶半导体材料的任何p掺杂或n掺杂多晶半导体材料或者任何p掺杂或n掺杂非晶半导体材料。在一个实施方案中，源极半导体层112的掺杂类型可以与注入随后要形成的存储器堆叠结构的沟道中的电荷载流子的类型相同。例如，如果电子被注入随后要形成的存储器堆叠结构的沟道中，则源极半导体层112可以是n掺杂的。另选地，如果空穴被注入随后要形成的存储器堆叠结构的沟道中，则源极半导体层112可以是p掺杂的。源极半导体层112的掺杂类型在本文中被称为第一导电类型。源极半导体层112可以通过保形沉积方法(诸如化学气相沉积)或非保形沉积方法来进行沉积。源极半导体层112的厚度可在30nm至600nm的范围内，但是也可采用更小和更大的厚度。
平面材料层堆叠(113,213,114,215,115)形成在源极半导体层112上方。平面材料层堆叠(113,213,114,215,115)包括平面层的堆叠，即，位于与包括衬底8的顶部表面的水平平面相距相应固定距离的层的堆叠。图案化的材料层堆叠可从底部到顶部包括下部氧化硅层113、下部蚀刻停止介电层213、牺牲半导体层114、上部蚀刻停止介电层215和上部氧化硅层115。
下部氧化硅层113包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃(即氧化硅)。下部氧化硅层113可包括通过源极半导体层112的表面部分的热氧化形成的热氧化物，或者可包括沉积的氧化硅材料，该沉积的氧化硅材料例如可通过氧化硅前体气体(诸如原硅酸四乙酯气体)的热分解来形成。下部氧化硅层113可通过等离子体增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)来沉积。如水平部分测量的下部氧化硅层113的厚度可以在10nm至50nm的范围内，尽管也可以采用更小和更大的厚度。
下部蚀刻停止介电层213包括可以在移除形成在下部蚀刻停止介电层213上的牺牲半导体层114期间用作蚀刻停止材料的材料。在一个实施方案中，下部蚀刻停止介电层213可包括介电金属氧化物，诸如氧化铝、氧化铪或氧化镧。另选地，下部蚀刻停止介电层213可包括比下部氧化硅层113的氧化硅材料更致密的氮化硅或氧化硅。下部蚀刻停止介电层213可沉积，例如通过原子层沉积(ALD)。下部蚀刻停止介电层213的厚度可在2nm至30nm的范围内，但是也可以采用更小和更大的厚度。
牺牲半导体层114沉积在下部蚀刻停止介电层213上。牺牲半导体层114包括半导体材料，该半导体材料可选择性地对于下部蚀刻停止介电层213通过蚀刻工艺移除。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。例如，牺牲半导体层114可以包括：非晶硅、非晶硅锗合金或多晶半导体材料。牺牲半导体层114的半导体材料可以是本征的、p掺杂的或n掺杂的。在一个实施方案中，牺牲半导体材料层114的半导体材料可以在不具有有意掺杂有电掺杂剂的情况下进行沉积，并且可以是本征的或“轻掺杂的”，即具有掺杂剂浓度小于3.0×1015/cm3的掺杂，该掺杂剂浓度是由沉积过程期间引入的残余掺杂剂引起的，该沉积过程不流动包括p型掺杂剂原子或n型掺杂剂原子的掺杂剂气体。牺牲半导体层114可以通过化学气相沉积来沉积。牺牲半导体层114的厚度可在20nm至200nm的范围内，但是也可采用更小和更大的厚度。
上部蚀刻停止介电层215包括可以在移除牺牲半导体层114期间用作蚀刻停止材料的材料。在一个实施方案中，上部蚀刻停止介电层215可包括介电金属氧化物，诸如氧化铝、氧化铪或氧化镧。在另一实施方案中，上部蚀刻停止介电层215可包括比上部氧化硅层115的氧化硅材料更致密的氮化硅或氧化硅。上部蚀刻停止介电层215可沉积，例如通过原子层沉积(ALD)。
上部蚀刻停止介电层215的厚度可在2nm至50nm的范围内，但是也可以采用更小和更大的厚度。上部蚀刻停止介电层215的材料可以与下部蚀刻停止介电层213的材料相同或不同。
上部氧化硅层115包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃(即，氧化硅)。上部氧化硅层115可包括沉积的氧化硅材料，该沉积的氧化硅材料例如可通过氧化硅前体气体(诸如原硅酸四乙酯气体)的热分解来形成。上部氧化硅层115可通过等离子体增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)来沉积。如水平部分测量的上部氧化硅层115的厚度可以在10nm至50nm的范围内，尽管也可以采用更小和更大的厚度。上部氧化硅层115的材料可以与下部氧化硅层113的材料相同或不同。
帽盖半导体层116可以形成在第二氧化硅层115的顶部表面上。帽盖半导体层116可以包括半导体材料层，该半导体材料层可以在上部氧化硅层115的随后的蚀刻期间用作蚀刻停止层。例如，帽盖半导体层116可以包括：本征的(例如，非有意掺杂的)非晶硅、多晶硅或硅锗合金。帽盖半导体层116的厚度可在10nm至40nm的范围内，但是也可采用更小和更大的厚度。
可以顺序地形成栅极介电层150和掺杂半导体层152。栅极介电层150包括：介电材料诸如氧化硅、介电金属氧化物或其组合。栅极介电层150的厚度可以在3nm至10nm的范围内，但是也可以采用更小和更大的厚度。掺杂半导体层152包括掺杂半导体材料，诸如可以在退火工艺中转换成n掺杂或p掺杂多晶硅的n掺杂或p掺杂非晶硅。掺杂半导体层152的厚度可在100nm至300nm的范围内，但是也可采用更小和更大的厚度。随后，在穿过随后要形成的材料层的交替堆叠形成存储器开口或背侧沟槽期间，掺杂半导体层152可以用作蚀刻停止层。
参考图2，在掺杂半导体层152上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。第一材料层的实例可以在其间具有相同厚度，或者可以具有不同厚度。第二元件的实例可以在其间具有相同厚度，或者可以具有不同厚度。每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可以为绝缘层32，并且每个第二材料层可以为牺牲材料层42。在这种情况下，可以在掺杂半导体层152上方形成绝缘层32和牺牲材料层42的交替堆叠(32,42)。交替堆叠(32,42)中的层的级统被称为级。在级中形成的所有结构的集合在在本文中被称为结构。
因此，交替堆叠(32,42)可以包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，该第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。牺牲材料层42可包括：绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如垂直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包括氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。
在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层42可以包括氮化硅。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。在一个实施方案中，可以选择绝缘层32和牺牲材料层42的材料使得上部蚀刻停止介电层215和下部蚀刻停止介电层213中的每一者具有与交替堆叠(32,42)(即，绝缘层32和和牺牲材料层42)内的部件层不同的组成。在另一个实施方案中，上部蚀刻停止介电层215和下部蚀刻停止介电层213具有与牺牲材料层42相同的组成(例如，包括氮化硅)。
绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。绝缘层32和牺牲材料层42对的重复次数可以在2至1,024、通常为8至256的范围内，但是也可以采用更多的重复次数。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。
通常，间隔物材料层可以形成为导电层，或者可以随后被导电层替换。虽然本公开采用间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔物材料层的步骤。
绝缘帽盖层70可以沉积在交替堆叠(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的材料，并且可以包括与绝缘层32相同的材料。例如，绝缘帽盖层70可以包括氧化硅。绝缘帽盖层70的厚度可以在30nm至500nm的范围内，但是也可以采用更小和更大的厚度。
参考图3，阶梯式腔体可在定位在存储器阵列区域100(例如，存储器平面)和外围器件区域200之间的接触区域300内形成，该外围器件区域包含用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底8的顶部表面的垂直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度垂直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要垂直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
在形成阶梯式腔体之后，交替堆叠(32,42)的外围部分在形成阶梯式腔体之后可具有阶梯式表面。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯式腔体”是指具有阶梯式表面的腔体。
通过图案化交替堆叠(32,42)来形成平台区域。在交替堆叠(32,42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在交替堆叠(32,42)内的任何覆盖牺牲材料层42横向延伸得远。平台区域包括交替堆叠(32,42)的阶梯式表面，该阶梯式表面从交替堆叠(32,42)内的最底层持续延伸至交替堆叠(32,42)内的最顶层。
通过在其中沉积介电材料，可在阶梯式腔体中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平坦化(CMP)从交替堆叠(32,42)的顶部表面之上移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶部表面的垂直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。
参考图4A至图4C，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在交替堆叠(32,42)和后向阶梯式介电材料部分65上方，并且可以光刻图案化以在其中形成开口。开口包括形成在存储器阵列区域100上方的第一组开口和形成在接触区域300上方的第二组开口。可通过采用图案化的光刻材料堆叠作为蚀刻掩模的至少一个各向异性蚀刻，穿过后向阶梯式介电材料部分65并穿过交替堆叠(32,42)来转移光刻材料堆叠中的图案。图案化的光刻材料堆叠中开口下方的交替堆叠(32，42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过存储器阵列区域100中的交替堆叠(32,42)的整体来形成。支撑开口19穿过后向阶梯式介电材料部分65以及交替堆叠(32,42)的位于接触区域300中阶梯式表面下方的部分来形成。
存储器开口49延伸穿过交替堆叠(32,42)的整体、掺杂半导体层152和牺牲半导体层114并进入源极半导体层112的上部部分。支撑开口19延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42)内的层的子集、掺杂半导体层152和牺牲半导体层114并进入源极半导体层112的上部部分。用于蚀刻穿过交替堆叠(32，42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32，42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上垂直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
存储器开口49和支撑开口19中的每一者可以具有垂直侧壁或锥形侧壁。可以在存储器阵列区域100中形成存储器开口49的二维阵列。可以在接触区域300中形成支撑开口19的二维阵列。
参考图5，存储器开口49和支撑开口19中的每一者填充有通过相同一组处理步骤沉积的相同材料部分组。填充存储器开口49的每个材料部分组在本文中被称为存储器开口填充结构58。填充支撑开口19的每个材料部分组在本文中被称为支撑柱结构，其具有柱形状并且在随后的处理步骤期间为示例性结构提供结构支撑。具体地讲，包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道层的层堆叠可以顺序地沉积在存储器开口49和支撑开口19中的每一者中。虽然图5示出了在其中形成的存储器开口49和结构，但应当理解，在支撑开口19的每个支撑开口中形成相同或类似(在支撑开口19具有与存储器开口49不同的尺寸的情况下)结构。
阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有垂直地重合的侧壁，并且电荷存储层54可形成为单个连续层。
在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可采用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为垂直地间隔开的多个存储器材料部分。虽然采用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被垂直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。
电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果采用的话)可以包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层含有导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括：氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的组合在本文中被称为存储器膜50。
半导体沟道层包括用于形成半导体沟道60的半导体材料。半导体沟道层包括至少一种半导体材料，该至少一种半导体材料可包括：至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料、和/或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道层包括非晶硅或多晶硅。半导体沟道层可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成。半导体沟道层的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。存储器腔体可存在于每个存储器开口49的未填充有沉积的材料层(52,54,56,60)的体积中。
可以沉积介电填充材料以填充存储器开口49内的存储器腔体(即未填充体积)和支撑开口19。介电填充材料可以包括例如氧化硅或有机硅酸盐玻璃。该材料可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来沉积，或通过自平面化沉积工艺诸如旋涂来沉积。介电填充材料和存储器膜50可以通过平坦化工艺从绝缘帽盖层70的顶部表面之上移除，该平坦化工艺可以包括凹陷蚀刻工艺和/或化学机械平坦化(CMP)工艺。存储器膜50的剩余部分存在于每个存储器开口49内。半导体沟道层的剩余部分存在于每个存储器开口49内，并且构成半导体沟道60。介电填充材料的剩余部分存在于每个存储器开口49内，并且在本文中被称为介电核心62。
在从包括绝缘帽盖层70的顶部表面的水平面之上移除存储器膜50的水平部分之前、期间或之后，介电核心62可以垂直地凹陷在包括绝缘帽盖层70的顶部表面的水平面下方。随后，具有第一导电类型掺杂的掺杂半导体材料可以沉积在覆盖存储器开口49内部的介电核心62的凹陷体积内，以形成漏极区域63。例如，漏极区域63可以包括n掺杂多晶硅或n掺杂非晶硅，该n掺杂非晶硅可以在随后的退火工艺中转换成n掺杂多晶硅。
存储器开口49内的存储器膜50和半导体沟道60的每个组合构成存储器堆叠结构(50,60)。存储器堆叠结构(50,60)是半导体沟道60、隧穿电介质层56、体现为电荷存储层54的部分的多个存储器元件以及阻挡介电层52的组合。存储器开口49内的存储器堆叠结构(50,60)、介电核心62和漏极区域63的每个组合构成存储器开口填充结构58。可以在每个支撑开口内形成相同组合，以提供结构化于接触区域300中的支撑柱。支撑柱结构是电惰性结构，其在牺牲材料层42和牺牲半导体层114的随后的替换期间提供结构支撑。
因此，每个存储器堆叠结构(50,60)包括半导体沟道60和横向围绕垂直半导体沟道60的存储器膜50。存储器堆叠结构58的阵列可以延伸穿过至少一个交替堆叠(32,42)中的每个交替堆叠，并且进入源极半导体层112的上部部分。
参考图6，接触级介电层80可以可选地形成在绝缘帽盖层70上方。接触级介电层80包括与牺牲材料层42的介电材料不同的介电材料。例如，接触级介电层80可以包括氧化硅。接触级介电层80可以具有在50nm至500nm的范围内的厚度，但是也可以采用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加在接触级介电层80上方，并且可以光刻图案化以在存储器开口填充结构58的集群(例如，块)之间的区中形成开口。光致抗蚀剂层中的图案可以采用各向异性蚀刻通过接触级介电层80、至少一个交替堆叠(32,42)和/或至少一个后向阶梯式介电材料部分65转移，以形成背侧沟槽79。背侧沟槽79从接触级介电层80的顶部表面垂直地延伸，穿过交替堆叠(32,42)、掺杂半导体层152、栅极介电层150、帽盖半导体层116，并且延伸到上部氧化硅层115和上部蚀刻停止介电层215中的一者。在一个实施方案中，上部氧化硅层115和上部蚀刻停止介电层215中的一者可在形成背侧沟槽79期间用作蚀刻停止层。背侧沟槽79可以形成在存储器开口填充结构58的集群(例如，块)之间。可以例如通过灰化来移除光致抗蚀剂层。
参考图7，可以通过保形材料层的沉积和各向异性蚀刻在每个背侧沟槽79的侧壁上形成沟槽间隔物174。沟槽间隔物174包括抗蚀刻剂的材料，该蚀刻剂随后用于蚀刻牺牲半导体层114。例如，沟槽间隔物174可以包括氮化硅。沟槽间隔物174的厚度可在10nm至30nm的范围内，但是也可采用更小和更大的厚度。沟槽腔体79'可以位于每个背侧沟槽79内的沟槽间隔物174内。在每个背侧沟槽79中形成沟槽间隔物174后，各向异性蚀刻可延伸以移除上部氧化硅层115(如果存在)和上部蚀刻停止介电层215的下层部分。牺牲半导体层114的顶部表面在每个背侧沟槽79的底部物理地暴露。
参考图8，可以采用蚀刻剂执行第一各向同性蚀刻工艺，该第一各向同性蚀刻工艺选择性地对于下部蚀刻停止介电层213、上部蚀刻停止介电层215和沟槽间隔物174蚀刻牺牲半导体层114的材料。蚀刻剂可以穿过背侧沟槽79引入。蚀刻剂可以是在湿法蚀刻工艺中施加的液相蚀刻剂，或者是在干法蚀刻工艺中施加的气相蚀刻剂。在例示性示例中，牺牲半导体层114包括非晶硅，上部蚀刻停止介电层215和下部蚀刻停止介电层213可以包括：相应介电金属氧化物(诸如氧化铝)、氮化硅或致密氧化硅，并且沟槽间隔物174可以包括氮化硅。在这种情况下，可采用使用三甲基-2羟乙基氢氧化铵(TMY)溶液的湿法蚀刻工艺、使用KOH溶液的湿法蚀刻工艺，或者使用氢氧化四甲基铵(TMAH)溶液、SC-1溶液(例如，氢氧化铵水溶液和过氧化氢水溶液)或NH4OH溶液的其他湿法蚀刻工艺，或者使用气相HC1的干法蚀刻工艺来各向同性地蚀刻牺牲半导体层114。每个存储器膜50可以包括未被第一各向同性蚀刻工艺的蚀刻剂蚀刻的材料层。例如，每个存储器膜50可包括阻挡介电层52，该阻挡介电层包括对第一各向同性蚀刻工艺的蚀刻剂具有抗性的氧化硅材料。牺牲半导体层114可被完全移除。可通过移除牺牲半导体层114来形成源极腔体119。因此，第一各向同性蚀刻工艺可选择性地对于上部蚀刻停止介电层215和下部蚀刻停止介电层213和每个存储器膜50内的层各向同性蚀刻牺牲半导体层114的材料。
参考图9A和图9B，在源极腔体119的水平处移除存储器膜50的物理暴露部分。具体地讲，第二各向同性蚀刻工艺可以通过将至少另一种蚀刻剂通过背侧沟槽79引入源极腔体119来执行。第二各向同性蚀刻工艺选择性地对于上部蚀刻停止介电层215和下部蚀刻停止介电层213和半导体沟道60的材料移除存储器膜50的材料。例如，第二各向同性蚀刻工艺可包括：蚀刻阻挡介电层52的材料的第一蚀刻步骤、蚀刻电荷存储层54的材料的第二蚀刻步骤和蚀刻隧穿电介质层56的材料的第三蚀刻步骤。在例示性示例中，阻挡介电层52可以包括氧化硅，电荷存储层54可以包括氮化硅，并且隧穿电介质层56可以包括氧化硅或ONO堆叠。在这种情况下，第一蚀刻步骤可以包括使用氢氟酸的湿法蚀刻或汽相蚀刻，第二蚀刻步骤可以采用使用热磷酸的湿法蚀刻，并且第三蚀刻步骤可以采用使用氢氟酸的另一蚀刻步骤。如果蚀刻停止介电层(213,215)和沟槽间隔物174两者都包括氮化硅，则沟槽间隔物174和蚀刻停止介电层优选地比氮化硅电荷存储层54厚，使得在完全移除源极腔体119中的电荷存储区域54的定时蚀刻期间蚀刻停止介电层(213,215)和沟槽间隔物174未被完全移除。如果蚀刻停止介电层(213,215)包括比阻挡介电52、隧穿介电56、下部氧化硅层113和上部氧化硅层115和绝缘层32的氧化硅致密的氧化硅，则可以使用化学干法蚀刻对于更致密的蚀刻停止介电层(213,215)选择性地蚀刻阻挡介电和隧穿介电。源极腔体119通过从源极腔体119的水平(即，移除牺牲材料层114的水平)移除存储器膜50的部分而扩展。
在一个实施方案中，在电荷存储层54的外表面物理地暴露以垂直地围绕每个存储器开口填充结构58延伸源极腔体119的体积之后，第一蚀刻步骤的持续时间可以被延长。具体地讲，可以在垂直于衬底8的顶部表面7的垂直方向上蚀刻阻挡介电层52，即，向上以物理地暴露上部氧化硅层115以及向下以物理地暴露下部氧化硅层113。第一蚀刻步骤的蚀刻剂蚀刻每个存储器开口填充结构58周围的下部氧化硅层113和上部氧化硅层115的氧化硅材料。在一个实施方案中，源极腔体119可以在包括上部氧化硅层115的顶部表面的水平平面之上垂直地延伸，并且可以在包括下部氧化硅层113的底部表面的水平平面下方垂直地延伸。
第二蚀刻步骤可以蚀刻电荷存储层54的物理暴露部分，并且隧穿电介质层56的外侧壁可以物理地暴露。第三蚀刻步骤蚀刻隧穿电介质层56的物理暴露部分以在源极腔体119的水平处物理地暴露每个半导体沟道60的外表面。第三蚀刻步骤可以进一步蚀刻下部氧化硅层113和上部氧化硅层115的材料。也可以在如上所述的垂直方向上蚀刻电荷存储层54和隧穿电介质层56以产生更大的开口。
每个存储器膜50的底部部分可以与存储器膜50的相应剩余上部部分分离以形成位于相应垂直半导体沟道60下方的存储器材料帽盖部分250。存储器膜50和存储器材料帽盖部分250中的每一者包括堆叠，该堆叠从一侧到另一侧包括阻挡介电层52、电荷存储层54和隧穿介电层56。
第一蚀刻步骤和第三蚀刻步骤可以蚀刻下部氧化硅层113和上部氧化硅层115的材料以在下部氧化硅层113和下部氧化硅层115的水平处在每个存储器开口填充结构58周围形成底切区域。具体地讲，在移除物理地暴露垂直半导体沟道60的圆筒形侧壁的存储器膜50的部分期间，下部氧化硅层113可以从下部蚀刻停止介电层213的下方横向底切。此外，在移除存储器膜50的部分期间，上部氧化硅层115可以从上部蚀刻停止介电层215的之上横向底切。因此，通过第二各向同性蚀刻工艺，可以在每个存储器开口填充结构58周围形成在下部氧化硅层113的水平处的下部底切区域和在上部氧化硅层115的水平处的上部底切区域。
源极半导体层112的表面在每个下部底切区域中物理地暴露。在每个存储器开口填充结构58周围的源极半导体层112的物理暴露表面包括源极半导体层112的环形顶部表面部分和圆筒形侧壁表面部分。此外，帽盖半导体层116的表面在每个上部底切区域中物理地暴露。每个存储器开口填充结构58周围的帽盖半导体层116的物理暴露表面包括帽盖半导体层116的环形顶部表面部分和圆筒形侧壁表面部分。因此，选择性地对于上部蚀刻停止介电层215和下部蚀刻停止介电层213各向同性蚀刻存储器膜的第二各向同性蚀刻工艺形成底切区域，在该底切区域中源极半导体层112和帽盖半导体层116的表面可以物理地暴露。上部蚀刻停止介电层215和下部蚀刻停止介电层213中的每一者具有与交替堆叠(32,42)内的部件层不同的组成。在例示性示例中，上部蚀刻停止介电层215和下部蚀刻停止介电层213中的每一者可以包括氧化铝，绝缘层32可以包括氧化硅，并且牺牲材料层42可以包括氮化硅。另选地，上部蚀刻停止介电层215和下部蚀刻停止介电层213中的每一者可以包括氮化硅或致密氧化硅。
参考图10A和图10B，分立源极带结构38可以通过选择性半导体沉积工艺形成在垂直半导体沟道60中的相应一个垂直半导体沟道周围和源极半导体层112的物理暴露表面上。选择性半导体沉积工艺沉积掺杂半导体材料，该掺杂半导体材料具有与源极半导体层112相同导电类型的掺杂。在一个实施方案中，通过选择性半导体沉积工艺沉积的掺杂半导体材料可以被重掺杂以提供导电半导体材料，即，具有大于1.0×105S/cm的电导率的掺杂半导体材料。
选择性半导体沉积工艺是一种沉积工艺，其中用于沉积半导体材料的反应物和蚀刻半导体材料的蚀刻剂同时或交替流入处理室，使得蚀刻剂提供的半导体材料的蚀刻速率介于半导体表面上半导体材料的较高生长速率和介电表面上半导体材料的较低生长速率(或成核率)之间。半导体材料的净沉积仅发生在半导体表面上，并且半导体材料不会从介电表面生长。掺杂剂可以与用于沉积半导体材料的反应物同时流动，以提供沉积的半导体材料的原位掺杂。如果下层半导体表面是多晶或非晶的，沉积的半导体材料可以是多晶的，或者如果下层半导体表面是单晶的，沉积的半导体材料可以是单晶的(外延的)或多晶的。
掺杂半导体材料可以从垂直半导体沟道60的物理暴露外侧壁表面、源极半导体层112的物理暴露表面和帽盖半导体层116的物理暴露表面直接生长。掺杂半导体材料可以具有第一导电类型的掺杂，即，与源极半导体层112的导电类型相同的导电类型。例如，如果源极半导体层112包括n掺杂半导体材料，则沉积的掺杂半导体材料也是n掺杂的。
包括沉积的掺杂半导体材料的半导体材料部分在源极腔体119的水平处在每个存储器开口填充结构58周围生长。掺杂半导体材料的从源极半导体层112或帽盖半导体层116的每个物理暴露表面生长的部分与从最近侧垂直半导体沟道60(即，被掺杂半导体材料的部分围绕的垂直半导体沟道60)生长的掺杂半导体材料部分合并。因此，沉积的半导体材料的单个圆筒形部分直接形成在每个垂直半导体沟道60上。在一个实施方案中，选择性半导体沉积工艺终止而不合并从不同垂直半导体沟道60生长的沉积的半导体材料部分。横向围绕并接触垂直半导体沟道60中的相应一个垂直半导体沟道的分立圆筒形掺杂半导体材料部分在本文中被称为分立源极带结构38。从半导体表面而不是从介电表面生长掺杂半导体材料的选择性半导体沉积工艺形成分立源极带结构38。
每个分立源极带结构38接触并横向围绕存储器堆叠结构(50,60)的垂直半导体沟道60中的相应一个垂直半导体沟道并接触源极半导体层112。分立源极带结构38在源极半导体层112和半导体沟道60的底侧壁部分之间提供导电路径。在一个实施方案中，分立源极带结构38中的每个分立源极带结构接触源极半导体层112和垂直半导体沟道60中的一个垂直半导体沟道。
在一个实施方案中，掺杂半导体材料从垂直半导体沟道60的侧壁的生长可以进行到比来自垂直半导体沟道60的侧壁的底切区域的横向范围大的横向范围。在这种情况下，分立源极带结构38中的每个分立源极带结构在源极腔体119的水平处可以具有比在上部蚀刻停止介电层215和下部蚀刻停止介电层213的水平处大的横向厚度。分立源极带结构38从垂直半导体沟道60的侧壁横向生长。由于源极腔体119的窄开口不收缩反应物路径，因此减少或消除了源极带结构38中空隙的发生。
存储器膜50中的每个存储器膜可以具有限定在外侧壁和内侧壁的最近侧部分之间的横向厚度。在第一各向同性蚀刻工艺和第二各向同性蚀刻工艺期间，下部蚀刻停止介电层213和上部蚀刻停止介电层215的并行溶蚀可以忽略不计。在这种情况下，每个垂直导体沟道60和下部蚀刻停止介电层213之间的横向间隔距离可以与存储器膜50的横向厚度相同，并且每个垂直半导体沟道60和上部蚀刻停止介电层215之间的横向距离可以与存储器膜50的横向厚度相同。换句话讲，垂直半导体沟道60中的每个垂直半导体沟道与上部蚀刻停止介电层215和下部蚀刻停止介电层213中的每一者之间的横向间隔距离可以与存储器膜50中的每个存储器膜的横向厚度相同。
每个分立源极带结构38填充位于下部氧化硅层113的水平处的相应下部底切区域和位于上部氧化硅层115的水平处的相应上部底切区域。每个存储器材料帽盖部分250位于分立源极带结构38中的相应一个分立源极带结构下方并与其接触。每个存储器帽盖部分250嵌入源极半导体层112内。
在一个实施方案中，每相邻对的分立源极带结构38之间存在空间。在随后的处理步骤中利用该空间以在其中沉积介电材料。横向封装分立源极带结构38的介电材料防止分立源极带结构38的半导体材料在随后的高温工艺(诸如活化退火工艺)中扩散。
参考图11，介电填充材料层22可以沉积在源极腔体119的剩余体积中、每个背侧沟槽79的外围部分中和接触级介电层80的顶部表面的上方。介电填充材料层22可以通过保形沉积方法诸如化学气相沉积(CVD)进行沉积。介电填充材料层22包括介电材料诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。在一个实施方案中，上部蚀刻停止介电层215和下部蚀刻停止介电层213包括介电金属氧化物，并且介电填充材料层22包括氧化硅。
参考图12A和图12B，介电填充材料层22可被各向同性回蚀刻。覆盖接触级介电层80或位于背侧沟槽79内的介电填充材料层22的部分被移除，而填充源极腔体119的体积的介电填充材料层22的部分保留。形成介电材料层堆叠(113,213,22,215,213)，该介电材料层堆叠覆盖源极半导体层112，并且从底部到顶部包括：下部氧化硅层113、下部蚀刻停止介电层213、介电填充材料层22、上部蚀刻停止介电层215和上部氧化硅层115。
分立源极带结构38由介电填充材料层22彼此物理地间隔开。介电填充材料层22横向围绕并直接接触分立源极带结构38中的每个分立源极带结构的外侧壁。由于在第二各向同性蚀刻工艺期间形成底切，因此下部氧化硅层113与垂直半导体沟道60中的每个垂直半导体沟道横向间隔开比下部蚀刻停止介电层213和垂直半导体沟道60之间的最小间隔距离远的距离。同样，上部氧化硅层115与垂直半导体沟道60中的每个垂直半导体沟道间隔开比上部蚀刻停止介电层215和垂直半导体沟道60之间的最小间隔距离远的距离。在一个实施方案中，介电填充材料层22可以包括背侧沟槽79下方的凹形顶部表面。
参考图13，选择性地对于绝缘层32、绝缘帽盖层70、接触级介电层80和介电填充材料层22移除沟槽间隔物174和牺牲材料层42。例如，可以使用各向同性蚀刻工艺诸如湿法蚀刻工艺，将相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入背侧沟槽79。如果沟槽间隔物174包括与牺牲材料层42相同的材料，则沟槽间隔物174可以在与用于移除牺牲材料层42的蚀刻工艺相同的蚀刻工艺中移除。如果沟槽间隔物174包括与牺牲材料层42不同的材料，则可以在移除牺牲材料层42之前通过各向同性蚀刻移除沟槽间隔物174。在例示性示例中，如果沟槽间隔物174和牺牲材料层42包括氮化硅，则可以采用使用热磷酸的湿法蚀刻移除沟槽间隔物174和牺牲材料层42。
背侧凹陷部43形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可选择性地对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、存储器膜50的最外层(例如，阻挡介电层52)的材料、以及掺杂半导体层152和帽盖半导体层116的半导体材料移除。在一个实施方案中，牺牲材料层42可以包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可以包括氧化硅材料。
选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中采用的各种其他材料蚀刻氮化硅。存储器阵列区域100中的存储器开口结构58、设置在接触区域300中的支撑柱结构、以及后向阶梯式介电材料部分65可以在背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器开口填充结构58的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区域100包括单体三维NAND串阵列，该单体三维NAND串阵列具有设置在衬底8之上的多个器件级。在这种情况下，每个背侧凹陷部43可限定用于接纳单体三维NAND串阵列的相应字线的空间。多个背侧凹陷部43中的每个背侧凹陷部可基本平行于衬底8的顶部表面延伸。背侧凹陷部43可由下层绝缘层32的顶部表面和覆盖绝缘层32的底部表面垂直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
参考图14，背侧阻挡介电层(未示出)可以可选地形成为背侧凹陷部43和背侧沟槽79中以及接触级介电层80上方的连续材料层。背侧阻挡介电层(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后要形成的控制栅极。至少一种金属材料可以随后沉积在背侧凹陷部43和背侧沟槽79中。例如，金属阻挡层(其可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠)和至少一个金属填充材料层(诸如钨层)的组合可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)来沉积。多个导电层46可形成在多个背侧凹陷部43中，并且连续金属材料层46L可形成在每个背侧沟槽79的侧壁上以及接触级介电层80上方。每个导电层46包括金属阻挡层的部分和金属填充材料部分。因此，每个牺牲材料层42可被导电层46替换。背侧腔体79'存在于每个背侧沟槽79的未填充有背侧阻挡介电层和连续金属材料层46L的部分中。
参考图15，连续导电材料层46L的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从每个背侧沟槽79的侧壁并且从接触级介电层80之上回蚀刻。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。
每个导电层46可用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。每个导电层46内的多个控制栅极电极可以包括用于具有存储器开口填充结构58的垂直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个垂直存储器器件的公共控制栅极电极的字线。最上面的导电层46中的一个或多个导电层可以用作垂直NAND串的漏极选择栅极，而掺杂半导体层152可以用作垂直NAND串的源极选择栅极。
参考图16A和16B，绝缘材料(诸如氧化硅)可以沉积在背侧腔体79'中以在每个背侧沟槽79中形成介电壁结构74。覆盖接触级介电层80的绝缘材料的多余部分可以被移除，也可以不被移除。每个介电壁结构74接触绝缘层32的侧壁和导电层46以及介电填充材料层22的顶部表面。在一个实施方案中，介电壁结构74可以包括与介电填充材料层22的凹形顶部表面接触的凸形底部表面。
可以穿过接触级介电层80并穿过后向阶梯式介电材料部分65形成接触通孔结构(88,86)。例如，漏极接触通孔结构88可通过每个漏极区域63上的接触级介电层80形成。字线接触通孔结构86可通过接触级介电层80以及通过后向阶梯式介电材料部分65形成在导电层46上。另外，外围器件接触通孔结构(未示出)可以直接通过外围器件的相应节点上的后向阶梯式介电材料部分65和/或通过至少一个下级介电层120内的各种较低级金属互连结构来形成。支撑柱结构20可以散布在字线接触通孔结构86之间，如图16B所示。
示例性结构可包括三维存储器器件。三维存储器器件可以包括：源极半导体层112，该源极半导体层包括掺杂半导体材料并且位于衬底8上方；介电材料层堆叠，该介电材料层堆叠覆盖源极半导体层112并且从底部到顶部包括下部蚀刻停止介电层213、介电填充材料层22和上部蚀刻停止介电层215；导电层46和绝缘层32的位于介电材料层堆叠上方的交替堆叠(32,46)；存储器堆叠结构(50,60)的阵列，该存储器堆叠结构延伸穿过交替堆叠(32,46)并进入源极半导体层112的上部部分，每个存储器堆叠结构(50,60)包括垂直半导体沟道60和横向围绕垂直半导体沟道60的存储器膜50。每个存储器膜50的底端终止于包括上部蚀刻停止介电层215的顶部表面的水平平面之上。分立源极带结构38接触并横向围绕存储器堆叠结构(50,60)的垂直半导体沟道60中的相应一个垂直半导体沟道并接触源极半导体层112。
在一个实施方案中，分立源极带结构38由介电填充材料层22彼此物理地间隔开。在一个实施方案中，分立源极带结构38中的每个分立源极带结构接触源极半导体层112和垂直半导体沟道60中的一个垂直半导体沟道。在一个实施方案中，分立源极带结构38中的每个分立源极带结构在介电填充材料层22的水平处具有比在上部蚀刻停止介电层215和下部蚀刻停止介电层213的水平处大的横向厚度。
在一个实施方案中，存储器膜50中的每个存储器膜具有限定在外侧壁和内侧壁的最近侧部分之间的横向厚度，并且垂直半导体沟道60中的每个垂直半导体沟道与上部蚀刻停止介电层215和下部蚀刻停止介电层213中的每一者之间的横向间隔距离可以与存储器膜50中的每个存储器膜的横向厚度相同。在一个实施方案中，介电填充材料层22横向围绕并直接接触分立源极带结构38中的每个分立源极带结构的外侧壁。在一个实施方案中，上部蚀刻停止介电层215和下部蚀刻停止介电层213包括介电金属氧化物，并且介电填充材料层22包括氧化硅。
在一个实施方案中，介电材料层堆叠还包括位于下部蚀刻停止介电层213的下方的下部氧化硅层113，并且下部氧化硅层113与垂直半导体沟道60中的每个垂直半导体沟道横向间隔开比下部蚀刻停止介电层213和垂直半导体沟道60之间的最小间隔距离远的距离。三维存储器器件还包括位于分立源极带结构38中的每个分立源极带结构下方并与其接触的存储器材料帽盖部分250。材料帽盖部分250嵌入源极半导体层112内。在一个实施方案中，存储器膜50和存储器材料帽盖部分250中的每一者包括堆叠，该堆叠从一侧到另一侧包括：阻挡介电层52、电荷存储层54和隧穿介电层56。
三维存储器器件还包括位于背侧沟槽79内的介电壁结构74，该介电壁结构垂直地延伸穿过交替堆叠(32,46)并且包括与介电填充材料层22的凹形顶部表面接触的凸形底部表面。掺杂半导体层152可以用作激活所选组的垂直半导体沟道60的源极选择电极。在这种情况下，三维存储器器件可以包括源极选择电极，该源极选择电极包括掺杂半导体层152，该掺杂半导体层位于交替堆叠(32,46)和介电材料层堆叠之间的，并且横向围绕存储器堆叠结构(50,60)中的每个存储器堆叠结构。
本公开的示例性结构中的每个示例性结构可包括三维存储器器件。在一个实施方案中，三维存储器器件包括垂直NAND存储器器件。导电层46可包括或者可电连接到单体三维NAND存储器器件的相应字线。衬底8可以包括硅衬底。垂直NAND存储器器件可包括硅衬底上方的单体三维NAND串阵列。单体三维NAND串阵列的第一器件级中的至少一个存储器单元(包含导电层46的级处的电荷存储层54的部分)可位于单体三维NAND串阵列的第二器件级中的另一存储器单元(包含另一导电层46的级处的电荷存储层54的另一部分)上方。硅衬底可以含有集成电路，该集成电路包括用于定位在其上的存储器器件的驱动电路。例如，半导体器件210(图1所示)可以用作包括驱动电路的集成电路。导电层46可包括多个控制栅极电极，这些控制栅极电极具有基本上平行于衬底8顶部表面延伸，例如在一对背侧沟槽79之间的条状。多个控制栅极电极至少包括定位在第一器件级中的第一控制栅极电极和定位在第二器件级中的第二控制栅极电极。单体三维NAND串阵列可以包括：多个半导体沟道60，其中多个半导体沟道60中的每个半导体沟道的至少一个端部部分基本上垂直于衬底8的顶部表面延伸；和多个电荷存储元件(如实施为电荷捕获材料部分)。每个电荷存储元件可位于多个半导体沟道60中的相应一个半导体沟道的附近。
本公开的示例性结构通过形成分立源极带结构38来提供源极半导体层112和垂直半导体沟道60之间的电连接。分立源极带结构38不含腔体或者包括比现有技术结构少的腔体。分立源极带结构38不与任何腔体邻接，因为介电填充材料层22的材料形成在分立源极带结构38的外侧壁上。分立源极带结构38的半导体材料不扩散以在随后的高温工艺(诸如活化退火)期间形成腔体。因此，分立源极带结构38可以提供源极半导体层112和垂直半导体沟道60之间的稳健的电连接。
虽然前面提及特定优选实施方案，但是将理解本发明不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本发明的范围内。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种三维存储器器件，包括：
源极半导体层，所述源极半导体层包括掺杂半导体材料并且位于衬底上方；
介电材料层堆叠，所述介电材料层堆叠覆盖所述源极半导体层并且从底部到顶部包括：下部蚀刻停止介电层、介电填充材料层和上部蚀刻停止介电层；
导电层和绝缘层的位于所述介电材料层堆叠上方的交替堆叠；
存储器堆叠结构的阵列，所述存储器堆叠结构延伸穿过所述交替堆叠并进入所述源极半导体层的上部部分，每个存储器堆叠结构包括垂直半导体沟道和横向围绕所述垂直半导体沟道的存储器膜，其中每个存储器膜的底端终止于包括所述上部蚀刻停止介电层的顶部表面的水平平面之上；和
分立源极带结构，所述分立源极带结构接触并横向围绕所述存储器堆叠结构的所述垂直半导体沟道中的相应一个垂直半导体沟道并接触所述源极半导体层。
2.根据权利要求1所述的三维存储器器件，其中所述分立源极带结构由所述介电填充材料层彼此物理地间隔开。
3.根据权利要求1所述的三维存储器器件，其中所述分立源极带结构中的每个分立源极带结构接触所述源极半导体层和所述垂直半导体沟道中的一个垂直半导体沟道。
4.根据权利要求1所述的三维存储器器件，其中所述分立源极带结构中的每个分立源极带结构在所述介电填充材料层的水平处具有比在所述上部蚀刻停止介电层和所述下部蚀刻停止介电层的水平处大的横向厚度。
5.根据权利要求1所述的三维存储器器件，其中：
所述存储器膜中的每个存储器膜具有限定在外侧壁和内侧壁的最近侧部分之间的横向厚度；并且
所述垂直半导体沟道中的每个垂直半导体沟道与所述上部蚀刻停止介电层和所述下部蚀刻停止介电层中的每一者之间的横向间隔距离与所述存储器膜中的每个存储器膜的所述横向厚度相同。
6.根据权利要求1所述的三维存储器器件，其中所述介电填充材料层横向围绕并直接接触所述分立源极带结构中的每个分立源极带结构的外侧壁。
7.根据权利要求1所述的三维存储器器件，其中：
所述上部蚀刻停止介电层和所述下部蚀刻停止介电层包括介电金属氧化物；并且
所述介电填充材料层包括氧化硅。
8.根据权利要求1所述的三维存储器器件，其中：
所述介电材料层堆叠还包括位于所述下部蚀刻停止介电层的下方的下部氧化硅层和位于所述上部蚀刻停止介电层的上方的上部氧化硅层；并且
所述下部氧化硅层与所述垂直半导体沟道中的每个垂直半导体沟道横向间隔开比所述下部蚀刻停止介电层和所述垂直半导体沟道之间的最小间隔距离远的距离。
9.根据权利要求1所述的三维存储器器件，还包括位于所述分立源极带结构中的每个分立源极带结构下方并与其接触的存储器材料帽盖部分，其中所述存储器材料帽盖部分嵌入所述源极半导体层内。
10.根据权利要求9所述的三维存储器器件，其中所述存储器膜和所述存储器材料帽盖部分中的每一者包括堆叠，所述堆叠从一侧到另一侧包括：阻挡介电层、电荷存储层和隧穿介电层。
11.根据权利要求1所述的三维存储器器件，还包括：
位于背侧沟槽内的介电壁结构，所述介电壁结构垂直地延伸穿过所述交替堆叠并且包括与所述介电填充材料层的凹形顶部表面接触的凸形底部表面；和
源极选择电极，所述源极选择电极包括掺杂半导体层，所述掺杂半导体层位于所述交替堆叠和所述介电材料层堆叠之间，并且横向围绕所述存储器堆叠结构中的每个存储器堆叠结构。
12.根据权利要求1所述的三维存储器器件，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述导电层包括或者电连接到所述单体三维NAND存储器器件的相应字线；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括在所述硅衬底上方的单体三维NAND串阵列；
所述单体三维NAND串阵列的第一器件级中的至少一个存储器单元定位在所述单体三维NAND串阵列的第二器件级中的另一个存储器单元上方；并且
所述硅衬底包含外围器件区域，所述外围器件区域包括集成电路，所述集成电路包括用于定位在其上的所述存储器器件的驱动电路。
13.一种形成三维存储器器件的方法，包括：
在衬底上方形成源极半导体层；
形成平面材料层堆叠，所述平面材料层堆叠从底部到顶部包括位于所述源极半导体层上方的下部蚀刻停止介电层、牺牲半导体层和上部蚀刻停止介电层；
在所述平面材料层堆叠上方形成绝缘层和间隔物材料层的交替堆叠，其中所述间隔物材料层形成为导电层，或者随后被所述导电层替换；
形成存储器堆叠结构的阵列，所述存储器堆叠结构延伸穿过所述交替堆叠并进入所述源极半导体层的上部部分，每个存储器堆叠结构包括垂直半导体沟道和横向围绕所述垂直半导体沟道的存储器膜；
通过选择性地对于所述上部蚀刻停止介电层和所述下部蚀刻停止介电层在所述平面材料层堆叠的水平处移除所述牺牲半导体层和所述存储器膜的部分来形成源极腔体；
在所述垂直半导体沟道中的相应一个垂直半导体沟道周围和所述源极半导体层的物理暴露表面上形成源极带结构；以及
在所述源极腔体的剩余体积中沉积介电填充材料层。
14.根据权利要求13所述的方法，其中：
所述源极带结构包括分立源极带结构；
所述分立源极带结构通过选择性半导体沉积工艺来形成，所述选择性半导体沉积工艺从半导体表面而不是从介电表面生长掺杂半导体材料；并且
所述选择性半导体沉积工艺终止而不合并从不同垂直半导体沟道生长的沉积的半导体材料部分。
15.根据权利要求13所述的方法，其中：
所述上部蚀刻停止介电层和所述下部蚀刻停止介电层中的每一者具有与所述交替堆叠内的部件层不同的组成；并且
所述源极腔体通过第一各向同性蚀刻工艺和第二各向同性蚀刻工艺来形成，所述第一各向同性蚀刻工艺选择性地对于所述上部蚀刻停止介电层和所述下部蚀刻停止介电层与所述存储器膜各向同性蚀刻所述牺牲半导体层的材料，所述第二各向同性蚀刻工艺选择性地对于所述上部蚀刻停止介电层和所述下部蚀刻停止介电层各向同性蚀刻所述存储器膜。
16.根据权利要求15所述的方法，其中：
所述上部蚀刻停止介电层和所述下部蚀刻停止介电层包括介电金属氧化物；并且
所述介电填充材料层包括氧化硅。
17.根据权利要求13所述的方法，其中：
所述平面材料层堆叠还包括下部氧化硅层和位于所述上部蚀刻停止介电层上方的上部氧化硅层，其中所述下部蚀刻停止介电层沉积在所述下部氧化硅层上；并且
在移除所述存储器膜的所述部分之后，所述下部氧化硅层从所述下部蚀刻停止介电层的下方底切以形成底切区域；并且
在所述底切区域中形成所述源极带结构。
18.根据权利要求17所述的方法，其中：
所述下部氧化硅层直接形成在所述源极半导体层的顶部表面上；并且
在所述下部蚀刻停止介电层和所述垂直半导体沟道之间移除所述存储器膜的所述部分之后，所述源极半导体层的所述物理暴露表面形成在所述底切区域的下方。
19.根据权利要求13所述的方法，还包括：
形成延伸穿过所述交替堆叠的背侧沟槽；
通过穿过所述背侧沟槽引入蚀刻剂来蚀刻所述牺牲半导体层和所述存储器膜的所述部分；以及
在所述源极腔体中形成所述介电材料填充材料层之后用介电壁结构填充所述背侧沟槽。
20.根据权利要求19所述的方法，其中：
所述间隔物材料层形成为牺牲材料层；并且
所述方法还包括：
在蚀刻所述牺牲半导体层和所述存储器膜的所述部分之前，在所述背侧沟槽周围形成牺牲沟槽间隔物；
在形成所述介电填充材料层之后移除所述牺牲沟槽间隔物；
通过使用穿过所述背侧沟槽引入的蚀刻剂来移除所述牺牲材料层以形成背侧凹陷部；以及
通过穿过所述背侧沟槽引入反应物来形成所述导电层。
CN201880019243.6A 2017-06-19 2018-02-26 具有分立直接源极带接触的三维存储器器件及其制造方法 Active CN110462829B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/626,444 2017-06-19
US15/626,444 US10224340B2 (en) 2017-06-19 2017-06-19 Three-dimensional memory device having discrete direct source strap contacts and method of making thereof
PCT/US2018/019639 WO2018236425A1 (en) 2017-06-19 2018-02-26 THREE-DIMENSIONAL MEMORY DEVICE HAVING DISCRETE DIRECT SOURCE STRANGLE CONTACTS AND METHOD FOR MANUFACTURING SAME

Publications (2)

Publication Number Publication Date
CN110462829A true CN110462829A (zh) 2019-11-15
CN110462829B CN110462829B (zh) 2023-07-04

Family

ID=61622703

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880019243.6A Active CN110462829B (zh) 2017-06-19 2018-02-26 具有分立直接源极带接触的三维存储器器件及其制造方法

Country Status (4)

Country Link
US (1) US10224340B2 (zh)
EP (1) EP3642877B1 (zh)
CN (1) CN110462829B (zh)
WO (1) WO2018236425A1 (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111295756A (zh) * 2020-01-28 2020-06-16 长江存储科技有限责任公司 垂直存储器件
CN111448659A (zh) * 2020-02-26 2020-07-24 长江存储科技有限责任公司 存储器件及其形成方法
CN111739891A (zh) * 2020-06-30 2020-10-02 长江存储科技有限责任公司 三维存储器及其制造方法
CN112585754A (zh) * 2020-05-27 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN112992911A (zh) * 2019-12-13 2021-06-18 爱思开海力士有限公司 半导体装置和制造该半导体装置的方法
CN113629063A (zh) * 2020-07-22 2021-11-09 台湾积体电路制造股份有限公司 存储器件和形成三维（3d）存储器件的方法
CN114121815A (zh) * 2020-08-27 2022-03-01 美光科技公司 竖直三维存储器三节点存取装置形成中的替代栅极电介质
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10008570B2 (en) * 2016-11-03 2018-06-26 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
CN109427798A (zh) * 2017-08-28 2019-03-05 中芯国际集成电路制造(上海)有限公司 闪存器件及其制造方法
JP6842386B2 (ja) * 2017-08-31 2021-03-17 キオクシア株式会社 半導体装置
WO2019167635A1 (ja) * 2018-02-28 2019-09-06 東京エレクトロン株式会社 ３次元半導体記憶装置の製造方法
JP2019165093A (ja) * 2018-03-19 2019-09-26 東芝メモリ株式会社 半導体記憶装置およびその製造方法
KR102614849B1 (ko) 2018-05-21 2023-12-18 삼성전자주식회사 지지대를 갖는 3d 반도체 소자 및 그 형성 방법
US10446577B1 (en) * 2018-07-06 2019-10-15 Micron Technology, Inc. Integrated assemblies having thicker semiconductor material along one region of a conductive structure than along another region
KR20200051301A (ko) * 2018-11-05 2020-05-13 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 장치 및 그 제조방법
US11721727B2 (en) 2018-12-17 2023-08-08 Sandisk Technologies Llc Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same
EP3711091A4 (en) 2018-12-17 2021-11-24 SanDisk Technologies LLC THREE-DIMENSIONAL STORAGE DEVICE WITH TENSIONED VERTICAL SEMICONDUCTOR CHANNELS AND PROCESS FOR THEIR PRODUCTION
KR102662190B1 (ko) 2018-12-17 2024-05-02 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 장치의 제조방법
EP3853903A4 (en) * 2019-01-18 2022-05-11 Yangtze Memory Technologies Co., Ltd. SOURCE CONTACT STRUCTURE OF THREE-DIMENSIONAL MEMORY DEVICES AND METHODS OF MAKING THEREOF
US10985172B2 (en) 2019-01-18 2021-04-20 Sandisk Technologies Llc Three-dimensional memory device with mobility-enhanced vertical channels and methods of forming the same
US10784273B2 (en) 2019-01-18 2020-09-22 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US10964715B2 (en) 2019-02-05 2021-03-30 Sandisk Technologies Llc Three-dimensional memory device containing channels with laterally pegged dielectric cores
US10903222B2 (en) 2019-02-05 2021-01-26 Sandisk Technologies Llc Three-dimensional memory device containing a carbon-doped source contact layer and methods for making the same
US10748925B1 (en) 2019-02-05 2020-08-18 Sandisk Technologies Llc Three-dimensional memory device containing channels with laterally pegged dielectric cores
US11177269B2 (en) 2019-02-15 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
JP2020150199A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
US10923498B2 (en) 2019-04-25 2021-02-16 Sandisk Technologies Llc Three-dimensional memory device containing direct source contact structure and methods for making the same
US10804291B1 (en) 2019-05-09 2020-10-13 Sandisk Technologies Llc Three-dimensional memory device using epitaxial semiconductor channels and a buried source line and method of making the same
KR20210001071A (ko) * 2019-06-26 2021-01-06 삼성전자주식회사 수직형 반도체 소자
JP7292403B2 (ja) 2019-06-27 2023-06-16 長江存儲科技有限責任公司 新規な３ｄ ｎａｎｄメモリデバイスおよびそれを形成する方法
CN110364536B (zh) * 2019-07-23 2020-06-26 长江存储科技有限责任公司 三维存储器的制造方法以及三维存储器
KR20210012827A (ko) * 2019-07-26 2021-02-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210016215A (ko) 2019-08-02 2021-02-15 삼성전자주식회사 3차원 반도체 메모리 장치
KR20210018725A (ko) 2019-08-09 2021-02-18 삼성전자주식회사 3차원 반도체 메모리 소자
KR20210024318A (ko) 2019-08-21 2021-03-05 삼성전자주식회사 3차원 반도체 장치 및 그 제조방법
KR20210052928A (ko) * 2019-11-01 2021-05-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210071307A (ko) 2019-12-06 2021-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
JP7407826B2 (ja) * 2020-01-28 2024-01-04 長江存儲科技有限責任公司 縦型メモリデバイス
KR20210097557A (ko) * 2020-01-30 2021-08-09 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
US11127759B2 (en) 2020-02-25 2021-09-21 Sandisk Technologies Llc Three-dimensional memory devices containing structures for controlling gate-induced drain leakage current and method of making the same
US11121153B1 (en) 2020-02-25 2021-09-14 Sandisk Technologies Llc Three-dimensional memory devices containing structures for controlling gate-induced drain leakage current and method of making the same
US11121145B1 (en) 2020-03-03 2021-09-14 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11139386B2 (en) 2020-03-03 2021-10-05 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
CN111566815B (zh) * 2020-04-14 2021-09-14 长江存储科技有限责任公司 具有背面源极触点的三维存储器件
CN111801802B (zh) * 2020-04-14 2021-08-27 长江存储科技有限责任公司 三维存储器件
US11251190B2 (en) 2020-05-13 2022-02-15 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11476332B2 (en) * 2020-06-02 2022-10-18 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
US11521984B2 (en) 2020-06-24 2022-12-06 Sandisk Technologies Llc Three-dimensional memory device containing low resistance source-level contact and method of making thereof
US11778817B2 (en) 2020-06-25 2023-10-03 Sandisk Technologies Llc Three-dimensional memory device including III-V compound semiconductor channel layer and method of making the same
US11302713B2 (en) 2020-06-25 2022-04-12 Sandisk Technologies Llc Three-dimensional memory device including III-V compound semiconductor channel layer and method of making the same
US11600634B2 (en) 2020-08-05 2023-03-07 Sandisk Technologies Llc Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same
US11552100B2 (en) 2020-08-05 2023-01-10 Sandisk Technologies Llc Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same
US11302714B2 (en) 2020-08-05 2022-04-12 Sandisk Technologies Llc Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same
US11972954B2 (en) 2020-12-29 2024-04-30 Sandisk Technologies Llc Method of making a three-dimensional memory device using composite hard masks for formation of deep via openings
US11948992B2 (en) 2021-01-26 2024-04-02 Micron Technology, Inc . Electronic devices comprising a dielectric material, and related systems and methods
CN113035884B (zh) * 2021-03-05 2022-07-29 长江存储科技有限责任公司 三维存储器及其制备方法
US20220336484A1 (en) * 2021-04-16 2022-10-20 Sandisk Technologies Llc Three-dimensional memory device with isolated source strips and method of making the same
US11996151B2 (en) * 2021-05-10 2024-05-28 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11895835B2 (en) * 2021-06-15 2024-02-06 Micron Technology, Inc. Integrated circuitry comprising a memory array comprising strings of memory cells and methods including a method used in forming a memory array comprising strings of memory cells
US20220399363A1 (en) * 2021-06-15 2022-12-15 Micron Technology, Inc. Integrated Circuitry Comprising A Memory Array Comprising Strings Of Memory Cells And Methods Including A Method Used In Forming A Memory Array Comprising Strings Of Memory Cells
JP2023045239A (ja) * 2021-09-21 2023-04-03 キオクシア株式会社 半導体記憶装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160071881A1 (en) * 2014-08-13 2016-03-10 SK Hynix Inc. Double-source semiconductor device
US9620512B1 (en) * 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device

Family Cites Families (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
EP2323164B1 (en) 2000-08-14 2015-11-25 SanDisk 3D LLC Multilevel memory array and method for making same
US7233522B2 (en) 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
US7005350B2 (en) 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US7023739B2 (en) 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US7221588B2 (en) 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
US7177191B2 (en) 2004-12-30 2007-02-13 Sandisk 3D Llc Integrated circuit including memory array incorporating multiple types of NAND string structures
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
US7535060B2 (en) 2006-03-08 2009-05-19 Freescale Semiconductor, Inc. Charge storage structure formation in transistor with vertical channel region
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7745265B2 (en) 2007-03-27 2010-06-29 Sandisk 3D, Llc Method of making three dimensional NAND memory
US7848145B2 (en) 2007-03-27 2010-12-07 Sandisk 3D Llc Three dimensional NAND memory
US7851851B2 (en) 2007-03-27 2010-12-14 Sandisk 3D Llc Three dimensional NAND memory
US7514321B2 (en) 2007-03-27 2009-04-07 Sandisk 3D Llc Method of making three dimensional NAND memory
US7575973B2 (en) 2007-03-27 2009-08-18 Sandisk 3D Llc Method of making three dimensional NAND memory
US7808038B2 (en) 2007-03-27 2010-10-05 Sandisk 3D Llc Method of making three dimensional NAND memory
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP4691124B2 (ja) 2008-03-14 2011-06-01 株式会社東芝 不揮発性半導体記憶装置の製造方法
US7910973B2 (en) 2008-03-17 2011-03-22 Kabushiki Kaisha Toshiba Semiconductor storage device
JP4802313B2 (ja) 2008-08-01 2011-10-26 ニッコー株式会社 圧電振動子の保持装置
JP5288936B2 (ja) 2008-08-12 2013-09-11 株式会社東芝 不揮発性半導体記憶装置
KR101478678B1 (ko) 2008-08-21 2015-01-02 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US7994011B2 (en) 2008-11-12 2011-08-09 Samsung Electronics Co., Ltd. Method of manufacturing nonvolatile memory device and nonvolatile memory device manufactured by the method
KR101527192B1 (ko) 2008-12-10 2015-06-10 삼성전자주식회사 불휘발성 메모리 소자 및 그의 제조방법
KR101495806B1 (ko) 2008-12-24 2015-02-26 삼성전자주식회사 비휘발성 기억 소자
US20100155818A1 (en) 2008-12-24 2010-06-24 Heung-Jae Cho Vertical channel type nonvolatile memory device and method for fabricating the same
KR101481104B1 (ko) 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101616089B1 (ko) 2009-06-22 2016-04-28 삼성전자주식회사 3차원 반도체 메모리 소자
KR101584113B1 (ko) 2009-09-29 2016-01-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101559958B1 (ko) 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
JP2011198435A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 不揮発性半導体記憶装置
US8187936B2 (en) 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8193054B2 (en) 2010-06-30 2012-06-05 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8349681B2 (en) 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
US8198672B2 (en) 2010-06-30 2012-06-12 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device
KR20120007838A (ko) 2010-07-15 2012-01-25 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
US20120086072A1 (en) * 2010-10-11 2012-04-12 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and related method of manufacture
KR101744127B1 (ko) 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101825534B1 (ko) 2011-02-07 2018-02-06 삼성전자주식회사 3차원 반도체 장치
KR20130076461A (ko) 2011-12-28 2013-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8878278B2 (en) 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
US8847302B2 (en) 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
US8987805B2 (en) * 2012-08-27 2015-03-24 Samsung Electronics Co., Ltd. Vertical type semiconductor devices including oxidation target layers
KR102078852B1 (ko) * 2013-08-29 2020-02-18 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9230980B2 (en) * 2013-09-15 2016-01-05 Sandisk Technologies Inc. Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device
US8969940B1 (en) * 2013-10-08 2015-03-03 Freescale Semiconductor, Inc. Method of gate strapping in split-gate memory cell with inlaid gate
US9720949B2 (en) 2013-11-22 2017-08-01 Sap Se Client-side partition-aware batching of records for insert operations
KR20150067811A (ko) 2013-12-09 2015-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9449983B2 (en) 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
JP2015149413A (ja) 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
KR102245649B1 (ko) * 2014-03-31 2021-04-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9548313B2 (en) 2014-05-30 2017-01-17 Sandisk Technologies Llc Method of making a monolithic three dimensional NAND string using a select gate etch stop layer
US9455263B2 (en) 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
KR20160020210A (ko) * 2014-08-13 2016-02-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9362298B2 (en) * 2014-09-11 2016-06-07 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and manufacturing method thereof
US9305937B1 (en) * 2014-10-21 2016-04-05 Sandisk Technologies Inc. Bottom recess process for an outer blocking dielectric layer inside a memory opening
KR102251366B1 (ko) * 2014-11-03 2021-05-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9698152B2 (en) * 2014-11-13 2017-07-04 Sandisk Technologies Llc Three-dimensional memory structure with multi-component contact via structure and method of making thereof
US9754956B2 (en) * 2014-12-04 2017-09-05 Sandisk Technologies Llc Uniform thickness blocking dielectric portions in a three-dimensional memory structure
US9576971B2 (en) * 2014-12-09 2017-02-21 Sandisk Technologies Llc Three-dimensional memory structure having a back gate electrode
US9484357B2 (en) * 2014-12-16 2016-11-01 Sandisk Technologies Llc Selective blocking dielectric formation in a three-dimensional memory structure
KR20160080365A (ko) * 2014-12-29 2016-07-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US20160240552A1 (en) * 2015-02-13 2016-08-18 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9601508B2 (en) * 2015-04-27 2017-03-21 Sandisk Technologies Llc Blocking oxide in memory opening integration scheme for three-dimensional memory structure
KR102332359B1 (ko) * 2015-05-19 2021-11-29 삼성전자주식회사 수직형 메모리 장치
KR102357992B1 (ko) * 2015-05-26 2022-02-04 삼성전자주식회사 반도체 장치
US9589981B2 (en) 2015-06-15 2017-03-07 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9613977B2 (en) * 2015-06-24 2017-04-04 Sandisk Technologies Llc Differential etch of metal oxide blocking dielectric layer for three-dimensional memory devices
KR102423765B1 (ko) * 2015-08-26 2022-07-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20170028731A (ko) * 2015-09-04 2017-03-14 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그 제조방법
KR20170036878A (ko) * 2015-09-18 2017-04-03 삼성전자주식회사 3차원 반도체 메모리 장치
US9646975B2 (en) 2015-09-21 2017-05-09 Sandisk Technologies Llc Lateral stack of cobalt and a cobalt-semiconductor alloy for control gate electrodes in a memory structure
US9601577B1 (en) * 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
US9842851B2 (en) 2015-10-30 2017-12-12 Sandisk Technologies Llc Three-dimensional memory devices having a shaped epitaxial channel portion
US9754958B2 (en) * 2015-10-30 2017-09-05 Sandisk Technologies Llc Three-dimensional memory devices having a shaped epitaxial channel portion and method of making thereof
US9799670B2 (en) * 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
KR102608173B1 (ko) * 2016-03-11 2023-12-01 에스케이하이닉스 주식회사 메모리 장치 및 이의 제조 방법
US9768192B1 (en) * 2016-03-16 2017-09-19 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
KR102549452B1 (ko) * 2016-03-31 2023-06-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102649369B1 (ko) * 2016-04-11 2024-03-21 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102606822B1 (ko) * 2016-06-30 2023-11-29 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9716105B1 (en) * 2016-08-02 2017-07-25 Sandisk Technologies Llc Three-dimensional memory device with different thickness insulating layers and method of making thereof
US10008570B2 (en) * 2016-11-03 2018-06-26 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160071881A1 (en) * 2014-08-13 2016-03-10 SK Hynix Inc. Double-source semiconductor device
US9620512B1 (en) * 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112992911A (zh) * 2019-12-13 2021-06-18 爱思开海力士有限公司 半导体装置和制造该半导体装置的方法
CN111295756B (zh) * 2020-01-28 2022-06-21 长江存储科技有限责任公司 垂直存储器件
CN111295756A (zh) * 2020-01-28 2020-06-16 长江存储科技有限责任公司 垂直存储器件
CN111448659B (zh) * 2020-02-26 2021-10-01 长江存储科技有限责任公司 存储器件及其形成方法
CN111448659A (zh) * 2020-02-26 2020-07-24 长江存储科技有限责任公司 存储器件及其形成方法
US11563021B2 (en) 2020-02-26 2023-01-24 Yangtze Memory Technologies Co., Ltd. Memory device and method for forming the same
CN112585754A (zh) * 2020-05-27 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器件的方法
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
CN111739891B (zh) * 2020-06-30 2021-05-07 长江存储科技有限责任公司 三维存储器及其制造方法
CN111739891A (zh) * 2020-06-30 2020-10-02 长江存储科技有限责任公司 三维存储器及其制造方法
CN113629063A (zh) * 2020-07-22 2021-11-09 台湾积体电路制造股份有限公司 存储器件和形成三维（3d）存储器件的方法
CN114121815A (zh) * 2020-08-27 2022-03-01 美光科技公司 竖直三维存储器三节点存取装置形成中的替代栅极电介质
CN114121815B (zh) * 2020-08-27 2022-10-21 美光科技公司 竖直三维存储器三节点存取装置形成中的替代栅极电介质

Also Published As

Publication number Publication date
EP3642877A1 (en) 2020-04-29
US10224340B2 (en) 2019-03-05
WO2018236425A1 (en) 2018-12-27
CN110462829B (zh) 2023-07-04
EP3642877B1 (en) 2023-07-26
US20180366486A1 (en) 2018-12-20

Similar Documents

Publication Publication Date Title
CN110462829A (zh) 具有分立直接源极带接触的三维存储器器件及其制造方法
US10529620B2 (en) Three-dimensional memory device containing word lines formed by selective tungsten growth on nucleation controlling surfaces and methods of manufacturing the same
US9646975B2 (en) Lateral stack of cobalt and a cobalt-semiconductor alloy for control gate electrodes in a memory structure
CN109328397B (zh) 含有两种类型的支柱结构的多层存储器堆叠结构
US9698152B2 (en) Three-dimensional memory structure with multi-component contact via structure and method of making thereof
US9876031B1 (en) Three-dimensional memory device having passive devices at a buried source line level and method of making thereof
KR101944229B1 (ko) 매립형 소스 라인을 위한 지지 페데스탈 구조물들을 포함하는 3차원 nand 디바이스 및 그 제조 방법
US9842907B2 (en) Memory device containing cobalt silicide control gate electrodes and method of making thereof
US9524981B2 (en) Three dimensional memory device with hybrid source electrode for wafer warpage reduction
US10128261B2 (en) Cobalt-containing conductive layers for control gate electrodes in a memory structure
US9515079B2 (en) Three dimensional memory device with blocking dielectric having enhanced protection against fluorine attack
US9780182B2 (en) Molybdenum-containing conductive layers for control gate electrodes in a memory structure
CN110088905A (zh) 用于三维存储器器件中直接源极接触的灯泡形存储器堆叠结构
CN108934183A (zh) 含有分开形成的漏极侧选择晶体管的三维存储器器件及其制造方法
CN109314147A (zh) 具有用于竖直沟道的电荷载流子注入阱的三维存储器器件及其制造和使用方法
CN108093656A (zh) 具有该具有套环部分的接合电极的多级存储器堆叠结构及其制造方法
CN110088901A (zh) 具有增强的机械稳定性半导体基座的三维存储器器件及其制造方法
CN109863597A (zh) 具有比字线更厚的选择栅极电极的三维存储器器件及其制造方法
CN108475682A (zh) 字线开关与字线接触通孔结构的集成
CN109791932A (zh) 具有漏极选择级隔离结构的三维存储器器件及其制造方法
CN107431071A (zh) 用于增强在三维存储器结构中的开态电流的金属‑半导体合金区域
CN109716522A (zh) 具有自对准漏极侧选择栅极电极的三维存储器器件及其制造方法
CN108028256A (zh) 3d nand字线中用于增强的氟保护和应力减少的坚固的成核层
CN109791931A (zh) 在存储叠层结构之间具有非均匀间距的三维存储器器件及其制造方法
US10256167B1 (en) Hydrogen diffusion barrier structures for CMOS devices and method of making the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant