CN108028256A - 3d nand字线中用于增强的氟保护和应力减少的坚固的成核层 - Google Patents

3d nand字线中用于增强的氟保护和应力减少的坚固的成核层 Download PDF

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Abstract

可以采用含硅成核层来提供自对齐模板，以用于在三维存储器器件的形成期间在背侧凹陷内选择性地沉积钨。含硅成核层可以保持为硅层、转换成硅化钨层、或用钨成核层来代替。在随后的钨沉积工艺中可以仅在含硅成核层或由其衍生出的层的表面上进行钨沉积。

Description

3D NAND字线中用于增强的氟保护和应力减少的坚固的成 核层
相关专利的交叉引用
本申请要求于2015年10月29日提交的美国临时申请号为62/247，839和于2016年3月31日提交的美国非临时申请号为15/086，702的优先权的权益，上述申请的全部内容通过引用并入本文。
技术领域
本公开一般涉及半导体器件领域，并且具体地涉及诸如垂直NAND串的三维半导体器件的金属字线及其制造方法。
背景技术
在T.Endoh等人的名为“Novel Ultra High Density Memory With AStacked-Surrounding Gate Transistor(S-SGT)Structured Cell”(IEDM Proc.(2001)33-36)的文章中公开了每单元具有一位的三维垂直NAND串。
发明内容
根据本公开的一方面，提供了一种制造半导体器件的方法。在基板上形成包括绝缘层和牺牲材料层的交替层的堆叠。穿过堆叠形成多个存储器开口。在多个存储器开口中形成存储器堆叠结构。存储器堆叠结构中的每一个从外向内包括存储器材料层、隧穿电介质层、和半导体沟道。穿过交替层的堆叠形成背侧通孔沟槽。通过采用穿过背侧通孔沟槽引入的蚀刻剂来移除对绝缘层有选择性的牺牲材料层的背侧凹陷。在背侧凹陷中沉积含硅成核层。在含硅成核层的沉积之后在背侧凹陷中沉积至少一个钨层。存储器堆叠结构的控制栅电极形成在背侧凹陷的级处。控制栅电极中的每个包括至少一个钨层的部分。
根据本公开的另一方面，提供了一种三维存储器器件，其包括：交替层的堆叠，其包括绝缘层和电导电层并且位于基板上方；穿过堆叠延伸的存储器开口；以及存储器堆叠结构，位于存储器开口中并且从外向内包括存储器材料层、隧穿电介质层、和半导体沟道。电导电层中的每一个包括：含硅材料层；以及被嵌入在含硅材料层中并且接触含硅材料层的水平表面和外部侧壁的至少一个钨层。
附图说明
图1是根据本公开的实施例的在形成包括交替的多个材料层的堆叠、和通过堆叠延伸的存储器开口之后的示例性结构的垂直横截面图。
图2A至图2H是根据本公开的实施例的用于形成存储器堆叠结构的各种处理步骤期间，示例性结构内的存储器开口的顺序垂直横截面图。
图3是根据本公开的实施例的在形成存储器堆叠结构之后的示例性结构的垂直横截面图。
图4是根据本公开的实施例的形成阶梯式台阶和后向阶梯式(retro-stepped)电介质材料部分之后的示例性结构的垂直横截面图。
图5A是根据本公开的实施例的在形成背侧通孔沟槽之后的示例性结构的垂直横截面图。
图5B是图5A的示例性结构的局部透视俯视图。垂直平面A-A’是图5A的垂直横截面图的平面。
图6是根据本公开的实施例的在形成背侧凹陷之后的示例性结构的垂直横截面图。
图7是根据本公开的实施例的在形成背侧阻挡电介质层之后的示例性结构的垂直横截面图。
图8是根据本公开的实施例的形成导电材料层之后的示例性结构的背侧凹陷区域的垂直横截面图。
图9是根据本公开的实施例的通过图案化导电材料层形成电导电层之后的示例性结构的垂直横截面图。
图10A至10E是根据本公开的第一实施例在形成第一示例性电导电层期间示例性结构的顺序垂直横截面图。
图10F和图10G是根据本公开的第一实施例的第一示例性电导电层的变化。
图11A至11C是根据本公开的第二实施例在形成第二示例性电导电层期间的示例性结构的顺序垂直横截面图。
图12A至12D是根据本公开的第三实施例在形成第三示例性电导电层期间的示例性结构的顺序垂直横截面图。
图13A至13C是根据本公开的第四实施例在形成第四示例性电导电层期间的示例性结构的顺序垂直横截面图。
图14A至14B是根据本公开的第五实施例在形成第五示例性电导电层期间的示例性结构的顺序垂直横截面图。
图15A至15D是根据本公开的第六实施例在形成第六示例性电导电层期间的示例性结构的顺序垂直横截面图。
图16A至16B是根据本公开的第七实施例在形成第七示例性电导电层期间的示例性结构的顺序垂直横截面图。
图17A至17E是根据本公开的第七实施例在形成第七示例性电导电层期间围绕一对存储器堆叠结构的区域的顺序垂直横截面图。
图17F是根据本公开的第七实施例在形成第七示例性电导电层的变化之后围绕一对存储器堆叠结构的区域的垂直横截面图。
图18是根据本公开的实施例的在形成背侧接触通孔结构之后的示例性结构的垂直横截面图。
图19是根据本公开的实施例的在形成附加的接触通孔结构之后的示例性结构的垂直横截面图。
具体实施方式
如上所讨论的，本公开涉及诸如垂直NAND串和其他三维器件的三维存储器结构及其制造方法，在下文中描述其各种方面。可以采用本公开的实施例来形成包括多级存储器结构的各种结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单片存储器阵列器件。
本发明人认识到，存在于金属线结构中的氟可能在半导体器件的制造或操作期间扩散，从而导致各种性能和可靠性问题，诸如氟引起的电短路。例如，存在于三维存储器器件的字线中的氟可能扩散到电介质材料中(诸如氧化硅)并引起空隙，其可以用电迁移的或扩散的材料填充以产生电短路。因此，本公开的实施例在存储器器件中提供至少一个无氟字线层。
附图没有按比例绘制。除非明确描述或另外清楚地指出了没有元素的重复，否则可以在示出元素的单个实例的情况下复制多个元素的实例。诸如“第一”、“第二”和“第三”的序数词仅用于标识相似的元素，并且跨本公开的本说明书和权利要求书中可以采用不同的序数词。如本文所使用的，位于第二元素“上”的第一元素可以位于第二元素的表面的外侧上，或者位于第二元素的内侧上。如本文所使用的，如果第一元素的表面与第二元素的表面之间存在物理接触，则第一元素“直接地”位于第二元素“上”。
如本文所使用的，“层”是指包括具有厚度的区域的材料部分。层可以在下面的或上覆的结构的整体之上延伸，或者可以具有小于下面的或上覆的结构的范围的范围。此外，层可以是均匀或不均匀的连续结构的区域，其具有小于连续结构的厚度的厚度。例如，层可以位于连续结构的顶表面和底表面处的或者其之间的水平平面的任何对之间。层可以水平地、垂直地和/或沿着锥形的表面延伸。基板可以是层，可以在其中包括一个或多个层，和/或可以在其上、在其上方和/或在其下方具有一个或多个层。
单片三维存储器阵列是这样的阵列，其中多个存储器级形成在单个基板(诸如半导体晶圆)之上，而没有中间基板。术语“单片”意味着阵列的每个级的层被直接沉积在阵列的每个下面的级的层上。相比之下，二维阵列可以被分离地形成，然后封装在一起以形成非单片存储器器件。例如，如标题为“Three Dimensional Structure Memory”的美国专利No.5，915，167中所述，已经通过在分离的基板上形成存储器级并垂直地堆叠存储器级来构造非单片堆叠的存储器。基板可以在键合之前被减薄或从存储器级移除，但是由于存储器级最初在分离的基板上形成，这样的存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器器件包括单片三维NAND串存储器器件，并且可以采用本文所述的各种实施例来制造。
参考图1，示出了根据本公开的实施例的示例性结构，其可以用于例如制造包含垂直NAND存储器器件的器件结构。示例性结构包括基板，其可以是半导体基板。基板可以包括基板半导体层9。基板半导体层9是半导体材料层，并且可以包括至少一个元素半导体材料(例如，单晶硅晶圆)、至少一个III-V族化合物半导体材料、至少一个II-VI族化合物半导体材料、至少一个有机半导体材料、或本领域已知的其他半导体材料。基板可以具有主表面7，其可以是，例如，基板半导体层9的最顶端的表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶体半导体(例如，硅)表面。
如本文所使用的，“半导体材料”是指具有从1.0×10-6S/cm至1.0×105S/cm的范围中的电导率的材料，且当利用电掺杂剂进行适当的掺杂时，能够产生具有从1.0S/cm至1.0×105S/cm的范围中的电导率的掺杂的材料。如本文所使用的，“电掺杂剂”是指向带结构内的价带添加空穴的p型掺杂剂，或向带结构内的导带添加电子的n型掺杂剂。如本文所使用的，“导电材料”是指具有电导率大于1.0×105S/cm的材料。如本文所使用的，“绝缘材料”或“电介质材料”是指具有电导率小于1.0×10-6S/cm的材料。对电导率的所有测量都是在标准条件下进行的。可选地，可以在基板半导体层9内形成至少一个掺杂阱(未明确示出)。
用于外围电路的至少一个半导体器件可以形成在基板半导体层9的部分之上。该至少一个半导体器件可以包括，例如，场效应晶体管。例如，可以通过蚀刻基板半导体层9的部分并在其中沉积电介质材料来形成至少一个浅沟槽隔离结构120。可以在基板半导体层9上方形成栅极电介质层、至少一个栅极导体层、和栅极帽电介质层，并且随后可以被图案化以形成至少一个栅极结构(150，152，154，158)，其中的每一个可以包括栅极电介质150、至少一个栅电极(152，154)、和栅极帽电介质。栅电极(152，154)可以包括第一栅电极部分152和第二栅电极部分154的堆叠。通过沉积和各向异性地蚀刻共形电介质层，可以围绕至少一个栅极结构(150，152，154，158)来形成至少一个栅极间隔体156。例如，通过引入采用至少一个栅极结构(150，152，154，158)作为的掩模结构的电掺杂剂，可以在基板半导体层9的上部形成有源区域130。根据需要可以使用额外的掩模。有源区域130可以包括场效应晶体管的源极区域和漏极区域。可以可选地形成第一电介质衬垫(liner)161和第二电介质衬垫162。第一电介质衬垫和第二电介质衬垫(161，162)中的每一个可以包括氧化硅层、氮化硅层、和/或电介质金属氧化物层。在说明性示例中，第一电介质衬垫161可以是氧化硅层，并且第二电介质衬垫162可以是氮化硅层。用于外围电路的至少一个半导体器件可以包含用于随后形成的存储器器件的驱动电路，其可以包括至少一个NAND器件。
可以在至少一个半导体器件上沉积电介质材料(诸如氧化硅)，并且随后可以被平坦化以形成平坦化电介质层170。在一个实施例中，平坦化电介质层170的平坦化顶表面可以与电介质衬垫(161，162)的顶表面的共面。随后，可以从区域中移除平坦化电介质层170和电介质衬垫(161，162)以物理地暴露基板半导体层9的顶表面。
可以通过通过选择性外延的单晶体半导体材料(例如单晶硅)的沉积来在基板半导体层9的顶表面上形成可选的掺杂阱层10。沉积的半导体材料可以与基板半导体层9的半导体材料相同，或者可以与基板半导体层9的半导体材料不同。沉积的半导体材料可以是可以用于如上所述的半导体基板层9的任何材料。掺杂阱层10的单晶体半导体材料可以与基板半导体层9的单晶体结构外延的对齐。例如，通过化学机械平坦化(chemical mechanicalplanarization，CMP)，可以移除位于平坦化电介质层170的顶表面上方的沉积的半导体材料的部分。在这种情况下，掺杂阱层10可以具有与平坦化电介质层170的顶表面共面的顶表面。
可选地，可以在掺杂阱层10和平坦化电介质层170上方形成电介质垫层12。电介质垫(pad)层12可以是，例如，氧化硅层。电介质垫层12的厚度可以在从3nm至30nm的范围中，尽管也可以采用更小和更大的厚度。
可以可选地形成电介质帽层31。电介质帽层31包括电介质材料，并且可以直接形成在栅电极的顶表面上。可以用于电介质帽层31的示例性材料包括但不限于，氧化硅、电介质金属氧化物、和氮化硅(在随后形成的第二材料层的材料不是氮化硅的情况下)。电介质帽层31为选择栅电极提供电隔离。
在基板的顶表面之上形成交替的第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠，该基板的顶表面可以，例如，在电介质帽层31的顶表面上。如本文所使用的，“材料层”是指贯穿其整体包括材料的层。如本文所使用的，交替的多个第一元素和第二元素是指其中第一元素的实例和第二元素的实例交替的结构。不是交替的多个元素的端部元素的第一元素的每个实例由在两侧的第二元素的两个实例邻接，并且不是交替的多个元素的端部元素的第二元素的每个实例由在两端的第一元素的两个实例邻接。第一元素可以在其之中具有相同的厚度，或者可以具有不同的厚度。第二元素可以在其之中具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或以第二材料层的实例开始，并且可以以第一材料层的实例或以第二材料层的实例结束。在一个实施例中，第一元素的实例和第二元素的实例可以在交替的多个元素内形成以周期性重复的单位。
每个第一材料层包括第一材料，并且每个第二材料层包括不同于第一材料的第二材料。在一个实施例中，每个第一材料层可以是绝缘层32，并且每个第二材料层可以是牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替的层的原型堆叠。如本文所使用的，“原型”结构或“过程中”结构是指随后在其中至少一个组成物的形状上或成分上修改的瞬态结构。
交替的多个层的堆叠在本文中称为交替堆叠(32，42)。在一个实施例中，交替堆叠(32，42)可以包括由第一材料构成的绝缘层32、以及由不同于绝缘层32的材料的第二材料构成的牺牲材料层42。绝缘层32的第一材料可以是至少一个绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可以用于绝缘层32的绝缘材料包括但不限于，氧化硅(包含掺杂的或未掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(Organosilicate Glass，OSG)、旋涂(spin-on)电介质材料、通常称为高介电常数(High Dielectric Constant，high-k)电介质氧化物的电介质金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、电介质金属氮氧化物及其硅酸盐、以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料是可以是对绝缘层32的第一材料有选择性的被移除的牺牲材料。如本文所使用的，如果移除工艺以第二材料的移除的速率的至少两倍的速率来移除第一材料，则第一材料的移除“对”第二材料是“有选择性”的。第一材料的移除的速率与第二材料的移除的速率的比率在本文中称为，针对第二材料的用于第一材料的移除工艺的“选择度”。
牺牲材料层42可以包括绝缘材料、半导体材料或导电材料。牺牲材料层42的第二材料可以随后用电导电电极来代替，该电导电电极例如可以用作垂直NAND器件的控制栅电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施例中，牺牲材料层42可以是包括氮化硅或半导体材料(其包括硅和锗中的至少一个)的间隔体材料层。
在一个实施例中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。例如，可以通过化学气相沉积(chemical vapor deposition，CVD)来沉积绝缘层32的第一材料。例如，如果氧化硅被用于绝缘层32，则原硅酸四乙酯(Tetraethylorthosilicate，TEOS)可以用作CVD工艺的前驱(precursor)材料。例如，牺牲材料层42的第二材料可以由CVD或原子层沉积(Atomic Layer Deposition，ALD)来形成。
牺牲材料层42可以被适当地图案化，使得随后通过牺牲材料层42的替换而形成的导电材料部分可以用作电导电电极(诸如，随后形成的单片三维NAND串存储器器件的控制栅电极)。牺牲材料层42可以包括具有大体上平行于基板的主表面7延伸的条形的部分。
绝缘层32和牺牲材料层42的厚度可以在从20nm至50nm的范围中，尽管可以为每个绝缘层32和每个牺牲材料层42采用更小或更大的厚度。绝缘层32和牺牲材料层(例如，控制栅电极或牺牲材料层)42对的重复次数可以在从2至1024的范围中，并且典型地为从8至256的范围，尽管也可以采用更多的重复次数。堆叠中的顶部栅电极和底部栅电极可以用作选择栅电极。在一个实施例中，交替堆叠(32，42)中的每个牺牲材料层42可以在每个相应的牺牲材料层42内具有大体上不变的均匀的厚度。
可选地，绝缘帽层70可以形成在交替堆叠(32，42)之上。绝缘帽层70包括与牺牲材料层42的材料不同的电介质材料。在一个实施例中，绝缘帽层70可以包括如上所述的可以用于绝缘层32的电介质材料。绝缘帽层70可以具有比绝缘层32中的每一个更大的厚度。例如，可以通过化学气相沉积来沉积绝缘帽层70。在一个实施例中，绝缘帽层70可以是氧化硅层。
随后，至少包括光刻胶层的平版印刷材料堆叠(未示出)可以形成在绝缘帽层70和交替堆叠(32，42)之上，并且可以被平版印刷地图案化以在其中形成开口。通过采用图案化的平版印刷材料堆叠作为蚀刻掩模的至少一个各向异性蚀刻，平版印刷材料堆叠中的图案可以通过绝缘帽层70和通过交替堆叠(32，42)的整体被转印。图案化的平版印刷材料堆叠中的开口的下面的交替堆叠(32，42)的部分被蚀刻以形成存储器开口49。换句话说，图案化的平版印刷材料堆叠中的图案穿过交替堆叠(32，42)的转印形成穿过交替堆叠(32，42)延伸的存储器开口49。用于穿过交替堆叠(32，42)的材料蚀刻的各向异性蚀刻工艺的化学过程可以交替以优化交替堆叠(32，42)中的第一材料和第二材料的蚀刻。例如，各向异性蚀刻可以是一系列的反应离子蚀刻。可选地，电介质帽层31可以用作交替堆叠(32，42)与基板之间的蚀刻停止层。存储器开口49的侧壁可以大体上是垂直的，或者可以是锥形的。例如，图案化的平版印刷材料堆叠随后可以通过灰化而被移除。
存储器开口49穿过电介质帽层31和电介质垫层12形成，使得存储器开口49从交替堆叠(32，42)的顶表面延伸到更低选择栅电极之间的基板内的掺杂阱层10的顶表面。在一个实施例中，在每个存储器开口49的底部物理地暴露掺杂阱层10的顶表面之后，可选地执行进入掺杂阱层10的过度蚀刻。可以在移除平版印刷材料堆叠的之前或之后执行过度蚀刻。换句话说，掺杂阱层10的凹陷的表面可以从掺杂阱层10的未加工的顶表面垂直偏移凹陷深度。凹陷深度可以例如在1nm至50nm的范围内，尽管也可以采用更小或更大的凹陷深度。过度蚀刻是可选的，并可以被省略。如果没有执行过度蚀刻，每个存储器开口49的底表面可以与掺杂阱层10的最顶端的表面共面。存储器开口49中的每一个可以包括大体上正交地延伸到基板的最顶端的表面的侧壁(或多个侧壁)。其中形成存储器开口49的阵列的区域在本文中被称为器件区域。基板半导体层9和掺杂阱层10共同构成基板(9，10)，其可以是半导体基板。可替换地，可以省略掺杂阱层10，并且存储器开口49可以延伸至基板半导体层9的顶表面或延伸进入基板半导体层9。
可以在采用本公开的各种实施例的存储器开口中的每一个中形成存储器堆叠结构。图2A至图2H示出根据本公开的实施例的在形成示例性存储器堆叠结构期间示例性结构内的存储器开口的顺序垂直横截面图。可以在图1中示出的示例性结构中的存储器开口49的每一个内执行示例性存储器堆叠结构的形成。
参考图2A，在放大图中示出了图1的示例性结构的存储器开口49。存储器开口49穿过绝缘帽层70、交替堆叠(32，42)、电介质帽层31、电介质垫层12延伸，以及可选地延伸到掺杂阱层10的上部部分中。每个存储器开口的底表面相对于掺杂阱层10的顶表面的凹陷深度可以在从0nm至30nm的范围中，尽管也可以采用更大的凹陷深度。可选地，例如，可以通过各向同性蚀刻，部分地横向地凹陷牺牲材料层42以形成横向凹陷(未示出)。
参考图2B，例如，可以通过选择性外延来在每个存储器开口49的底部处形成可选的外延沟道部分11。每个外延沟道部分11包括单晶体半导体材料，该单晶体半导体材料与掺杂阱层10的单晶体半导体材料外延的对齐。在一个实施例中，可以利用掺杂阱层10相同导电类型的电掺杂剂来掺杂外延沟道部分11。在一个实施例中，可以在包括牺牲材料层42的顶表面的水平面上方形成每个外延沟道部分11的顶表面。在这种情况下，可以通过将位于包括外延沟道部分11的顶表面的水平面下面的每个牺牲材料层42替换为相应的导电材料层以随后形成至少一个源极选择栅电极。
参考图2C，可以在存储器开口49中顺序地沉积一系列的层，该一系列的层包括：至少一个可选阻挡电介质层(501L，503L)、存储器材料层504L、隧穿电介质层506L和可选的第一半导体沟道层601L。至少一个阻挡电介质层(501L，503L)可以包括，例如，第一阻挡电介质层501L和第二阻挡电介质层503L。
可以通过共形沉积方法将第一阻挡电介质层501L沉积在每个存储器开口49的侧壁上。第一阻挡电介质层501L包括可以是电介质金属氧化物的电介质材料。如本文所使用的，电介质金属氧化物是指包含至少一个金属元素和至少氧的电介质材料。电介质金属氧化物可以基本上由至少一个金属元素和氧组成，或者可以基本上由至少一个金属元素、氧和诸如氮的至少一个非金属元素组成。在一个实施例中，第一阻挡电介质层501L可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的电介质金属氧化物。
电介质金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂的化合物、其合金、以及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(Plused LaserDeposition，PLD)、液体源雾化化学沉积、或其组合来沉积第一阻挡电介质层501L。第一阻挡电介质层501L的厚度可以在从1nm至20nm的范围中，尽管也可以采用更小和更大的厚度。第一阻挡电介质层501L随后可以用作阻挡存储的电荷泄漏到控制栅电极的电介质材料部分。在一个实施例中，第一阻挡电介质层501L包括氧化铝。
第二阻挡电介质层503L可以形成在第一阻挡电介质层501L上。第二阻挡电介质层503L可以包括与第一阻挡电介质层501L的电介质材料不同的电介质材料。在一个实施例中，第二阻挡电介质层503L可以包括氧化硅、具有与第一阻挡电介质层501L不同的成分的电介质金属氧化物、氮氧化硅、氮化硅、或其组合。在一个实施例中，第二阻挡电介质层503L可以包括氧化硅。第二阻挡电介质层503L可以通过共形沉积方法(诸如，低压化学气相沉积、原子层沉积、或其组合)来形成。第二阻挡电介质层503L的厚度可以在从1nm至20nm的范围中，尽管也可以采用更小和更大的厚度。可替换地，可以省略第一阻挡电介质层501L和/或第二阻挡电介质层503L，并且可以在随后形成的存储器薄膜的表面上形成背侧凹陷之后，形成阻挡电介质层。
随后，可以顺序地形成存储器材料层504L、隧穿电介质层506L、以及可选的第一半导体沟道层601L。在一个实施例中，存储器材料层504L可以是包括可以是例如氮化硅的电介质电荷捕获材料的电荷捕获材料。可替换地，存储器材料层504L可以包括诸如掺杂的多晶硅或金属材料的导电材料，其例如通过在横向凹陷内形成到牺牲材料层42中被图案化成多个电隔离的部分(例如，浮置栅极)。在一个实施例中，存储器材料层504L包括氮化硅层。
存储器材料层504L可以形成为具有均匀成分的单个存储器材料层，或者可以包括多个存储器材料层的堆叠。多个存储器材料层(如果采用的话)可以包括多个间隔开的浮置栅极材料层，该浮置栅极材料层包含导电材料(例如，诸如钨、钼、钽、钛、铂、钌、及其合金的金属；或者诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴、或其组合的金属硅化物)和/或半导体材料(例如，包含至少一个元素半导体元素或至少一个化合物半导体材料的多晶或非晶半导体材料)。可替换地或额外地，存储器材料层504L可以包括诸如一个或多个氮化硅区段的绝缘的电荷捕获材料。可替换地，存储器材料层504L可以包括诸如金属纳米颗粒的导电纳米颗粒，其可以是，例如，钌纳米颗粒。存储器材料层504L可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(physical vapor deposition，PVD)、或任何适当的沉积技术来形成，以用于在其中存储电荷。存储器材料层504L的厚度可以在从2nm至20nm的范围中，尽管也可以采用更小和更大的厚度。
隧穿电介质层506L包括可以在适当的电偏置条件下通过其执行电荷隧穿的电介质材料。可以根据要形成的单片三维NAND串存储器器件的操作的模式，通过热载流子注入或者通过Fowler-Nordheim隧穿感应的电荷转移来执行电荷隧穿。隧穿电介质层506L可以包括氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(诸如氧化铝和氧化铪)、电介质金属氮氧化物、电介质金属硅酸盐、其合金、和/或其组合。在一个实施例中，隧穿电介质层506L可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常称为ONO堆叠。在一个实施例中，隧穿电介质层506L可以包括大体上没有碳的氧化硅层、或大体上没有碳的氮氧化硅层。隧穿电介质层506L的厚度可以在从2nm至20nm的范围中，尽管也可以采用更小和更大的厚度。
可选的第一半导体沟道层601L包括半导体材料，诸如至少一个元素半导体材料、至少一个III-V族化合物半导体材料、至少一个II-VI族化合物半导体材料、至少一个有机半导体材料、或本领域已知的其他半导体材料。在一个实施例中，第一半导体沟道层601L包括非晶硅或多晶硅。第一半导体沟道层601L可以通过共形沉积(诸如低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD))方法来形成。第一半导体沟道层601L的厚度可以在从2nm到10nm的范围中，尽管也可以采用更小和更大的厚度。腔49’形成在每个存储器开口49的未填充有沉积的材料层(501L、503L、504L、506I、601L)的体积中。
参考图2D，采用至少一个各向异性蚀刻工艺顺序地各向异性蚀刻可选的第一半导体沟道层601L、隧穿电介质层506L、存储器材料层504L、至少一个阻挡电介质层(501L，503L)。可以通过至少一个各向异性蚀刻工艺移除位于绝缘帽层70的顶表面的上方的第一半导体沟道层601L、隧穿电介质层506L、存储器材料层504L和至少一个阻挡电介质层(501L，503L)的部分。此外，可以移除位于每个腔49’的底部的第一半导体沟道层601L、隧穿电介质层506L、存储器材料层504L和至少一个阻挡电介质层(501L，503L)的水平部分以在其剩余部分中形成开口。可以通过各向异性蚀刻工艺来蚀刻第一半导体沟道层601L、隧穿电介质层506L、连续的存储器材料层504L和至少一个阻挡电介质层(501L，503L)中的每一个。
第一半导体沟道层601L的每个剩余部分构成第一半导体沟道部分601。隧穿电介质层506L的每个剩余部分构成隧道电介质506。存储器材料层504L的每个剩余部分在本文中称为电荷存储元件504。在一个实施例中，电荷存储元件504可以是连续层(即，可以是电荷存储层)。第二阻挡电介质层503L的每个剩余部分在本文中称为第二阻挡电介质503。第一阻挡电介质层501L的每个剩余部分在本文中称为第一阻挡电介质503。外延沟道部分11的表面可以通过第一半导体沟道部分601、隧穿电介质506、电荷存储元件504、和至少一个阻挡电介质(501，503)在开口下方物理地被暴露。可选地，外延沟道部分11的物理暴露部分可以被垂直凹陷。隧道电介质506被电荷存储元件504围绕。电荷存储元件504可以包括电荷捕捉材料或浮置栅极材料。
隧穿电介质506、电荷存储元件504、可选的第二阻挡电介质503、和可选的第一阻挡电介质501的集合共同地构成了存储器薄膜50。在一个实施例中，第一半导体沟道部分601、隧穿电介质506、电荷存储元件504、第二阻挡电介质503和第一阻挡电介质501可以具有垂直重合的侧壁。如本文所使用的，如果存在包括第一表面和第二表面两者的垂直平面，则第一表面与第二表面“垂直地重合”。这样的垂直平面可以具有或可以不具有水平曲率，但是不包括沿着垂直方向任何曲率，即，直线地上下延伸。
参考图2E，第二半导体沟道层602L可以直接沉积在在基板(9，10)上的外延沟道部分11的半导体表面上，并且直接沉积在第一半导体沟道部分601上。第二半导体沟道层602L包括半导体材料，诸如至少一个元素半导体材料、至少一个III-V族化合物半导体材料、至少一个II-VI族化合物半导体材料、至少一个有机半导体材料、或本领域已知的其他半导体材料。在一个实施例中，第二半导体沟道层602L包括非晶硅或多晶硅。可以通过共形沉积方法(诸如低压化学气相沉积(LPCVD))形成第二半导体沟道层602L。第二半导体沟道层602L的厚度可以在从2nm至10nm的范围中，尽管也可以采用更小和更大的厚度。第二半导体沟道层602L可以部分地填充每个存储器开口中的腔49’，或者可以完全填充每个存储器开口中的腔。
第一半导体沟道部分601和第二半导体沟道层602L的材料共同被称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道部分601和第二半导体沟道层602L中的所有半导体材料的集合。
参考图2F，在第二半导体沟道层602L没有完全填充每个存储器开口中的腔49’的情况下，电介质芯层62L可以沉积在腔49’中，以填充每个存储器开口内的腔49’的任何剩余部分。电介质芯层62L包括电介质材料(诸如，氧化硅或有机硅酸盐玻璃)。可以通过共形沉积方法(诸如低压化学气相沉积(LPCVD))、或者可以通过自平坦化沉积工艺(诸如旋涂)来沉积电介质芯层62L。
参考图2G，可以例如通过从绝缘帽层70的顶表面的上方的凹陷蚀刻来移除电介质芯层62L的水平部分。此外，可以通过可以采用凹陷蚀刻或化学机械平坦化(CMP)的平坦化工艺来移除位于绝缘帽层70的顶表面的上方的第二半导体沟道层602L的水平部分。存储器开口内的第二半导体沟道层602L的每个剩余部分构成第二半导体沟道部分602。
每个第一半导体沟道部分601和第二半导体沟道部分602的邻接的对可以共同形成半导体沟道60，当包括半导体沟道60的垂直NAND器件被导通时，电流可以流动通过该半导体沟道60。隧穿电介质506被电荷存储元件504围绕，并且横向地围绕半导体沟道60的部分。可选的第一阻挡电介质501、第二阻挡电介质503、存储器材料层504和隧穿电介质506的每个邻接的集合共同构成存储器薄膜50，该存储器薄膜50可以以宏观保持时间存储电荷。在一些实施例中，在该步骤中，第一阻挡电介质501和/或第二阻挡电介质503可以不存在于存储器薄膜50中，并且可以在形成背侧凹陷之后随后形成阻挡电介质。如本文所使用的，宏观保持时间是指适合于将存储器器件作为永久存储器器件操作的保持时间，例如超过24小时的保持时间。
电介质芯层62的剩余部分的顶表面可以，例如，通过凹陷蚀刻在每个存储器开口内进一步凹陷到位于绝缘帽层70的顶表面与绝缘帽层70的底表面之间的深度。电介质芯层62L的每个剩余部分构成电介质芯62。
参考图2H，可以通过在电介质芯62上方的每个凹陷的区域内沉积掺杂的半导体材料来形成漏极区域63。该掺杂的半导体材料可以是，例如掺杂的多晶硅。可以通过例如化学机械平坦化(CMP)或凹陷蚀刻来从绝缘帽层70的顶表面的上方移除沉积的半导体材料的超过部分，以形成漏极区域63。
示例性存储器堆叠结构可以嵌入到图1中示出的示例性结构中。图3示出了合并了图2H的示例性存储器堆叠结构的多个实例的示例性结构。示例性结构包括半导体器件，该半导体器件包括，包含位于半导体基板(9，10)之上的交替的多个材料层(例如，牺牲材料层42)和绝缘层32的堆叠(32，42)，和通过堆叠(32，42)延伸的存储器开口。半导体器件还包括从堆叠的最底层(例如，最底端的牺牲材料层42)垂直地延伸到堆叠的最顶层(例如，最顶端的牺牲材料层42)的存储器薄膜50和半导体沟道60。存储器薄膜50接触存储器开口49的侧壁，并且半导体沟道60接触外延沟道部分11(或者，如果省略沟道部分11，则接触掺杂阱层10)。
参考图4，可以在基板(9，10)之上形成可选的第一接触级电介质层71。作为可选的结构，可以形成、或可以不形成第一接触级电介质层71。在形成第一接触级电介质层71的情况下，第一接触级电介质层71包括诸如，氧化硅、氮化硅、氮氧化硅、多孔或无孔有机硅酸盐玻璃(OSG)、或其组合的电介质材料。如果采用有机硅酸盐玻璃，有机硅酸盐玻璃可以或可以不掺杂有氮。第一接触级电介质层71可以形成在包括绝缘帽层70的顶表面和漏极区域63的顶表面的水平平面之上。可以通过化学气相沉积、原子层沉积(ALD)、旋涂、或其组合来沉积第一接触级电介质层71。第一接触级电介质层71的厚度可以在从10nm到300nm的范围中，尽管也可以采用更小和更大的厚度。
在一个实施例中，第一接触级电介质层71可以形成为通体具有均匀厚度的电介质材料层。第一接触级电介质层71可以形成为单个电介质材料层，或者可以形成为多个电介质层的堆叠。可替换地，第一接触级电介质层71的形成可以与至少一个线级电介质层(未示出)的形成合并。虽然采用其中第一接触级电介质层71是与随后沉积的可选的第二接触级电介质层或至少一个线级电介质层分离的结构的实施例来描述本公开，但是本文明确地设想了其中第一接触级电介质层71和至少一个线级电介质层以相同的工艺步骤形成，和/或形成为相同的材料层的实施例。
可选地，例如可以通过施加并图案化具有开口的光刻胶层并且通过采用蚀刻(诸如各向异性蚀刻)来转印穿过交替堆叠(31，42)的开口的图案，来移除交替堆叠(32，42)的部分。穿过交替堆叠(32，42)的整个厚度延伸的可选沟槽可以形成在包括外围器件区域200和与器件区域100相邻的接触区域300的部分的区域之内。器件区域100包括存储器堆叠结构55的阵列，其的每个存储器堆叠结构55都包括存储器薄膜50和半导体沟道60。随后，可以可选地利用诸如氧化硅的可选电介质材料来填充沟槽。可以通过诸如化学机械平面化和/或凹陷蚀刻的平坦化工艺来从第一接触级电介质层71的顶表面之上移除电介质材料的超过部分。第一接触级电介质层71的顶表面可以用作平坦化期间的停止表面。沟槽中剩余的电介质材料构成可选的电介质材料部分64。
可以在接触区域300内形成阶梯式腔，其可以跨过电介质材料部分64和交替堆叠(32，42)的部分。可替换地，可以省略电介质材料部分64，并且可以仅在堆叠(32，42)的暴露边缘中形成阶梯式腔。阶梯式腔可以具有各种阶梯式表面，使得阶梯式腔的水平截面的形状根据离基板(9，10)的顶表面的垂直距离而改变。在一个实施例中，通过重复地执行一组工艺步骤来形成阶梯式腔。该组工艺步骤可以包括，例如，垂直地增加一个或多个级的腔的深度的第一类型的蚀刻工艺，和横向地扩展在随后的第一类型的蚀刻工艺中要被垂直蚀刻的区的第二类型的蚀刻工艺。如本文所使用的，包括交替的多个的结构的“级”被定义为结构内的一对第一材料层和第二材料层的相对位置。
电介质材料部分64可以在形成阶梯式腔之后具有阶梯式表面，并且在形成阶梯式腔之后，交替堆叠(32，42)的外围部分可以具有阶梯式表面。如本文所使用的，“阶梯式表面”是指表面的集合，其包括至少两个水平表面和至少两个垂直表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并邻接从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯式腔”是指具有阶梯式表面的腔。
可以通过在其中电介质材料的沉积来在阶梯式腔中形成后向阶梯式电介质材料部分65(即，绝缘填充材料部分)。可以在阶梯式腔中沉积诸如氧化硅的电介质材料。例如通过化学机械平坦化(CMP)，可以从第一接触级电介质层71的顶表面的上方移除沉积的电介质材料的超过部分。填充阶梯式腔的沉积的电介质材料剩余部分组成后向阶梯式电介质材料部分65。如本文所使用的，“后向阶梯式”元素是指具有阶梯式表面和水平截面面积的元素，该水平截面面积根据离元素所存在的基板的顶表面的垂直距离而单调增加。如果采用氧化硅作为后向阶梯式电介质材料部分65，则后向阶梯式电介质材料部分65的氧化硅可以、或可以不掺杂有诸如B、P和/或F的掺杂剂。在替换的方法中，在形成存储器开口49和存储器堆叠结构55之前(例如图1至图3中示出的步骤之前)可以形成堆叠(32，42)和后向阶梯式电介质材料部分65中的步骤。
参考图5A和5B，穿过后向阶梯式电介质材料部分65和/或穿过第一接触级电介质层71和/或穿过交替堆叠(32，42)可以可选地形成至少一个电介质支撑柱7P。图5B中的平面A-A’对应于图5A的垂直横截面图的平面。在一个实施例中，在位于与器件区域100相邻的接触区域300中可以形成至少一个电介质支撑柱7P。可以例如通过形成穿过后向阶梯式电介质材料部分65和/或穿过交替堆叠(32，42)延伸且至少延伸到基板(9，10)的顶表面的开口，并且使用对用于移除牺牲材料层42的蚀刻化学物质有抗性的电介质材料填充开口，来形成至少一个电介质支撑柱7P。
在一个实施例中，所述至少一个电介质支撑柱可以包括氧化硅和/或诸如氧化铝的电介质金属氧化物。在一个实施例中，在沉积至少一个电介质支撑柱7P的同时沉积在第一接触级电介质层71之上的电介质材料的部分可以作为第二接触级电介质层73存在于第一接触级电介质层71之上。至少一个电介质支撑柱7P和第二接触级电介质层73中的每一个都是可选的结构。因此，第二接触级电介质层73可以、或可以不存在于绝缘帽层70和后向阶梯式电介质材料部分65之上。第一接触级电介质层71和第二接触级电介质层73在本文中共同称为至少一个接触级电介质层(71，73)。在一个实施例中，至少一个接触级电介质层(71，73)可以包括第一接触级电介质层和第二接触级电介质层(71，73)这两者，并且可选地包括可以随后形成的任何附加的通孔级电介质层。在另一实施例中，至少一个接触级电介质层(71，73)可以仅包括第一接触级电介质层71或第二接触级电介质层73，并且可选地包括任何可以随后形成的任何附加的通孔级电介质层。可替换地，可以省略第一接触级电介质层和第二接触级电介质层(71，73)的形成，并且可以随后形成至少一个通孔级电介质层，即在形成背侧接触通孔结构之后。
第二接触级电介质层73和至少一个电介质支撑柱7P可以形成为整体构造的单个连续结构，即它们之间没有任何材料界面。在另一实施例中，可以例如通过化学机械平坦化或凹陷蚀刻移除在至少一个电介质支撑柱7P的沉积的同时沉积在第一接触级电介质层71上电介质材料的部分。在这种情况下，不存在第二接触级电介质层73，并且可以物理地暴露第一接触级电介质层71的顶表面。
可以在交替堆叠(32，42)和/或后向阶梯式电介质材料部分65上、以及可选地在平版印刷图案上施加光刻胶层(未示出)以在其中期望形成背侧接触通孔结构的面积中形成至少一个背侧通孔沟槽79。可以采用各向异性蚀刻、通过交替堆叠(32，42)和/或后向阶梯式电介质材料部分65来转印光刻胶层中的图案以形成至少一个背侧通孔沟槽79，其至少延伸到基板(9，10)的顶表面。在一个实施例中，至少一个背侧通孔沟槽79可以包括其中可以随后形成源极接触通孔结构的源极接触开口。
参考图6，可以将相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入到至少一个背侧通孔沟槽79中，例如采用蚀刻工艺。在从其中移除牺牲材料层42的体积中形成背侧凹陷43。牺牲材料层42的第二材料的移除可以对绝缘层32的第一材料、至少一个电介质支撑柱7P的材料、后向阶梯式电介质材料部分65的材料、掺杂阱层10的半导体材料、以及存储器薄膜50的最外层的材料是有选择性的。在一个实施例中，牺牲材料层42可以包括氮化硅，并且绝缘层32、至少一个电介质支撑柱7P和后向阶梯式电介质材料部分65的材料可选自氧化硅和电介质金属氧化物。在另一实施例中，牺牲材料层42可以包括诸如多晶硅的半导体材料，并且绝缘层32、至少一个电介质支撑柱7P和后向阶梯式电介质材料部分65的材料可以选自氧化硅、氮化硅和电介质金属氧化物。在这种情况下，可以修改背侧通孔沟槽79的深度，使得至少一个背侧通孔沟槽79的最底端的表面位于电介质垫层12内，即以避免半导体基板层10的顶表面的物理暴露。
移除对第一材料和存储器薄膜50的最外层有选择性的第二材料的蚀刻工艺可以是采用湿法蚀刻溶液的湿法刻蚀工艺，或者可以是其中蚀刻剂以气相被引入到至少一个背侧通孔沟槽79中的气相(干法)刻蚀工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是其中示例性结构被浸入到包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，其中该磷酸蚀刻对氧化硅、硅、以及本领域中采用的各种其他材料有选择性的氮化硅。至少一个电介质支撑柱7P、后向阶梯式电介质材料部分65和存储器堆叠结构55在背侧凹陷43存在于先前被牺牲材料层42占据的体积内的同时提供结构支撑。
每个背侧凹陷43可以是具有大于腔的垂直范围的横向尺寸的、横向延伸的腔。换句话说，每个背侧凹陷43的横向尺寸可以大于背侧凹陷43的高度。多个背侧凹陷43可以形成在从其中移除牺牲材料层42的第二材料的体积中。在其中形成存储器堆叠结构55的存储器开口在本文中称为与背侧凹陷43相对的前侧凹陷或前侧腔。在一个实施例中，器件区域100包括具有布置在基板(9，10)上方的多个器件级的单片三维NAND串的阵列。在这种情况下，每个背侧凹陷43可以定义用于接收单片三维NAND串的阵列的相应的字线的空间。
多个背侧凹陷43中的每一个可以大体上平行于基板(9，10)的顶表面延伸。背侧凹陷43可以由下面的绝缘层32的顶表面、以及上覆的绝缘层32的底表面垂直地界定。在一个实施例中，每个背侧凹陷43可以通体具有均匀的高度。可选地，背侧阻挡电介质层可以形成在背侧凹陷中。
可以通过将半导体材料热转换成和/或等离子体转换成电介质材料而将外延沟道部分11和掺杂阱层10的物理暴露的表面部分转换为电介质材料部分。例如，可以采用热转换和/或等离子体转换来将每个外延沟道部分11的表面部分转换为电介质间隔体116，并且将掺杂阱层10的每个物理暴露的表面部分转换为牺牲电介质部分616。在一个实施例中，每个电介质间隔体116可以拓扑地同胚于环面(torus)，即大致环形。如本文所使用的，如果可以在不损坏孔或者不将新的孔形成到环面的形状中的情况下连续地拉伸元素的形状，则元素拓扑地同胚于环面。电介质间隔体116包括电介质材料，该电介质材料包括与外延沟道部分11相同的半导体元素，并且附加地包括至少一个非金属元素(诸如氧和/或氮)，使得电介质间隔体116的材料是电介质材料。在一个实施例中，电介质间隔体116可以包括外延沟道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。类似地，每个牺牲电介质部分616包括电介质材料，该电介质材料包括与掺杂阱区域10相同的半导体元素，并且附加地包括至少一个非金属元素(诸如氧和/或氮)，使得牺牲电介质部分616的材料是电介质材料。在一个实施例中，牺牲电介质部分616可以包括掺杂阱层10的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
参考图7，可以可选地形成可选背侧阻挡电介质层66。如果形成，背侧阻挡电介质层66可以沉积在背侧凹陷43、背侧通孔沟槽79的物理暴露的表面上、和示例结构(诸如，第二接触级电介质层73)的最顶层上。背侧阻挡电介质层包含电介质材料，其用作随后要形成在背侧凹陷43中的控制栅极的控制栅极电介质。在每个存储器开口内存在至少一个阻挡电介质层(501，503)的情况下，背侧阻挡电介质层66是可选的。在省略至少一个阻挡电介质层(501，503)的情况下，存在背侧阻挡电介质层66。
可选的背侧阻挡电介质层66包括电介质材料，诸如电介质金属氧化物、氧化硅、氮化硅、含氮有机硅酸盐玻璃、或其组合。在一个实施例中，背侧阻挡电介质层66的电介质材料可以是电介质金属氧化物，诸如氧化铝、至少一个过渡金属元素的电介质氧化物、至少一个镧系元素的电介质氧化物、以及铝、至少一个过渡金属元素和/或至少一个镧系元素的组合的电介质氧化物。可以通过诸如化学气相沉积或原子层沉积的共形沉积方法来沉积背侧阻挡电介质层66。背侧阻挡电介质层66的厚度可以在从1nm至10nm的范围中，尽管也可以采用更小和更大的厚度。可以在至少一个背侧通孔沟槽79的侧壁、绝缘层32的水平表面和侧壁、物理暴露于背侧凹陷43的存储器堆叠结构55的侧壁表面的部分、和掺杂阱层10的顶表面(如果在形成背侧阻挡电介质层66之前形成)上形成可选的背侧阻挡电介质层66。背侧腔体79’存在于未被背侧阻挡电介质层66填充的每个背侧通孔沟槽79的部分内。背侧阻挡电介质层66是可选结构。尽管采用其中存在可选的背侧阻挡电介质层66的实施例描述了本公开，但是本文中描述的每个实施例具有其中省略了可选的背侧阻挡电介质层66的对应实施例。在本文中明确地设想了这些变化。
参考图8，至少一个导电材料可以沉积在背侧凹陷43的剩余体积中，并且在一些实施例中，可以沉积在背侧通孔沟槽79的外围体积中。沉积在背侧凹陷43中的至少一个导电材料的部分组成电导电层46。根据实施例，至少一个导电材料的附加部分可以沉积在背侧通孔腔79的外围区域中并且可以沉积在接触级电介质层(71，73)上以形成连续的导电材料层46L。在连续的导电材料层46L的情况下，可以执行回蚀刻工艺来从背侧通孔腔79的外围区域和从接触级电介质层(71，73)上移除连续导电材料层46L以提供图9中示出的结构。可替换地，可以在背侧凹陷43中可选择地沉积每个电导电层46以形成图9的结构。在这种情况下，可以省略图8中所示的步骤。如在图9的处理步骤中提供的每个电导电层46组成了存储器堆叠结构55的控制栅电极。在背侧凹陷43的每个级(即，如原始提供的交替堆叠(32，42)的牺牲材料层42的每个级中)中形成电导电层46。每个控制栅电极包括至少一个钨层的部分。
可以采用各种手段以形成在图8和图9中示出的电导电层46。以下描述在图8和图9的处理步骤处的用于形成电导电层46的本公开的实施例。
图10A至图10E示出了根据本公开的第一实施例的形成第一示例性电导电层的过程。参考图10A，示出了在形成对应于图8的处理步骤的可选的背侧阻挡电介质层66之后，包括在存储器膜50和背侧腔79’之间的背侧凹陷43的区域。
参考图10B，可选的导电金属氮化物层46A可以沉积在背侧凹陷43中。导电金属氮化物层46A包括导电金属氮化物，诸如TiN、TaN、WN、或其合金、或其堆叠。可以通过共形沉积工艺(诸如化学气相沉积或原子层沉积)来形成导电金属氮化物层46A。可选导电金属氮化物层46A的厚度可以在从1nm至4nm的范围中，尽管也可以采用更小和更大的厚度。
硅成核层451沉积在背侧凹陷43中。在一个实施例中，存在背侧阻挡电介质层66，存在导电金属氮化物层46A，并且硅成核层451直接沉积在导电金属氮化物层46A上。在另一实施例中，存在背侧阻挡电介质层66，不存在导电金属氮化物层46A，并且硅成核层451直接沉积在背侧阻挡电介质层66上。在另一实施例中，不存在背侧阻挡电介质层66，存在导电金属氮化物层46A，并且硅成核层451直接沉积在导电金属氮化物层46A上。在另一实施例中，不存在背侧阻挡电介质层66，不存在导电金属氮化物层46A，并且硅成核层451直接沉积在绝缘层32的水平表面上以及存储器薄膜的外部侧壁的部分上。
硅成核层451包括未掺杂的硅或掺杂的硅。因此，硅成核层451可以基本上由硅原子组成(在采用未掺杂的硅的情况下)，或者可以基本上由硅原子以及可以是p型掺杂剂原子(诸如硼)或n型掺杂剂原子(诸如P、As和/或Sb)的电掺杂剂原子组成。可替换地，成核层451可以包括硅合金，诸如，具有至少50原子百分比的硅的硅锗。
在一个实施例中，硅成核层451可以掺杂有可以是p型掺杂剂或n型掺杂剂的电掺杂剂。硅成核层451的掺杂降低了硅成核层451的电阻率。优选地，硅成核层451中的P型掺杂剂或n型掺杂剂的原子浓度可以在从1.0×1020/cm3到5.0×1020/cm3的范围中，尽管也可以采用更小和更大的原子浓度。
可以通过共形沉积工艺(诸如化学气象沉积或原子层沉积)来形成硅成核层451。例如，可以使用乙硅烷源来形成层451。乙硅烷可以在大约400C或更高(例如，425到500C，诸如450到575C)的相对低的温度下来以相对高的速率沉积硅层。可替换地，也可以使用另一硅沉积源。硅成核层451可以包括非晶相的硅原子，即，可以是非晶硅层。在一个实施例中，硅成核层451可以是包括非晶硅的至少两个原子单层的非晶硅成核层。硅成核层451的厚度可以在从1nm至15nm的范围中，诸如3nm至10nm，尽管也可以采用更小和更大的厚度。在掺杂有电掺杂剂的硅成核层451的情况下，可以采用原位掺杂或非原位掺杂来将电掺杂剂引入到硅成核层451。
参考图10C，在硅成核层451的沉积之后，在背侧凹陷43中沉积至少一个钨层46B。硅成核层451提供成核表面，至少一个钨层46B的钨材料在该成核表面上成核。至少一个钨层46B可以使用无氟前驱气体来沉积，或者可以使用含氟前驱气体来沉积。至少一个钨层46B可以由具有相同成分的单个钨层构成，或者可以包括具有不同成分的杂质(诸如氟)的两个或更多个钨层。至少一个钨层46B可以通过至少一个共形沉积工艺形成，其可以包括化学气相沉积工艺和/或原子层沉积工艺。
在一个实施例中，至少一个钨层46B可以包括具有在原子浓度上低于百万分之1.0(parts per million，p.p.m.)的氟浓度的无氟钨层。如本文所使用的，如果氟的原子浓度为0或处于痕量水平(即，低于1.0p.p.m.)，则元素是“无氟”的。
在这种情况下，可以采用至少一个无氟硅沉积工艺(即，沉积无氟钨的至少一个沉积工艺)来形成至少一个钨层46B的部分或全体。在一个实施例中，沉积工艺可以仅采用用于一个或多个反应物(前驱气体)和一个或多个附加可选剂(诸如还原剂)的无氟材料。还原剂可以是含氢气体，诸如氢气、硅烷、乙硼烷或其组合。还原剂可以是无氟气体。
在一个实施例中，无氟钨沉积工艺可以是化学气相沉积工艺或原子层沉积工艺，其中无氟钨前驱气体和还原剂气体同时或交替地流入在其中沉积了基板的处理室中。在一个实施例中，至少一个无氟钨沉积工艺包括原子层沉积工艺，在该原子层沉积工艺中无氟钨前驱气体和还原气体交替地流入其中沉积了基板的处理室中。在另一实施例中，至少一个无氟钨沉积工艺包括化学气相沉积工艺，在该化学气相沉积工艺中无氟钨前驱气体和还原气体同时流入其中沉积了基板的处理室中。
在一个实施例中，可以从氯化钨前驱气体和包括钨原子的有机金属前驱气体中选择无氟钨前驱气体。例如，无氟钨沉积工艺可以是原子层沉积工艺或化学气相沉积工艺，其采用从以下各项中选择的气体作为无氟金属前驱气体(例如，无氟钨前驱气体)：WCl6、W(CH3)6、羰基钨、WCl2(Nt-Bu)2py2、W(Nt-Bu)2Cl{(Ni-Pr)2CNi-Pr2}、W(Nt-Bu)2Cl{(Ni-Pr)2CNMe2}、W(Nt-Bu)2Cl{(Ni-Pr)2CNEt2}、W(Nt-Bu)2Cl{(NCy)2CNEt2}、W(Nt-Bu)2NMe2{(Ni-Pr)2CNi-Pr2}、W(Nt-Bu)2(NMe2){(Ni-Pr)2CNMe2}、W(Nt-Bu)2(N3){(Ni-Pr)2CNi-Pr2}、W(Nt-Bu)2{(Ni-Pr)2CNMe2}、[W(Nt-Bu)2Cl{NC(NMe2)2}]2、W(Nt-Bu)2(N3){NC(NMe2)2}2、和[(W(Nt-Bu)2(N3)(μ2-N3)py)]2。在一个实施例中，至少一个钨层46B可以由单个无氟钨层组成。
位于背侧凹陷43的每个级处(即，位于移除牺牲材料层42之前的牺牲材料层42的每个级处)的可选导电金属氮化物层46A、硅成核层451和至少一个钨层46B的部分构成图8中示出的电导电层46。位于背侧通孔腔79之内和位于接触级电介质层(71，73)上的可选导电金属氮化物层46A、硅成核层451和至少一个钨层46B部分组成图8所示的连续导电金属层46L。
在从背侧通孔腔79内并从接触级电介质层(71，73)的上方移除连续导电材料层46L时，可形成图10D所示的结构。硅成核层451是含硅金属层，即，含硅金属(包括硅原子的金属)的层。
参考图10E，可以在移除连续导电材料层46L之后或之前，执行大于525摄氏度的温度下的热退火。在一个实施例中，热退火的温度可以低于引起硅化钨形成的温度范围。包括非晶硅的硅成核层451可以转换成多晶硅成核层452，其是具有多晶相的硅成核层。因此，多晶硅成核层452可以包括未掺杂的多晶硅、或掺杂的多晶硅、或掺杂的或未掺杂的多晶硅-锗。多晶硅成核层452是含硅材料层。
参考图10F，示出了第一示例性电导电层46的第一变化，其可以通过执行在通过硅成核层451(或多晶硅成核层452)中的硅和至少一个钨层46B的反应而引起硅化钨的形成的温度下的热退火，而从图10C、10D、或10E的第一示例电导电层46中衍生出。选择退火工艺的温度和持续时间，使得硅成核层451(或多晶硅成核层452)的整体与至少一个钨层46B反应，并被转换成硅化钨层471。硅化钨层471是含硅材料层。
参考图10G，示出了第一示例性电导电层46的第二变化，其可以通过执行在通过硅成核层451(或多晶硅成核层452)中的硅和至少一个钨层46B的反应而引起硅化钨的形成的温度下的热退火，而从图10C、10D、或10E的第一示例电导电层46中导出。选择退火工艺的温度和持续时间，使得硅成核层451(或多晶硅成核层452)的仅部分与至少一个钨层46B反应，并且被转换成硅化钨层471，同时留下变成多晶硅成核层452的硅成核层451(或多晶硅成核层452)的未反应部分与硅化钨层471接触。多晶硅成核层452和硅化钨层471是含硅材料层。
参考图11A，可以通过在硅成核层451上沉积多个钨层而形成根据本公开的第二实施例的第二示例电导电层。具体地，可以在图10B示出的结构中的硅成核层451上直接沉积第一钨层461。第一钨层461可以是包括原子浓度小于1.0p.p.m.(诸如0.1p.p.m.)的氟原子的无氟钨层。可以采用如上所述的无氟前驱气体来沉积无氟钨层461。
参考图11B，可以通过另一共形沉积将第二钨层462沉积在背侧凹陷43的剩余体积中。第二钨层可以包括大于3p.p.m.的原子浓度的氟，并且可以通过采用含氟钨前驱气体(诸如WF6)和还原剂(诸如氢)的共形钨沉积工艺来形成。连续导电材料层46L形成在背侧通孔沟槽79中并且形成在接触级电介质层(71，73)上，并且在每个背侧凹陷43之内形成电导电层46。在这种情况下，至少一个钨层46B可以包括第一钨层461(具有低于百万分之1.0的氟浓度)，以及第二钨层462(具有低于百万分之3.0的氟浓度)，并且通过第一钨层461与存储器堆叠结构间隔开。
参考图11C，可以通过可以是各向同性蚀刻或各向异性蚀刻的凹陷蚀刻将连续导电材料层46L从背侧通孔沟槽79的外围以及从接触级电介质层(71，73)上移除。可选地，可以将硅成核层451退火以转换成多晶硅成核层452。硅成核层451是含硅材料层。可替换地，可以通过热退火形成多晶硅成核层451来代替硅成核层451。
参考图12A，可以通过直接在硅成核层451上沉积牺牲钨层477来形成根据本公开的第三实施例的第三示例性电导电层。牺牲钨层477可以具有从1nm至4nm范围内的厚度，尽管也可以采用更小和更大的厚度。牺牲钨层477可以通过共形沉积工艺(诸如化学气相沉积或原子层沉积)来沉积，并且可以包括如上所述的无氟钨层。
参考图12B，可以通过将牺牲钨层477与硅成核层451反应以形成硅化钨来形成硅化钨层471。牺牲钨层477和硅成核层451之间的反应可以通过从700摄氏度和900摄氏度的范围中的提高的温度处的退火来引起，尽管也可以采用更低和更高的温度。可选择退火工艺的持续时间以引起硅成核层451的完全或部分硅化以及牺牲钨层477的完全或部分硅化。
参考图12C，可以在硅化钨层471上(或者如果层477的后部没有被硅化，则在牺牲钨层477的剩余部分上)直接沉积至少一个钨层46B。硅化钨层471提供成核表面，至少一个钨层46B的钨材料在该成核表面上成核。可以采用可以在图10C的处理步骤中采用的任何工艺来沉积至少一个钨层46B。例如，至少一个钨层46B可以包括大于3p.p.m.的原子浓度的氟，并且可以通过采用含氟钨前驱气体(诸如WF6)和还原剂(诸如氢)的共形钨沉积工艺来形成。
在从背侧通孔腔79内并从接触级电介质层(71，73)的上方移除连续导电材料层46L时，可形成图12D所示的结构。硅化钨层471是含硅材料层。
参考图13A，通过将硅成核层451的表面暴露于不含还原剂(诸如氢)的含钨前驱气体(诸如WF6)，可以从图12A中示出的结构中衍生出根据本公开的第四实施例的第四示例性电导电层。对含钨前驱气体的暴露可以在真空室中以范围从0.1mTorr到10mTorr的含钨前驱气体的分压来执行，尽管也可以采用更小或更大的分压。
硅成核层451的硅原子对不含还原剂的含钨前驱气体的暴露至少部分地消耗硅成核层451的物理暴露表面处的硅原子，并且形成了钨成核层463。在示例性示例中，含钨前驱气体可以包括WF6，并且钨成核层463可以包括钨、和大于3p.p.m.(诸如大于10p.p.m.和/或大于30p.p.m.)的原子浓度的氟的杂质原子。钨成核层463可以具有从0.4nm至3nm范围内的厚度，尽管也可以采用更小和更大的厚度。在一个实施例中，钨成核层463是至少一个单层厚。
如果执行硅成核层451的表面部分向钨成核层463的部分转换，则形成硅成核层451的剩余部分的和钨成核层463的堆叠。如果执行硅成核层451到钨成核层463的完全转换，则硅成核层451消失并且钨成核层463接触导电金属氮化物层46A、背侧阻挡电介质层66、或绝缘层32。同时在本公开的各种实施例中示出硅成核层451的部分转换，本文中明确地设想了附加实施例，在其中由于硅成核层451到含硅前驱气体的暴露造成硅成核层451的整体被消耗。在每个实施例中，沉积至少一个钨单层作为成核层。
参考图13B，在背侧凹陷43的剩余部分中随后可以沉积至少一个钨层。在一个实施例中，至少一个钨层可以包括诸如在图11B的处理步骤中沉积的第一钨层461的无氟钨层。第一钨层461可以没有氟原子，即，可以包括低于1p.p.m.的原子浓度(诸如低于0.1p.p.m.)的氟原子。可以采用如上所述的无氟前驱气体来沉积无氟钨层461。在一个实施例中，至少一个钨层可以包括诸如第一钨层461的无氟钨层。
位于背侧凹陷43的每个级处(即，位于移除牺牲材料层42之前的牺牲材料层42的每个级处)的可选导电金属氮化物层46A、硅成核层451(如果存在)和钨层46B(其包括钨成核层463和第一钨层461)的部分组成了图8示出的电导电层46。位于背侧通孔腔79之内和位于接触级电介质层(71，73)上的可选导电金属氮化物层46A、硅成核层451(如果存在)和钨层46B的部分组成图8所示的连续导电金属层46L。如果通过硅成核层451向含钨前驱气体的暴露来移除硅成核层451的整体，则在图13B中结构中没有硅成核层451。
在从背侧通孔腔79内并从接触级电介质层(71，73)的上方移除连续导电材料层46L时，可形成图13C所示的结构。硅成核层451是含硅材料层。
参考图14A，通过形成两个钨层的组合，可以从图13A中示出的结构中衍生出根据本公开的第五实施例的第五示例性电导电层，可以形成第一钨层461和第二钨层462而不是图13B示出的单个第一钨层461。第一钨层461可以与图11A的第一钨层461相同。第二钨层462可以与图11B的第二钨层462相同。
位于背侧凹陷43的每个级处(即，位于移除牺牲材料层42之前的牺牲材料层42的每个级处)的可选导电金属氮化物层46A、硅成核层451(如果存在)和钨层46B(其包括钨成核层463、第一钨层461、和第二钨层462)的部分组成了图8示出的电导电层46。位于背侧通孔腔79之内和位于接触级电介质层(71，73)上的可选导电金属氮化物层46A、硅成核层451(如果存在)和至少一个钨层46B的部分组成图8所示的连续导电金属层46L。如果通过硅成核层451向含钨前驱气体的暴露来移除硅成核层451的整体，则在图14B中结构中没有硅成核层451。
在从背侧通孔腔79内并从接触级电介质层(71，73)的上方移除连续导电材料层46L时，可形成图46B所示的结构。硅成核层451是含硅材料层。
参考图15A，根据本公开的第六实施例的第六示例性电导电层可以从图10B的结构衍生出。在这个实施例中，可以在背侧凹陷43中选择性地沉积钨层(即，以形成图9的结构并且跳过图8中示出的步骤)。硅成核层451可以被沉积为共形非晶硅层，并且可以包括至少两个原子单层的非晶硅。如上所述，背侧阻挡电介质层66可以存在或可以不存在。导电金属氮化物层46A可以存在或可以不存在。因此，在图10B的处理步骤之后提供的氮化硅层451可以直接形成在绝缘层32以及存储器薄膜、背侧阻挡电介质层66、或导电金属氮化物层46A上。
在图15A的处理步骤中，硅成核层451被各向异性地蚀刻。在耗尽(depletive)处理条件下，即，在其中蚀刻剂气体的耗尽限制了硅成核层451的材料的蚀刻的处理条件下，可以穿过腔79’来提供蚀刻剂。因此，蚀刻剂的较少的供应可用于具有离背侧通孔沟槽79的硅成核层451的区域的更大的横向距离的蚀刻处理。硅成核层451的剩余部分构成具有随着离背侧通孔沟槽79的横向距离而增加的可变厚度vt的可变厚度硅层451’。在一个实施例中，与背侧通孔沟槽79相邻的硅成核层451的部分可以被完全移除，并且可变厚度硅层从背侧通孔沟槽79的最邻近侧壁横向地间隔有限距离fd。
参考图15B，通过将可变厚度硅层451’的外部表面暴露于含硅前驱气体(诸如WF6)，可变厚度硅层451’的至少部分可以转换成可变厚度钨层464。对含钨前驱气体的暴露可以在真空室中以范围从0.1mTorr到10mTor的含钨前驱气体的分压来执行，尽管也可以采用更小或更大的分压。
可变厚度硅层451’对含钨前驱气体的暴露至少部分地消耗在可变厚度硅层451’的物理暴露的表面处的硅原子，并形成钨成核层464。在示例性示例中，含钨前驱气体可以包括WF6，并且可变厚度钨层464可以包括钨、和大于3p.p.m.(诸如大于10p.p.m.和/或大于30p.p.m.)的原子浓度的氟的杂质原子。可变厚度钨层464可以包括从0nm到在从0.4nm到3nm的范围中的最大厚度变化的可变厚度，尽管可以采用更小和更大的最大厚度。可以通过暴露于含钨前驱气体用钨原子代替可变厚度硅层451’来形成可变厚度钨层464。
参考图15C，可以通过仅将附加的钨沉积在预先存在的钨表面上以及背侧凹陷43的剩余体积中的至少一个选择性沉积工艺来沉积附加的钨层(465，466)。在一个实施例中，附加钨层(465，466)可以包括第一钨层465，其可以是无氟钨层。可以使用上述用于沉积无氟钨的任何沉积方法来沉积第一钨层465。第一钨层465的厚度可以在从2nm至5nm的范围中，尽管也可以采用更小和更大的厚度。随后，可以沉积第二钨层466。第二钨层466可以或可以不包括氟，并且可以通过上述任何钨沉积方法来沉积。钨不直接在导电金属材料表面(诸如TiN的表面)或电介质表面(诸如背侧阻挡电介质层66或绝缘层32的表面)上成核。因此，附加钨层(465，466)的生长区域限于预先存在的钨表面，并且因此，钨层46B可限于背侧凹陷43的级(其为牺牲材料层42的级)。
参考图15D，位于背侧通孔沟槽79的外围的导电金属氮化物层46A的部分可通过凹陷蚀刻来移除，该凹陷蚀刻可以是各向同性蚀刻或各向异性蚀刻。导电金属氮化物层46A、可变厚度钨层464、第一钨层465、和第二钨层466的每个连续的集合组成了电导电层46。因此，每个电导电层46可以包括：具有低于百万分之1.0的氟浓度的第一钨层465、和具有大于百万分之3.0的氟浓度的第二钨层466，并且第二钨层466通过第一钨层465与存储器堆叠结构55间隔开。如果期望，如将针对以下的第七示例性实施例描述的，可以省略层465。
图16A和图16B以及图17A至图17E示出了根据本公开的第七实施例的第七示例性电导电层的形成。图16A和16B提供了放大的视图，并且图17A至图17E提供了更大面积的垂直横截面图。
参考图17A，图10B的结构可以用于第七实施例。
参考图17B，可以执行图15A的处理步骤以形成可变厚度硅层451’。可变厚度硅层451’包括可变厚度区域，该可变厚度区域位于邻近背侧腔体79’并且其中可变厚度硅层451’的厚度改变。可变厚度硅层451’还可以包括均匀厚度区域，该均匀厚度区域位于包括存储器堆叠结构55并且具有可以是可变厚度硅层451’的最大厚度的均匀厚度的存储器开口之间。换句话说，通过使用更积极的侧壁硅蚀刻，将移除背侧通孔沟槽79’与位于与背侧通孔沟槽79’相邻的存储器堆叠结构55的外部行之间的硅层451’。然而，可以不蚀刻存储器堆叠结构55的外部行内的硅层451’。
参考图17C，可以执行图15B的处理步骤以形成可变厚度钨成核层464。层464不存在与沟槽79’相邻的背侧凹陷43，并且具有与存储器堆叠结构的外部行相邻的可变厚度vt。然而，层464可以具有均匀的厚度并且存在于存储器堆叠结构55的外部行内的后侧凹陷的所有侧壁上。
参考图16A和图17D，可以选择性地沉积至少一个钨层466，其可以是或可以不是无氟的。在一个实施例中，可以通过化学气相沉积工艺、或其他钨沉积方法(诸如低氟钨沉积工艺)来沉积至少一个钨层466。由于钨CVD沉积的选择性质，在不存在层464的情况下不会开始钨生长。因此，层464可以在向外朝着沟槽79’生长之前向内生长，以初始填充与存储器堆叠结构55的外部行相邻的以及存储器堆叠结构55的外部行内的背侧凹陷43空间。这确保了背侧凹陷43的内部部分被首先填充而不形成空隙。
参考图16B和17E，导电金属氮化物层46A位于背侧通孔沟槽79的外围的部分可通过凹陷蚀刻来移除，该凹陷蚀刻可以是各向同性蚀刻或各向异性蚀刻。导电金属氮化物层46A、可变厚度钨层464、和钨层466的每个连续组构成电导电层46。
参考17F，示出了第七示例性电导电层的变化，其可以通过采用将可变厚度硅层451’部分转换为钨成核层464而从第七示例性电导电层中衍生出。因此，每个电导电层46包括：导电金属氮化物层46A、可变厚度硅层451’、钨成核层464、和钨层466。
参考图18，可以通过将电掺杂剂穿过每个背侧通孔沟槽79注入到位于基板(9，10)上的或基板(9，10)内的半导体部分中来形成源极区域61。例如，可以通过将掺杂剂原子穿过每个背侧通孔沟槽79注入到掺杂阱层10的部分中来形成源极区域61。可替换地，通过半导体材料的沉积(例如，通过选择性外延)和通过将电掺杂剂注入到沉积的半导体部分上，可以在基板(9，10)上形成半导体部分。
绝缘间隔体74可以通过共形绝缘层的沉积和移除共形绝缘层的水平部分的各向异性蚀刻而在每个背侧通孔沟槽79的外围形成。在绝缘间隔体之内的背侧腔79’之内沉积导电材料以形成背侧接触通孔结构76，其可以是源极接触通孔结构。
参考图19，存储器接触通孔结构88可以穿过第一和第二接触级电介质层(73，71)而形成。具体地，光刻胶层可以被施加在第二接触级电介质层73，并且可以被平版印刷地图案化以形成上覆漏级结构63的开口。可以执行各向异性蚀刻以通过第一和第二接触级电介质层(73，71)转印光刻胶层中的图案以形成延伸穿过第一和第二接触级电介质层(73，71)的存储器接触通孔。存储器接触通孔腔可以用至少一个导电材料来填充。至少一个导电材料的超过部分可以从包括第二接触级电介质层73的顶表面的水平平面上移除。至少一个导电材料的每个剩余连续部分组成接触下面的漏级区域63的顶表面的存储器接触通孔结构88。随后可以例如通过灰化来移除光刻胶层。
可以穿过示例性结构的电介质材料层/部分形成各种附加的接触通孔结构。例如，可以在外围器件区域中形成外围器件接触通孔结构(8G，8A)，以提供到外围器件的各种节点的电接触。外围器件接触通孔结构(8G，8A)可以包括，例如，至少一个栅极接触通孔结构8G和至少一个有源区域接触通孔结构8A。
本公开的各种示例性结构包括三维存储器器件，其可以是单片三维存储器器件。三维存储器器件可以包括：交替层的堆叠，该交替层包括绝缘层32和电导电层46并且位于基板(9，10)之上；存储器开口49，穿过堆叠延伸；以及存储器堆叠结构55，位于存储器开口中并且从外向内包括存储器材料层504、隧穿电介质层506、以及半导体通道60。每个电导电层46中可以包括：含硅材料层(其可以是硅成核层451、非晶硅成核层452、可变厚度硅层451’、和/或硅化钨层471)、嵌入含硅材料层并接触水平表面的至少一个钨层、和含硅材料层的外部侧壁。
在一个实施例中，含硅材料层可以包括基本上由硅原子组成的或基本由硅原子和电掺杂剂原子组成的硅成核层(451、451’或452)。在另一实施例中，含硅材料层可以包括硅化钨层471。
在一个实施例中，可以提供穿过交替堆叠(32，46)延伸并延伸到基板(9，10)的背侧接触通孔结构76。含硅材料层可以包括具有随着离背侧接触通孔结构76的最邻近侧壁的横向距离而增加的可变厚度的可变厚度材料层451’。
在一个实施例中，每个电导电层46可以包括导电金属氮化物层46A，并且每个含硅材料层可以直接位于相应的导电金属氮化物层上。
单片三维存储器器件可以包括：交替层的堆叠，该交替层包括绝缘层32和电导电层46，并且位于基板(9，10)之上；穿过堆叠延伸的存储器开口的阵列；以及位于相应的存储器开口之内的多个存储器堆叠结构55。每个电导电层46可以横向地围绕多个存储器堆叠结构55。
在一个实施例中，本公开的存储器器件可以是包括位于基板(9，10)上的垂直NAND器件的单片三维存储器器件，并且电导电层46可以包括或者电连接到垂直NAND器件的相应的字线。堆叠中的顶部和底部电导电层可以包括漏极和源极选择栅电极。基板(9，10)可以包括硅基板。垂直NAND器件可以包括位于硅基板之上的单片三维NAND串的阵列。NAND串的三维阵列的第一器件级中的至少一个存储器单元位于NAND串的三维阵列的第二器件级中的另一存储器单元上。硅基板可以包含集成电路，该集成电路包括用于位于其上的存储器器件的驱动器电路。
单片三维NAND串的阵列可以包括多个半导体沟道。多个半导体沟道中的每一个的至少一个端部大体上正交于所述基板(9，10)的顶表面延伸。在一个实施例中，多个半导体沟道可以包括：作为源极区域61与外延沟道部分11之间的掺杂阱层10的部分的公共水平半导体沟道部分，以及作为存储器堆叠结构55的部分的垂直半导体沟道60。单片三维NAND串的阵列可以包括多个电荷存储元件(其可以被具体实现为存在于每个存储器堆叠结构55内的存储器材料层504的部分)。每个电荷存储元件可以位于与多个半导体沟道的中的相应的一个半导体沟道相邻，即，与相应的垂直半导体沟道60相邻。单片三维NAND串的阵列可以包括具有大体上平行于基板(9，10)的顶表面延伸的条形的多个控制栅电极。多个控制栅电极至少包括位于第一器件级中的第一控制栅电极、以及位于第二器件级中的第二控制栅电极。
本公开的方法提供了各种益处，包括但不限于以下。硅成核层451不包含任何氟原子。关于这一点，硅成核层451与先前已知的钨成核层不同，因为先前已知的钨成核层采用大约1.0×1021/cm3的浓度的氟。如上所讨论的，氟扩散已经与热处理步骤之后的字线氧化层中的空隙的形成相关联。由于在硅成核层451中不存在氟，所以空隙形成的可能性较小。
用于成核钨的传统的成核层的另一缺点是高电阻率，其可以位于若干成百上千的microOhm-cm的范围中。虽然固有硅具有甚至更高的电阻率、电掺杂剂的引入可以将电阻率减小到低于传统成核层的电阻率的水平。因此，通过电掺杂，硅成核层451可以提供比传统的成核层更低的电阻率。另外，在随后形成金属硅化物材料的实施例中，可以进一步降低硅成核层451对电阻率的贡献。由于成核层预计会占据未来代的器件中字线总厚度的更大百分比，因此成核层的电阻率对字线总电阻率的贡献预计会增加。对于硅成核层451采用掺杂硅可以显着降低未来代中每个字线的总电阻率。
就应力而言，即使传统成核层相对薄，但由于其高弹性模量，常规成核层对器件结构中的应力作出显着贡献。本公开的硅成核层451可以显着降低由成核层引起的应力分量。
尽管上述内容涉及特定的优选实施例，但应当理解，本公开不限于此。本领域的普通技术人员将会想到，可以对所公开的实施例进行各种修改，并且这样的修改意图在本公开的范围内。在本公开中示出了采用特定结构和/或配置的实施例的情况下，应该理解，本公开可以用功能上等同的任何其他兼容结构和/或配置来实践，只要这些替换没有明确禁止的或者另外对于本领域的普通技术人员已知是不可能的。本文引用的所有出版物、专利申请和专利均通过引用整体并入本文。

Claims (27)

1.一种制造半导体器件的方法，包括：
在基板上形成包括绝缘层和牺牲材料层的交替层的堆叠；
穿过堆叠形成多个存储器开口；
在所述多个存储器开口中形成存储器堆叠结构，所述存储器堆叠结构中的每一个从外向内包括存储器材料层、隧穿电介质层、和半导体沟道；
穿过交替层的堆叠形成背侧通孔沟槽；
通过采用穿过背侧通孔沟槽引入的蚀刻剂来移除对绝缘层有选择性的牺牲材料层来形成背侧凹陷；
在背侧凹陷中沉积含硅成核层；以及
在所述含硅成核层的沉积之后在背侧凹陷中形成至少一个钨层；
其中存储器堆叠结构的控制栅电极形成在背侧凹陷的级处；并且
其中，控制栅电极中的每一个包括至少一个钨层的部分。
2.如权利要求1所述的方法，其中，所述含硅成核层包括非晶含硅成核层，所述非晶含硅成核层包括至少两个原子单层的非晶硅。
3.如权利要求2所述的方法，还包括将导电金属氮化物层沉积在所述背侧凹陷中，其中所述含硅成核层被沉积在所述导电金属氮化物层上。
4.如权利要求2所述的方法，还包括将背侧阻挡电介质层沉积在所述背侧凹陷中，其中所述含硅成核层被沉积在所述背侧阻挡电介质层上。
5.如权利要求4所述的方法，还包括将导电金属氮化物层直接沉积在所述背侧阻挡电介质层上，其中所述含硅成核层被沉积在所述导电金属氮化物层上。
6.如权利要求4所述的方法，其中所述含硅成核层被直接沉积在所述背侧阻挡电介质层上。
7.如权利要求1所述的方法，其中所述控制栅电极包括所述含硅成核层的部分。
8.如权利要求1所述的方法，还包括：通过在图案化至少一个钨层之前将含硅成核层的至少部分与至少一个钨层的表面部分反应以形成硅化钨层。
9.如权利要求1所述的方法，还包括：
将牺牲钨层直接沉积在所述含硅成核层上；以及
通过将牺牲钨层和含硅成核层反应来形成硅化钨层，
其中，至少一个钨层被直接沉积在所述硅化钨层上。
10.如权利要求1所述的方法，其中，所述至少一个钨层包括具有在原子浓度上低于百万分之1.0(p.p.m.)的氟浓度的无氟钨层。
11.如权利要求10所述的方法，其中采用从以下各项中选择的无氟钨前驱气体来形成无氟钨层：WCl6、W(CH3)6、羰基钨、WCl2(Nt-Bu)2py2、W(Nt-Bu)2Cl{(Ni-Pr)2CNi-Pr2}、W(Nt-Bu)2Cl{(Ni-Pr)2CNMe2}、W(Nt-Bu)2Cl{(Ni-Pr)2CNEt2}、W(Nt-Bu)2Cl{(NCy)2CNEt2}、W(Nt-Bu)2NMe2{(Ni-Pr)2CNi-Pr2}、W(Nt-Bu)2(NMe2){(Ni-Pr)2CNMe2}、W(Nt-Bu)2(N3){(Ni-Pr)2CNi-Pr2}、W(Nt-Bu)2{(Ni-Pr)2CNMe2}、[W(Nt-Bu)2Cl{NC(NMe2)2}]2、W(Nt-Bu)2(N3){NC(NMe2)2}2、和[(W(Nt-Bu)2(N3)(μ2-N3)py)]2。
12.如权利要求1所述的方法，其中所述至少一个钨层包括：
第一钨层，具有低于百万分之1.0的氟浓度；以及
第二钨层，具有大于百万分之3.0的氟浓度并且通过第一钨层与存储器堆叠结构间隔开。
13.如权利要求1所述的方法，还包括通过在所述至少一个钨层的形成之前、将含硅成核层暴露于不含用作还原剂的含氢气体的含钨前驱气体以将含硅成核层的至少部分转换为钨成核层。
14.如权利要求13所述的方法，其中：
所述含钨前驱气体是WF6；并且
所述至少一个钨层包括无氟钨层，所述无氟钨层具有低于百万分之1.0的氟浓度并且接触所述含硅成核层的剩余部分。
15.如权利要求13所述的方法，其中，通过所述含硅成核层向所述含钨前驱气体的暴露来移除所述含硅成核层的整体。
16.如权利要求1所述的方法，其中：
所述含硅成核层被沉积为共形非晶硅层；并且
所述方法还包括通过穿过背侧通孔沟槽引入蚀刻剂来各向异性地蚀刻所述共形非晶硅层，其中形成具有随着离背侧通孔沟槽的横向距离而增加的可变厚度的可变厚度硅层。
17.如权利要求16所述的方法，其中所述可变厚度硅层从背侧通孔沟槽的最邻近侧壁横向地间隔开有限距离。
18.如权利要求16所述的方法，还包括通过将可变厚度硅层的外表面暴露于不含用作还原剂的含氢气体的含钨前驱气体来将所述可变厚度硅层的部分转换为钨成核层。
19.如权利要求18所述的方法，其中：
通过向含钨前驱气体的暴露、通过用钨原子代替可变厚度硅层来形成可变厚度钨层；并且
通过仅将附加钨沉积在钨成核层上的至少一个选择性沉积工艺来沉积至少一个钨层。
20.如权利要求1所述的方法，其中，所述含硅成核层包括通过使用乙硅烷源的化学气相沉积来沉积的掺杂的或未掺杂的非晶硅。
21.如权利要求1所述的方法，其中：
所述半导体器件是包括位于基板上的垂直NAND器件的单片三维存储器器件；
电导电层包括、或电连接到垂直NAND器件的相应的字线；
所述基板包括硅基板；
所述垂直NAND器件包括位于硅基板上的单片三维NAND串的阵列；
NAND串的三维阵列的第一器件级中的至少一个存储器单元位于NAND串的三维阵列的第二器件级中的另一存储器单元上；
所述硅基板包含集成电路，所述集成电路包括用于位于其上的存储器器件的驱动器电路；以及
单片三维NAND串的阵列，包括：
多个半导体沟道，其中多个半导体沟道中的每一个的至少一个端部部分大体上正交于基板的顶表面延伸；
多个电荷存储元件，每个电荷存储元件位于与所述多个半导体沟道中相应的一个半导体沟道相邻；以及
多个控制栅电极，具有大体上平行于基板的顶表面延伸的条形，所述多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。
22.一种三维存储器器件，包括：
交替层的堆叠，包括绝缘层和电导电层并且位于基板上；
穿过堆叠延伸的存储器开口；以及
存储器堆叠结构，位于存储器开口中并且从外向内包括存储器材料层、隧穿电介质层、和半导体沟道；
其中电导电层中的每一个包括：
含硅材料层；以及
至少一个钨层，被嵌入在含硅材料层中并且接触含硅材料层的水平表面和外部侧壁。
23.如权利要求22所述的三维存储器器件，其中，所述含硅材料层包括硅成核层，所述硅成核层基本上由硅原子组成、或基本上由硅原子和电掺杂剂原子组成。
24.如权利要求22所述的三维存储器器件，其中，所述含硅材料层包括硅化钨层。
25.如权利要求22所述的三维存储器器件，还包括背侧接触通孔结构，其穿过交替堆叠延伸并延伸到基板，其中，所述含硅材料层包括具有随着离背侧接触通孔结构的最邻近侧壁的横向距离而增加的可变厚度的可变厚度材料层。
26.如权利要求22所述的三维存储器器件，其中
电导电层中的每一个包括导电金属氮化物层；并且
每个含硅材料层直接位于相应的导电金属氮化物层上。
27.如权利要求22所述的三维存储器器件，其中
所述三维存储器器件包括位于基板上的垂直NAND器件；
电导电层包括、或电连接到垂直NAND器件的相应的字线；
所述基板包括硅基板；
所述垂直NAND器件包括位于硅基板上的单片三维NAND串的阵列；
NAND串的三维阵列的第一器件级中的至少一个存储器单元位于NAND串的三维阵列的第二器件级中的另一存储器单元上；
硅基板包含集成电路，所述集成电路包括用于位于其上的存储器器件的驱动器电路；
单片三维NAND串的阵列包括：
多个半导体沟道，其中多个半导体沟道中的每一个的至少一个端部部分大体上正交于基板的顶表面延伸；
多个电荷存储元件，每个电荷存储元件位于与所述多个半导体沟道中相应的一个半导体沟道相邻；以及
多个控制栅电极，其具有大体上平行于基板的顶表面延伸的条形，所述多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。
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