CN110112136A - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明涉及一种半导体结构及其形成方法，所述半导体结构包括：衬底，所述衬底表面形成有堆叠结构；贯穿所述堆叠结构至所述衬底表面的沟道孔，以及覆盖所述沟道孔侧壁的功能侧墙，所述功能侧墙包括：自沟道孔侧壁向沟道孔内依次堆叠的电子阻挡层、电子捕获层以及隧穿层，还包括扩散阻挡层，所述扩散阻挡层位于所述电子阻挡层与电子捕获层之间和/或电子捕获层与隧穿层之间。所述半导体结构具有较高的保持特性。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。
3D NAND存储器包括存储堆叠结构，以及贯穿所述存储堆叠结构的沟道结构。所述沟道结构包括贯穿所述存储堆叠结构的沟道孔、覆盖所述沟道孔侧壁的功能层以及填充所述沟道孔的沟道介质层。
所述功能层包括自沟道孔侧壁依次堆叠的阻挡层、电子捕获层、隧穿层以及沟道层。
保持特性是评估存储器性能的重要特性。在捕获层，电子容易通过阻挡层隧穿至控制栅极、以及通过隧穿层隧穿到沟道层，从而导致阈值电压Vt降低。因此，隧穿层和阻挡层需要采用高禁带宽度材料，降低电子隧穿几率，从而维持Vt稳定性。现有技术中，所述阻挡层通常为氧化硅层、电子捕获层通常为氮化硅层、隧穿层通常为氧化硅层。但是在实际工艺中，由于电子捕获层的SiN中N含量较高，高温退火过程中，高N层中的N元素会向低N区域扩散，使得阻挡层和隧穿层中掺入N元素，禁带宽度降低，使得电子隧穿几率提高，从而使得器件保持特性降低，存储器的性能下降。
因此，现有存储器的性能还有待进一步的提高。
发明内容
本发明所要解决的技术问题是，提供一种半导体结构及其形成方法，提高半导体结构的保持特性。
本发明提供一种半导体结构，包括：衬底，所述衬底表面形成有堆叠结构；
贯穿所述堆叠结构至所述衬底表面的沟道孔，以及覆盖所述沟道孔侧壁的功能侧墙，所述功能侧墙包括：自沟道孔侧壁向沟道孔内依次堆叠的电子阻挡层、电子捕获层以及隧穿层，还包括扩散阻挡层，所述扩散阻挡层位于所述电子阻挡层与电子捕获层之间和/或电子捕获层与隧穿层之间。
可选的，所述隧穿层包括第一隧穿层和第二隧穿层。
可选的，所述第一隧穿层和第二隧穿层之间也形成有所述扩散阻挡层。
可选的，所述第一隧穿层包括：氮氧化硅层、氮化硅和氧化硅复合层、硅化物和高K介质复合层中的至少一种；所述第二隧穿层包括氧化硅层。
可选的，所述电荷捕获层的材料包括氮氧化硅层、氮化硅和氧化硅复合层、高K介质复合层中的至少一种。
可选的，所述扩散阻挡层用于阻挡N元素扩散。
可选的，所述扩散阻挡层的材料包括：氧化铝、氧化锆、氧化钇中的至少一种。
可选的，所述扩散阻挡层的厚度范围为
本发明的技术方案还提供一种半导体结构的形成方法，包括：提供一衬底，所述衬底上形成有堆叠结构；形成贯穿所述堆叠结构至所述衬底表面的沟道孔；形成覆盖所述沟道孔侧壁表面的功能侧墙，所述功能侧墙包括自沟道孔侧壁向沟道孔内依次堆叠的电子阻挡层、电子捕获层以及隧穿层，还包括至少位于所述电子阻挡层与电子捕获层之间、电子捕获层与隧穿层之间的扩散阻挡层。
可选的，所述隧穿层包括第一隧穿层和第二隧穿层。
可选的，还包括：在所述第一隧穿层和第二隧穿层之间形成所述扩散阻挡层。
可选的，所述第一隧穿层包括：氮氧化硅层、氮化硅和氧化硅复合层、硅化物和高K介质复合层中的至少一种；所述第二隧穿层包括氧化硅层。
可选的，所述电荷捕获层的材料包括氮氧化硅层、氮化硅和氧化硅复合层、高K介质复合层中的至少一种。
可选的，所述扩散阻挡层用于阻挡N元素扩散。
可选的，所述扩散阻挡层的材料包括氧化铝、氧化锆以及氧化钇中的至少一种。
可选的，所述扩散阻挡层的厚度范围为
本发明的半导体结构的形成方法在所述电子阻挡层与电子捕获层之间和/或电子捕获层与隧穿层之间形成扩散阻挡层，能够避免所述电子捕获层内的原子向所述隧穿层和/或电子阻挡层内扩散，从而避免所述电子阻挡层和/或隧穿层的禁带宽度下降，从而提高存储器的保持特性。
附图说明
图1至图9本发明的具体实施方式的半导体结构的形成过程的结构示意图。
具体实施方式
下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。
请参考图1至图7，为本发明一具体实施方式的半导体结构的形成过程的结构示意图。所述半导体结构可以为存储器或者形成存储器过程中的中间产品结构。
请参考图1，提供衬底100，所述衬底100具有第一表面11，所述衬底100的第一表面11上形成有堆叠结构110。
所述衬底100可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI或GOI等；根据器件的实际需求，可以选择合适的半导体材料作为所述衬底100，在此不作限定。该具体实施方式中，所述衬底100为单晶硅晶圆。
所述堆叠结构110包括沿垂直衬底100表面方向相互堆叠的绝缘层111和牺牲层112。在一个具体实施方式中，所述绝缘层111的材料为氧化硅，所述牺牲层112的材料为氮化硅；在其他具体实施方式中，所述绝缘层111和牺牲层112的还可以采用其他合适的材料。在另一具体实施方式中，所述堆叠结构110包括交替堆叠的导电层和绝缘层，例如所述导电层可以是控制栅极。
请参考图2，刻蚀所述堆叠结构110，形成贯穿所述堆叠结构110的沟道孔130。
可以采用反应离子刻蚀工艺刻蚀所述堆叠结构110，至半导体衬底100表面。该具体实施方式中，在刻蚀所述堆叠结构的过程中，采用的刻蚀工艺对所述堆叠结构与衬底之间的刻蚀选择比大于100，使得刻蚀堆叠结构110至半导体衬底100表面后能够及时停止刻蚀，避免对衬底100造成过多刻蚀。
该具体实施方式中，所述沟道孔130的底面位于所述衬底100内，略低于所述衬底100的第一表面11，具体的，所述沟道孔130的底面与衬底100的第一表面11之间的距离为50nm～100nm。
在另一具体实施方式中，所述沟道孔130底面暴露出衬底100的第一表面11。刻蚀形成所述沟道孔130的过程中，未对衬底100造成刻蚀，所以，沟道孔130底部仅暴露出衬底100的第一表面11。所述沟道孔130的底面与衬底100的第一表面11之间的距离为0。
请参考图3，在所述沟道孔130底部的衬底100表面形成外延半导体层131。
采用选择性外延工艺，在所述沟道孔130底部的衬底100表面形成外延半导体层131。该具体实施方式中，所述外延半导体层131的材料为硅。
所述外延半导体层131的顶部高于自衬底100的第一表面11向上的第一层牺牲层112，且低于第二层牺牲层112。
请参考图4，形成覆盖所述沟道孔侧壁表面的电子阻挡层401，以及覆盖所述电子阻挡层401表面的第一扩散阻挡层402。
所述电子阻挡层401的材料具有较高的禁带宽度。该具体实施方式中，所述电子阻挡层401的材料为氧化硅。可以采用沉积或者ISSG氧化工艺形成所述电子阻挡层401。
可以采用原子层沉积工艺形成所述第一扩散阻挡层402。由于采用沉积工艺形成所述第一扩散阻挡层402，所述第一扩散阻挡层402还覆盖所述外延半导体层131的表面，以及堆叠结构110的表面(图中未示出)。所述第一扩散阻挡层402的厚度较小，可以为以避免后续在所述沟道孔130内形成其他材料层时的剩余空间的深宽比过大而导致工艺难度提高。所述第一扩散阻挡层402具有较高的致密度，能够阻挡后续形成于所述第一扩散阻挡层402表面的材料层与所述电子阻挡层401之间发生原子扩散。
该具体实施方式中，所述第一扩散阻挡层402的材料为氧化铝。采用原子层沉积工艺，能够提高形成的第一扩散阻挡层402的致密度，提高扩散阻挡效果。
在其他具体实施方式中，所述第一扩散阻挡层402的材料还可以为氧化锆或氧化钇等致密HK介质层，或者可以为氧化铝、氧化锆以及氧化钇等致密HK介质层中两种以上的复合层结构。
请参考图5，形成覆盖所述第一扩散阻挡层402表面的电子捕获层403。
可以采用化学气相沉积或原子层沉积工艺形成所述电子捕获层403，该具体实施方式中，所述电子捕获层403的材料为氮化硅。在其他具体实施方式中，所述电子捕获层403的材料还可以为氮氧化硅与氮化硅的复合层，或者高K介质材料层等禁带宽度低于所述电子阻挡层401且具有电子捕获能力的材料层。
该具体实施方式中，所述电子捕获层403内具有较高比例的氮原子，容易在高温退火过程中，向外扩散。所述第一扩散阻挡层402位于所述电子捕获层403与所述电子阻挡层401之间，能够有效阻挡所述电子捕获层403内的氮原子向所述电子阻挡层401内扩散，从而避免所述电子阻挡层401由于外部原子进入而导致的禁带宽度下降。
请参考图6，形成覆盖所述捕获层403的隧穿层404，并刻蚀所述沟道孔130底部的各材料层，暴露处所述外延半导体层131的部分表面，所述电子阻挡层401、扩散阻挡层402、电子捕获层403以及隧穿层404作为覆盖所述沟道孔130侧壁的功能侧墙。
所述隧穿层404的材料可以为氧化硅、氧化硅-氮化硅-氧化硅复合层、氮氧化硅等具有较高的禁带宽度。
所述半导体结构的形成过程还包括：形成覆盖所述功能侧墙以及半导体外延层的沟道层，以及位于所述沟道层表面填充所述沟道孔130的沟道介质层；然后刻蚀所述堆叠结构形成共源极沟槽，沿所述共源极沟槽去除所述牺牲层112，形成位于相邻绝缘层111之间的控制栅结构；以及形成覆盖所述共源极沟槽侧壁的隔离层，填充所述共源极沟槽的共源极线。
请参考图7，为所述功能侧墙的局部放大示意图。
所述功能侧墙包括自沟道孔表面一次堆叠的电子阻挡层401、第一扩散阻挡层402、电子捕获层403以及隧穿层403。
所述第一扩散阻挡层402能够阻挡所述电子捕获层403内的原子向所述电子阻挡层401内扩散，从而避免所述电子阻挡层401的禁带宽度降低，能够提高最终形成的存储器的保持特性。
该具体实施方式中，所述电子阻挡层401材料为氧化硅，所述电子捕获层403的材料为氮化硅，所述第一扩散阻挡层402能够阻挡所述电子捕获层403内的氮原子向所述隧穿层403内扩散。
请参考图8，为本发明另一具体实施方式的半导体结构形成过程中，形成的功能侧墙的局部示意图。
该具体实施方式中，除了在所述电子阻挡层401与所述电子捕获层403之间形成第一扩散阻挡层402之外，还包括在所述电子捕获层402与所述隧穿层404之间形成第二扩散阻挡层801。
所述第二扩散阻挡层801与所述第一扩散阻挡层402具有同样的特性，能够阻挡原子扩散，避免所述电子捕获层402内的原子向所述隧穿层404内扩散而导致的隧穿层404的禁带宽度降低，从而避免电子捕获层402内的电子向外隧穿，提高半导体结构的保持特性。该具体实施方式中，所述第二扩散阻挡层801可以阻挡所述电子捕获层402内的N原子扩散进入所述的隧穿层404内。
所述第二扩散阻挡层801的材料为氧化铝、氧化锆以及氧化钇等致密HK介质层中的至少一种，厚度范围为
在其他具体实施方式中，也可以仅在所述电子捕获层403与所述隧穿层404之间形成扩散阻挡层。
请参考图9，为本发明另一具体实施方式的半导体结构形成过程中，形成的功能侧墙的局部示意图。
该具体实施方式中，所述隧穿层包括位于所述第二扩散阻挡层801表面的第一隧穿层4041、和第二隧穿层4042。可以采用原子层沉积工艺分别形成所述第一隧穿层4041和第二隧穿层4042。
所述第一隧穿层4041的材料为氮氧化硅、氮化硅和氧化硅复合层、硅化物和高K介质复合层中的至少一种。所述第一隧穿层4041可以调节电荷编程擦除速度，改善器件疲劳特性等功能。
所述的第二隧穿层4042的材料可以为氧化硅，具有较高的禁带宽度，可以作为电荷阻挡等，调节电荷编程擦除速度，并且防止电子捕获层402或者隧穿层内浅能级陷阱中的电子逃逸。
该具体实施方式中，还包括在所述第一隧穿层4041和第二隧穿层4042之间形成第三扩散阻挡层901。所述第三扩散阻挡层901能够阻挡原子扩散，避免所述第一隧穿层4041内的原子向所述第二隧穿层4042内扩散而导致第二隧穿层4042的禁带宽度降低，从而避免所述第一隧穿层4041以及电子捕获层402内的电子向外隧穿，提高半导体结构的保持特性。该具体实施方式中，所述第三扩散阻挡层901可以阻挡所述第一隧穿层4041内的N原子扩散进入所述的第二隧穿层4042内。
所述第三扩散阻挡层901的材料为氧化铝、氧化锆以及氧化钇等致密HK介质层中的至少一种，厚度范围为
本发明的具体实施方式还提供一种上述方法形成的半导体结构。
请参考图6，为本发明一具体实施方式形成的半导体结构的结构示意图。
所述半导体结构包括：衬底100，所述衬底100表面形成有堆叠结构110；贯穿所述堆叠结构110至所述衬底100表面的沟道孔，以及覆盖所述沟道孔侧壁的功能侧墙，所述功能侧墙包括：自沟道孔侧壁向沟道孔内依次堆叠的电子阻挡层401、电子捕获层403以及隧穿层404，还包括第一扩散阻挡层402，所述第一扩散阻挡层402位于所述电子阻挡层401与电子捕获层403之间。
所述堆叠结构110包括沿垂直衬底100表面方向相互堆叠的绝缘层111和牺牲层112。在一个具体实施方式中，所述绝缘层111的材料为氧化硅，所述牺牲层112的材料为氮化硅；在其他具体实施方式中，所述绝缘层111和牺牲层112的还可以采用其他合适的材料。在另一具体实施方式中，所述堆叠结构110包括交替堆叠的导电层和绝缘层，例如所述导电层可以是控制栅极。
所述沟道孔底部的衬底100表面还形成有半导体外延层131。
所述电子阻挡层401的材料具有较高的禁带宽度。该具体实施方式中，所述电子阻挡层401的材料为氧化硅。
该鸡腿实施方式中，所述第一扩散阻挡层402的材料为氧化铝。采用原子层沉积工艺，能够提高形成的第一扩散阻挡层402的致密度，提高扩散阻挡效果。在其他具体实施方式中，所述第一扩散阻挡层402的材料还可以为氧化锆或氧化钇等致密HK介质层。
所述电子捕获层403的材料为氮化硅。在其他具体实施方式中，所述电子捕获层403的材料还可以为氮氧化硅与氮化硅的复合层，或者高K介质材料层等，具有电子捕获能力的材料层。所述电子捕获层403内具有较高比例的氮原子，容易在高温退火过程中，向外扩散。所述第一扩散阻挡层402位于所述电子捕获层403与所述电子阻挡层401之间，能够有效阻挡所述电子捕获层403内的氮原子向所述电子阻挡层401内扩散，从而避免所述电子阻挡层401由于外部原子进入而导致的禁带宽度下降。
所述隧穿层404的材料可以为氧化硅、氧化硅-氮化硅-氧化硅复合层、氮氧化硅等具有较高的禁带宽度。
所述半导体结构还包括覆盖所述功能侧墙以及半导体外延层的沟道层，以及位于所述沟道层表面填充所述沟道孔的沟道介质层。
在另一具体实施方式中，所述功能侧墙的电子捕获层403与所述隧穿层404之间还形成有第二扩散阻挡层801(请参考图8)，避免所述电子捕获层402内的原子向所述隧穿层404内扩散而导致的隧穿层404的禁带宽度降低，从而避免电子捕获层402内的电子向外隧穿，提高半导体结构的保持特性。该具体实施方式中，所述第二扩散阻挡层801可以阻挡所述电子捕获层402内的N原子扩散进入所述的隧穿层404内。
在另一具体实施方式中，所述功能侧墙的隧穿层包括第一隧穿层4041和第二隧穿层4042(请参考图9)。所述第一隧穿层4041的材料为氮氧化硅、氮化硅和氧化硅复合层、硅化物和高K介质复合层中的至少一种；所述的第二隧穿层4042的材料可以为氧化硅，具有较高的禁带宽度。所述第一隧穿层4041和第二隧穿层4042之间还形成有第三扩散阻挡层901，能够阻挡原子扩散，避免所述第一隧穿层4041内的原子向所述第二隧穿层4042内扩散而导致第二隧穿层4042的禁带宽度降低，从而避免所述第一隧穿层4041以及电子捕获层402内的电子向外隧穿，提高半导体结构的保持特性。
在其他具体实施方式中，所述半导体结构的功能侧墙可以仅包括所述第一扩散阻挡层402、第二扩散阻挡层801以及第三扩散阻挡层901中的一层或两层扩散阻挡层。
所述半导体结构的功能侧墙在高禁带宽度与低禁带宽度之间形成有扩散阻挡层，避免低禁带宽度的材料层内的原子向高禁带宽度材料层内扩散，从而提高了存储器的保持特性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (16)
1.一种半导体结构，其特征在于，包括：
衬底，所述衬底表面形成有堆叠结构；
贯穿所述堆叠结构至所述衬底表面的沟道孔，以及覆盖所述沟道孔侧壁的功能侧墙，所述功能侧墙包括：自沟道孔侧壁向沟道孔内依次堆叠的电子阻挡层、电子捕获层以及隧穿层，还包括扩散阻挡层，所述扩散阻挡层位于所述电子阻挡层与电子捕获层之间和/或电子捕获层与隧穿层之间。
2.根据权利要求1所述的半导体结构，其特征在于，所述隧穿层包括第一隧穿层和第二隧穿层。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一隧穿层和第二隧穿层之间也形成有所述扩散阻挡层。
4.根据权利要求2所述的半导体结构，其特征在于，所述第一隧穿层包括：氮氧化硅层、氮化硅和氧化硅复合层、硅化物和高K介质复合层中的至少一种；所述第二隧穿层包括氧化硅层。
5.根据权利要求1所述的半导体结构，其特征在于，所述电荷捕获层的材料包括氮氧化硅层、氮化硅和氧化硅复合层、高K介质复合层中的至少一种。
6.根据权利要求1所述的半导体结构，其特征在于，所述扩散阻挡层用于阻挡N元素扩散。
7.根据权利要求1所述的半导体结构，其特征在于，所述扩散阻挡层的材料包括：氧化铝、氧化锆以及氧化钇中的至少一种。
8.根据权利要求1所述的半导体结构，其特征在于，所述扩散阻挡层的厚度范围为
9.一种半导体结构的形成方法，其特征在于，包括：
提供一衬底，所述衬底上形成有堆叠结构；
形成贯穿所述堆叠结构至所述衬底表面的沟道孔；
形成覆盖所述沟道孔侧壁表面的功能侧墙，所述功能侧墙包括自沟道孔侧壁向沟道孔内依次堆叠的电子阻挡层、电子捕获层以及隧穿层，还包括至少位于所述电子阻挡层与电子捕获层之间、电子捕获层与隧穿层之间的扩散阻挡层。
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述隧穿层包括第一隧穿层和第二隧穿层。
11.根据权利要求10所述的半导体结构的形成方法，其特征在于，还包括：在所述第一隧穿层和第二隧穿层之间形成所述扩散阻挡层。
12.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述第一隧穿层包括：氮氧化硅层、氮化硅和氧化硅复合层、硅化物和高K介质复合层中的至少一种；所述第二隧穿层包括氧化硅层。
13.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述电荷捕获层的材料包括氮氧化硅层、氮化硅和氧化硅复合层、高K介质复合层中的至少一种。
14.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述扩散阻挡层用于阻挡N元素扩散。
15.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述扩散阻挡层的材料包括氧化铝、氧化锆以及氧化钇中的至少一种。
16.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述扩散阻挡层的厚度范围为
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