CN208521934U - 存储器结构 - Google Patents
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Abstract
本实用新型涉及一种存储器结构包括：半导体衬底；位于所述半导体衬底上的存储堆叠结构，包括相互堆叠的绝缘层和控制栅极层；贯穿所述存储堆叠结构至所述半导体衬底的沟道结构；所述控制栅极层包括栅极以及位于所述栅极和沟道结构、绝缘层之间的扩散阻挡层，所述扩散阻挡层包括至少一层采用二维导电材料的二维阻挡层。所述存储器结构的性能得到提高。
Description
技术领域
本实用新型涉及半导体技术领域，尤其涉及一种存储器结构。
背景技术
近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。
在3D NAND闪存结构中，控制栅极包括阻挡层以及金属栅极，所述阻挡层用于阻挡金属栅极的金属原子向外扩散。现有技术的控制栅极电阻较大，导致较大的RC延迟，影响3DNAND闪存的性能。
实用新型内容
本实用新型所要解决的技术问题是，提供一种存储器结构，能够提高存储器的性能。
本实用新型提供一种存储器结构，包括：半导体衬底；位于所述半导体衬底上的存储堆叠结构，包括相互堆叠的绝缘层和控制栅极层；贯穿所述存储堆叠结构至所述半导体衬底的沟道结构；所述控制栅极层包括栅极以及位于所述栅极和沟道结构、绝缘层之间的扩散阻挡层，所述扩散阻挡层包括至少一层采用二维导电材料的二维阻挡层。
可选的，所述扩散阻挡层还包括至少一层金属阻挡层。
可选的，所述二维阻挡层位于所述金属阻挡层与栅极之间，或者所述金属阻挡层位于所述二维阻挡层与栅极之间。
可选的，所述二维阻挡层的电导率大于所述金属阻挡层的电导率。
可选的，所述金属阻挡层的材料包括Ti、Ta、TiN、TaN、Co、CoWP以及TiW中的至少一种。
可选的，所述二维阻挡层的材料包括石墨烯和锡烯中的至少一种。
可选的，所述二维阻挡层的厚度为0.3纳米至3纳米。
本实用新型的存储器结构中，控制栅极层包括扩散阻挡层和栅极。所述扩散阻挡层至少包括一层二维阻挡层，所述二维阻挡层的材料为二维导电材料，电阻较低，能够降低RC延迟，能够缩短存储器的编程时间，提高存储器的性能；并且二维导电材料厚度低，能够增大形成栅极的工艺窗口，提高栅极的质量。
附图说明
图1至图7为本实用新型的具体实施方式的存储器结构形成过程的结构示意图。
具体实施方式
下面结合附图对本实用新型提供的存储器结构及其形成方法的具体实施方式做详细说明。
请参考图1至图7，为本实用新型一具体实施方式的存储结构形成过程的结构示意图。
请参考图1，提供半导体衬底100，所述半导体衬底100表面形成有初始堆叠结构110和沟道结构120，所述初始堆叠结构110包括依次相互堆叠的绝缘层111和牺牲层112，所述沟道结构120贯穿所述初始堆叠结构110。
所述半导体衬底100可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI或GOI等；根据器件的实际需求，可以选择合适的半导体衬底100，在此不作限定。该具体实施方式中，所述半导体衬底100为单晶硅晶圆。
所述初始堆叠结构110包括绝缘层111和牺牲层112。所述初始堆叠结构110的牺牲层112材料可以为氮化硅，绝缘层111材料可以为氧化硅。
所述沟道结构120包括形成于沟道孔底部的衬底外延层123、以及覆盖沟道孔侧壁的功能层121以及位于所述功能层121表面且填充满沟道孔的沟道介质层122。所述功能层121进一步包括自沟道孔侧壁表面依7～166次堆叠的阻挡层、电荷捕获层、隧穿层以及沟道层。该具体实施方式中，所述功能层121为O-N-O-P(氧化硅-氮化硅-氧化硅-多晶硅)的复合层结构。所述沟道介质层122的材料可以为氧化硅。
请参考图2，形成贯穿所述初始堆叠结构110的栅线隔槽200。
在所述初始堆叠结构110的顶部表面形成图形化掩膜层，所述图形化掩膜层的图形定义待形成的栅线隔槽的位置和尺寸，以所述图形化掩膜层为掩膜，依次刻蚀所述初始堆叠结构110至半导体衬底100，形成所述栅线隔槽200。所述栅线隔槽200侧壁暴露出牺牲层112。
请参考图3，沿所述栅线隔槽200去除所述牺牲层112，形成位于相邻绝缘层之间的开口300。
可以采用湿法刻蚀工艺去除所述牺牲层112，具体的，所述湿法刻蚀工艺采用的刻蚀溶液可以为热磷酸溶液。
在去除所述牺牲层112之后，在所述栅线隔槽200底部的半导体衬底100内形成源掺杂区201；以及在所述栅线隔槽200底部的半导体衬底100表面形成氧化层202。
该具体实施方式中，对所述栅线隔槽200的底部进行离子注入，形成源掺杂区201。所述离子注入采用N型掺杂离子P。在其他具体实施方式中，根据存储器结构中的晶体管的掺杂类型需求，所述离子注入采用P型掺杂离子B。在形成所述源掺杂区201之后，对所述栅线隔槽200底部的半导体衬底100表面进行氧化处理，形成氧化层202。所述氧化处理可以为原位水汽生成工艺或者热氧化等氧化工艺。
请参考图4，形成覆盖所述开口300内壁的扩散阻挡层。
该具体实施方式中，所述扩散阻挡层为采用二维导电材料的二维阻挡层301。二维导电材料的电子在二维平面内传导，因此二维导电材料的电导率通常高于三维导电材料，电阻较低，可以降低控制栅极的电阻，从而减少RC延迟。
该具体实施方式中，所述二维阻挡层301的材料为石墨烯。石墨烯的导电性很高，而且对于金属原子有扩散阻挡作用，既能够阻挡后续形成的栅极原子向外扩散，又能降低控制栅极的电阻。
可以采用化学气相沉积工艺、碳化硅外延生长法、金属催化外延生长法或原子层沉积工艺形成所述二维在阻挡层301。所述二维阻挡层301的厚度过大会导致导电性能下降；所述二维阻挡层301的厚度也不能过小，以避免二维阻挡层301的沉积质量较低的问题。该具体实施方式中，所述二维阻挡层301包括1～10层单原子层结构的二维石墨烯层。所述二维阻挡层301的厚度为0.3纳米至3纳米。
在其他具体实施方式中，所述二维阻挡层301还可以为其他二维导电材料，例如锡烯等。在其他具体实施方式中，所述栅极302与绝缘层111之间的扩散层还可以包括两层以上的二维阻挡层301。
请参考图5，形成位于所述扩散阻挡层301表面且填充满所述开口300(请参考图4)的栅极302。
所述栅极302的材料为W，可以采用原子层沉积工艺沉积所述栅极302，以确保所述开口300内的栅极302具有较高的沉积质量，避免控制栅极302内出现空洞等问题。在其他具体实施方式中，所述栅极302的材料还可以为多晶硅、Al、Cu、Co、Ag、金属硅化物等其他导电材料，也可以采用化学气相沉积工艺形成所述栅极302。
所述栅极302和二维扩散阻挡层301构成控制栅极层，所述二维阻挡层301位于所述栅极302和沟道结构200、绝缘层111之间，所述控制栅极层与绝缘层111交替堆叠形成存储堆叠结构。
请参考图6，为本实用新型另一具体实施方式的存储器结构的示意图。
该具体实施方式中，所述栅极302和绝缘层111之间的扩散阻挡层还包括金属阻挡层303。所述金属阻挡层303位于所述二维阻挡层301与栅极302之间。所述金属阻挡层303的材料为TiN，具有较高的阻挡金属扩散的能力，能够进一步避免所述栅极302的金属原子向外扩散。在其他具体实施方式中，所述金属阻挡层203的材料还可以为包括Ti、Ta、TiN、TaN、Co、CoWP以及TiW中的至少一种。
所述金属阻挡层203可以采用化学气相沉积、原子层沉积工艺或者溅射工艺形成。该具体实施中，在形成所述二维阻挡层301之后，形成所述金属阻挡层303，再形成所述栅极302。
在其他具体实施方式中，所述金属阻挡层303也可以位于所述二维阻挡层301与绝缘层111之间。在其他具体实施方式中，所述栅极302与绝缘层111之间的扩散层还可以包括两层以上的金属阻挡层303，所述二维阻挡层301可以位于两层金属阻挡层303之间。
所述二维阻挡层301的电导率大于所述金属阻挡层303的电导率，并且，由于所述二维阻挡层301的材料为二维材料，厚度较低，与金属阻挡层相比，相同的阻挡能力下，具有更低的厚度和更低的电阻，可以降低RC延迟以及提高栅极302的工艺窗口。
请参考图7，在图5结构的基础上，在所述栅线隔槽200的侧壁表面形成绝缘侧墙401以及填充满所述栅线隔槽200的共源极402。
在形成所述栅极302以及二维阻挡层301的过程中，会在所述栅线隔槽200的侧壁表面也沉积有栅极材料以及二维阻挡层材料，在形成所述绝缘侧墙401以及共源极402之前，先去除所述栅线隔槽200内的栅极材料以及二维阻挡层材料。
所述绝缘侧墙401和共源极402的形成方法包括：在所述栅线隔槽200内壁表面沉积侧墙材料层之后，采用侧墙刻蚀工艺，去除位于所述栅线隔槽200底部的侧墙材料，形成覆盖所述栅线隔槽200侧壁表面的绝缘侧墙401；再在所述栅线隔槽200内填充源极材料并进行平坦化，形成填充满所述栅线隔槽200的共源极402。所述绝缘侧墙401的材料为氧化硅、氮氧化硅、氧化铪等介质材料。该具体实施方式中，所述共源极402的材料为W。其他具体实施方式中，所述共源极402的材料还可以为多晶硅、Al、Cu、Co、Ag、金属硅化物等其他导电材料。
上述具体实施方式的存储器结构的形成方法中，在去除牺牲层形成开口之后，在开口内形成扩散阻挡层和栅极作为控制栅极。所述扩散阻挡层至少包括一层二维阻挡层，所述二维阻挡层的材料为二维导电材料，电阻较低，能够降低RC延迟，能够缩短存储器的编程时间，提高存储器的性能。并且二维导电材料厚度低，能够增大形成栅极的工艺窗口，提高栅极的沉积质量。
本实用新型的具体实施方式还提供一种存储器结构。
请参考图7，为本实用新型一具体实施方式的存储器结构的结构示意图。
所述存储器结构包括：半导体衬底100；位于所述半导体衬底100上的存储堆叠结构，所述存储堆叠结构包括相互堆叠的绝缘层111和控制栅极层；贯穿所述存储堆叠结构至所述半导体衬底100的沟道结构120。
所述半导体衬底100可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI或GOI等；根据器件的实际需求，可以选择合适的半导体衬底100，在此不作限定。该具体实施方式中，所述半导体衬底100为单晶硅晶圆。
所述沟道结构120包括形成于沟道孔底部的衬底外延层123、以及覆盖沟道孔侧壁的功能层121以及位于所述功能层121表面且填充满沟道孔的沟道介质层122。所述功能层121进一步包括自沟道孔侧壁表面依次堆叠的阻挡层、电荷捕获层、隧穿层以及沟道层。该具体实施方式中，所述功能层121为O-N-O-P(氧化硅-氮化硅-氧化硅-多晶硅)的复合层结构。所述沟道介质层122的材料可以为氧化硅。
所述绝缘层111材料可以为氧化硅等绝缘介质材料。
所述控制栅极层包括栅极302以及位于所述栅极302和沟道结构200、绝缘层111之间的扩散阻挡层，所述扩散阻挡层包括至少一层采用二维导电材料的二维阻挡层301。
该具体实施方式中，所述扩散阻挡层包括一二维阻挡层301。由于二维导电材料的电子在二维平面内传导，因此二维导电材料的电导率通常高于三维导电材料，电阻较低，可以降低控制栅极的电阻，从而减少RC延迟。
该具体实施方式中，所述二维阻挡层301的材料为石墨烯。石墨烯的导电性很高，而且对于金属原子有扩散阻挡作用，既能够阻挡后续形成的栅极原子向外扩散，又能降低控制栅极的电阻。
所述二维阻挡层301的厚度过大会导致导电性能下降；所述二维阻挡层301的厚度也不能过小，以避免二维阻挡层301的沉积质量较低的问题。所述二维阻挡层301包括1～10层单原子层结构的二维石墨烯层。所述二维阻挡层301的厚度为0.3纳米至3纳米。
在其他具体实施方式中，所述二维阻挡层301还可以为其他二维导电材料，例如锡烯等。在其他具体实施方式中，所述栅极302与绝缘层111之间的扩散层还可以包括两层以上的二维阻挡层301。
该具体实施方式中，所述栅极302的材料为W；在其他具体实施方式中，所述栅极302的材料还可以为多晶硅、Al、Cu、Co、Ag、金属硅化物等其他导电材料。
所述栅极302和二维扩散阻挡层301构成控制栅极层，所述二维阻挡层301位于所述栅极302和沟道结构200、绝缘层111之间，所述控制栅极层与绝缘层111交替堆叠形成存储堆叠结构。
请参考图6，在本实用新型的另一具体实施方式中，所述存储器结构的扩散阻挡层还包括金属阻挡层303。所述金属阻挡层303位于所述二维阻挡层301与栅极302之间。所述金属阻挡层303的材料为TiN，具有较高的阻挡金属扩散的能力，能够进一步避免所述栅极302的金属原子向外扩散。在其他具体实施方式中，所述金属阻挡层203的材料还可以为包括Ti、Ta、TiN、TaN、Co、CoWP以及TiW中的至少一种。
在其他具体实施方式中，所述金属阻挡层303也可以位于所述二维阻挡层301与绝缘层111之间。在其他具体实施方式中，所述栅极302与绝缘层111之间的扩散层还可以包括两层以上的金属阻挡层303。所述二维阻挡层301可以位于两层金属阻挡层303之间。
所述二维阻挡层301的电导率大于所述金属阻挡层303的电导率，并且，由于所述二维阻挡层301的材料为二维材料，厚度较低，与金属阻挡层相比，相同的阻挡能力下，具有更低的厚度和更低的电阻，可以降低RC延迟以及提高栅极302的工艺窗口。
请继续参考图6，所述存储器结构还包括共源极结构。所述共源极结构贯穿所述存储堆叠结构，包括覆盖栅线隔槽侧壁的绝缘侧墙401以及填充满所述栅线隔槽的共源极402。所述共源极结构底部的半导体衬底100内还具有源掺杂区201，所述共源极结构底部与所述半导体衬底100之间还具有氧化层202。
所述绝缘侧墙401的材料为氧化硅、氮氧化硅、氧化铪等介质材料。该具体实施方式中，所述共源极402的材料为W。其他具体实施方式中，所述共源极402的材料还可以为多晶硅、Al、Cu、Co、Ag、金属硅化物等其他导电材料。
上述具体实施方式的存储器结构中，控制栅极层包括扩散阻挡层和栅极。所述扩散阻挡层至少包括一层二维阻挡层，所述二维阻挡层的材料为二维导电材料，电阻较低，能够降低RC延迟，能够缩短存储器的编程时间，提高存储器的性能。并且二维导电材料厚度低，能够增大形成栅极的工艺窗口，提高栅极的质量。
以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
Claims (7)
1.一种存储器结构，其特征在于，包括：
半导体衬底；
位于所述半导体衬底上的存储堆叠结构，包括相互堆叠的绝缘层和控制栅极层；
贯穿所述存储堆叠结构至所述半导体衬底的沟道结构；
所述控制栅极层包括栅极以及位于所述栅极和沟道结构、绝缘层之间的扩散阻挡层，所述扩散阻挡层包括至少一层采用二维导电材料的二维阻挡层。
2.根据权利要求1所述的存储器结构，其特征在于，所述扩散阻挡层还包括至少一层金属阻挡层。
3.根据权利要求2所述的存储器结构，其特征在于，所述二维阻挡层位于所述金属阻挡层与栅极之间，或者所述金属阻挡层位于所述二维阻挡层与栅极之间。
4.根据权利要求2所述的存储器结构，其特征在于，所述二维阻挡层的电导率大于所述金属阻挡层的电导率。
5.根据权利要求2所述的存储器结构，其特征在于，所述金属阻挡层的材料包括Ti、Ta、TiN、TaN、Co、CoWP以及TiW中的至少一种。
6.根据权利要求1或2所述的存储器结构，其特征在于，所述二维阻挡层的材料包括石墨烯和锡烯中的至少一种。
7.根据权利要求1所述的存储器结构，其特征在于，所述二维阻挡层的厚度为0.3纳米至3纳米。
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Family
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2018
- 2018-08-07 CN CN201821264011.0U patent/CN208521934U/zh active Active
Cited By (2)
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|---|---|---|---|---|
| CN109003985A (zh) * | 2018-08-07 | 2018-12-14 | 长江存储科技有限责任公司 | 存储器结构及其形成方法 |
| CN109003985B (zh) * | 2018-08-07 | 2024-03-29 | 长江存储科技有限责任公司 | 存储器结构及其形成方法 |
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| GR01 | Patent grant |