CN106298472B - 半导体结构的形成方法 - Google Patents
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Abstract
本发明公开了一种半导体结构的形成方法。所述方法包括下列步骤。首先，在位于一埋层上的一缓冲层上形成一叠层，此一叠层由交替的多个导电层和多个绝缘层构成。接着，形成穿过叠层及一部分的缓冲层的一第一开口。此后，在第一开口的一侧壁上形成一间隔物。
Description
技术领域
本发明涉及一种半导体结构的形成方法，尤其是一种在此半导体结构的一开口的一侧壁上形成一间隔物的半导体结构的形成方法。
背景技术
近来，由于对于更优异的存储元件的需求已逐渐增加，已提供各种三维(3D)存储元件，例如是具有多叠层结构的单栅极垂直沟槽(Single-Gate Vertical-Channel，SGVC)三维与非门(NAND)存储元件。此类三维存储元件可达到更高的储存容量，具有更优异的电子特性，例如是具有良好的资料保存可靠性和操作速度。
在一种U型SGVC 3D NAND存储元件中，使用一反转门(inversion gate)协助控制。在制造此一反转门期间，可能会发生过蚀刻(over-etching)现象，且此存储元件的结构可能会受到破坏。因此，改善存储元件中反转门的形成方法是相当重要的。
发明内容
在本发明中，提供一种半导体结构的形成方法，以解决至少一部分上述问题。
根据一实施例，一半导体结构的形成方法包括下列步骤。首先，在位于一埋层上的一缓冲层上形成一叠层，这一叠层由交替的多个导电层和多个绝缘层构成。接着，形成穿过叠层及一部分的缓冲层的一第一开口。此后，在第一开口的一侧壁上形成一间隔物。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图，作详细说明如下。然而，本发明的保护范围当视后附的权利要求书所界定的范围为准。
附图说明
图1A至图1E表示根据本发明一实施例的半导体元件的形成方法的剖面图；
图2A至图2F表示根据本发明另一实施例的半导体元件的形成方法的剖面图。
【符号说明】
100：基板
110：埋层
113：第一蚀刻剂
115：第二蚀刻剂
120：缓冲层
121、221：反转栅极
122：第一开口
126、226：第二开口
130：叠层
131：绝缘层
133：导电层
140：第一硬掩膜层
150：第二硬掩膜层
160、260：间隔物
211：蚀刻工艺
224：沟槽
W1、W2：宽度
具体实施方式
在下文的详细描述中，为了便于解释，提供各种的特定细节以整体理解本发明的实施例。然而，应理解的是，一或多个实施例能够在不采用这些特定细节的情况下实现。在其他情况下，为了简化附图，已知的结构及元件以示意图表示。
以下将说明所述半导体结构的形成方法。为易于解释，以下的实施例将特别以三维存储元件(例如是三维垂直通道存储元件，特别是U型SGVC3D NAND存储元件)为例。然而，本发明并不限于此，举例来说，所述方法可应用于其他非挥发性存储器、一般的存储器或一般的半导体结构。
图1A至图1E表示根据本发明一实施例的半导体元件的形成方法。
请参照图1A，提供一基板100，此一基板100选择性地伴随着形成于其上的层和/或元件。可在基板100上形成一埋层110。可在埋层110上形成一缓冲层120。在缓冲层120上形成一叠层130，此一叠层130由交替的多个绝缘层131及多个导电层133构成。在一实施例中，叠层130的顶层及底层皆为绝缘层131。
埋层110及绝缘层131可由氧化物形成。各个绝缘层的厚度例如可以是200埃缓冲层120可由导电性半导体材料形成，例如是N型掺杂(例如是磷(phosphorus)或砷(arsenic)掺杂)多晶硅或P型掺杂(例如是硼(boron)掺杂)多晶硅。导电层133可由导电性半导体材料形成，例如是用硼(boron)进行掺杂的P型掺杂多晶硅。缓冲层120的厚度可以大于各个导电层133的厚度。在一实施例中，缓冲层120的厚度可以是在至的范围之间，且各个导电层133的厚度可以是导电层133可以作为此一半导体结构中的字线及接地选择线。
选择性地，可以在叠层130上形成一第一硬掩膜层140，且可以在第一硬掩膜层140上形成一第二硬掩膜层150。第一硬掩膜层140可以由氮化硅(SiN)形成。第一硬掩膜层140可以用于保护半导体结构，避免其弯折或崩坏，和/或可以在化学机械抛光(ChemicalMechanical Polishing，CMP)的步骤中作为一停止层。第二硬掩膜150可以由氧化物形成，且可以在接续步骤(例如是施加一第二蚀刻剂，如图1E所示)进行期间保护第一硬掩膜层140。
请参照图1B，可形成穿过叠层130及一部分的缓冲层120的一第一开口122。第一开口122停止于缓冲层120上，且缓冲层120的剩余部分仍覆盖埋层110。也就是说，埋层110的表面并未暴露出来。第一开口122的形成可作为字线的图案化。此外，第一开口122也可以穿过第一硬掩膜层140及第二硬掩膜层150。第一开口122可通过一蚀刻工艺形成。
请参照图1C，可以在第一开口122的一侧壁上形成一间隔物160。间隔物160的厚度可以是在至的范围之间。间隔物160的材料可以是氮化硅(SiN)、锗化硅(SiGe)或锗(Ge)。在一实施例中，间隔物160可通过一沉积工艺(deposition process)形成，且可以在此沉积工艺之后进行一蚀刻工艺。在此蚀刻工艺中，蚀刻可穿过沉积的材料并停止于第二硬掩膜层150及缓冲层120上，以形成间隔物160。
请参照图1D，可施加一第一蚀刻剂113，以形成停止于埋层110上的一第二开口126。在形成第二开口126的步骤之后，缓冲层120可变为分开的多个反转栅极121。第二开口126可通过第一蚀刻剂113进行湿蚀刻形成。第一蚀刻剂113可包括氨水(NH4OH)或四甲基氢氧化铵(tetramethylammonium hydroxide，TMAOH)，例如是稀释的氨水溶液或稀释的四甲基氢氧化铵溶液。第一蚀刻剂113对于埋层110及缓冲层120分别具有一第一蚀刻速率及一第二蚀刻速率，且此第二蚀刻速率大于此第一蚀刻速率。在一实施例中，此第二蚀刻速率远大于此第一蚀刻速率，使得第一蚀刻剂113可选择性地蚀刻缓冲层120，而让埋层110几乎完整无缺地留下。
请参照图1E，可施加一第二蚀刻剂115，以移除间隔物160。在一些情况中，第一硬掩膜层140可能被第二蚀刻剂115切除一些。第二蚀刻剂115可以是磷酸(H3PO4)，例如是热磷酸。
在移除间隔物160的步骤之后，可在第一开口122及第二开口126的侧壁上形成存储层(图中未示出)。存储层可能具有一氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)结构或一氧化物-氮化物-氧化物-氮化物-氧化物(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)结构。接着，可在存储层上形成一导体(图中未示出)，以形成一通道层。此导体可以是多晶硅或其他合适的通道材料。此后，可选择性地进行一化学机械抛光工艺。进行此化学机械抛光工艺可移除形成存储层(图中未示出)及导体(图中未示出)时的多余材料。此化学机械抛光工艺停止于第一硬掩膜层140。在此情况中，第一硬掩膜层140可作为化学机械抛光工艺中的停止层。第一硬掩膜层140及第二硬掩膜层150可在化学机械抛光工艺之后移除。
图2A至图2F表示根据本发明另一实施例的半导体元件的形成方法。此实施例与图1A至图1E所示实施例的不同之处在于间隔物260，以及在施加第一蚀刻剂113之前增加一蚀刻工艺211的步骤。因此，相似的描述在此处将不再重复。
请参照图2A至图2B，可形成第一开口122。此后，请参照图2C，可在第一开口122的侧壁上形成间隔物260。间隔物260的厚度可以是在 至的范围之间。间隔物260的材料可以是氮化硅、锗化硅或锗。在一实施例中，间隔物260可通过一沉积工艺形成。
请参照图2D，在施加第一蚀刻剂113之前，可进行一蚀刻工艺211，并可在缓冲层120中形成一沟槽224。蚀刻工艺211可包括干蚀刻，例如是高选择性干蚀刻。在进行蚀刻工艺211之后，沟槽224可具有一倾斜轮廓(taper profile)。间隔物260可保护叠层130，避免其受到蚀刻工艺211的破坏。
请参照图2E，可施加第一蚀刻剂113，以形成停止于埋层120上的一第二开口226。在施加第一蚀刻剂113之后，沟槽224可改变为第二开口226。通过形成第二开口226，缓冲层120被分开且形成多个反转栅极221。此时，缓冲层120的倾斜轮廓可能会消失。通过使用第一蚀刻剂113进行湿蚀刻可形成第二开口226，湿蚀刻例如是等向蚀刻(isotropicetching)。间隔物260可能不会受到第一蚀刻剂113的破坏，且间隔物260可保护叠层130，避免其受到第一蚀刻剂113的破坏。间隔物260在碱性溶液中可能几乎完整无缺。
在对第一开口122进行蚀刻工艺211之后，缓冲层120具有一第一间距(例如是宽度W1)，且在施加第一蚀刻剂113之后，缓冲层120具有一第二间距(例如是宽度W2)，且此第二间距大于此第一间距。
请参照图2F，可施加一第二蚀刻剂115以移除间隔物260。在一些情况中，第一硬掩膜层140可被第二蚀刻剂115切除一些。第二蚀刻剂115可能是磷酸(H3PO4)，例如是热磷酸。
在移除间隔物260的步骤之后，可在第一开口122及第二开口226的侧壁上形成存储层(图中未示出)。接着，可在存储层上形成一导体(图中未示出)，以形成一通道层。
根据本发明的实施例，提供一半导体结构的形成方法。通过在第一开口(122)的侧壁上形成间隔物(160或260)，可保护由交替的多个绝缘层(131)和多个导电层(133)所构成的叠层(130)，避免叠层(130)在形成第二开口(126或226)时受到第一蚀刻剂(113)的破坏，或者避免叠层(130)在形成沟槽(224)时受到蚀刻工艺(211)的破坏。即使蚀刻工艺(211)包括一高选择性干蚀刻，叠层(130)仍受到间隔物(260)的良好的保护。由在第一蚀刻剂(113)蚀刻缓冲层(120)的速率可能远大于蚀刻埋层(110)的速率，埋层(110)可能几乎没有凹口，且能够避免过蚀刻的情形。由于在埋层(110)中没有形成太多的凹口，反转栅极(121或221)可具有良好的结构，且因此具有良好的控制能力。此外，通过使用间隔物(160或260)及第一蚀刻剂(113)，可提供较大的间隔给存储层及通道材料，且即使叠层更高，通道的形成仍能更加连续。
相较之下，若未在叠层开口的侧壁上形成间隔物，且未使用适合的蚀刻剂以选择性地蚀刻缓冲层，埋层中可能会产生许多凹口，叠层可能会受到高选择性蚀刻的破坏，且反转栅极可能会具有倾斜轮廓。在此情况中，介于各个反转栅极之间的通道区较不易控制，且较小间隔的反转栅极会在存储层及通道材料的填充上造成困难，因而恐造成通道的形成为非连续。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种半导体结构的形成方法，包括以下步骤：
在位于一埋层上的一缓冲层上形成一叠层，该叠层由交替的多个导电层和多个绝缘层构成；
形成穿过该叠层及一部分的该缓冲层的一第一开口；
在该第一开口的一侧壁上形成一间隔物；
施加一第一蚀刻剂以形成停止于该埋层上的一第二开口；其中，该第一蚀刻剂用于进行湿蚀刻，且为等向蚀刻，使该第二开口的宽度大于第一开口的宽度；
施加一第二蚀刻剂以移除该间隔物，其中该第一蚀刻剂对于该埋层及该缓冲层分别具有一第一蚀刻速率及一第二蚀刻速率，该第二蚀刻速率大于该第一蚀刻速率。
2.如权利要求1所述的半导体结构的形成方法，还包括：
在该叠层上形成一第一硬掩膜层且在该第一硬掩膜层上形成一第二硬掩膜层，其中在形成穿过该叠层及一部分的该缓冲层的该第一开口的步骤中，该第一开口也穿过该第一硬掩膜层及该第二硬掩膜层。
3.如权利要求1所述的半导体结构的形成方法，还包括：
在施加该第一蚀刻剂的步骤之前，对该第一开口进行一蚀刻工艺，其中该第一蚀刻工艺包括一干蚀刻。
4.如权利要求1所述的半导体结构的形成方法，其中该第一蚀刻剂包括氨水或四甲基氢氧化铵。
5.如权利要求1所述的半导体结构的形成方法，其中该缓冲层的厚度在1500埃至的范围之间。
6.如权利要求1所述的半导体结构的形成方法，其中该间隔物的厚度在至的范围之间。
7.如权利要求1所述的半导体结构的形成方法，其中该间隔物的厚度在至的范围之间。
8.如权利要求1所述的半导体结构的形成方法，其中该间隔物的材料包括氮化硅、锗化硅或锗。
9.如权利要求1所述的半导体结构的形成方法，其中该缓冲层包括N型掺杂的多晶硅。
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Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10103167B1 (en) | 2017-04-18 | 2018-10-16 | Macronix International Co., Ltd. | Manufacturing method of semiconductor structure |
| CN108807408B (zh) * | 2017-05-02 | 2020-12-11 | 旺宏电子股份有限公司 | 半导体结构的制造方法 |
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| US20200091163A1 (en) * | 2018-09-17 | 2020-03-19 | Macronix International Co., Ltd. | Memory device and manufacturing method for the same |
| US11101359B2 (en) * | 2018-11-28 | 2021-08-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate-all-around (GAA) method and devices |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050173729A1 (en) * | 2004-02-06 | 2005-08-11 | Ulrich Frey | Fabrication method for a semiconductor structure and corresponding semiconductor structure |
| US20100178759A1 (en) * | 2009-01-09 | 2010-07-15 | Kim Jingyun | Method of fabricating semiconductor device |
| US20110129992A1 (en) * | 2009-11-30 | 2011-06-02 | Young-Kyun Jung | Method for fabricating vertical channel type non-volatile memory device |
| JP2011171698A (ja) * | 2010-01-25 | 2011-09-01 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120068523A (ko) * | 2010-12-17 | 2012-06-27 | 에스케이하이닉스 주식회사 | 반도체장치 제조 방법 |
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2015
- 2015-05-14 CN CN201510245294.9A patent/CN106298472B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050173729A1 (en) * | 2004-02-06 | 2005-08-11 | Ulrich Frey | Fabrication method for a semiconductor structure and corresponding semiconductor structure |
| US20100178759A1 (en) * | 2009-01-09 | 2010-07-15 | Kim Jingyun | Method of fabricating semiconductor device |
| US20110129992A1 (en) * | 2009-11-30 | 2011-06-02 | Young-Kyun Jung | Method for fabricating vertical channel type non-volatile memory device |
| JP2011171698A (ja) * | 2010-01-25 | 2011-09-01 | Toshiba Corp | 半導体装置の製造方法 |
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