CN111448661B - 包含双偶极阻挡电介质层的三维平面存储器装置及其制造方法 - Google Patents

包含双偶极阻挡电介质层的三维平面存储器装置及其制造方法 Download PDF

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Abstract

一种三维存储器装置包含：绝缘条带和导电条带的交替堆叠，其位于衬底上方并且通过线型沟槽彼此横向间隔开，所述线型沟槽沿着第一水平方向横向延伸并且沿着第二水平方向间隔开；以及存储器堆叠结构，其布置成沿着所述第一水平方向延伸的行。每一行存储器堆叠结构位于所述线型沟槽的相应侧壁上。所述存储器堆叠结构中的每一个包含竖直半导体通道、接触所述竖直半导体通道的隧穿电介质、接触所述隧穿电介质的电荷存储层，以及复合阻挡电介质。所述复合阻挡电介质包含第一含偶极的阻挡电介质层堆叠、均质阻挡电介质层以及第二含偶极的阻挡电介质层堆叠。

Description

包含双偶极阻挡电介质层的三维平面存储器装置及其制造 方法
相关申请
本申请要求2018年8月20日提交的第62/719,865号美国临时专利申请和2018年9月20日提交的第16/136,652号美国非临时专利申请的优先权益，以上申请的全部内容以引用的方式并入本文中。
技术领域
本公开大体上涉及半导体装置的领域，且具体地涉及一种包含双偶极阻挡电介质层的三维平面存储器装置以及其制造方法。
背景技术
三维NAND存储器装置的配置采用其中隧穿电介质具有平坦竖直表面的平面存储器单元。此类平面存储器装置描述于卢航亭(Hang-Ting Lue)等人所著的标题为“使用具有稳健读取干扰、长期保留以及极佳缩放能力的仅16层的128Gb(MLC)/192Gb(TLC)单栅极竖直通道(SGVC)架构3D NAND(A 128Gb(MLC)/192Gb(TLC)Single-gate Vertical Channel(SGVC)Architecture 3D NAND using only 16Layers with Robust Read Disturb,Long-Retention and Excellent Scaling Capability)”的文章，IEDM会议记录(2017年)第461页中。
发明内容
根据本公开的方面，提供一种三维存储器装置，所述三维存储器装置包括：绝缘条带和导电条带的交替堆叠，其位于衬底上方并且通过线型沟槽彼此横向间隔开，所述线型沟槽沿着第一水平方向横向延伸并且沿着第二水平方向间隔开；以及存储器堆叠结构，其布置成沿着所述第一水平方向延伸的行，其中：每一行存储器堆叠结构位于所述线型沟槽的相应侧壁上；所述存储器堆叠结构中的每一个包括：竖直半导体通道、接触所述竖直半导体通道的隧穿电介质、接触所述隧穿电介质的电荷存储层，以及接触所述电荷存储层和所述交替堆叠中的一个内的绝缘条带的复合阻挡电介质，其中所述复合阻挡电介质从一侧到另一侧包括第一含偶极的阻挡电介质层堆叠、均质阻挡电介质层，以及第二含偶极的阻挡电介质层堆叠。
根据本公开的另一方面，提供一种形成三维存储器装置的方法，所述方法包括：在衬底上方形成绝缘层和牺牲材料层的竖直交替序列；形成沿着第一水平方向横向延伸穿过所述竖直交替序列的线型沟槽，其中绝缘条带和牺牲材料条带的交替堆叠由所述竖直交替序列的剩余部分形成；在所述线型沟槽中形成布置成沿着所述第一水平方向延伸的行的存储器堆叠结构，其中每一行存储器堆叠结构形成于所述线型沟槽的相应侧壁上，并且所述存储器堆叠结构中的每一个包括：竖直半导体通道、接触所述竖直半导体通道的隧穿电介质、接触所述隧穿电介质的电荷存储层，以及接触所述隧穿电介质并且接触所述交替堆叠中的一个内的牺牲材料条带的复合阻挡电介质，并且所述复合阻挡电介质从一侧到另一侧包括第一含偶极的阻挡电介质层堆叠、均质阻挡电介质层，以及第二含偶极的阻挡电介质层堆叠；以及用导电条带替代所述牺牲材料条带。
附图说明
图1A是根据本公开的第一实施例的在形成至少一个外围装置和半导体材料层之后的示例性结构的竖直横截面图。
图1B是图1A的处理中源极层级材料层的放大图。
图2是根据本公开的实施例的在形成绝缘层和牺牲材料层的竖直交替序列之后的示例性结构的竖直横截面图。
图3是根据本公开的实施例的在形成阶梯式阶台和逆向阶梯式电介质材料部分之后的示例性结构的竖直横截面图。
图4A是根据本公开的实施例的在形成线型沟槽之后的示例性结构的示意性竖直横截面图。
图4B是图4A的示例性结构的俯视图。竖直平面A-A'是图4A的横截面的平面。
图5A是图4A和4B的示例性结构中的线型沟槽的竖直横截面图。
图5B是沿着图5A的结构的平面B-B'的水平横截面图。竖直平面A-A'对应于图5A的竖直横截面图的平面。
图6A是根据本公开的实施例的在形成连续阻挡电介质层、连续电荷存储层和连续隧穿电介质层以及连续半导体通道层之后的线型沟槽的竖直横截面图。
图6B是沿着图6A的结构的平面B-B'的水平横截面图。竖直平面A-A'对应于图6A的竖直横截面图的平面。
图6C至6E是用于图6A和6B的连续阻挡电介质层的替代配置。
图7A是根据本公开的实施例的在形成牺牲填充材料层之后的线型沟槽的竖直横截面图。
图7B是沿着图7A的平面B-B'的水平横截面图。竖直平面A-A'对应于图7A的竖直横截面图的平面。
图8A是根据本公开的实施例的在通过图案化牺牲填充材料层形成隔离腔之后的线型沟槽的竖直横截面图。
图8B是沿着图8A的平面B-B'的水平横截面图。竖直平面A-A'对应于图8A的竖直横截面图的平面。
图8C是沿着图8B的竖直平面C-C'的竖直横截面图。
图9A是根据本公开的实施例的在横向扩大隔离腔以及图案化连续存储器膜之后的线型沟槽的竖直横截面图。
图9B是沿着图9A的平面B-B'的水平横截面图。竖直平面A-A'对应于图9A的竖直横截面图的平面。
图9C是沿着图9B的竖直平面C-C'的竖直横截面图。
图10A是根据本公开的实施例的在横向扩大隔离腔之后移除牺牲填充材料层之后的线型沟槽的竖直横截面图。
图10B是沿着图10A的平面B-B'的水平横截面图。竖直平面A-A'对应于图10A的竖直横截面图的平面。
图10C是沿着图10B的竖直平面C-C'的竖直横截面图。
图11A是根据本公开的实施例的在通过各向异性蚀刻过程将连续存储器膜和连续半导体通道材料层图案化成离散存储器膜和半导体通道之后的线型沟槽的竖直横截面图。
图11B是沿着图11A的平面B-B'的水平横截面图。竖直平面A-A'对应于图11A的竖直横截面图的平面。
图11C是沿着图11B的竖直平面C-C'的竖直横截面图。
图12A是根据本公开的实施例的在形成电介质沟槽芯之后的线型沟槽的竖直横截面图。
图12B是沿着图12A的平面B-B'的水平横截面图。竖直平面A-A'对应于图12A的竖直横截面图的平面。
图12C是沿着图12B的竖直平面C-C'的竖直横截面图。
图13A是根据本公开的实施例的在形成漏极区之后的线型沟槽的竖直横截面图。
图13B是图13A的示例性结构的俯视图。竖直平面A-A'对应于图13A的竖直横截面图的平面。
图13C是沿着图13B的竖直平面C-C'的竖直横截面图。
图14A是根据本公开的实施例的在形成背侧通孔腔之后的示例性结构的竖直横截面图。
图14B是图14A的示例性结构的俯视图。竖直平面A-A'是图14A的横截面的平面。
图14C是沿着图14B的平面C-C'的竖直横截面图。
图14D是沿着图14B的平面D-D'的竖直横截面图。
图15A至15G是根据本公开的实施例的在用源极层级材料层替代处理中源极层级材料层以及用导电条带替代牺牲材料层期间示例性结构的区的依序垂直截面图。
图16A是根据本公开的实施例的在形成背侧通孔腔中的电介质隔离结构之后的示例性结构的竖直横截面图。
图16B是图16A的示例性结构的俯视图。竖直平面A-A'是图16A的横截面的平面。
图16C是沿着图16B的平面C-C'的竖直横截面图。
图17A是根据本公开的实施例的在形成各种触点通孔结构之后的示例性结构的竖直横截面图。
图17B是图17A的示例性结构的俯视图。竖直平面A-A'是图17A的横截面的平面。
具体实施方式
本公开的实施例涉及一种包含双偶极阻挡电介质层的三维平面存储器装置以及其制造方法，下文描述本公开的各个方面。本公开的实施例可以用于形成包括多个NAND存储器串的三维单片存储器阵列装置。
附图未按比例绘制。除非明确地描述或以其它方式清楚地指示不存在元件的重复，否则在说明元件的单个个例的情况下，可以重复元件的多个个例。例如“第一”、“第二”以及“第三”等序数仅用于识别类似元件，且不同序数可以跨越本公开的说明书和权利要求书使用。相同附图标号是指相同元件或类似元件。除非另外指示，否则假定具有相同附图标号的元件具有相同组成。如本文中所使用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或第二元件的内侧上。如本文中所使用，如果第一元件的表面与第二元件的表面之间存在物理接触，则第一元件位于第二元件“正上方”。
如本文中所使用，“层”是指包含具有厚度的区的材料部分。层可以在整个下伏或上覆结构上方延伸，或可以具有比下伏或上覆结构的长度小的长度。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区。例如，层可以位于在连续结构的顶部表面与底部表面之间或在连续结构的顶部表面和底部表面处的任何对水平面之间。层可以水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包含一个或多个层，或可以在其上、其上方和/或其下方具有一个或多个层。
单片三维存储器阵列是其中在例如半导体晶片的单个衬底上方形成多个存储器层级而不具有中间衬底的存储器阵列。术语“单片”意味着阵列的每一层级的层直接沉积于阵列的每一下伏层级的层上。相比之下，二维阵列可以单独形成，且接着封装在一起以形成非单片存储器装置。例如，非单片堆叠存储器已通过在单独衬底上形成存储器层级且竖直地堆叠所述存储器层级来构建，如标题为“三维结构存储器(Three-dimensionalStructure Memory)”的第5,915,167号美国专利中所描述。衬底可以在结合之前薄化或从存储器层级移除，但由于存储器层级起初形成于单独衬底上方，因此此类存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器装置包含单片三维NAND串存储器装置，且可以采用本文中所描述的各种实施例来制造。
通常，半导体裸片或半导体封装可以包含存储器芯片。每个半导体封装含有一个或多个裸片(例如，一个、两个或四个)。裸片是可以独立地执行命令或报告状态的最小单元。每个裸片含有一个或多个平面(通常一个或两个)。尽管存在一些限制，但相同的并行操作可以在每个平面上发生。每个平面含有多个块，所述块是可以在单个擦除操作中擦除的最小单元。每个块含有多个页，所述页是可编程的最小单元，即可以在其上执行读取操作的最小单元。
参考图1A和1B，示出根据本公开的实施例的示例性结构，所述示例性结构可以用于例如制造含有竖直NAND存储器装置的装置结构。第一示例性结构包含衬底8，例如硅晶片或绝缘体硅片衬底。衬底8可以包含在其上部部分中的衬底半导体层9。衬底半导体层9可以是硅晶片8的上部部分、硅晶片8的上部部分中的掺杂井，或位于衬底的顶部表面上方的半导体(例如，硅)层。衬底8可以具有主表面7，所述主表面可以是例如衬底半导体层9的最顶部表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶半导体表面，例如单晶硅表面。
如本文中所使用，“半导体材料”指代具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料。如本文中所使用，“半导体材料”指代在其中不存在电掺杂剂的情况下，具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，且其能够在与电掺杂剂的合适掺杂后产生具有在1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文中所使用，“电掺杂剂”指代将空穴添加到能条带结构内的价条带的p型掺杂剂，或将电子添加到能条带结构内的导条带的n型掺杂剂。如本文中所使用，“导电材料”指代具有大于1.0×105S/cm的电导率的材料。如本文中所使用，“绝缘体材料”或“电介质材料”指代具有小于1.0×10-6S/cm的电导率的材料。如本文中所使用，“重掺杂半导体材料”指代在充分高的原子浓度下掺杂有电掺杂剂，以在形成为结晶材料或如果通过退火过程(例如，从初始非晶形状态)转换成结晶材料时变成导电材料(即，以具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包含提供在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度下的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”指代并不掺杂有电掺杂剂的半导体材料。因此，半导体材料可以是半导电的或导电的，且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以取决于其中的电掺杂剂的原子浓度而为半导电的或导电的。如本文中所使用，“金属材料”指代其中包含至少一种金属元素的导电材料。针对电导率的所有测量均在标准条件下进行。
用于外围电路的至少一个半导体装置700可以形成于衬底半导体层9的一部分上。所述至少一个半导体装置可以包含例如场效应晶体管。例如，至少一个浅沟槽隔离结构720可以通过蚀刻衬底半导体层9的部分且在其中沉积电介质材料而形成。栅极电介质层、至少一个栅极导体层和栅极顶盖电介质层可以形成于衬底半导体层9上方，且可以随后图案化以形成至少一个栅极结构(750、752、754、758)，所述栅极结构中的每一个可以包含栅极电介质750、栅极电极(752、754)和栅极顶盖电介质758。栅极电极(752、754)可以包含第一栅极电极部分752和第二栅极电极部分754的堆叠。至少一个栅极间隔物756可以通过沉积和各向异性地蚀刻电介质衬里而形成于至少一个栅极结构(750、752、754、758)周围。有源区730可以例如通过采用至少一个栅极结构(750、752、754、758)作为掩模结构来引入电掺杂剂而形成于衬底半导体层9的上部部分中。可以视需要采用额外掩模。有源区730可以包含场效应晶体管的源极区和漏极区。可以任选地形成第一电介质衬里761和第二电介质衬里762。第一和第二电介质衬里(761、762)中的每一个可以包括氧化硅层、氮化硅层和/或电介质金属氧化物层。如本文中所使用，氧化硅包含二氧化硅以及每个硅原子具有大于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在说明性实例中，第一电介质衬里761可以是氧化硅层，且第二电介质衬里762可以是氮化硅层。用于外围电路的至少一个半导体装置可以含有用于待随后形成的存储器装置的驱动器电路，所述存储器装置可以包含至少一个NAND装置。例如氧化硅的电介质材料可以沉积在至少一个半导体装置上方，且可以随后平坦化以形成平坦化电介质层770。包含至少一个半导体装置700的区在本文中称为外围装置区200。
电介质材料层768可以形成于衬底半导体层9上方。电介质材料层768可以包含单个电介质材料层或多个电介质材料层。电介质材料层768可以包含掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任一种或多种。在一个实施例中，至少一个电介质材料层768可以包括具有并不超出未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电常数的电介质材料层，或主要由所述电介质材料层组成。
可以将任选金属材料层和半导体材料层沉积在电介质材料层768上方或沉积于电介质材料层的图案化凹陷内，且进行光刻图案化以提供任选导电板层6和处理中源极层级材料层10'。如本文所使用，“处理中”元件指代在后续处理步骤期间被修改的元件。任选导电板层6(如果存在)提供用于流入或流出处理中源极层级材料层10'的电流的高电导率导电路径。任选导电板层6包含例如金属、金属硅化物或重掺杂半导体材料的导电材料。任选导电板层6例如可以包含具有在3nm至100nm的范围内的厚度的钨或硅化钨层，但也可以采用更小和更大的厚度。金属氮化物层(未示出)可以提供为导电板层6的顶部上的扩散屏障层。导电板层6可以充当完整装置中的特殊源极线。另外，导电板层6可以包括蚀刻终止层，且可以包括任何合适的导电、半导体或绝缘层。任选导电板层6可以包含金属化合物材料，例如导电金属硅化物或氮化物(例如，TiN)和/或金属(例如，W)。任选导电板层6的厚度可以在5nm至100nm的范围内，但也可以采用更小和更大的厚度。
处理中源极层级材料层10'可以包含随后被修改以形成源极层级材料层的各种层。源极层级材料层在形成后包含充当用于三维存储器装置的竖直场效应晶体管的共同源极区的源极触点层。在一个实施例中，处理中源极层级材料层10'从下到上可以包含下部源极层级材料层112、下部牺牲衬里103、源极层级牺牲层104、上部牺牲衬里105、上部源极层级材料层116、源极层级绝缘层117以及任选的源极选择层级导电层118。
下部源极层级材料层112和上部源极层级材料层116可以包含掺杂半导体材料，例如掺杂多晶硅或掺杂非晶硅。下部源极层级材料层112和上部源极层级材料层116的导电类型可以与将随后形成的竖直半导体通道的导电性相反。例如，如果将随后形成的竖直半导体通道具有第一导电类型的掺杂，则下部源极层级材料层112和上部源极层级材料层116具有与第一导电类型相反的第二导电类型的掺杂。下部源极层级材料层112和上部源极层级材料层116中的每一个的厚度可以在10nm至300nm的范围内，例如在20nm至150nm的范围内，但也可以采用更小和更大的厚度。
源极层级牺牲层104包含可以相对于下部牺牲衬里103和上部牺牲衬里105选择性地去除的牺牲材料。在一个实施例中，源极层级牺牲层104可以包含半导体材料，例如未掺杂非晶硅、多晶硅或锗的原子浓度大于20％的硅锗合金。源极层级牺牲层104的厚度可以在30nm至400nm的范围内，例如在60nm至200nm的范围内，但也可以采用更小和更大的厚度。
下部牺牲衬里103和上部牺牲衬里105包含在源极层级牺牲层104的移除期间可以充当蚀刻终止材料的材料。例如，下部牺牲衬里103和上部牺牲衬里105可以包含氧化硅、氮化硅和/或电介质金属氧化物。在一个实施例中，下部牺牲衬里103和上部牺牲衬里105中的每一个可以包含具有在2nm至30nm的范围内的厚度的氧化硅层，但也可以采用更小和更大的厚度。
源极层级绝缘层117包含例如氧化硅的电介质材料。源极层级绝缘层117的厚度可以在20nm至400nm的范围内，例如在40nm至200nm的范围内，但也可以采用更小和更大的厚度。任选的源极选择层级导电层118可以包含可以用作源极选择层级栅极电极的导电材料。例如，任选的源极选择层级导电层118可以包含重掺杂半导体材料，例如重掺杂多晶硅或可以随后通过退火过程转换成掺杂多晶硅的掺杂非晶硅。任选的源极选择层级导电层118的厚度可以在30nm至200nm范围内，例如在60nm至100nm的范围内，但也可以采用更小和更大的厚度。
处理中源极层级材料层10'可以形成于半导体衬底8(例如，硅晶片)上的半导体装置子集的正上方。如本文中所使用，如果第一元件位于包含第二元件的最顶部表面的水平面上方，且第一元件的区和第二元件的区在平面图中具有区域重叠(即，沿着竖直平面或垂直于衬底8的顶部表面7的方向)，则第一元件位于第二元件“正上方”。
可以对任选的导电板层6和处理中源极层级材料层10'进行图案化，以在随后将形成贯穿存储器层级触点通孔结构和贯穿电介质触点通孔结构的区域中提供开口。导电板层6和处理中源极层级材料层10'的堆叠的图案化部分存在于随后将形成三维存储器堆叠结构的每个存储器阵列区100中。因此，存在处理中源极层级材料层10'的区包含随后将形成存储器装置的存储器阵列区100，和随后将形成阶梯式表面和接触各种导电层的触点通孔结构的触点区300。
参考图2，第一材料层(例如，绝缘层32)和第二材料层(例如，间隔物材料层)的竖直交替序列形成于处理中源极层级材料层10'上方。如本文中所使用，“竖直交替序列”指代竖直地交替使得第二元件的个例上覆于和/或下伏于第一元件的每一个例且第一元件的个例上覆于和/或下伏于第二元件的每一个例的第一元件的多个个例与第二元件的多个个例的交替序列。竖直交替序列可以包含交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文中所使用，“材料层”指代在整个层中包含材料的层。如本文中所使用，交替的多个第一元件和第二元件指代其中第一元件的个例与第二元件的个例交替的结构。不是交替的多个元件中的末端元件的第一元件的每一个例在两侧上由第二元件的两个个例邻接，且不是交替的多个元件中的末端元件的第二元件的每一个例在两个末端上由第一元件的两个个例邻接。因此，第一元件和第二元件的竖直交替序列是其中第一元件和第二元件的交替沿着竖直方向发生的交替的多个第一元件和第二元件。第一元件可以在其间具有相同厚度，或可以具有不同厚度。第二元件可以在其间具有相同厚度，或可以具有不同厚度。交替的多个第一材料层和第二材料层可以以第一材料层的个例或以第二材料层的个例开始，且可以以第一材料层的个例或以第二材料层的个例结束。在一个实施例中，第一元件的个例和第二元件的个例可以在交替的多个元件内形成周期性重复的单元。
每个第一材料层包含第一材料，且每个第二材料层包含不同于第一材料的第二材料。在一个实施例中，每个第一材料层可以是绝缘层32，且每个第二材料层可以是牺牲材料层。在这种情况下，堆叠可以包含交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。如本文所使用，“原型”结构或“处理中”结构指代随后在其中的至少一个组件的形状或组成上进行修改的瞬态结构。
在一个实施例中，竖直交替序列(32、42)可以包含由第一材料组成的绝缘层32，和由不同于绝缘层32的第一材料的第二材料组成的牺牲材料层42。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可以用于绝缘层32的绝缘材料包含但不限于，氧化硅(包含掺杂或未掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂电介质材料和有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料是可以相对于绝缘层32的第一材料选择性去除的牺牲材料。如本文中所使用，如果去除过程以第二材料的去除速率的至少两倍的速率去除第一材料，则第一材料的去除对第二材料“具有选择性”。第一材料的去除速率与第二材料的去除速率的比率在本文中被称为第一材料相对于第二材料的去除过程的“选择性”。
牺牲材料层42可以包括绝缘材料、半导体材料或导电材料。牺牲材料层42的第二材料随后可以用可以例如充当竖直NAND装置的控制栅极电极的导电电极替代。第二材料的非限制性实例包含氮化硅、非晶体半导体材料(例如，非晶硅)和多晶半导体材料(例如，多晶硅)。在一个实施例中，牺牲材料层42可以是包括氮化硅的间隔物材料层或包含硅和锗中的至少一个的半导体材料。
在一个实施例中，绝缘层32可以包含氧化硅，且牺牲材料层可以包含氮化硅牺牲材料层。绝缘层32的第一材料可以例如通过化学气相沉积(CVD)而沉积。例如，如果氧化硅用于绝缘层32，则原硅酸四乙酯(TEOS)可以用作CVD过程的前驱体材料。牺牲材料层42的第二材料可以例如通过CVD或原子层沉积(ALD)形成。
牺牲材料层42可以适当地图案化，使得随后将通过替代牺牲材料层42形成的导电材料部分可以充当导电电极，例如随后将形成的单片三维NAND串存储器装置的控制栅极电极。牺牲材料层42可以包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可以在20nm至50nm的范围内，但更小和更大的厚度可以用于每个绝缘层32和每个牺牲材料层42。绝缘层32和牺牲材料层(例如，控制栅极电极或牺牲材料层)42的对的重复数目可以在2至1,024的范围内，且通常在8至256的范围内，但也可以采用更大的重复数目。堆叠中的顶部栅极电极和底部栅极电极可以充当选择栅极电极。在一个实施例中，竖直交替序列(32、42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均匀厚度。
虽然本公开采用其中间隔物材料层是随后用导电条带替代的牺牲材料层42的实施例加以描述，但本文中明确地涵盖其中牺牲材料层形成为导电条带的实施例。在此情况下，可以省略用于用导电条带替代间隔物材料层的步骤。
任选地，绝缘顶盖层70可以形成于竖直交替序列(32、42)上方。绝缘顶盖层70包含不同于牺牲材料层42的材料的电介质材料。在一个实施例中，绝缘顶盖层70可以包含可以用于如上文所描述的绝缘层32的电介质材料。绝缘顶盖层70可以具有比绝缘层32中的每一个更大的厚度。绝缘顶盖层70可以例如通过化学气相沉积而沉积。在一个实施例中，绝缘顶盖层70可以是氧化硅层。
参考图3，可以图案化绝缘层32和间隔物材料层(即，牺牲材料层42)的竖直交替序列，以在触点区300中形成从竖直交替序列(32、42)的最底部层连续延伸到交替序列(32、42)的最顶部层的阶梯式表面。阶梯式腔可以形成于位于存储器阵列区100与含有用于外围电路的至少一个半导体装置的外围装置区200之间的触点区300内。阶梯式腔可以具有各种阶梯式表面，使得阶梯式腔的水平横截面形状根据与衬底8的顶部表面的竖直距离而逐阶改变。在一个实施例中，阶梯式腔可以通过反复执行一组处理步骤而形成。所述组处理步骤可以包含例如将空腔的深度竖直地增大一个或多个层级的第一类型的蚀刻过程和横向地扩大待在第一类型的后续蚀刻过程中竖直地蚀刻的区的第二类型的蚀刻过程。如本文中所使用，包含交替的多个材料层的结构的“层级”定义为所述结构内的一对第一材料层和第二材料层的相对位置。
阶梯式表面通过形成阶梯式腔来形成于竖直交替序列(32、42)的外围部分处。如本文中所使用，“阶梯式表面”指代一组表面，其包含至少两个水平表面和至少两个竖直表面，使得每个水平表面邻接于从水平表面的第一边缘向上延伸的第一竖直表面，且邻接于从水平表面的第二边缘向下延伸的第二竖直表面。“阶梯式腔”指代具有阶梯式表面的腔。
阶台区通过使竖直交替序列(32、42)图案化而形成。除竖直交替序列(32、42)内的最顶部牺牲材料层42以外的每个牺牲材料层42比竖直交替序列(32、42)内的任何上覆牺牲材料层42横向地延伸更远。阶台区包含从竖直交替序列(32、42)内的最底部层持续延伸到竖直交替序列(32、42)内的最顶部层的竖直交替序列(32、42)的阶梯式表面。
逆向阶梯式电介质材料部分65(即，绝缘填充材料部分)可以通过在其中沉积电介质材料来形成于阶梯式腔中。例如，例如氧化硅的电介质材料可以沉积于阶梯式腔中。所沉积电介质材料的多余部分可以例如通过化学机械平坦化(CMP)来从绝缘顶盖层70的顶部表面上方去除。填充阶梯式腔的所沉积电介质材料的剩余部分构成逆向阶梯式电介质材料部分65。如本文中所使用，“逆向阶梯式”元件指代具有阶梯式表面和水平横截面区域的元件，所述水平横截面区域根据与上面存在元件的衬底的顶部表面的竖直距离单调地增大。如果氧化硅用于逆向阶梯式电介质材料部分65，则逆向阶梯式电介质材料部分65的氧化硅可以或可以不掺杂有例如B、P和/或F的掺杂剂。
参考图4A、4B、5A和5B，包含至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成于绝缘顶盖层70和逆向阶梯式电介质材料部分65上方，且可以被光刻图案化以在其中形成线形开口。线形开口沿着第一水平方向hd1横向地延伸，且具有沿着垂直于第一水平方向hd1的第二水平方向hd2的均匀宽度。光刻材料堆叠中的图案可以通过将图案化光刻材料堆叠用作蚀刻掩模的至少一个各向异性蚀刻来转移穿过绝缘顶盖层70或逆向阶梯式电介质材料部分65，并穿过竖直交替序列(32、42)。竖直交替序列(32、42)的在图案化光刻材料堆叠中的线形开口下方的部分被蚀刻以形成线型沟槽149。如本文中所使用，“线型沟槽”指代沿着水平方向具有横向延伸的直线的沟槽。
线型沟槽149沿着第一水平方向hd1横向延伸穿过竖直交替序列(32、42)。在一个实施例中，线型沟槽149具有在沿着第一水平方向hd1的平移下不变的相应均匀宽度。在一个实施例中，线型沟槽149可以始终具有相同宽度，且相邻对线型沟槽149之间的间隔可以相同。在此情况下，线型沟槽149可以构成沿着垂直于第一水平方向hd1的第二水平方向hd2具有间距的线型沟槽149的一维周期性阵列。沿着第二水平方向hd2的线型沟槽149的宽度可以在30nm至500nm的范围内，例如在60nm至250nm的范围内，但也可以采用更小和更大的宽度。
线型沟槽149延伸穿过竖直交替序列(32、42)的每一层和逆向阶梯式电介质材料部分65。用于蚀刻穿过竖直交替序列(32、42)的材料的各向异性蚀刻过程的化学物质可以交替以最佳化竖直交替序列(32、42)中的第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应性离子蚀刻。线型沟槽149的侧壁可以基本上竖直，或可以逐渐变窄。图案化光刻材料堆叠可以随后例如通过灰化来去除。
线型沟槽149横向延伸穿过整个存储器阵列区100，且横向延伸到触点区300中。线型沟槽149可以沿着第一水平方向hd1横向延伸穿过整个触点区300，或可以仅横向延伸穿过触点区300的宽度的部分，而非沿着第一水平方向hd1的整个宽度。线型沟槽149延伸到处理中源极层级材料层10'中。例如，源极层级牺牲层104的表面可以物理地暴露在每个线型沟槽149的底部处。线型沟槽149中的每一个可以包含基本上垂直于源极层级牺牲层104的相应表面延伸的侧壁(或多个侧壁)。
在一个实施例中，每个绝缘层32和牺牲材料层42的条带可以通过设置于触点区300内的连接部分必须互连，并且绝缘层32中的每一个可以形成跨越存储器阵列区100和触点区300延伸的连续结构。在这种情况下，竖直交替序列(32、42)包含沿着第二水平方向hd2横向间隔开并且通过触点区300内的连接部分彼此互连的绝缘条带32和牺牲材料条带42的多个交替堆叠。或者，线型沟槽149可以将绝缘层32和牺牲材料层42中的至少一个或全部划分成离散材料条带。在这种情况下，竖直交替序列(32、42)包含沿着第二水平方向hd2横向隔开并且通过线型沟槽149彼此部分地或完全地分离且横向间隔开的绝缘条带32和牺牲材料条带42的多个交替堆叠。一对相邻的线型沟槽149之间的绝缘层32的离散部分在本文中称为绝缘条带32。一对相邻的线型沟槽149之间的牺牲材料层42的离散部分在本文中称为牺牲材料条带42。应理解，相同参考数字32用于可以是包含多个绝缘条带或一系列离散绝缘条带的单个连续结构的整个绝缘层32，并且用于可以与也可以不与位于相同层级处的其它绝缘条带邻接的个别绝缘条带32。同样，相同参考数字42用于可以是包含多个牺牲材料条带或一系列离散牺牲材料条带的单个连续结构的整个牺牲材料层42，并且用于可以与也可以不与位于相同层级处的其它牺牲材料条带邻接的个别牺牲材料条带42。
参考图6A和6B，连续阻挡电介质层52L、连续电荷存储层54L和连续隧穿电介质层56L依序形成于线型沟槽149中以及绝缘顶盖层70上方。
连续阻挡电介质层52L可以包含连续的复合阻挡电介质材料层，所述连续的复合阻挡电介质材料层从一侧到另一侧包含第一含偶极的阻挡电介质层堆叠(521、522)、均质阻挡电介质层523，以及第二含偶极的阻挡电介质层堆叠(524、525)。第一含偶极的阻挡电介质层堆叠(521、522)直接形成于线型沟槽149的侧壁和底部表面上。第一含偶极的阻挡电介质层堆叠(521、522)包含第一电介质金属氧化物层521和第二电介质金属氧化物层522。均质阻挡电介质层523包含整体具有均质组成的电介质材料。第二含偶极的阻挡电介质层堆叠(524、525)包含第三电介质金属氧化物层524和第四电介质金属氧化物层525。如本文中所使用，电介质金属氧化物指代包含至少一种金属元素且至少包含氧的电介质材料。电介质金属氧化物可以主要由至少一种金属元素和氧组成，或可以主要由至少一种金属元素、氧以及至少一种非金属元素(例如氮)组成。
第二电介质金属氧化物层522包含在与均质阻挡电介质层523的界面处产生偶极矩的电介质金属氧化物。第三电介质金属氧化物层524包含在与均质阻挡电介质层523的界面处产生偶极矩的电介质金属氧化物。选择第二电介质金属氧化物层522和第三电介质金属氧化物层524的材料，使得在与均质阻挡电介质层523的两个界面处的偶极矩的方向指向相反方向。例如，可以选择第二电介质金属氧化物层522和第三电介质金属氧化物层524的材料，使得在与均质阻挡电介质层523的两个界面处在第二电介质金属氧化物层522和第三电介质金属氧化物层524的侧面上感应正电荷，同时在界面处在均质阻挡电介质层523的侧面上感应负电荷。或者，可以选择第二电介质金属氧化物层522和第三电介质金属氧化物层524的材料，使得在与均质阻挡电介质层523的两个界面处在第二电介质金属氧化物层522和第三电介质金属氧化物层524的侧面上感应负电荷，同时在界面处在均质阻挡电介质层523的侧面上感应正电荷。在一个实施例中，均质阻挡电介质层523包括氧化硅和/或主要由氧化硅组成。
在第一含偶极的阻挡电介质层堆叠(521、522)与均质阻挡电介质层523之间的第一界面处以及在第二含偶极的阻挡电介质层堆叠(524、525)与均质阻挡电介质层523之间的第二界面处产生的偶极矩改变连续阻挡电介质层52L内的条带隙结构。在第二接口处的偶极矩可以为电荷存储层中捕获的电荷提供更高能量势垒，并且有助于俘获存储于电荷存储层中的电子。此外，在第二界面处的偶极矩可以提供量子阱效果以有效地捕获存储于电荷存储层中的电荷，由此提高电荷保持特性。在第一接口处的偶极矩可以减小在擦除操作期间的电场强度，因此减少在擦除操作期间的反向隧穿。
在一个实施例中，第一电介质金属氧化物层521具有比第二电介质金属氧化物层522更高的介电常数和更低的能量势垒高度，并且第四电介质金属氧化物层525具有比第三电介质金属氧化物层524更高的介电常数和更低的能量势垒高度。第一和第四电介质金属氧化物层(521、525)相对于第二和第三电介质金属氧化物层(522、523)的更高介电常数和更低能量势垒高度可以在编程操作和擦除操作期间通过频条带结构修改进一步增强装置性能。
在一个实施例中，第二电介质金属氧化物层522和第三电介质金属氧化物层524可以包括相同电介质金属氧化物材料。在一个实施例中，第二电介质金属氧化物层522和第三电介质金属氧化物层524包括氧化铝和/或主要由氧化铝组成。在一个实施例中，第一电介质金属氧化物层521和第四电介质金属氧化物层525中的至少一个包括氧化锆或氧化铪。在一个实施例中，第一电介质金属氧化物层521和第四电介质金属氧化物层525两者包括氧化锆或氧化铪。在一个实施例中，第一电介质金属氧化物层521和第四电介质金属氧化物层525中的至少一个包括氧化锆和/或主要由氧化锆组成。在一个实施例中，第一电介质金属氧化物层521和第四电介质金属氧化物层525两者包括氧化锆和/或主要由氧化锆组成。在一个实施例中，第一电介质金属氧化物层521和第四电介质金属氧化物层525两者包括氧化铪或氧化铪。在一个实施例中，第一电介质金属氧化物层521和第四电介质金属氧化物层525中的至少一个包括氧化铪和/或主要由氧化铪组成。在一个实施例中，第一电介质金属氧化物层521和第四电介质金属氧化物层525两者包括氧化铪和/或主要由氧化铪组成。
第一、第二、第三和第四电介质金属氧化物层(521、522、524、525)中的每一个可以通过相应的保形沉积过程来沉积。均质阻挡电介质层523可以通过保形沉积过程沉积。保形沉积过程可以包含化学气相沉积或原子层沉积。第一电介质金属氧化物层521的厚度可以在1nm至6nm的范围内，但也可以采用更小和更大的厚度。第二电介质金属氧化物层522的厚度可以在1nm至6nm的范围内，但也可以采用更小和更大的厚度。均质阻挡电介质层523的厚度可以在1nm至6nm的范围内，但也可以采用更小和更大的厚度。第三电介质金属氧化物层524的厚度可以在1nm至6nm的范围内，但也可以采用更小和更大的厚度。第四电介质金属氧化物层524的厚度可以在1nm至6nm的范围内，但也可以采用更小和更大的厚度。连续阻挡电介质层52L的厚度可以在5nm到20nm的范围内，但也可以采用更小和更大的厚度。在一个实施例中，复合阻挡电介质可以相对于穿过均质阻挡电介质层523的对称平面在组成和厚度上对称。在这种情况下，第一和第四电介质金属氧化物层(521、525)可以具有相同组成和厚度，并且第二和第三电介质金属氧化物层(522、524)可以具有相同组成和厚度。在第一和第二界面处产生的两个偶极矩可以在量值上相等并且在方向上相反。
图6C、6D和6E示出替代实施例配置，其中从图6B的配置中的各种组件层的次序改变连续阻挡电介质层52L内的各种组件层的次序。在每个配置中，首先沉积第一含偶极的阻挡电介质层堆叠(521、522)，接下来沉积均质阻挡电介质层523，并且最后沉积第二含偶极的阻挡电介质层堆叠(524、525)。
在一些配置中，如图6C和6E中所示，可以反转第二含偶极的阻挡电介质层堆叠(524、525)内的层的次序。在此类配置中，第四电介质金属氧化物层525可以直接沉积在均质阻挡电介质层523上，并且第三电介质金属氧化物层524可以沉积在第四电介质金属氧化物层525上。
在一些配置中，如图6D和6E中所示，可以反转第一含偶极的阻挡电介质层堆叠(521、522)内的层的次序。在此类配置中，第二电介质金属氧化物层522可以直接沉积在线型沟槽149的侧壁和底部表面上，并且第一电介质金属氧化物层521可以沉积在第二电介质金属氧化物层522上。
返回参考图6A，可以形成连续电荷存储层54L。在一个实施例中，连续电荷存储层54L可以是可以例如是氮化硅的电介质电荷捕获材料。连续电荷存储层54L可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何适合的沉积技术而形成。连续电荷存储层54L的厚度可以在2nm至20nm的范围内，但也可以采用更小和更大的厚度。
连续隧穿电介质层56L包含电介质材料，电荷隧穿可以穿过所述电介质材料在适合的电偏压条件下执行。电荷隧穿可以通过佛勒-诺德海姆(Fowler-Nordheim)隧穿执行。连续隧穿电介质层56L可以包含氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如，氧化铝或氧化锆)、电介质金属氮氧化物、电介质金属硅酸盐、其合金，和/或其组合。在一个实施例中，连续隧穿电介质层56L可以包含第一氧化硅层、氮氧化硅层以及第二氧化硅层的堆叠，所述堆叠通常称为ONO堆叠。在一个实施例中，连续隧穿电介质层56L可以包含基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。连续隧穿电介质层56L的厚度可以在2nm至20nm的范围内，但也可以采用更小和更大厚度。
连续阻挡电介质层52L、连续电荷存储层54L以及连续隧穿电介质层56L的堆叠构成在线型沟槽149和绝缘顶盖层70上方连续地延伸的连续存储器膜层50L。在替代实施例中，阻挡电介质层52L和连续隧穿电介质层56L的位置可以切换以形成具有邻近于通道的阻挡电介质和邻近于字线/控制栅极电极的隧穿电介质层的逆向装置。逆向平面单元存储器装置描述于2018年5月4日申请的美国专利申请第15/971,525号中，所述申请以全文引用的方式并入本文中。
随后，连续半导体通道材料层60L可以直接沉积在连续存储器膜层50L上。连续半导体通道材料层60L包含半导体材料，例如至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料，或本领域中已知的其它半导体材料。在一个实施例中，连续半导体通道材料层60L包含非晶硅或多晶硅。连续半导体通道材料层60L可以通过例如低压化学气相沉积(LPCVD)的保形沉积方法而形成。连续半导体通道材料层60L的厚度可以在2nm至30nm的范围内，但也可以采用更小和更大的厚度。在一个实施例中，连续半导体通道材料层60L可以具有可以是p型或n型的第一导电类型的掺杂。在一个实施例中，连续半导体通道材料层60L可以包括包含在1.0×1014/cm3至1.0×1018/cm3的范围内的原子浓度下的电掺杂剂的半导体材料。
参考图7A和7B，牺牲填充材料沉积在线型沟槽的未填充体积内以形成牺牲填充材料层47L。在一个实施例中，牺牲填充材料可以包含可以是旋涂的旋涂材料。例如，牺牲填充材料可以包含旋涂碳(SOC)。牺牲填充材料层47L的水平部分可以在绝缘顶盖层70上方连续地延伸。
参考图8A至8C，光致抗蚀剂层217可以施加在牺牲填充材料层47L上方，并且可以进行光刻图案化以形成上覆于线型沟槽149的离散开口的二维阵列。光致抗蚀剂层217中的离散开口的二维阵列可以包含离散开口行，使得每一行离散开口上覆于线型沟槽149中的相应一个。执行各向异性蚀刻过程以去除牺牲填充材料层47L的未掩蔽部分。具有一个或多个基本上竖直侧壁的隔离腔39可以形成于从其去除牺牲填充材料层47L的未掩蔽部分的体积内。隔离腔39中的每一个可以由连续半导体通道材料层60L的一对侧壁和牺牲填充材料层47的一对侧壁横向地界定。连续半导体通道材料层60L的水平表面可以物理地暴露在每个隔离腔39的底部处。随后可以例如通过灰化来去除光致抗蚀剂层217。
参考图9A至9C，可以围绕隔离腔39各向同性地或各向异性地蚀刻连续半导体通道材料层60L和连续存储器膜50L的物理暴露部分。例如，连续半导体通道材料层60L的物理暴露部分可以通过采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或氢氧化四甲基铵(TMAH)的湿式蚀刻过程去除。
可以通过一系列各向异性蚀刻过程去除连续存储器膜50L的物理暴露部分，所述一系列各向异性蚀刻过程以不同的蚀刻化学反应在连续存储器膜50L内蚀刻各种材料层。例如，如果连续隧穿电介质层56L包含氧化硅或ONO堆叠，则连续隧穿电介质层56L可以通过采用氢氟酸的湿式蚀刻过程来蚀刻。如果连续电荷存储层54L包含氮化硅，则连续隧穿电介质层54L可以通过采用热磷酸或稀氢氟酸和乙二醇的组合的湿式蚀刻过程来蚀刻。连续阻挡电介质层52L内的各种层可以通过各种湿式蚀刻过程来依序蚀刻，所述湿式蚀刻过程被选择成匹配连续阻挡电介质层52L内从内侧到外侧的材料顺序。例如，热磷酸可以用于蚀刻氧化铝和氧化锆层。
在去除连续半导体通道材料层60L和连续存储器膜层50L的离散部分后，扩大隔离腔39的体积。连续半导体通道材料层60L包含在隔离腔39的区域内的离散开口阵列。连续存储器膜50L包含在隔离腔39的区域内的离散开口阵列。交替堆叠(32、42)的侧壁以及上部牺牲衬里105、上部源极层级材料层116、源极层级绝缘层117和任选的源极选择层级导电层118的侧壁可以物理地暴露在隔离腔39周围。源极层级牺牲层104的顶部表面可以物理地暴露在每个隔离腔39的底部处。
参考图10A至10C，可以相对于连续半导体通道材料层60L和连续存储器膜50L选择性地去除牺牲填充材料层47L的剩余部分。如果牺牲填充材料层47L包含源自旋涂碳的含碳材料，则牺牲填充材料层47L可以通过灰化，即，通过在含氧环境中与氧气的受控反应来去除。
存储器腔49形成于线型沟槽149的每个体积内，牺牲填充材料层47L的部分在图10A至10C的处理步骤中从所述体积去除。宽度调制腔(39、49)形成于每个线型沟槽149的未填充体积内。每个宽度调制腔(39、49)包含颈部部分(即，具有较小宽度的部分)和球形部分(即，具有较大宽度的部分)的横向交替序列。每个颈部部分包含存储器腔49的体积，并且每个球形部分包含与线型沟槽149具有相同宽度的隔离腔39的体积。
参考图11A至11C，通过各向异性蚀刻过程蚀刻连续层堆叠的水平部分，所述连续层堆叠包含连续半导体通道材料层60L和连续存储器膜层50L。从绝缘顶盖层70上方以及从每个线型沟槽149的底部去除连续半导体通道材料层60L和连续存储器膜层50L的水平部分。连续层堆叠(60L、50L)分成离散层堆叠，所述离散层堆叠中的每一个构成存储器堆叠结构55。连续半导体通道材料层60L的每个剩余离散竖直部分构成竖直半导体通道60。连续存储器膜50L的每个剩余离散竖直部分构成存储器膜50。每个存储器膜50包含作为连续阻挡电介质层52L的图案化部分的复合阻挡电介质52、作为连续电荷存储层54L的图案化部分的电荷存储层54，以及作为连续隧穿电介质层56L的图案化部分的隧穿电介质56。
存储器堆叠结构55布置成在线型沟槽149中沿着第一水平方向hd1延伸的行。每一行存储器堆叠结构55形成于线型沟槽149的相应侧壁上。存储器堆叠结构55中的每一个包含：竖直半导体通道60、接触竖直半导体通道60的隧穿电介质56、接触隧穿电介质56的电荷存储层54，以及接触电荷存储层54以及接触交替堆叠(32、42)中的一个内的牺牲材料层42的复合阻挡电介质52。复合阻挡电介质52从一侧到另一侧包括第一含偶极的阻挡电介质层堆叠(521、522)、均质阻挡电介质层523，以及第二含偶极的阻挡电介质层堆叠(524、525)。每一行存储器堆叠结构55与绝缘层32和牺牲材料层42的相应交替堆叠(32、42)之间的界面位于包含交替堆叠(32、42)的侧壁的相应二维竖直平面内。源极层级牺牲层104的顶部表面可以物理地暴露在位于线型沟槽149中的每个宽度调制腔(39、49)的底部处。在一个实施例中，宽度调制腔(39、49)的整个底部表面可以是源极层级牺牲层104的表面。
参考图12A至12C，例如氧化硅的电介质材料可以通过保形或非保形沉积过程沉积在宽度调制腔(39、49)中。例如，氧化硅可以通过化学气相沉积或通过旋涂在宽度调制腔(39、49)中沉积。可以从水平面上方去除电介质材料的多余部分，所述水平面包含绝缘顶盖层70的图案化部分的顶部表面。宽度调制腔(39、49)中的所沉积电介质材料的每个剩余部分构成电介质沟槽芯，所述电介质沟槽芯具有横向起伏的宽度并且还称为宽度调制的电介质沟槽芯62。宽度调制的电介质沟槽芯62中的每一个直接形成于两行竖直半导体通道60的侧壁上并且直接形成于绝缘条带32和牺牲材料条带42的一对交替堆叠上。每个宽度调制的电介质沟槽芯62具有：具有第一均匀宽度的颈部部分和具有第二均匀宽度的球形部分的横向交替序列。
参考图13A至13C，在一个实施例中，例如通过施加并图案化光致抗蚀剂层以在相邻对的竖直半导体通道60之间的区域中提供开口，以及通过各向异性地蚀刻宽度调制的电介质沟槽芯62的物理暴露区，在一对相邻的竖直半导体通道60之间的宽度调制的电介质沟槽芯62的区可以竖直地凹入。可以选择凹陷的深度，使得宽度调制的电介质沟槽芯62的凹入表面位于包含绝缘顶盖层70的顶部表面的水平面与包含绝缘顶盖层70的底部表面的水平面之间。具有第二导电类型的掺杂的掺杂半导体材料形成于相邻对的竖直半导体通道60之间的凹入区中。第二导电类型与第一导电类型相反。掺杂半导体材料可以包含在5.0×1019/cm3至1.0×1021/cm3的范围内的原子浓度下的第二导电类型的电掺杂剂。可以通过平坦化过程或化学机械平坦化(CMP)过程去除第二导电类型的所沉积掺杂半导体材料的部分，所述部分上覆于包含绝缘顶盖层70的图案化部分的顶部表面的水平面，所述平坦化过程可以是相对于绝缘顶盖层70的电介质材料选择性地蚀刻半导体材料的凹陷蚀刻。第二导电类型的掺杂半导体材料的每一剩余部分构成漏极区63。
在替代实施例中，漏极区63可以通过将第二导电类型的掺杂剂离子注入到竖直半导体通道60的暴露上部部分中形成。在此替代实施例中，可以省略用于形成漏极区63的电介质沟槽芯62的凹陷以及附加半导体材料的沉积。
参考图14A至14D，背侧通孔腔69形成于与线型沟槽149相交的离散位置中。背侧通孔腔69可以具有基本上竖直的侧壁，并且延伸穿过存储器阵列区100中的宽度调制的电介质沟槽芯62的部分。一对相邻的交替堆叠(32、42)内的牺牲材料条带42的侧壁物理地暴露在牺牲材料条带42的每个层级处。背侧通孔腔69的底部表面可以处于或低于包含每个背侧通孔腔69周围的牺牲材料条带42的最底部表面的水平面。在一个实施例中，可以针对线型沟槽149中的每一个沿着第一水平方向hd1以规则间隔形成背侧通孔腔69。
通过位于触点区300中的线型沟槽149的部分形成细长背侧沟槽169。细长背侧沟槽169沿着第一水平方向hd1在触点区300中的线型沟槽149的体积内横向延伸。在线型沟槽149未将绝缘层32和牺牲材料层42的竖直交替序列划分成绝缘条带32和牺牲材料条带42的离散交替堆叠(32、42)的情况下，细长背侧沟槽169将绝缘层32和牺牲材料层42的竖直交替序列划分成绝缘条带32和牺牲材料条带42的离散交替堆叠(32、42)。一对相邻的交替堆叠(32、42)内的牺牲材料条带42的侧壁物理地暴露在每个细长背侧沟槽169周围的牺牲材料条带42的每个层级处。细长背侧沟槽169的底部表面可以处于或低于包含牺牲材料条带42的最底部表面的水平面。
可以通过背侧通孔腔69和细长背侧腔169修改线型沟槽149。背侧通孔腔69和细长背侧腔169的宽度可以大于线型沟槽149的最大宽度，以确保牺牲材料条带42的侧壁物理地暴露在背侧通孔腔69和细长背侧腔169中的每一个的两侧上。
参考图15A，可以保形地沉积并且各向异性地蚀刻蚀刻终止材料，以在每个背侧通孔腔69和每个细长背侧腔169内形成背侧沟槽间隔物74。背侧沟槽间隔物74是在用源极层级材料层10替代处理中源极层级材料层10'期间保护交替堆叠(32、42)的牺牲间隔物。在一个实施例中，背侧沟槽间隔物74包含氮化硅。背侧沟槽间隔物74的厚度可以在2nm至20nm的范围内，例如在3nm至10nm的范围内，但也可以采用更小和更大的厚度。
参考图15B，可以在各向同性蚀刻过程中将蚀刻剂引入到背侧通孔腔69和细长背侧腔169中，所述蚀刻剂相对于交替堆叠(32、42)、绝缘顶盖层70、背侧沟槽间隔物74和宽度调制的电介质沟槽芯62的材料选择性地刻蚀源极层级牺牲层104的材料。例如，如果源极层级牺牲层104包含未掺杂非晶硅或未掺杂非晶硅-锗合金，背侧沟槽间隔物74包含氮化硅，且上部和下部牺牲衬里(105、103)包含氧化硅，则可以使用采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或氢氧化四甲基铵(TMAH)的湿式蚀刻过程来相对于背侧沟槽间隔物74以及上部和下部牺牲衬里(105、103)选择性地去除源极层级牺牲层104。源极腔109形成于从其去除源极层级牺牲层104的体积中。
参考图15C，一系列各向同性蚀刻剂(例如，湿式蚀刻剂)可以应用于存储器膜50的物理暴露部分，以从外侧到内侧依序蚀刻存储器膜50的各种组件层，并且物理地暴露在源极腔109的层级处的竖直半导体通道60的圆柱形表面。可以在去除位于源极腔109的层级处的存储器膜50的部分期间并行地蚀刻上部和下部牺牲衬里(105、103)。通过去除在源极腔109的层级处的存储器膜50的部分以及上部和下部牺牲衬里(105、103)，可以扩大源极腔109的体积。下部源极层112的顶部表面和上部源极层116的底部表面可以物理地暴露于源极腔109。
参考图15D，可以通过选择性半导体沉积过程沉积具有第二导电类型的掺杂的掺杂半导体材料。在选择性半导体沉积过程期间，半导体前驱气体、蚀刻剂和掺杂剂前驱气体可以同时流动到包含示例性结构的处理腔中。例如，如果第二导电类型是n型，则例如硅烷、二硅烷或二氯硅烷的半导体前驱气体，例如氯化氢的蚀刻剂气体，以及例如磷化氢、砷化氢或锑化氢的掺杂剂前驱气体。所沉积掺杂半导体材料形成可以接触竖直半导体通道60的侧壁的源极触点层114。可以选择选择性半导体沉积过程的持续时间，使得源极腔109填充有源极触点层114，且源极触点层114接触背侧沟槽间隔物74的内侧壁的底端部分。因此，可以通过从源极腔109周围的半导体表面选择性地沉积掺杂半导体材料来形成源极触点层114。在一个实施例中，掺杂半导体材料可以包含掺杂多晶硅。
包含下部源极层112、源极触点层114和上部源极层116的层堆叠构成内埋源极层(112、114、116)，其充当连接竖直半导体通道60中的每一个且具有第二导电类型的掺杂的共同源极区。内埋源极层(112、114、116)中的平均掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但也可以采用较小和较大的掺杂剂浓度。包含内埋源极层(112、114、116)、源极层级绝缘条带117和任选的源极选择层级导电层118的层集合构成源极层级材料层10，其替代处理中源极层级材料层10'。
参考图15E，可以采用各向同性蚀刻过程相对于绝缘条带32、绝缘顶盖层70和源极触点层114选择性地去除背侧沟槽间隔物74。例如，如果背侧沟槽间隔物74包含氮化硅，则可以执行采用热磷酸的湿式蚀刻过程来去除背侧沟槽间隔物74。在一个实施例中，去除背侧沟槽间隔物74的各向同性蚀刻过程可以与相对于绝缘层32、绝缘顶盖层70和源极触点层114选择性地蚀刻牺牲材料条带42的后续各向同性蚀刻过程组合。
可以执行氧化过程以将半导体材料的物理暴露表面部分转换为电介质半导体氧化物部分。例如，源极触点层114和上部源极层级材料层116的表面部分可以转换为电介质半导体氧化物板122，且任选的源极选择层级导电层118的表面部分可以转换为环形电介质半导体氧化物间隔物124。
参考图15F，可以相对于绝缘条带32、绝缘顶盖层70、源极触点层114、电介质半导体氧化物板122、环形电介质半导体氧化物间隔物124和宽度调制的电介质沟槽芯62选择性地去除牺牲材料条带42。例如，可以例如采用各向同性蚀刻过程将相对于绝缘条带32、绝缘顶盖层70、逆向阶梯式电介质材料部分65的材料和存储器膜50的最外层的材料选择性地蚀刻牺牲材料条带42的材料的蚀刻剂引入到腔(69、169)中。
各向同性蚀刻过程可以是采用湿式蚀刻解决方案的湿式蚀刻过程，或者可以是其中将蚀刻剂以气相引入到腔(69、169)中的气相(干式)刻蚀过程。例如，如果牺牲材料条带42包含氮化硅，则刻蚀过程可以是其中将示例性结构浸没于包含磷酸的湿式蚀刻罐内的湿式蚀刻过程，所述磷酸相对于氧化硅、硅以及本领域中采用的各种其它材料选择性蚀刻氮化硅。
背侧凹陷43中的每一个可以是具有大于腔的竖直范围的横向尺寸的横向延伸腔。换句话说，背侧凹陷43中的每一个的横向尺寸可以大于相应背侧凹陷43的高度。多个背侧凹陷43可以形成于从其去除牺牲材料条带42的材料的体积中。背侧凹陷43中的每一个可以基本上平行于衬底半导体层9的顶部表面延伸。背侧凹陷43可以通过下伏绝缘条带32的顶部表面和上覆绝缘条带32的底部表面竖直地界定。在一个实施例中，背侧凹陷43中的每一个可以始终具有均匀高度。
参考图15G，背侧阻挡电介质层44可以随后形成于背侧凹陷43中。背侧阻挡电介质层44可以包含至少一种电介质材料，所述电介质材料随后用于防止电荷存储层54与将随后形成于背侧凹陷43中的导电条带之间的电荷隧穿。例如，背侧阻挡电介质层44可以包含氧化硅和/或例如氧化铝的电介质金属氧化物。可以通过例如化学气相沉积或原子层沉积的保形沉积过程来形成背侧阻挡电介质层44。背侧阻挡电介质层44的厚度可以在1nm至6nm的范围内，例如在2nm至4nm的范围内，但也可以采用更小和更大的厚度。
至少一种金属材料随后可以沉积在背侧凹陷43中以及背侧通孔腔69和细长背侧腔169的外围部分处。例如，金属屏障层46A可以例如通过化学气相沉积保形地沉积在背侧凹陷43中。金属屏障层46A包含可以充当扩散屏障层和/或用于随后将沉积的金属填充材料的促粘层的导电金属材料。金属屏障层46A可以包含导电金属氮化物材料，例如TiN、TaN、WN或其堆叠，或可以包含导电金属碳化物材料，例如TiC、TaC、WC或其堆叠。在一个实施例中，金属屏障层46A可以通过例如化学气相沉积(CVD)或原子层沉积(ALD)的保形沉积过程而沉积。金属屏障层46A的厚度可以在2nm至8nm的范围内，例如在3nm至6nm的范围内，但也可以采用更小和更大的厚度。在一个实施例中，金属屏障层46A可以主要由例如TiN的导电金属氮化物组成。
随后，金属填充材料沉积在多个背侧凹陷43中、每个背侧通孔腔69和每个细长背侧腔169的侧壁上，以及绝缘顶盖层70的顶部表面上方以形成金属填充材料层46B。金属填充材料可以通过可以例如是化学气相沉积(CVD)、原子层沉积(ALD)、无电极电镀、电镀或其组合的保形沉积方法而沉积。在一个实施例中，金属填充材料层46B可以主要由至少一种元素金属组成。金属填充材料层46B的至少一种元素金属可以例如选自钨、钴、钌、钛以及钽。在一个实施例中，金属填充材料层46B可以主要由单种元素金属组成。在一个实施例中，可以采用例如WF6的含氟前驱体气体来沉积金属填充材料层46B。在一个实施例中，金属填充材料层46B可以是包含残留水平的氟原子作为杂质的钨层。或者，金属填充材料层46B可以包含不同金属材料，例如钴、钌和/或钼。金属填充材料层46B通过金属屏障层46A与绝缘条带32和存储器堆叠结构55间隔开，所述金属屏障层是阻挡氟原子扩散通过的金属屏障层。
多个导电条带46可以形成于多个背侧凹陷43中，且连续金属材料层可以形成于每个背侧通孔腔69和每个细长背侧腔169的侧壁上以及绝缘顶盖层70上方。每个导电条带46包含位于一对竖直相邻的电介质材料层，例如一对绝缘条带32之间的金属屏障层46A的一部分和金属填充材料层46B的一部分。连续金属材料层包含位于背侧通孔腔69和细长背侧腔169中或绝缘顶盖层70上方的金属屏障层46A的连续部分和金属填充材料层46B的连续部分。
例如通过各向同性湿式蚀刻、各向异性干式蚀刻或其组合从每个背侧通孔腔69和每个细长背侧腔169的侧壁以及从绝缘顶盖层70上方反向蚀刻连续导电材料中的所沉积金属材料。背侧凹陷43中的所沉积金属材料的每一剩余部分构成导电条带46。每个导电条带46可以是导线结构。因此，牺牲材料条带42由导电条带46替代。
每个导电条带46可以充当位于相同层级处的多个控制栅极电极与将定位于相同层级处的多个控制栅极电极电互连(即，电短接)的字线的组合。每个导电条带46内的多个控制栅极电极是用于包含存储器堆叠结构55的竖直存储器装置的控制栅极电极。换句话说，每个导电条带46可以是用于多个竖直存储器装置的充当共同控制栅极电极或选择栅极电极的字线。
参考图16A至16C，电介质材料沉积在背侧通孔腔69和细长背侧腔169中以形成电介质柱结构76和电介质壁结构176。每个电介质柱结构76填充相应背侧通孔腔69。每个电介质壁结构176填充相应的细长背侧腔169。电介质壁结构176中的每一个可以沿着第一水平方向hd1横向延伸。电介质柱结构76和电介质壁结构176中的每一个可以竖直地延伸穿过绝缘条带32和导电条带46的交替堆叠中的每个层。
参考图17A和17B，例如氧化硅或有机硅酸盐玻璃的电介质材料可以沉积在绝缘顶盖层70上方以形成触点层级电介质层90。例如，等离子体增强化学气相沉积(PECVD)或大气压化学气相沉积(APCVD)可以用于沉积电介质材料。触点层级电介质层90的厚度可以在20nm至200nm的范围内，但也可以采用更小和更大的厚度。
漏极触点通孔结构88和字线触点通孔结构86可以通过触点层级电介质层90形成。漏极触点通孔结构88可以形成于漏极区63中的相应一个上。字线触点通孔结构86可以形成于阶梯式表面的区内的导电条带46中的相应一个上。可以形成附加金属触点结构以在示例性装置的各种节点之间提供电气布线。随后，沿着第二水平方向延伸的位线98可以形成于漏极触点通孔结构88的相应集合上方并且与漏极触点通孔结构88的相应集合电接触。
参考所有附图并且根据本公开的各种实施例，提供一种三维存储器装置，所述三维存储器装置包括：绝缘条带32和导电条带46的交替堆叠，其位于衬底8上方并且通过线型沟槽149彼此横向间隔开，所述线型沟槽沿着第一水平方向hd1横向延伸并且沿着第二水平方向hd2间隔开；以及存储器堆叠结构55，其布置成沿着第一水平方向hd1延伸的行，其中：每一行存储器堆叠结构55位于线型沟槽149的相应侧壁上；存储器堆叠结构55中的每一个包括：竖直半导体通道60、接触竖直半导体通道60的隧穿电介质56、接触隧穿电介质56的电荷存储层54，以及接触电荷存储层54和交替堆叠(32，46)中的一个内的绝缘条带32的复合阻挡电介质52，其中复合阻挡电介质52从一侧到另一侧包括第一含偶极的阻挡电介质层堆叠(521、522)、均质阻挡电介质层523，以及第二含偶极的阻挡电介质层堆叠(524、525)。
在一个实施例中，第一含偶极的阻挡电介质层堆叠(521、522)包括第一电介质金属氧化物层521和第二电介质金属氧化物层522；且第二含偶极的阻挡电介质层堆叠(524、525)包括第三电介质金属氧化物层524和第四电介质金属氧化物层525。在一个实施例中，第二电介质金属氧化物层522和第三电介质金属氧化物层524包括氧化铝和/或主要由氧化铝组成。在一个实施例中，第一电介质金属氧化物层521和第四电介质金属氧化物层525中的至少一个包括氧化锆。在一个实施例中，第一电介质金属氧化物层521和第四电介质金属氧化物层525中的至少一个包括氧化铪。
在一个实施例中，第一电介质金属氧化物层521具有比第二电介质金属氧化物层522更高的介电常数和更低的能量势垒高度；并且第四电介质金属氧化物层525具有比第三电介质金属氧化物层524更高的介电常数和更低的能量势垒高度。
在一个实施例中，均质阻挡电介质层523包括氧化硅。在一个实施例中，复合阻挡电介质52相对于穿过均质阻挡电介质层523的对称平面在组成和厚度上对称。
在一个实施例中，每一行存储器堆叠结构55与绝缘条带32和导电条带46的相应交替堆叠之间的界面位于相应的二维竖直平面内。
在一个实施例中，三维存储器装置包括接触两行竖直半导体通道60并接触绝缘条带32和导电条带46的一对交替堆叠的宽度调制的电介质沟槽芯62。
在一个实施例中，内埋源极层114可以嵌入衬底8内。内埋源极层114可以接触竖直半导体通道60的底端和复合阻挡电介质52的底端。
在一个实施例中，漏极区63可以接触相应一对竖直半导体通道60的顶端。
在一个实施例中，三维存储器装置可以包括：触点区300，其中交替堆叠(32，46)中的每一个具有从衬底8延伸到相应交替堆叠(32，46)内的最顶部条带的相应阶梯式表面；以及触点通孔结构86的二维阵列，其接触触点区300中的交替堆叠(32，46)内的相应一对导电条带46的顶部表面。
本公开的实施例的三维存储器装置通过使用阻挡电介质52内的一对偶极矩并且通过阻挡电介质52内的条带隙修改来提供较低的编程和擦除电压。在一些实施例中，位于阻挡电介质内的两个偶极矩可以在量值上相等并且在方向上相反。在每个含偶极的阻挡电介质层堆叠内使用氧化锆或氧化铪提供较高介电常数和较低能量势垒，由此提高编程和擦除特性。
装置的阈值电压特性取决于电荷存储层54中的电荷状态，即，电子是否捕获在电荷存储层54中。使用包含第一含偶极的阻挡电介质层堆叠(521、522)、均质阻挡电介质层523和第二含偶极的阻挡电介质层堆叠(524、525)的复合阻挡电介质层52会在两种状态下降低转换电压，由此在编程和擦除期间提供优良性能。
在一个实施例中并且不希望受特定理论束缚，内部氧化锆阻挡层521和内部氧化铝偶极层522的组合改进装置编程。具体来说，所述组合被认为提供编程饱和度，因为内部氧化铝偶极层522为在内部氧化锆阻挡层521和氮化硅电荷存储层54的界面处捕获的电荷载流子提供更高能量势垒。内部氧化锆阻挡层521也被认为在导电条带中以低势垒高度俘获电荷载流子。此外，所述组合被认为改进编程速度和斜率，因为内部氧化锆阻挡层521还可以将弹道电子减速并且展示量子阱型行为以更佳地限制电荷载流子。
在一个实施例中且不希望受特定理论束缚，由于用于减少反向隧穿的较低电场，外部氧化锆阻挡层525和外部氧化铝偶极层524的组合可以改进装置擦除。
虽然前述内容指代特定的优选实施例，但应了解，本公开不限于此。本领域的一般技术人员将想到可以对所公开的实施例作出各种修改且此类修改意图在本公开的范围内。推测并非彼此的替代方案的所有实施例之间存在兼容性。除非另外明确地陈述，否则词“包括”或“包含”涵盖其中词“主要由…组成”或词“由…组成”替代词“包括”或“包含”的所有实施例。在本公开中示出采用特定结构和/或配置的实施例的情况下，应理解，可以用在功能上等效的任何其它兼容结构和/或配置实践本公开，条件是此类替代物并未被明确禁用或以其它方式被本领域的一般技术人员认为是不可能的。所有本文中列举的公开、专利申请和专利以全文引用的方式并入本文中。

Claims (18)

1.一种三维存储器装置，其包括：
绝缘条带和导电条带的交替堆叠，其位于衬底上方并且通过线型沟槽彼此横向间隔开，其中所述线型沟槽沿着第一水平方向横向延伸并且沿着第二水平方向间隔开；以及
存储器堆叠结构，其布置成沿着所述第一水平方向延伸的行，其中每一行存储器堆叠结构位于所述线型沟槽的相应侧壁上；
其中所述存储器堆叠结构中的每一个包括：
竖直半导体通道；
接触所述竖直半导体通道的隧穿电介质；
接触所述隧穿电介质的电荷存储层；以及
接触所述电荷存储层和所述交替堆叠中的一个内的所述绝缘条带的复合阻挡电介质，其中所述复合阻挡电介质从一侧到另一侧包括第一含偶极的阻挡电介质层堆叠、均质阻挡电介质层以及第二含偶极的阻挡电介质层堆叠；
其中：
所述第一含偶极的阻挡电介质层堆叠包括第一电介质金属氧化物层和第二电介质金属氧化物层；以及
所述第二含偶极的阻挡电介质层堆叠包括第三电介质金属氧化物层和第四电介质金属氧化物层。
2.根据权利要求1所述的三维存储器装置，其中所述第二电介质金属氧化物层和所述第三电介质金属氧化物层包括氧化铝。
3.根据权利要求1所述的三维存储器装置，其中：
所述均质阻挡电介质层包括氧化硅；以及
所述第一电介质金属氧化物层和所述第四电介质金属氧化物层中的至少一个包括氧化锆或氧化铪。
4.根据权利要求3所述的三维存储器装置，其中所述第一电介质金属氧化物层和所述第四电介质金属氧化物层包括氧化锆。
5.根据权利要求3所述的三维存储器装置，其中所述第一电介质金属氧化物层接触所述电荷存储层，并且所述第四电介质金属氧化物层接触所述绝缘条带。
6.根据权利要求1所述的三维存储器装置，其中：
所述第一电介质金属氧化物层具有比所述第二电介质金属氧化物层更高的介电常数和更低的能量势垒高度；以及
所述第四电介质金属氧化物层具有比所述第三电介质金属氧化物层更高的介电常数和更低的能量势垒高度。
7.根据权利要求1所述的三维存储器装置，其中所述复合阻挡电介质相对于穿过所述均质阻挡电介质层的对称平面在组成和厚度上对称。
8.根据权利要求1所述的三维存储器装置，其中：
所述三维存储器装置包括三维NAND存储器装置；
所述导电条带包括字线；且
每一行存储器堆叠结构与绝缘条带和导电条带的相应交替堆叠之间的界面位于相应的二维竖直平面内。
9.根据权利要求1所述的三维存储器装置，其进一步包括宽度调制的电介质沟槽芯，其接触两行竖直半导体通道的侧壁并且接触绝缘条带和导电条带的一对交替堆叠。
10.根据权利要求1所述的三维存储器装置，其进一步包括：
内埋源极层，其嵌入所述衬底内并且接触所述竖直半导体通道的底端和所述复合阻挡电介质的底端；以及
漏极区，其接触相应一对竖直半导体通道的顶端。
11.根据权利要求1所述的三维存储器装置，其进一步包括：
触点区，其中所述交替堆叠中的每一个具有从所述衬底延伸到相应交替堆叠内的最顶部条带的相应阶梯式表面；以及
触点通孔结构的二维阵列，其接触所述触点区中的所述交替堆叠内的所述导电条带中的相应一个的顶部表面。
12.一种形成三维存储器装置的方法，其包括：
在衬底上方形成绝缘层和牺牲材料层的竖直交替序列；
形成沿着第一水平方向横向延伸穿过所述竖直交替序列的线型沟槽，其中绝缘条带和牺牲材料条带的交替堆叠由所述竖直交替序列的剩余部分形成；
在所述线型沟槽中形成布置成沿着所述第一水平方向延伸的行的存储器堆叠结构，其中每一行存储器堆叠结构形成于所述线型沟槽的相应侧壁上并且所述存储器堆叠结构中的每一个包括：竖直半导体通道、接触所述竖直半导体通道的隧穿电介质、接触所述隧穿电介质的电荷存储层，以及复合阻挡电介质，其接触所述电荷存储层并且接触所述交替堆叠中的一个内的所述牺牲材料条带，并且从一侧到另一侧包括第一含偶极的阻挡电介质层堆叠、均质阻挡电介质层以及第二含偶极的阻挡电介质层堆叠；以及
用导电条带替代所述牺牲材料条带；
所述第一含偶极的阻挡电介质层堆叠包括第一电介质金属氧化物层和第二电介质金属氧化物层；以及
所述第二含偶极的阻挡电介质层堆叠包括第三电介质金属氧化物层和第四电介质金属氧化物层。
13.根据权利要求12所述的方法，其中所述存储器堆叠结构通过以下方式形成：
将包含连续阻挡电介质层、连续电荷存储层、连续隧穿电介质层和连续半导体通道层的连续层堆叠沉积在所述线型沟槽中；以及
将所述连续层堆叠分成离散层堆叠，其中所述离散层堆叠中的每一个构成相应存储器堆叠结构。
14.根据权利要求13所述的方法，其进一步包括：
在沉积所述连续层堆叠之后在所述线型沟槽的未填充体积内形成牺牲填充材料层；
通过在所述线型沟槽的区域中形成隔离腔阵列而图案化所述牺牲填充材料层；以及
围绕所述隔离腔阵列去除所述连续层堆叠的部分。
15.根据权利要求14所述的方法，其进一步包括：
在去除所述连续层堆叠的所述部分之后去除所述牺牲填充材料层；以及
各向异性地蚀刻所述连续层堆叠的水平部分，其中所述连续层堆叠分成所述存储器堆叠结构。
16.根据权利要求15所述的方法，其进一步包括在所述线型沟槽的剩余体积内形成宽度调制的电介质沟槽芯，其中所述宽度调制的电介质沟槽芯中的每一个直接形成于两行竖直半导体通道的侧壁上并且直接形成于绝缘条带和导电条带的一对交替堆叠上。
17.根据权利要求12所述的方法，其中：
所述均质阻挡电介质层包括氧化硅；
所述第二电介质金属氧化物层和所述第三电介质金属氧化物层包括氧化铝；且
所述第一电介质金属氧化物层和所述第四电介质金属氧化物层中的至少一个包括氧化锆或氧化铪。
18.根据权利要求12所述的方法，其中所述复合阻挡电介质相对于穿过所述均质阻挡电介质层的对称平面在组成和厚度上对称。
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