CN116724674A - 包含离散电荷存储元件的三维存储器装置以及其形成方法 - Google Patents

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Abstract

存储器装置包含绝缘层和导电层的交替堆叠；存储器开口，其竖直地延伸穿过所述交替堆叠；以及存储器开口填充结构，其位于所述存储器开口中并且包含竖直半导体通道、横向地包围所述竖直半导体通道的电介质材料衬里，以及横向地包围所述电介质材料衬里的离散存储器元件的竖直堆叠。所述绝缘层的子集：下绝缘子层、上覆于所述下绝缘子层的上绝缘子层，以及位于所述下绝缘子层与所述上绝缘子层之间并且接触所述下绝缘子层和所述上绝缘子层的中心绝缘子层。

Description

包含离散电荷存储元件的三维存储器装置以及其形成方法
相关申请
本申请要求2021年3月1日提交的第17/189,153号美国非临时专利申请的优先权权益，所述专利申请的全部内容特此出于所有目的通过引用并入。
技术领域
本公开大体上涉及半导体装置的领域，且确切地说，涉及包含离散电荷存储元件的三维存储器装置以及其形成方法。
背景技术
在T.Endoh等人的标题为“具有堆叠环绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell)”(IEDM学报(2001)33-36)的论文中公开每单元具有一个位的三维竖直NAND串。
发明内容
根据本公开的方面，提供一种存储器装置，所述存储器装置包括：位于衬底上方的绝缘层和导电层的交替堆叠；存储器开口，其竖直地延伸穿过所述交替堆叠；以及存储器开口填充结构，其位于所述存储器开口中并且包括竖直半导体通道、横向地包围所述竖直半导体通道的电介质材料衬里，以及横向地包围所述电介质材料衬里的离散存储器元件的竖直堆叠。所述绝缘层的子集包括以下项的相应连续集合：下绝缘子层、上覆于所述下绝缘子层的上绝缘子层以及位于所述下绝缘子层与所述上绝缘子层之间并且接触所述下绝缘子层和所述上绝缘子层的中心绝缘子层。所述中心绝缘子层接触相应上覆离散存储器元件的环形凹入底表面，并且接触相应下伏离散存储器元件的环形凹入顶表面。
根据本公开的另一方面，一种形成存储器装置的方法包括：形成单位层堆叠的竖直重复，其中所述单位层堆叠包括牺牲材料层和一组层，所述一组层从下到上包含下绝缘子层、第一间隔物层级牺牲子层、一次性材料子层、第二间隔物层级牺牲子层和上绝缘子层；形成穿过所述竖直重复的存储器开口；在所述存储器开口中形成存储器开口填充结构，其中所述存储器开口填充结构中的每一个包括竖直半导体通道和存储器材料层；形成穿过所述竖直重复的背侧沟槽；通过采用第一各向同性蚀刻工艺相对于所述牺牲材料层、所述下绝缘子层、所述第一间隔物层级牺牲子层、所述第二间隔物层级牺牲子层和所述上绝缘子层的材料选择性地去除所述一次性材料子层来形成绝缘层级背侧凹口；采用第二各向同性蚀刻工艺相对于所述下绝缘子层和所述上绝缘子层选择性地去除所述第一间隔物层级牺牲子层和所述第二间隔物层级牺牲子层，由此绝缘层级背侧凹口的体积扩展；将中心绝缘子层沉积在所述绝缘层级背侧凹口内，其中下绝缘子层、上绝缘子层和中心绝缘子层的每个连续组合包括复合绝缘层，并且其中形成复合绝缘层和所述牺牲材料层的交替堆叠；以及在沉积所述中心绝缘子层的步骤之后用导电层替代所述牺牲材料层。
附图说明
图1是根据本公开的实施例的在形成至少一个外围装置、半导体材料层和栅极电介质层之后的示例性结构的示意性竖直横截面图。
图2是根据本公开的实施例的在形成单位层堆叠的竖直重复之后的示例性结构的示意性竖直横截面图。
图3是根据本公开的实施例的在形成阶梯式阶台和逆向阶梯式电介质材料部分之后的示例性结构的示意性竖直横截面图。
图4A是根据本公开的实施例的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直横截面图。
图4B是图4A的示例性结构的俯视图。竖直平面A-A'是图4A的横截面的平面。
图5A到5H是根据本公开的实施例的在形成存储器开口填充结构期间在示例性结构内的存储器开口的顺序示意性竖直横截面图。
图6是根据本公开的实施例的在形成存储器开口填充结构和支撑柱结构之后的示例性结构的示意性竖直横截面图。
图7A是根据本公开的实施例的在形成背侧沟槽之后的示例性结构的示意性竖直横截面图。
图7B是图7A的示例性结构的部分透视俯视图。竖直平面A-A'是图7A的示意性竖直横截面图的平面。
图7C是包含存储器开口填充结构和背侧沟槽的图7A的示例性结构的区的放大图。
图8是根据本公开的实施例的在形成绝缘层级背侧凹口之后的示例性结构的区的示意性竖直横截面图。
图9是根据本公开的实施例的在形成阻挡电介质部分的竖直堆叠之后的示例性结构的区的示意性竖直横截面图。
图10是根据本公开的实施例的在形成存储器元件的竖直堆叠并且去除间隔物层级牺牲子层之后的示例性结构的区的示意性竖直横截面图。
图11是根据本公开的实施例的在形成中心绝缘子层之后的示例性结构的区的示意性竖直横截面图。
图12是根据本公开的实施例的在形成背侧凹口之后的示例性结构的区的示意性竖直横截面图。
图13是根据本公开的实施例的在形成背侧阻挡电介质层和导电层之后的示例性结构的区的示意性竖直横截面图。
图14是根据本公开的实施例的在形成绝缘间隔物和背侧接触结构之后的示例性结构的区的示意性竖直横截面图。
图15A是根据本公开的实施例的在形成额外接触通孔结构之后的示例性结构的示意性竖直横截面图。
图15B是图15A的示例性结构的俯视图。竖直平面A-A'是图15A的示意性竖直横截面图的平面。
具体实施方式
如上文所论述，本公开涉及一种包含离散电荷存储元件的三维存储器装置以及其形成方法，下文描述本公开的各种方面。本公开的实施例可以用于形成包含多层级存储器结构的各种结构，本公开的非限制性实例包含包括多个NAND存储器串的半导体装置，例如三维存储器阵列装置。
图式未按比例绘制。除非另外明确地描述或清楚地指示不存在元件的重复，否则在示出元件的单个实例的情况下，可以重复元件的多个实例。例如“第一”、“第二”以及“第三”等序数仅用于识别类似元件，且不同序数可以跨越本公开的说明书和权利要求书来采用。术语“至少一个”元件是指包含单个元件的可能性和多个元件的可能性的所有可能性。
相同附图标记指代相同元件或类似元件。除非另外指示，否则假定具有相同附图标记的元件具有相同组成和相同功能。除非另外指示，否则元件之间的“接触”指代元件之间的直接接触，其提供由所述元件共享的边缘或表面。如果两个或更多个元件彼此不直接接触或彼此间不直接接触，则所述两个元件“彼此不接合”或“彼此间不接合”。如本文中所使用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或第二元件的内侧上。如本文中所使用，如果第一元件的表面与第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。如本文中所使用，如果第一元件与第二元件之间存在由至少一种导电材料组成的导电路径，则第一元件“电连接到”第二元件。如本文中所使用，“原型”结构或“工序内”结构是指随后其中至少一个组件的形状或组成进行修改的暂时性结构。
如本文中所使用，“层”指代包含具有厚度的区的材料部分。层可以在整个下伏或上覆结构上方延伸，或可以具有小于下伏或上覆结构的范围的范围。此外，层可为厚度小于连续结构的厚度的均质或非均质连续结构的区。例如，层可以位于在连续结构的顶表面与底表面之间或在连续结构的顶表面和底表面处的任何对水平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可为层，可以包含其中的一个或多个层，或可以具有位于其上、其上方和/或其下方的一个或多个层。
通常，半导体裸片或半导体封装可以包含存储器芯片。每一半导体封装含有一个或多个裸片(例如，一个、两个或四个)。裸片是可独立地执行命令或报告状态的最小单元。每个裸片含有一个或多个平面(通常一个或两个)。尽管存在一些限制，但相同的并行操作可以在每一平面上发生。每一平面含有若干块，所述块是可以通过单个擦除操作擦除的最小单元。每一块含有若干页，所述页是可以程的最小单元，即可以其上执行读取操作的最小单元。
参考图1，示出了可以用于例如制造含有竖直NAND存储器装置的装置结构的根据本公开的第一实施例的第一示例性结构。第一示例性结构包含衬底(9、10)，其可为半导体衬底。所述衬底可以包含衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶片或半导体材料层，且可以包含至少一个元素半导体材料(例如，单晶硅晶片或层)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料，或此项技术中已知的其它半导体材料。衬底可以具有主表面7，其可为例如衬底半导体层9的最顶部表面。主表面7可为半导体表面。在一个实施例中，主表面7可以是单晶半导体表面，例如单晶半导体表面。
如本文中所使用，“半导电材料”指代具有1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料。如本文中所使用，“半导体材料”指代在其中不存在电掺杂剂的情况下，具有1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料，且其能够在与电掺杂剂的合适掺杂时产生具有1.0S/cm到1.0×105S/cm的范围内的电导率的掺杂材料。如本文所使用，“电掺杂剂”指代将空穴添加到能带结构内的价带的p型掺杂剂，或将电子添加到能带结构内的导带的n型掺杂剂。如本文中所使用，“导电材料”指代具有大于1.0×105S/cm的电导率的材料。如本文中所使用，“绝缘体材料”或“电介质材料”指代具有小于1.0×10-6S/cm的电导率的材料。如本文中所使用，“重掺杂半导体材料”指代这样的半导体材料：在充分高的原子浓度下掺杂有电掺杂剂以在形成为结晶材料时或在通过退火过程(例如从初始非晶态)转换成结晶材料的情况下变为导电材料，即，具有大于1.0×105S/cm的电导率。“掺杂半导体材料”可为重掺杂半导体材料，或可为包含提供1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的浓度下的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”指代并不掺杂有电掺杂剂的半导体材料。因此，半导体材料可为半导电或导电的，且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以取决于其中的电掺杂剂的原子浓度而为半导电或导电的。如本文中所使用，“金属材料”指代其中包含至少一种金属元素的导电材料。针对电导率的所有测量均在标准条件下进行。
用于外围电路的至少一个半导体装置700可以形成于衬底半导体层9的一部分上。所述至少一个半导体装置可以包含例如场效应晶体管。举例来说，至少一个浅沟槽隔离结构720可以通过蚀刻衬底半导体层9的部分且在其中沉积电介质材料而形成。栅极电介质层、至少一个栅极导体层和栅极顶盖电介质层可以形成于衬底半导体层9上方，且可以随后图案化以形成至少一个栅极结构(750、752、754、758)，所述栅极结构中的每一个可以包含栅极电介质750、栅极电极(752、754)和栅极顶盖电介质758。栅极电极(752、754)可以包含第一栅极电极部分752和第二栅极电极部分754的堆叠。至少一个栅极间隔物756可以通过沉积和各向异性地蚀刻电介质衬里而形成于至少一个栅极结构(750、752、754、758)周围。有源区730可以例如通过采用至少一个栅极结构(750、752、754、758)作为掩蔽结构来引入电掺杂剂而形成于衬底半导体层9的上部部分中。可以视需要采用额外掩模。有源区730可以包含场效应晶体管的源极区和漏极区。可以任选地形成第一电介质衬里761和第二电介质衬里762。第一和第二电介质衬里(761、762)中的每一个可以包括氧化硅层、氮化硅层和/或电介质金属氧化物层。如本文中所使用，氧化硅包含二氧化硅以及每个硅原子具有大于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在说明性实例中，第一电介质衬里761可以是氧化硅层，且第二电介质衬里762可以是氮化硅层。用于外围电路的所述至少一个半导体装置可以含有用于待随后形成的存储器装置的驱动器电路，所述存储器装置可以包含至少一个NAND装置。
例如氧化硅的电介质材料可以沉积在至少一个半导体装置上方，且可以随后平坦化以形成平坦化电介质层770。在一个实施例中，平坦化电介质层770的平坦化顶表面可以与电介质衬里(761、762)的顶表面共面。随后，可以从一区域去除平坦化电介质层770和电介质衬里(761、762)，以物理地暴露衬底半导体层9的顶表面。如本文中所使用，如果表面与真空或气相材料(例如空气)物理接触，则所述表面“物理地暴露”。
任选的半导体材料层10(如果存在)可以在至少一个半导体装置700的形成之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)而形成于衬底半导体层9的顶表面上。所沉积半导体材料可以与衬底半导体层9的半导体材料相同或可以不同。所沉积半导体材料可为可以用于如上文所描述的衬底半导体层9的任何材料。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构成外延对准。所沉积半导体材料的位于平坦化电介质层170的顶表面上方的部分可以例如通过化学机械平坦化(CMP)来去除。在此情况下，半导体材料层10可以具有与平坦化电介质层770的顶表面共面的顶表面。
至少一个半导体装置700的区(即，区域)在本文中被称为外围装置区200。其中随后形成存储器阵列的区在本文中被称为存储器阵列区100。用于随后形成导电层的阶梯式阶台的接触区300可以设置在存储器阵列区100与外围装置区200之间。
在一个替代实施例中，含有用于外围电路的至少一个半导体装置700的外围装置区200可以在CMOS阵列下配置中位于存储器阵列区100下方。在另一替代实施例中，外围装置区200可以位于随后结合到存储器阵列区100的单独衬底上。
参考图2，最底部绝缘层320可以形成于半导体材料层10上方。最底部绝缘层320包含例如氧化硅的绝缘材料，并且可以具有在3nm到60nm，例如10nm到30nm的范围内的厚度，但是也可以采用更小和更大的厚度。最底部绝缘层320是待形成于最终装置结构中的绝缘层32中的一个。
单位层堆叠(32'、42)的竖直重复可以形成于半导体材料层10上方。单位层堆叠从下到上包括牺牲材料层42和处理中间隔物层级层堆叠32'，所述间隔物层级层堆叠包含一组层，所述一组层从下到上包含下绝缘子层322、第一间隔物层级牺牲子层323、一次性材料子层324、第二间隔物层级牺牲子层327和上绝缘子层328。
在一个实施例中，第一间隔物层级牺牲子层323和第二间隔物层级牺牲子层327可以包括相同牺牲材料和/或可以主要由相同牺牲材料组成，所述牺牲材料可以随后相对于牺牲材料层42、下绝缘子层322和上绝缘子层328的材料选择性地各向同性地蚀刻。一次性材料子层324包含一次性材料，所述一次性材料可以相对于牺牲材料层42、第一间隔物层级牺牲子层323和第二间隔物层级牺牲子层327的材料选择性地并且相对于下绝缘子层322和上绝缘子层328的材料选择性地安置，即去除。
在第一非限制性说明性实例中，牺牲材料层42、第一间隔物层级牺牲子层323和第二间隔物层级牺牲子层327可以包括氮化硅和/或可以主要由氮化硅组成。牺牲材料层42可以包括具有第一密度的氮化硅，而第一间隔物层级牺牲子层323和第二间隔物层级牺牲子层327可以包括具有比牺牲材料层42的第一密度低的第二密度的氮化硅。第二密度可以比第一密度低至少5％，例如5到15％，例如7到10％。例如，第一和第二间隔物层级牺牲子层(323、327)可以包含具有在2.2g/cm3到2.35g/cm3的范围内的密度的更多多孔氮化硅材料。此种多孔氮化硅材料可以通过等离子体增强化学气相沉积工艺沉积，其中采用更高等离子体功率，并且此种多孔氮化硅材料可以在室温下在100∶1的稀氢氟酸中具有在25nm/min到90nm/min，例如80nm/min到88nm/min的范围内的蚀刻速率。相反，牺牲材料层42可以包含具有比间隔物层级牺牲子层的更多多孔氮化硅材料更高密度的无孔氮化硅材料或更少多孔氮化硅材料。在一个实施例中，牺牲材料层42可以具有在2.45g/cm3到2.65g/cm3的范围内的密度。此种无孔或更少多孔氮化硅材料可以通过等离子体增强化学气相沉积工艺沉积，其中采用较低等离子体功率，并且此种无孔或更少多孔氮化硅材料可以在室温下在100:1的稀氢氟酸中具有在2.5nm/min到20nm/min的范围内的蚀刻速率。
下绝缘子层322和上绝缘子层328可以包括氧化硅材料(例如，未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)和/或可以主要由所述氧化硅材料组成，并且一次性材料子层324可以包括例如非晶硅、多晶硅、硅锗或锗的半导体材料、例如非晶碳或类金刚石碳(DLC)的基于碳的材料、多孔或无孔有机硅酸盐玻璃，或具有低于第二密度的第三密度的高度多孔氮化硅，和/或可以主要由例如非晶硅、多晶硅、硅锗或锗的半导体材料、例如非晶碳或类金刚石碳(DLC)的基于碳的材料、多孔或无孔有机硅酸盐玻璃，或具有低于第二密度的第三密度的高度多孔氮化硅组成。
在第二非限制性说明性实例中，牺牲材料层42、第一间隔物层级牺牲子层323和第二间隔物层级牺牲子层327可以包括硅、硅锗或锗和/或可以主要由硅、硅锗或锗组成。牺牲材料层42可以包括硅或具有第一锗浓度的硅锗。第一间隔物层级牺牲子层323和第二间隔物层级牺牲子层327可以包括具有高于第一锗浓度的第二锗浓度的锗或硅锗。下绝缘子层322和上绝缘子层328可以包括氧化硅材料(例如，未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)和/或可以主要由所述氧化硅材料组成，并且一次性材料子层324可以包括氮化硅、例如非晶硅或多晶硅或具有高于第二锗浓度的第三锗浓度的硅锗的半导体材料、例如非晶碳或类金刚石碳(DLC)的基于碳的材料，或多孔或无孔有机硅酸盐玻璃，和/或可以主要由氮化硅、例如非晶硅或多晶硅或具有高于第二锗浓度的第三锗浓度的硅锗的半导体材料、例如非晶碳或类金刚石碳(DLC)的基于碳的材料，或多孔或无孔有机硅酸盐玻璃组成。
每个处理中间隔物层级层堆叠32'的厚度可以在20nm到50nm的范围内，但是对于每个处理中间隔物层级层堆叠32'可以采用更小和更大的厚度。处理中间隔物层级层堆叠32'内的下绝缘子层322、第一间隔物层级牺牲子层323、一次性材料子层324、第二间隔物层级牺牲子层327和上绝缘子层328中的每一个的厚度可以在处理中间隔物层级层堆叠32'的厚度的5％到40％，例如8％到35％的范围内。每个子层的厚度可为2到10nm。第一和第二绝缘子层(322、328)中的每一个可以比第一间隔物层级牺牲子层323、一次性材料子层324和第二间隔物层级牺牲子层327中的每一个厚。第一和第二绝缘子层(322、328)中的每一个可以具有5nm到10nm的厚度，而第一间隔物层级牺牲子层323、一次性材料子层324和第二间隔物层级牺牲子层327中的每一个可以具有2nm到4nm的厚度。每个牺牲材料层42的厚度可以在20nm到50nm的范围内，但是对于每个牺牲材料层42可以采用更小和更大的厚度。
在一个实施例中，单位层堆叠(32'、42)的竖直重复可以是周期性结构，所述周期性结构具有单位层堆叠(32'、42)的厚度的周期性。单位层堆叠(32'、42)的重复数目可以在2到1,024，且通常在8到256的范围内，但是还可以采用更大重复数目。牺牲材料层42(即，最顶部牺牲材料层42)的最顶部实例可以形成于最顶部单位层堆叠(32'、42)上，即处理中间隔物层级层堆叠32'的最顶部实例上。
任选地，绝缘顶盖层70可以形成于最顶部牺牲材料层42上方。绝缘顶盖层70包含与复合牺牲材料层42的材料不同的电介质材料。在一个实施例中，绝缘顶盖层70可以包含可以用于最底部绝缘层320的任何电介质材料。绝缘顶盖层70可以具有比绝缘层32中的每一个更大的厚度。绝缘顶盖层70可以例如通过化学气相沉积来沉积。在一个实施例中，绝缘顶盖层70可为氧化硅层。
参考图3，阶梯式表面在竖直重复(32'、42)的末端部分处形成于接触区300中，所述接触区在本文中被称为阶台区。如本文中所使用，“阶梯式表面”指代一组表面，其包含至少两个水平表面和至少两个竖直表面，使得每一水平表面邻接于从水平表面的第一边缘向上延伸的第一竖直表面，且邻接于从水平表面的第二边缘向下延伸的第二竖直表面。阶梯式腔形成于通过形成阶梯式表面从其去除竖直重复(32'、42)的部分的体积内。“阶梯式腔”指代具有阶梯式表面的腔。
阶台区形成于接触区300中，所述接触区位于存储器阵列区100与含有用于外围电路的至少一个半导体装置的外围装置区200之间。阶梯式腔可以具有各种阶梯式表面，使得阶梯式腔的水平横截面形状根据距衬底(9、10)的顶表面的竖直距离而逐阶改变。在一个实施例中，阶梯式腔可以通过反复执行一组处理步骤来形成。所述一组处理步骤可以包含例如将腔的深度竖直地增加一个或多个层级的第一类型的蚀刻工艺，以及横向地扩展待在第一类型的后续蚀刻工艺中竖直地蚀刻的区域的第二类型的蚀刻工艺。如本文中所使用，包含交替的多个的结构的“层级”定义为所述结构内的一对第一材料层和第二材料层的相对位置。
除竖直重复(32'、42)内的最顶部牺牲材料层42之外的每个牺牲材料层42比阶台区中的竖直重复(32'、42)内的任何上覆牺牲材料层42横向地延伸更远。阶台区包含从竖直重复(32'、42)内的最底部层连续地延伸到竖直重复(32'、42)内的最顶部层的竖直重复(32'、42)的阶梯式表面。
阶梯式表面的每个竖直阶梯可以具有一对或多对处理中间隔物层级层堆叠32'和牺牲材料层的高度。在一个实施例中，每个竖直阶梯可以具有单对处理中间隔物层级层堆叠32'和牺牲材料层42的高度。在另一实施例中，多个“列”的台阶可以沿着第一水平方向hd1形成，使得每个竖直阶梯具有多对处理中间隔物层级层堆叠32'和牺牲材料层42的高度，并且列的数目可以是至少多个对的数目。每个列的台阶可以彼此竖直地偏移，使得牺牲材料层42中的每一个在相应列的台阶中具有物理暴露的顶表面。在说明性实例中，针对将随后形成的存储器堆叠结构的每一块形成两个列的台阶，使得一列台阶为奇数的牺牲材料层42(从底部数起)提供物理暴露的顶表面，且另一列台阶为偶数的牺牲材料层(从底部数起)提供物理暴露的顶表面。还可以使用采用三、四或更多列的台阶的配置，其中在牺牲材料层42的物理暴露表面之间具有相应的一组竖直偏移。每个牺牲材料层42至少沿着一个方向具有比任何上覆牺牲材料层42大的横向范围，使得任何牺牲材料层42的每个物理暴露表面不具有悬突。在一个实施例中，每一列台阶内的竖直阶梯可以沿着第一水平方向hd1布置，并且台阶列可以沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施例中，第一水平方向hd1可以垂直于存储器阵列区100与接触区300之间的边界。
逆向阶梯式电介质材料部分65(即，绝缘填充材料部分)可以通过在阶梯式腔中沉积电介质材料而形成于阶梯式腔中。举例来说，例如氧化硅的电介质材料可以沉积于阶梯式腔中。所沉积电介质材料的多余部分可以例如通过化学机械平坦化(CMP)从绝缘顶盖层70的顶表面上方去除。填充阶梯式腔的所沉积电介质材料的剩余部分构成逆向阶梯式电介质材料部分65。如本文中所使用，“逆向阶梯式”元件指代具有阶梯式表面和水平横截面区域的元件，所述水平横截面区域根据与上面存在元件的衬底的顶表面的竖直距离单调地增大。如果氧化硅用于逆向阶梯式电介质材料部分65，则逆向阶梯式电介质材料部分65的氧化硅可以或可以不掺杂有例如B、P和/或F的掺杂剂。
任选地，可以穿过绝缘顶盖层70和位于漏极选择层级处的牺牲材料层42的子集形成漏极选择层级隔离结构72。可以例如通过形成漏极选择层级隔离沟槽且用例如氧化硅的电介质材料填充漏极选择层级隔离沟槽来形成漏极选择层级隔离结构72。可以从绝缘顶盖层70的顶表面上方去除电介质材料的多余部分。
参考图4A和4B，包含至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成于绝缘顶盖层70和逆向阶梯式电介质材料部分65上方，且可以被光刻图案化以在其中形成开口。所述开口包含形成于存储器阵列区100上方的第一组开口和形成于接触区300上方的第二组开口。光刻材料堆叠中的图案可以由采用图案化光刻材料堆叠作为蚀刻掩模的至少一个各向异性蚀刻通过绝缘顶盖层70或逆向阶梯式电介质材料部分65并且通过竖直重复(32'、42)传递。蚀刻下伏于图案化光刻材料堆叠中的开口的竖直重复(32'、42)的部分以形成存储器开口49和支撑开口19。如本文中所使用，“存储器开口”指代其中随后形成例如存储器堆叠结构的存储器元件的结构。如本文中所使用，“支撑开口”指代其中随后形成机械地支撑其它元件的支撑结构(例如支撑柱结构)的结构。存储器开口49穿过绝缘顶盖层70和存储器阵列区100中的整个竖直重复(32'、42)形成。支撑开口19穿过逆向阶梯式电介质材料部分65和下伏于接触区300中的阶梯式表面的竖直重复(32'、42)的部分形成。优选地，竖直重复(32'、42)的层具有相同或相似各向异性蚀刻速率。
存储器开口49延伸穿过整个竖直重复(32'、42)。支撑开口19延伸穿过竖直重复(32'、42)内的层的子集。用于蚀刻穿过竖直重复(32'、42)的材料的各向异性蚀刻工艺的化学物质可以交替以优化竖直重复(32'、42)中的各种材料的蚀刻。各向异性蚀刻可以是例如一系列反应性离子蚀刻。存储器开口49和支撑开口19的侧壁可以大体上是竖直的，或可以锥形的。图案化光刻材料堆叠可以随后例如通过灰化来移除。
存储器开口49和支撑开口19可以从竖直重复(32'、42)的顶表面延伸到至少包含半导体材料层10的最顶部表面的水平面。在一个实施例中，过度蚀刻到半导体材料层10中可以任选地在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后执行。过度蚀刻可以在去除光刻材料堆叠之前或之后执行。换句话说，半导体材料层10的凹进表面可以从半导体材料层10的非凹进顶表面竖直地偏移一凹陷深度。凹陷深度可以例如在1nm到50nm的范围内，但是也可以采用更小和更大的凹陷深度。过度蚀刻为任选的，且可以省略。如果未执行过度蚀刻，则存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶部表面共面。
存储器开口49和支撑开口19中的每一个可以包含大体上垂直于衬底的最顶部表面延伸的侧壁(或多个侧壁)。存储器开口49的二维阵列可以形成于存储器阵列区100中。支撑开口19的二维阵列可以形成于接触区300中。衬底半导体层9和半导体材料层10共同地构成可为半导体衬底的衬底(9、10)。替代地，可以省略半导体材料层10，且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。
图5A到5H说明作为图4A和4B的第一示例性结构中的存储器开口49中的一个的存储器开口49的结构变化。相同结构变化同时在其它存储器开口49中的每一个和每一支撑开口19中发生。
参考图5A，示出了在图4A和4B的示例性装置结构中的存储器开口49。存储器开口49延伸穿过绝缘顶盖层70、竖直重复(32'、42)并且任选地进入半导体材料层10的上部部分中。在此处理步骤处，每个支撑开口19可以延伸穿过逆向阶梯式电介质材料部分65、竖直重复(32'、42)中的层的子集并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可以在0nm到30nm的范围内，但是也可以采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷侧，以形成横向凹口(未示出)。
参考图5B，任选的底座通道部分(例如，外延底座)11可以例如通过选择性外延形成于每个存储器开口49和每个支撑开口19的底部部分处。每个底座通道部分11包括与半导体材料层10的单晶半导体材料成外延对准的单晶半导体材料。在一个实施例中，底座通道部分11可以掺杂有与半导体材料层10相同导电性类型的电掺杂剂。在一个实施例中，每个底座通道部分11的顶表面可以形成于包含牺牲材料层42的顶表面的水平面上方。在此情况下，可以随后通过用相应导电材料层替代位于包含底座通道部分11的顶表面的水平面下方的每个牺牲材料层42来形成至少一个源极选择栅极电极。底座通道部分11可为在随后将形成于衬底(9、10)中的源极区与随后将形成于存储器开口49的上部部分中的漏极区之间延伸的晶体管通道的部分。存储器腔49'存在于底座通道部分11上方的存储器开口49的未填充部分中。在一个实施例中，底座通道部分11可以包括单晶硅。在一个实施例中，底座通道部分11可以具有第一导电性类型的掺杂，第一导电性类型与底座通道部分接触的半导体材料层10的导电性类型相同。如果半导体材料层10不存在，则底座通道部分11可以直接形成在可以具有第一导电性类型的掺杂的衬底半导体层9上。
参考图5C，包含任选阻挡电介质层52C、存储器材料层54C、电介质材料衬里56和任选牺牲覆盖材料层601的层堆叠可以依序沉积在存储器开口49中。
任选阻挡电介质层52C可以包含单个电介质材料层或多个电介质材料层的堆叠。在一个实施例中，阻挡电介质层可以包含基本上由电介质金属氧化物组成的电介质金属氧化物层。如本文中所使用，电介质金属氧化物指代包含至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可以主要由至少一种金属元素和氧组成，或可以主要由至少一种金属元素、氧以及至少一种非金属元素(例如氮)组成。在一个实施例中，阻挡电介质层52C可以包含具有大于7.9的介电常数，即，具有大于氮化硅的介电常数的介电常数的电介质金属氧化物。
电介质金属氧化物的非限制性实例包含氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金以及其堆叠。电介质金属氧化物层可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合而沉积。电介质金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。电介质金属氧化物层可以随后充当阻止所存储电荷泄漏到控制栅极电极的电介质材料部分。在一个实施例中，阻挡电介质层52C包含氧化铝。在一个实施例中，阻挡电介质层52C可以包含具有不同材料组成的多个电介质金属氧化物层。
替代地或另外，阻挡电介质层52C可以包含电介质半导体化合物，例如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施例中，阻挡电介质层52C可以包含氧化硅，所述氧化硅可以通过例如低压化学气相沉积、原子层沉积，或其组合的保形沉积方法形成。电介质半导体化合物的厚度可以在1nm到20nm的范围内，但是也可以采用更小和更大的厚度。替代地，可以省略阻挡电介质层52C，并且背侧阻挡电介质层可以在随后将形成的存储器膜的表面上形成背侧凹口之后形成。
随后，可以通过例如化学气相沉积工艺或原子层沉积工艺的保形沉积工艺将存储器材料层54C沉积为连续材料层。存储器材料层54C包含存储器材料，即，可以通过选择材料的状态来存储数据的材料。例如，存储器材料层54C可以包含例如氮化硅、多晶硅或金属材料的电荷存储材料，或可以存储呈偏振方向形式的信息的铁电材料，或可以通过改变电阻率来存储日期的任何其它存储器材料。存储器材料层54C可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适的沉积技术而形成。存储器材料层54C的厚度可以在2nm到20nm的范围内，但是也可以采用更小和更大的厚度。
电介质材料衬里56包含电介质材料。在一个实施例中，电介质材料衬里56包括隧穿电介质层，电荷隧穿可以穿过所述隧穿电介质层在合适的电偏压条件下执行。取决于要形成的三维NAND串存储器装置的操作模式，可以通过热载流子注入或通过佛勒-诺德海姆(Fowler-Nordheim)隧穿引发的电荷转移来执行电荷隧穿。电介质材料衬里56L可以包含氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如，氧化铝或氧化锆)、电介质金属氮氧化物、电介质金属硅酸盐、其合金，和/或其组合。在一个实施例中，电介质材料衬里56可以包含第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常被称为ONO堆叠。在一个实施例中，电介质材料衬里56可以包含基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。电介质材料衬里56的厚度可以在2nm到20nm的范围内，但是也可以采用更小和更大的厚度。
任选牺牲覆盖材料层601包含牺牲材料，所述牺牲材料随后可以相对于电介质材料衬里56的材料选择性地去除。在一个实施例中，牺牲覆盖材料层601可以包含例如非晶硅的半导体材料，或可以包含例如非晶碳或类金刚石碳(DLC)的基于碳的材料。牺牲覆盖材料层601可以通过例如低压化学气相沉积(LPCVD)的保形沉积方法形成。牺牲覆盖材料层601的厚度可以在2nm到10nm的范围内，但是也可以采用更小和更大的厚度。在未填充有沉积材料层(52C、54C、56、601)的每个存储器开口49的体积中形成存储器腔49'。
参考图5D，任选牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54C和阻挡电介质层52C采用至少一个各向异性蚀刻工艺依序各向异性地蚀刻。可以通过至少一个各向异性蚀刻工艺去除位于绝缘顶盖层70的顶表面上方的牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54C和阻挡电介质层52C的部分。此外，可以去除在每个存储器腔49'的底部处的牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54C和阻挡电介质层52C的水平部分以在其剩余部分中形成开口。牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54C和阻挡电介质层52C中的每一个可以通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺蚀刻，所述蚀刻化学物质对于各种材料层可以相同或可以不相同。
牺牲覆盖材料层601的每个剩余部分可以具有管状配置。存储器材料层54C可以包括电荷捕获材料、浮动栅极材料或铁电材料。在一个实施例中，每个存储器材料层54C可以包含在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施例中，存储器材料层54C可以是其中邻近于牺牲材料层42的每个部分构成电荷存储区的存储器材料层。
底座通道部分11的表面(或在不采用底座通道部分11的情况下，半导体材料层10的表面)可以穿过牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54C和阻挡电介质层52C物理暴露在开口下方。任选地，在每个存储器腔49'的底部处的物理暴露的半导体表面可以竖直地凹陷，使得存储器腔49'下方的凹陷的半导体表面与底座通道部分11(或在不采用底座通道部分11的情况下，半导体材料层10)的最顶部表面竖直地偏移一凹陷距离。电介质材料衬里56位于存储器材料层54C上方。存储器开口49中的一组阻挡电介质层52C、存储器材料层54C和电介质材料衬里56构成存储器膜50，所述存储器膜包含通过阻挡电介质层52C和电介质材料衬里56与周围材料绝缘的多个电荷存储区(包括存储器材料层54C的部分)。在一个实施例中，牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54C和阻挡电介质层52C可以具有竖直地重合的侧壁。随后可以相对于电介质材料衬里56的材料选择性地去除牺牲覆盖材料层601。在牺牲覆盖材料层601包含半导体材料的情况下，所述牺牲覆盖材料层可以保持在装置中或使用采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或氢氧化四甲基铵(TMAH)的湿式蚀刻工艺去除。
参考图5E，半导体通道层60C可以直接沉积在底座通道部分11的半导体表面上，或在省略底座通道部分11的情况下沉积在半导体材料层10上，且直接沉积在电介质材料衬里56上。半导体通道层60C包含半导体材料，例如至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料，或本领域中已知的其它半导体材料。在一个实施例中，半导体通道层60C包含非晶硅或多晶硅。半导体通道层60C可以是本征的或具有第一导电类型的掺杂，所述第一导电类型与半导体材料层10和底座通道部分11的导电类型相同。半导体通道层60C可以通过例如低压化学气相沉积(LPCVD)的保形沉积方法形成。半导体通道层60C的厚度可以在2nm到10nm的范围内，但是也可以采用更小和更大的厚度。半导体通道层60C可以部分地填充每个存储器开口中的存储器腔49'，或可以完全填充每个存储器开口中的腔。
参考图5F，在每个存储器开口中的存储器腔49'未由半导体通道层60C完全填充的情况下，可以在存储器腔49'中沉积电介质芯层62C以填充每个存储器开口内的存储器腔49'的任何剩余部分。电介质芯层62C包含例如氧化硅或有机硅酸盐玻璃的电介质材料。电介质芯层62C可以通过例如低压化学气相沉积(LPCVD)的保形沉积方法或通过例如旋涂的自平坦化沉积工艺来沉积。
参考图5G，电介质芯层62C的水平部分可以例如通过凹口蚀刻工艺去除，使得电介质芯层62C的每个剩余部分位于相应存储器开口49内并且具有在包含绝缘顶盖层70的顶表面的水平面下方的相应顶表面。电介质芯层62C的每个剩余部分构成电介质芯62。
参考图5H，具有第二导电类型的掺杂的掺杂半导体材料可以沉积在电介质芯62上方的每个凹陷区内。所沉积的半导体材料可以具有与第一导电类型相反的第二导电类型的掺杂。举例来说，如果第一导电类型是p型，则第二导电类型是n型，且反之亦然。所沉积的半导体材料中的掺杂剂浓度可以在5.0×1018/cm3到2.0×1021/cm3的范围内，但是也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂多晶硅。
可以例如通过化学机械平坦化(CMP)或凹口蚀刻工艺从包含绝缘顶盖层70的顶表面的水平面上方去除具有第二导电类型的掺杂的所沉积的半导体材料的多余部分和半导体通道层60C的水平部分。具有第二导电类型的掺杂的掺杂半导体材料的每个剩余部分构成漏极区63。半导体通道层60C(具有第一导电类型的掺杂)的每个剩余部分构成竖直半导体通道60。
电介质材料衬里56由存储器材料层54C包围，且横向包围竖直半导体通道60的部分。邻接的每一组阻挡电介质层52C、存储器材料层54C和电介质材料衬里56共同构成存储器膜50，所述存储器膜可以以宏观滞留时间存储电荷或铁电极化。在一些实施例中，阻挡电介质层52C在此步骤处可能不存在于存储器膜50中，且阻挡电介质层可以随后在形成背侧凹口之后形成。如本文中所使用，宏观滞留时间指代适合于存储器装置作为永久存储器装置操作的滞留时间，例如超过24小时的滞留时间。
存储器开口49内的存储器膜50和竖直半导体通道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体通道60、电介质材料衬里56、存储器材料层54C和任选阻挡电介质层52C的组合。存储器开口49内的底座通道部分11(如果存在)、存储器堆叠结构55、电介质芯62和漏极区63的每个组合在本文中称为存储器开口填充结构58。每个支撑开口19内的底座通道部分11(如果存在)、存储器膜50、竖直半导体通道60、电介质芯62和漏极区63的每个组合填充相应支撑开口19，且构成支撑柱结构。
参考图6，在分别在存储器开口49和支撑开口19内形成存储器开口填充结构58和支撑柱结构20之后示出了示例性结构。可以在图4A和4B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图4A和4B的结构的每个支撑开口19内形成支撑柱结构20的实例。
每个存储器堆叠结构55包含竖直半导体通道60和存储器膜50。存储器膜50可以包括横向地包围竖直半导体通道60的电介质材料衬里56以及横向地包围电介质材料衬里56(体现为存储器材料层54C)的电荷存储区的竖直堆叠以及任选的阻挡电介质层52C。虽然采用存储器堆叠结构的所示配置描述本公开，但是本公开的方法可以应用于包含用于存储器膜50和/或用于竖直半导体通道60的不同层堆叠或结构的替代存储器堆叠结构。
参考图7A到7C，接触层级电介质层73可以形成于处理中间隔物层级层堆叠32'和牺牲材料层42的单位层堆叠(32'、42)的竖直重复上方以及存储器堆叠结构55和支撑柱结构20上方。接触层级电介质层73包含与牺牲材料层42的电介质材料不同的电介质材料。例如，接触层级电介质层73可以包含氧化硅。接触层级电介质层73可以具有在50nm到500nm的范围内的厚度，但是也可以采用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加于接触层级电介质层73上方，且以光刻方式图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以通过接触层级电介质层73、单位层堆叠(32'、42)的竖直重复和/或采用各向异性蚀刻形成背侧沟槽79的逆向阶梯式电介质材料部分65传递，所述背侧沟槽至少从接触层级电介质层73的顶表面竖直地延伸到衬底(9、10)的顶表面，并且横向地延伸穿过存储器阵列区100和接触区300。
在一个实施例中，背侧沟槽79可以沿着第一水平方向(例如，字线方向)hd1横向地延伸，且可以沿着垂直于第一水平方向hd1的第二水平方向(例如，位线)hd2彼此横向地间隔开。存储器堆叠结构55可以布置成沿着第一水平方向hd1延伸的行。漏极选择层级隔离结构72可以沿着第一水平方向hd1横向地延伸。每个背侧沟槽79可以具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。每个漏极选择层级隔离结构72可以沿着垂直于第一水平方向hd1的竖直平面具有均匀竖直横截面轮廓，所述竖直横截面轮廓随着沿着第一水平方向hd1的平移而不变。多行存储器堆叠结构55可以位于相邻的一对背侧沟槽79与漏极选择层级隔离结构72之间，或相邻的一对漏极选择层级隔离结构72之间。在一个实施例中，背侧沟槽79可以包含其中随后可以形成源极接触通孔结构的源极接触开口。可以例如通过灰化去除光致抗蚀剂层。一般来说，沿着第一水平方向hd1横向地延伸的背侧沟槽79可以穿过接触层级电介质层73和单位层堆叠(32'、42)的竖直重复形成。在图3的处理步骤处形成的单位层堆叠(32'、42)的竖直重复分成通过背侧沟槽79沿着第二水平方向hd2横向地间隔开的相应单位层堆叠(32'、42)的多个竖直重复。形成层堆叠(320、32'、42、70、73)，所述层堆叠中的每一个包含如在图3的处理步骤处形成并且通过背侧沟槽79横向地间隔开的接触层级电介质层73的相应图案化部分和单位层堆叠(32'、42)的竖直重复的相应图案化部分。
第二导电类型的掺杂剂可以通过离子注入工艺注入位于背侧沟槽的底部处的衬底(9、10)的物理暴露的表面部分(可以是半导体材料层10的表面部分)中。源极区61可以形成于每个背侧沟槽79下方的半导体材料层10的表面部分处。每个源极区61形成于下伏于相应背侧沟槽79的衬底(9、10)的表面部分中。由于注入工艺期间的所注入掺杂剂原子的蔓延和后续激活退火工艺期间的所注入掺杂剂原子的橫向扩散，每个源极区61可以具有大于上覆背侧沟槽79的横向范围的横向范围。
在源极区61与多个底座通道部分11之间延伸的半导体材料层10的上部部分构成用于多个竖直NAND串的水平半导体通道59。水平半导体通道59通过相应底座通道部分11连接到多个竖直半导体通道60。每个水平半导体通道59接触源极区61和多个底座通道部分11。或者，水平半导体源极带(例如，直接带触点)可以形成为与竖直半导体通道60的侧壁，而不是源极区61和水平半导体通道59接触
参考图8，绝缘层级背侧凹口33通过以下方式形成：通过执行第一各向同性蚀刻工艺相对于牺牲材料层42、下绝缘子层322、第一间隔物层级牺牲子层323、第二间隔物层级牺牲子层327和上绝缘子层328的材料选择性地去除一次性材料子层324。第一各向同性蚀刻工艺可以包括湿式蚀刻工艺、干式蚀刻工艺或灰化工艺。例如，如果一次性材料子层324包括硅锗合金或锗，则可以采用使用稀氢氟酸和过氧化氢、热三甲基-2羟乙基氢氧化铵(“热TMY”)或氢氧化四甲基铵(TMAH)的组合的湿式蚀刻工艺。如果一次性材料子层324包括多孔氮化硅，则可以采用使用稀氢氟酸的湿式蚀刻工艺。如果一次性材料子层324包括非晶碳或类金刚石碳(DLC)，则可以采用灰化工艺。在一个实施例中，第一各向同性蚀刻工艺相对于阻挡电介质层52C的材料可以是选择性的。每个阻挡电介质层52C的环形表面片段物理地暴露于绝缘层级背侧凹口33。
参考图9，在第一各向同性蚀刻工艺相对于阻挡电介质层52C的材料为选择性的情况下，可以执行补充各向同性蚀刻工艺以各向同性地蚀刻暴露于绝缘层级背侧凹口33的阻挡电介质层52C的物理暴露的表面部分。可以选择补充各向同性蚀刻工艺的化学物质，使得补充各向同性蚀刻工艺相对于存储器材料层54C的材料选择性地蚀刻靠近绝缘层级背侧凹口33的阻挡电介质层52C的部分。例如，如果存储器材料层54C包含高密度(即，低孔隙率)氮化硅并且如果阻挡电介质层52C包括氧化硅，则补充各向同性蚀刻工艺可以包括采用稀氢氟酸的湿式蚀刻工艺。在这种情况下，下绝缘子层322和上绝缘子层328可以包括氧化硅材料(例如，未掺杂硅酸盐玻璃)，并且可以在补充各向同性蚀刻工艺期间侧支凹陷。
每个阻挡电介质层52C可以通过补充各向同性蚀刻工艺分成阻挡电介质部分52的竖直堆叠。在一个实施例中，在阻挡电介质部分52的竖直堆叠内的除最顶部阻挡电介质部分52之外的每个阻挡电介质部分52可以包括物理暴露于如通过补充各向同性蚀刻工艺扩展的绝缘层级背侧凹口33的上环形凹表面和下环形凹表面。此外，可以各向同性地蚀刻下绝缘子层322和上绝缘子层328的面向存储器开口填充结构58中的相应一个的每个侧壁，以形成暴露于如通过补充各向同性蚀刻工艺扩展的绝缘层级背侧凹口33中的相应一个的相应环形凹入侧壁。此外，下绝缘子层322和上绝缘子层328的物理暴露于背侧沟槽79的侧壁可以在补充各向同性蚀刻工艺期间侧支凹陷。一般来说，阻挡电介质部分52中的每一个包括物理暴露于绝缘层级背侧凹口33的至少一个凹入环形表面。
参考图10，可以采用第二各向同性蚀刻工艺相对于下绝缘子层322和上绝缘子层328选择性地去除第一间隔物层级牺牲子层323和第二间隔物层级牺牲子层327。换句话说，第二各向同性蚀刻工艺具有蚀刻化学物质，所述蚀刻化学物质相对于牺牲材料层42、下绝缘子层322和上绝缘子层328的材料选择性地蚀刻第一间隔物层级牺牲子层323和第二间隔物层级牺牲子层327的材料。在说明性实例中，如果第一间隔物层级牺牲子层323和第二间隔物层级牺牲子层327包括低密度氮化硅，则可以执行采用热磷酸或稀氢氟酸的湿式蚀刻工艺。在另一说明性实例中，如果第一间隔物层级牺牲子层323和第二间隔物层级牺牲子层327包括硅锗或锗，则可以进行采用稀氢氟酸和过氧化氢的混合物的湿式蚀刻工艺。绝缘层级背侧凹口33的体积通过第二各向同性蚀刻工艺扩展。
一般来说，存储器材料层54C和牺牲材料层42可以包含相同材料或不同材料。在一个实施例中，第二各向同性蚀刻工艺采用蚀刻化学物质，所述蚀刻化学物质在相对于电介质材料衬里56的材料选择性地蚀刻第一间隔物层级牺牲子层323和第二间隔物层级牺牲子层327的材料的同时蚀刻存储器材料层54C的材料。如果存储器材料层54C和牺牲材料层42包括相同材料(例如，高密度氮化硅)，则可以在第二各向同性蚀刻工艺期间以相同蚀刻速率去除存储器材料层54C和牺牲材料层42，并且在此步骤期间牺牲材料层42从背侧沟槽79凹陷。如果存储器材料层54C和牺牲材料层42包括不同材料，则可以在第二各向同性蚀刻工艺期间以不同蚀刻速率去除存储器材料层54C和牺牲材料层42。可以围绕竖直半导体通道60中的每一个形成离散(即，竖直分离)存储器元件54的竖直堆叠。离散存储器元件54的竖直堆叠包括存储器材料部分的竖直堆叠，其包含存储器材料层54C中的相应一个的剩余部分。
或者，在存储器材料层54C和牺牲材料层42包括不同材料，并且第二各向异性蚀刻工艺不提供用于存储器材料层54C的材料的显著蚀刻速率的情况下，可以在第二各向同性蚀刻工艺之前或之后执行补充各向同性蚀刻工艺，以围绕每个绝缘层级背侧凹口33各向同性地蚀刻存储器材料层54C的材料。可以通过补充蚀刻工艺围绕竖直半导体通道60中的每一个形成存储器元件54的竖直堆叠。
位于竖直相邻的一对绝缘层级背侧凹口33之间的每个存储器元件54可以包括相应上部凹入环形表面和相应下部凹入环形表面。位于竖直相邻的一对绝缘层级背侧凹口33之间的每个存储器元件54可以包括内部圆柱形侧壁、外部圆柱形侧壁、连接内部圆柱形侧壁和外部圆柱形侧壁的顶部边缘的上部凹入环形表面以及连接内部圆柱形侧壁和外部圆柱形侧壁的底部边缘的下部凹入环形表面。
一般来说，存储器材料层54C的物理暴露的表面部分可以通过第二各向同性蚀刻工艺或通过补充各向同性蚀刻工艺各向同性地蚀刻。存储器材料层54C中的每一个采用第二各向异性蚀刻工艺，或在第一各向同性蚀刻工艺之后并且在第二各向同性蚀刻工艺之前或之后采用额外各向同性蚀刻工艺分成存储器元件54的相应竖直堆叠(即，存储器材料部分)。牺牲材料层42、下绝缘子层322和上绝缘子层328保持为装置提供结构支撑。
一般来说，存储器开口填充结构58可以位于每个存储器开口49中。存储器开口填充结构58包括竖直半导体通道60、横向地包围竖直半导体通道60的电介质材料衬里56，以及横向地包围电介质材料衬里56的离散存储器元件54的竖直堆叠。
参考图11，绝缘材料可以通过例如原子层沉积工艺或低压化学气相沉积工艺的保形沉积工艺保形地沉积在绝缘层级背侧凹口33中的每一个内。绝缘材料可以与下绝缘子层322和上绝缘子层328的材料相同或可以与所述材料不同。例如，绝缘材料可以包括未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃(例如，硼磷硅酸盐玻璃、硼硅酸盐玻璃、磷硅酸盐玻璃，或氟硅酸盐玻璃)、有机硅酸盐玻璃，或另一电介质材料。可以执行采用各向同性蚀刻工艺、各向异性蚀刻工艺，或其组合的回蚀工艺，以去除沉积在背侧沟槽79内部和接触层级电介质层73上方的绝缘材料的部分。填充绝缘层级背侧凹口33中的相应一个的所沉积绝缘材料的每个剩余部分构成电介质材料层，所述电介质材料层在本文中称为中心绝缘子层325。每个中心绝缘子层325可以具有水平延伸接缝326，所述水平延伸接缝横向地包围位于一对相邻的背侧沟槽79之间的每个存储器开口填充结构58。
一般来说，中心绝缘子层325可以沉积在绝缘层级背侧凹口33内。下绝缘子层322、上绝缘子层328和中心绝缘子层325的每个连续组合构成复合绝缘层329，所述复合绝缘层是绝缘层32中的一个。形成复合绝缘层329和牺牲材料层42的交替堆叠。
在一个实施例中，中心绝缘子层325直接形成于电介质材料衬里56和作为存储器材料层54C的剩余部分的存储器材料部分(即，存储器元件54)上。在一个实施例中，中心绝缘子层325中的每一个接触电介质材料衬里56的外侧壁的相应环形片段。在一个实施例中，除中心绝缘子层325中的最顶部中心绝缘子层和最底部中心绝缘子层之外的每个中心绝缘子层325可以接触离散存储器元件54中的相应上覆离散存储器元件的环形凹入底表面，并且接触离散存储器元件54中的相应下伏离散存储器元件的环形凹入顶表面，使得中心绝缘子层325分离竖直邻近的离散存储器元件54。一般来说，阻挡电介质部分52中的每一个包括至少一个凹入环形表面，所述至少一个凹入环形表面接触中心绝缘子层325中的相应一个并且横向地包围相应竖直半导体通道60。
在一个实施例中，阻挡电介质部分52的每个竖直堆叠可以位于牺牲材料层42的层级处，并且可以接触离散存储器元件54中的相应一个的外侧壁。在一个实施例中，中心绝缘子层325中的每一个接触阻挡电介质部分52中的相应一个。在一个实施例中，阻挡电介质部分52中的每一个包括至少一个凹入环形表面，所述至少一个凹入环形表面接触中心绝缘子层325中的相应一个并且横向地包围竖直半导体通道60。在一个实施例中，中心绝缘子层525的子集接触相应上覆阻挡电介质部分52的凹入环形底表面以及相应下伏阻挡电介质部分52的凹入环形顶表面。
绝缘层32包括最底部绝缘层320和复合绝缘层329。因此，绝缘层32的子集包括以下项的相应连续集合：下绝缘子层322、上覆于下绝缘子层322的上绝缘子层328以及位于下绝缘子层322与上绝缘子层328之间并且接触下绝缘子层322和上绝缘子层328的中心绝缘子层325。
在一个实施例中，中心绝缘子层325包括接触上绝缘子层328的水平底表面的水平顶表面，以及接触下绝缘子层322的水平顶表面的水平底表面。
在一个实施例中，每个中心绝缘子层325(除顶部中心绝缘子层之外)包括接触上绝缘子层328的环形凹表面的上部环形凸表面，以及接触下绝缘子层322的环形凹表面的下部环形凸表面。
在一个实施例中，中心绝缘子层325中的每一个包括相应连续水平接缝326，所述相应连续水平接缝横向地包围位于一对相邻的背侧沟槽79之间的每个存储器开口填充结构58并且与电介质材料衬里56的外侧壁横向地间隔开。
在一个实施例中，上绝缘子层328和下绝缘子层322中的每一个通过中心绝缘子层325的竖直凸出的环形部分从存储器开口填充结构58横向地向外偏移，所述竖直凸出的环形部分包含接触上绝缘子层328和下绝缘子层322的凹入环形表面的中心绝缘子层325的区。
参考图12，可以例如采用蚀刻工艺将相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入到背侧沟槽79中。背侧凹口43形成于从其去除牺牲材料层42的体积中。牺牲材料层42的第二材料的去除相对于绝缘层32的第一材料、逆向阶梯式电介质材料部分65的材料、半导体材料层10的半导体材料以及存储器膜50的最外层的材料可以是选择性的。在一个实施例中，牺牲材料层42可以包含氮化硅，并且绝缘层32和逆向阶梯式电介质材料部分65的材料可以选自氧化硅和电介质金属氧化物。
相对于第一材料和存储器膜50的最外层选择性地去除第二材料的蚀刻工艺可以是采用湿式蚀刻熔液的湿式蚀刻工艺，或可以是将呈气相的蚀刻剂引入背侧沟槽79中的气相(干式)蚀刻工艺。例如，如果牺牲材料层42包含氮化硅，则蚀刻工艺可以是其中将示例性结构浸没于包含磷酸的湿式蚀刻罐内的湿式蚀刻工艺，所述磷酸相对于氧化硅、硅以及本领域中采用的各种其它材料选择性地蚀刻氮化硅。在背侧凹口43存在于先前由牺牲材料层42占用的体积内的同时，支撑柱结构20、逆向阶梯式电介质材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹口43可以是侧向尺寸大于腔的竖直范围的横向延伸腔。换句话说，每个背侧凹口43的横向尺寸可以大于背侧凹口43的高度。多个背侧凹口43可以形成于从其去除牺牲材料层42的第二材料的体积中。与背侧凹口43相比，其中形成存储器堆叠结构55的存储器开口在本文称为前侧开口或前侧腔。在一个实施例中，存储器阵列区100包括具有安置于衬底(9、10)上方的多个装置层级的三维NAND串阵列。在此情况下，每个背侧凹口43可以界定用于收纳三维NAND串阵列的相应字线的空间。
多个背侧凹口43中的每一个可以大体上平行于衬底(9、10)的顶表面延伸。背侧凹口43可以由下伏绝缘层32的顶表面和上覆绝缘层32的底表面竖直地定界。在一个实施例中，每个背侧凹口43可以始终具有均匀高度。一般来说，背侧凹口43可以通过相对于绝缘层32选择性地去除牺牲材料层42来形成。
任选的底座通道部分11和半导体材料层10的物理暴露的表面部分可以通过半导体材料到电介质材料的热转换和/或等离子体转换而转换为电介质材料部分。例如，可以采用热转换和/或等离子体转换来将每个底座通道部分11的表面部分转换成管状电介质间隔物116，并且将半导体材料层10的每个物理暴露的表面部分转换成平面电介质部分616。在一个实施例中，每个管状电介质间隔物116可以在拓扑学上与环形同胚，即大体上环形的。如本文所用，如果元件的形状可以连续地拉伸而不破坏孔洞或在环形形状中形成新孔洞，则所述元件在拓扑学上与环形同胚。管状电介质间隔物116包含电介质材料，所述电介质材料包含与底座通道部分11相同的半导体元素且另外包含至少一种非金属元素，例如氧和/或氮，使得管状电介质间隔物116的材料为电介质材料。在一个实施例中，管状电介质间隔物116可以包含底座通道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。同样，每个平坦电介质部分616包含电介质材料，所述电介质材料包含与半导体材料层相同的半导体元素且另外包含例如氧和/或氮的至少一种非金属元素，使得平坦电介质部分616的材料是电介质材料。在一个实施例中，平坦电介质部分616可以包含半导体材料层10的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
参考图13，可以任选地形成背侧阻挡电介质层44。背侧阻挡电介质层44(如果存在)包括电介质材料，所述电介质材料充当用于随后将形成于背侧凹口43中的控制栅极的控制栅极电介质。在阻挡电介质层52C存在于每个存储器开口内的情况下，背侧阻挡电介质层44是任选的。在省略阻挡电介质层52C的情况下，存在背侧阻挡电介质层44。
背侧阻挡电介质层44可以形成于背侧凹口43中和背侧沟槽79的侧壁上。背侧阻挡电介质层44可以直接形成于绝缘层32的水平表面和背侧凹口43内的存储器堆叠结构55的侧壁上。如果形成背侧阻挡电介质层44，则在形成背侧阻挡电介质层44之前管状电介质间隔物116和平坦电介质部分616的形成是任选的。在一个实施例中，可以通过例如原子层沉积(ALD)的保形沉积工艺形成背侧阻挡电介质层44。背侧阻挡电介质层44可以基本上由氧化铝组成。背侧阻挡电介质层44的厚度可以在1nm到15nm，例如2nm到6nm的范围内，但是也可以采用更小和更大的厚度。替代地或另外，背侧阻挡电介质层44可以包含氧化硅层。
可以通过例如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡电介质层44。背侧阻挡电介质层44形成于背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、物理暴露于背侧凹口43的存储器堆叠结构55的侧壁表面的部分以及平坦电介质部分616的顶表面上。背侧腔79'存在于未填充有背侧阻挡电介质层44的每个背侧沟槽79的部分内。
至少一种金属材料可以沉积于背侧凹口43的剩余体积中。例如，金属屏障层46A可以沉积在背侧凹口43中。金属屏障层46A包含可以充当用于随后将沉积的金属填充材料的扩散屏障层和/或促粘层的导电金属材料。金属屏障层46A可以包含导电金属氮化物材料，例如TiN、TaN、WN或其堆叠，或可以包含导电金属碳化物材料，例如TiC、TaC、WC或其堆叠。在一个实施例中，金属屏障层46A可以通过例如化学气相沉积(CVD)或原子层沉积(ALD)的保形沉积工艺沉积。金属屏障层46A的厚度可以在2nm到8nm，例如3nm到6nm的范围内，但是也可以采用更小和更大的厚度。在一个实施例中，金属屏障层46A可以主要由例如TiN的导电金属氮化物组成。
金属填充材料可以沉积在多个背侧凹口43中、至少一个背侧沟槽79的侧壁上以及接触层级电介质层73的顶表面上方以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，所述保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、无电镀覆、电镀或其组合。在一个实施例中，金属填充材料层46B可以主要由至少一种元素金属组成。金属填充材料层46B的至少一种元素金属可以例如选自钨、钴、钌、钛和钽。在一个实施例中，金属填充材料层46B可以主要由单种元素金属组成。在一个实施例中，金属填充材料层46B可以采用例如WF6的含氟前驱气体沉积。在一个实施例中，金属填充材料层46B可以是包含残余水平的氟原子作为杂质的钨层。金属填充材料层46B通过金属屏障层46A与绝缘层32和存储器堆叠结构55间隔开，所述金属屏障层是阻挡氟原子扩散通过的金属屏障层。
多个导电层46可以形成于多个背侧凹口43中，并且连续金属材料层(作为临时结构并且未示出)可以形成于每个背侧沟槽79的侧壁上以及接触层级电介质层73上方。每个导电层46包含位于一对竖直相邻的绝缘材料层，例如一对竖直相邻的绝缘层32之间的金属屏障层46A的一部分和金属填充材料层46B的一部分。
每个牺牲材料层42可以用导电层46替代。背侧腔存在于未填充有连续金属材料层的每个背侧沟槽79中。管状电介质间隔物116横向地包围底座通道部分11。在形成导电层46后，最底部导电层46横向地包围每一管状电介质间隔物116。
连续导电材料层例如通过各向同性湿式蚀刻、各向异性干式蚀刻或其组合从每个背侧沟槽79的侧壁并从接触层级电介质层73上方回蚀。背侧凹口43中的所沉积金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，用导电层46替代牺牲材料层42。
每个导电层46可以充当位于同一层级处的多个控制栅极电极，与使位于所述同一层级处的多个控制栅极电极电互连(即电短接)的字线的组合。每个导电层46内的多个控制栅极电极是用于包含存储器堆叠结构55的竖直存储器装置的控制栅极电极。换句话说，每个导电层46可以是充当用于多个竖直存储器装置的共同控制栅极电极的字线。
可以在去除连续导电材料层期间去除平坦电介质部分616。背侧腔79'存在于每个背侧沟槽79内。第一、第二和第三牺牲材料层(423、425、427)用导电层46替代。
参考图14，绝缘材料层可以通过保形沉积工艺形成于背侧沟槽79中以及接触层级电介质层73上方。示例性保形沉积工艺包含(但不限于)化学气相沉积和原子层沉积。绝缘材料层包含绝缘材料，例如氧化硅、氮化硅、电介质金属氧化物、有机硅酸盐玻璃或其组合。在一个实施例中，绝缘材料层可以包含氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)而形成。绝缘材料层的厚度可以在1.5nm到60nm的范围内，但是也可以采用更小和更大的厚度。
执行各向异性蚀刻以从接触层级电介质层73上方以及在每个背侧沟槽79的底部处去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔存在于由每个绝缘间隔物74包围的体积内。半导体材料层10的顶表面可以在每个背侧沟槽79的底部处物理暴露。
背侧接触通孔结构76可以形成于每个背侧腔内。每个接触通孔结构76可以填充相应腔。接触通孔结构76可以通过在背侧沟槽79的剩余末填充体积(即，背侧腔)中沉积至少一种导电材料而形成。例如，至少一种导电材料可以包含导电衬里76A和导电填充材料部分76B。导电衬里76A可以包含导电金属衬里，例如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬里76A的厚度可以在3nm到30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分76B可以包含金属或金属合金。例如，导电填充材料部分76B可以包含W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
至少一种导电材料可以使用上覆于交替堆叠(32、46)的接触层级电介质层73作为终止层来进行平坦化。如果采用化学机械平坦化(CMP)工艺，则接触层级电介质层73可以用作CMP终止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。
或者，上述绝缘材料层可以形成于背侧沟槽79中以完全填充背侧沟槽79的整个体积，并且可以主要由至少一种电介质材料组成。在此替代实施例中，可以省略源极区61和背侧沟槽通孔结构76，并且水平源极线(例如，直接带触点)可以接触半导体通道60的下部部分的侧面。
参考图15A和15B，可以穿过接触层级电介质层73且任选地穿过逆向阶梯式电介质材料部分65形成额外接触通孔结构(88、86、8P)。例如，可以穿过每个漏极区63上的接触层级电介质层73形成漏极接触通孔结构88。字线接触通孔结构86可以穿过接触层级电介质层73并且穿过逆向阶梯式电介质材料部分65形成于导电层46上。外围装置接触通孔结构8P可以穿过逆向阶梯式电介质材料部分65直接形成于外围装置的相应节点上。
参考所有附图并且根据本公开的各种实施例，存储器装置包括：绝缘层32和导电层46的交替堆叠；存储器开口49，其竖直地延伸穿过交替堆叠(32、46)；以及存储器开口填充结构58，其位于存储器开口49中并且包括竖直半导体通道60、横向地包围竖直半导体通道60的电介质材料衬里56，以及横向地包围电介质材料衬里56的离散存储器元件54的竖直堆叠。绝缘层32的子集包括以下项的相应连续集合：下绝缘子层322、上覆于下绝缘子层322的上绝缘子层328以及位于下绝缘子层322与上绝缘子层328之间并且接触下绝缘子层322和上绝缘子层328的中心绝缘子层325。如图14中所示，绝缘层32的子集中的中心绝缘子层325(例如，除最底部中心绝缘子层325之外的图14中的每个中心绝缘子层)接触相应上覆离散存储器元件54的环形凹入底表面54B，并且接触相应下伏离散存储器元件54的环形凹入顶表面54T。
下绝缘子层322和上绝缘子层328的材料组成可以与中心绝缘子层325的材料组成相同或可以与所述材料组成不同。在一个实施例中，下绝缘子层322、上绝缘子层328、中心绝缘子层325中的每一个可以是包含不同掺杂剂(例如，B、P、F、As、C，和/或H)或其中的不同浓度的掺杂剂的氧化硅材料层。在一个实施例中，中心绝缘子层325中的每一个接触电介质材料衬里56的外侧壁的相应环形片段。
在一个实施例中，存储器开口填充结构58包括位于导电层46的层级处并且接触离散存储器元件54中的相应一个的外侧壁的阻挡电介质部分52的竖直堆叠；并且中心绝缘子层325中的每一个接触阻挡电介质部分52中的相应一个。在一个实施例中，阻挡电介质部分52中的每一个包括至少一个凹入环形表面，所述至少一个凹入环形表面接触中心绝缘子层325中的相应一个并且横向地包围竖直半导体通道60。
在一个实施例中，中心绝缘子层325包括：接触上绝缘子层328的水平底表面的水平顶表面；以及接触下绝缘子层322的水平顶表面的水平底表面。在一个实施例中，中心绝缘子层325包括：接触上绝缘子层328的环形凹表面的上部环形凸表面；以及接触下绝缘子层322的环形凹表面的下部环形凸表面。
在一个实施例中，阻挡电介质部分52中的每一个包括氧化硅材料，并且离散存储器元件54中的每一个包括例如氮化硅的电荷存储电介质材料。
在一个实施例中，中心绝缘子层325中的每一个包括相应连续水平接缝，所述相应连续水平接缝横向地包围存储器开口填充结构58并且与电介质材料衬里56的外侧壁横向地间隔开。在一个实施例中，上绝缘子层328和下绝缘子层322中的每一个通过中心绝缘子层325的竖直凸出环形部分从存储器开口填充结构58向外横向地偏移。
在一个实施例中，离散存储器元件54的竖直堆叠包括离散电荷存储元件的竖直堆叠，并且电介质材料衬里56包括隧穿电介质层。
在一个实施例中，存储器装置包括竖直地延伸穿过交替堆叠(32、46)的额外存储器开口49，以及位于额外存储器开口49内的额外存储器开口填充结构58，其中存储器开口填充结构58和额外存储器开口填充结构58中的每一个包括相应竖直NAND串。在这种情况下，存储器装置包括三维存储器阵列，所述三维存储器阵列包含离散存储器元件54的三维阵列。
示例性结构可以包含三维存储器装置。在一个实施例中，三维存储器装置包括三维NAND存储器装置。导电层46可以包括或可以电连接到三维NAND存储器装置的相应字线。衬底(9、10)可以包括硅衬底。竖直NAND存储器装置可以包括在硅衬底上方的三维NAND串阵列。三维NAND串阵列的第一装置层级中的至少一个存储器元件54可以位于三维NAND串阵列的第二装置层级中的另一存储器元件54上方。硅衬底可以包含集成电路，所述集成电路包括用于位于其上的存储器装置的驱动器电路(如体现为至少一个半导体装置700的子集)。导电层46可以包括多个控制栅极电极，其具有大体上平行于衬底(9、10)的顶表面，例如在一对背侧沟槽79之间延伸的条带形状。多个控制栅极电极至少包括位于第一装置层级中的第一控制栅极电极，以及位于第二装置层级中的第二控制栅极电极。三维NAND串阵列可以包括：多个半导体通道(59、11、60)；以及多个存储器元件54(可以是电荷存储元件、铁电存储器元件、电阻式存储器元件，或铁电存储器元件)。每个存储器元件54可以邻近于多个半导体通道(59、11、60)中的相应一个定位。
尽管前述内容指代特定的优选实施例，但应理解，本公开不限于此。所属领域的技术人员能够想到可以对所公开的实施例进行各种修改，并且此类修改意图在本公开的范围内。假定并非彼此的替代方案的所有实施例之间存在兼容性。除非另外明确地陈述，否则词“包括”或“包含”涵盖其中词“主要由……组成”或词“由……组成”替换词“包括”或“包含”的所有实施例。在本公开中说明使用特定结构和/或配置的实施例的情况下，应理解可在功能上等效的任何其它兼容结构和/或配置的情况下实践本公开，其条件是这些替代物并未被明确地禁用或以其它方式被所属领域的技术人员已知为不可能的。所有本文中提出的公开案、专利申请以及专利都以全文引用的方式并入本文中。

Claims (20)

1.一种形成存储器装置的方法，其包括：
形成单位层堆叠的竖直重复，其中所述单位层堆叠包括牺牲材料层和一组层，所述一组层从下到上包含下绝缘子层、第一间隔物层级牺牲子层、一次性材料子层、第二间隔物层级牺牲子层和上绝缘子层；
形成穿过所述竖直重复的存储器开口；
在所述存储器开口中形成存储器开口填充结构，其中所述存储器开口填充结构中的每一个包括竖直半导体通道和存储器材料层；
形成穿过所述竖直重复的背侧沟槽；
通过采用第一各向同性蚀刻工艺相对于所述牺牲材料层、所述下绝缘子层、所述第一间隔物层级牺牲子层、所述第二间隔物层级牺牲子层和所述上绝缘子层的材料选择性地去除所述一次性材料子层来形成绝缘层级背侧凹口；
采用第二各向同性蚀刻工艺相对于所述下绝缘子层和所述上绝缘子层选择性地去除所述第一间隔物层级牺牲子层和所述第二间隔物层级牺牲子层，由此所述绝缘层级背侧凹口的体积扩展；
将中心绝缘子层沉积在所述绝缘层级背侧凹口内，其中下绝缘子层、上绝缘子层和中心绝缘子层的每个连续组合包括复合绝缘层，并且其中形成复合绝缘层和所述牺牲材料层的交替堆叠；以及
在沉积所述中心绝缘子层的步骤之后用导电层替代所述牺牲材料层。
2.根据权利要求1所述的方法，其进一步包括在所述第一各向同性蚀刻工艺之后并且在沉积所述中心绝缘子层之前采用所述第二各向异性蚀刻工艺或采用额外各向同性蚀刻工艺将所述存储器材料层中的每一个分成存储器材料部分的相应竖直堆叠。
3.根据权利要求2所述的方法，其中：
所述存储器开口填充结构中的每一个包括横向地包围所述存储器材料层中的相应一个的阻挡电介质层；以及
所述方法进一步包括将所述阻挡电介质层中的每一个分成阻挡电介质部分的相应竖直堆叠。
4.根据权利要求3所述的方法，所述阻挡电介质部分中的每一个包括至少一个凹入环形表面，所述至少一个凹入环形表面接触所述中心绝缘子层中的相应一个并且横向地包围所述竖直半导体通道。
5.根据权利要求1所述的方法，其中所述牺牲材料层包括具有第一密度的氮化硅，并且所述第一间隔物层级牺牲子层和所述第二间隔物层级牺牲子层包括具有小于所述第一密度的第二密度的氮化硅。
6.根据权利要求1所述的方法，其中所述牺牲材料层包括硅或具有第一锗浓度的硅锗，并且所述第一间隔物层级牺牲子层和所述第二间隔物层级牺牲子层包括具有大于所述第一锗浓度的第二锗浓度的锗或硅锗。
7.根据权利要求1所述的方法，其中：
所述存储器开口填充结构中的每一个包括电介质材料衬里，所述电介质材料衬里横向地包围所述竖直半导体通道中的相应一个并且由所述存储器材料层中的相应一个横向地包围；
所述第二各向同性蚀刻工艺采用相对于所述电介质材料衬里的材料选择性地蚀刻所述存储器材料层的材料的蚀刻化学物质，由此围绕所述电介质材料衬里中的每一个形成离散存储器元件的竖直堆叠；以及
所述中心绝缘子层直接形成于所述电介质材料衬里和所述离散存储器元件上。
8.根据权利要求7所述的方法，其中：
所述存储器材料部分包括电荷存储材料部分；以及
所述电介质材料衬里包括隧穿电介质层。
9.根据权利要求7所述的方法，其中除所述中心绝缘子层中的最顶部中心绝缘子层和最底部中心绝缘子层之外的每个中心绝缘子层接触相应上覆离散存储器元件的环形凹入底表面，并且接触相应下伏离散存储器元件的环形凹入顶表面。
10.一种存储器装置，其包括：
绝缘层和导电层的交替堆叠；
存储器开口，其竖直地延伸穿过所述交替堆叠；以及
存储器开口填充结构，其位于所述存储器开口中并且包括竖直半导体通道、横向地包围所述竖直半导体通道的电介质材料衬里，以及横向地包围所述电介质材料衬里的离散存储器元件的竖直堆叠，
其中：
所述绝缘层的子集包括以下项的相应连续集合：下绝缘子层、上覆于所述下绝缘子层的上绝缘子层以及位于所述下绝缘子层与所述上绝缘子层之间并且接触所述下绝缘子层和所述上绝缘子层的中心绝缘子层；以及
所述中心绝缘子层接触相应上覆离散存储器元件的环形凹入底表面，并且接触相应下伏离散存储器元件的环形凹入顶表面。
11.根据权利要求10所述的存储器装置，其中所述中心绝缘子层中的每一个接触所述电介质材料衬里的外侧壁的相应环形片段。
12.根据权利要求10所述的存储器装置，其中：
所述存储器开口填充结构包括阻挡电介质部分的竖直堆叠，其位于所述导电层的层级处并且接触所述离散存储器元件中的相应一个的外侧壁；以及
所述中心绝缘子层中的每一个接触所述阻挡电介质部分中的相应一个。
13.根据权利要求12所述的存储器装置，其中所述阻挡电介质部分中的每一个包括至少一个凹入环形表面，所述至少一个凹入环形表面接触所述中心绝缘子层中的相应一个并且横向地包围所述竖直半导体通道。
14.根据权利要求12所述的存储器装置，其中所述中心绝缘子层包括：
水平顶表面，其接触所述上绝缘子层的水平底表面；以及
水平底表面，其接触所述下绝缘子层的水平顶表面。
15.根据权利要求14所述的存储器装置，其中所述中心绝缘子层包括：
上部环形凸表面，其接触所述上绝缘子层的环形凹表面；以及
下部环形凸表面，其接触所述下绝缘子层的环形凹表面。
16.根据权利要求12所述的存储器装置，其中：
所述阻挡电介质部分中的每一个包括氧化硅材料；以及
所述离散存储器元件中的每一个包括氮化硅。
17.根据权利要求12所述的存储器装置，其中所述中心绝缘子层中的每一个包括相应连续水平接缝，所述相应连续水平接缝横向地包围所述存储器开口填充结构并且与所述电介质材料衬里的外侧壁横向地间隔开。
18.根据权利要求12所述的存储器装置，其中所述上绝缘子层和所述下绝缘子层中的每一个通过所述中心绝缘子层的竖直凸出环形部分从所述存储器开口填充结构向外横向地偏移。
19.根据权利要求10所述的存储器装置，其中离散存储器元件的所述竖直堆叠包括离散电荷存储元件的竖直堆叠，并且所述电介质材料衬里包括隧穿电介质层。
20.根据权利要求19所述的存储器装置，其进一步包括：
额外存储器开口，其竖直地延伸穿过所述交替堆叠；以及
额外存储器开口填充结构，其位于所述额外存储器开口内，
其中所述存储器开口填充结构和所述额外存储器开口填充结构中的每一个包括相应竖直NAND串。
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