CN116848963A - 具有位于支撑柱阵列上方的周边电路的三维存储器装置及其制造方法 - Google Patents

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Abstract

一种三维存储器装置包含：第一绝缘层和第一导电层的第一交替堆叠，其位于衬底上方；存储器堆叠结构，其延伸穿过所述第一交替堆叠；第二绝缘层和第二导电层的第二交替堆叠，其位于所述衬底上方且与所述第一交替堆叠横向间隔开；触点层级电介质层，其上覆于所述第一交替堆叠和所述第二交替堆叠；平坦半导体材料层，其接合到所述触点层级电介质层且在所述第二交替堆叠的区域上方；以及场效应晶体管，其位于所述平坦半导体材料层上且电连接到所述第一导电层。

Description

具有位于支撑柱阵列上方的周边电路的三维存储器装置及其 制造方法
技术领域
本公开大体上涉及半导体装置领域，且具体地说涉及含有位于支撑柱阵列上方的周边电路的三维存储器装置及其制造方法。
背景技术
在T.Endoh等人的标题为“具有堆叠包围栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell)”(IEDM学报(2001)33-36)的论文中公开了每单元具有一个位的三维竖直NAND串。
发明内容
根据本公开的一方面，提供一种三维存储器装置，其包括：第一绝缘层和第一导电层的第一交替堆叠，其位于衬底上方；存储器堆叠结构，其延伸穿过所述第一交替堆叠，其中所述存储器堆叠结构中的每一者包括存储器膜和竖直半导体通道；第二绝缘层和第二导电层的第二交替堆叠，其位于所述衬底上方且与所述第一交替堆叠横向间隔开；触点层级电介质层，其上覆于所述第一交替堆叠和所述第二交替堆叠；平坦半导体材料层，其在所述第二交替堆叠的区域上方接合到所述触点层级电介质层；以及场效应晶体管，其位于所述半导体材料层上且电连接到所述第一导电层。
根据本公开的另一方面，提供一种形成三维存储器装置的方法，其包括：在衬底上方形成存储器层级组件，其中所述存储器层级组件包括第一绝缘层和第一导电层的第一交替堆叠和竖直地延伸穿过所述第一交替堆叠的存储器堆叠结构以及第二绝缘层和第二导电层的第二交替堆叠，其中所述存储器堆叠结构中的每一者包括存储器膜和竖直半导体通道；在所述第一交替堆叠和所述第二交替堆叠上方形成触点层级电介质层；将平坦半导体材料层接合到所述触点层级电介质层；以及在所述平坦半导体材料层上形成场效应晶体管。
附图说明
图1A是根据本公开的实施例的在形成绝缘层和牺牲材料层的交替堆叠之后的示例性结构的示意性竖直横截面图。
图1B是图1A的示例性结构的另一示意性竖直横截面图。
图2A是根据本公开的实施例在形成阶梯式平台(terrace)和逆向阶梯式电介质材料部分之后的示例性结构的示意性竖直横截面图。
图2B是图2A的示例性结构的另一示意性竖直横截面图。
图2C是包含图2A和2B的示例性结构的半导体裸片的平面视图。竖直平面A-A'和B-B'分别是图2A和2B的示意性竖直横截面图的平面。
图3A是根据本公开的实施例的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直横截面图。
图3B是图3A的示例性结构的俯视图。竖直平面A-A'是图3A的横截面的平面。
图4A-4H是根据本公开的实施例的在示例性结构内的存储器开口中形成存储器堆叠结构、可选的电介质芯和漏极区期间的存储器开口的依序示意性竖直横截面图。
图5是根据本公开的实施例的在形成存储器堆叠结构和支撑柱结构之后的示例性结构的示意性竖直横截面图。
图6A是根据本公开的实施例的在形成背侧沟槽之后的示例性结构的示意性竖直横截面图。
图6B是图6A的示例性结构的部分透视俯视图。竖直平面A-A'是图6A的示意性竖直横截面图的平面。
图7是根据本公开的实施例的在形成背侧凹部之后的示例性结构的示意性竖直横截面图。
图8A-8D是根据本公开的实施例的在形成导电层期间的示例性结构的区的依序竖直横截面图。
图9是在图8D的处理步骤处的示例性结构的示意性竖直横截面图。
图10A是根据本公开的实施例的在从背侧沟槽内去除所沉积导电材料之后的示例性结构的示意性竖直横截面图。
图10B是图10A的示例性结构的局部透视俯视图。竖直平面A-A'是图10A的示意性竖直横截面图的平面。
图11A是根据本公开的实施例的在形成绝缘间隔物和背侧触点结构之后的示例性结构的示意性竖直横截面图。
图11B是图11A的示例性结构的区的放大图。
图12A是根据本公开的实施例的在形成额外触点通孔结构之后的示例性结构的示意性竖直横截面图。
图12B是图12A的示例性结构的俯视图。竖直平面A-A'是图12A的示意性竖直横截面图的平面。
图13是根据本公开的实施例的在将平坦半导体材料层接合到触点层级电介质层之后的示例性结构的竖直横截面图。
图14是根据本公开的实施例的在平坦半导体材料层中形成掺杂阱和浅沟槽隔离结构以及图案化平坦半导体材料层之后的示例性结构的竖直横截面图。
图15是根据本公开的实施例的在形成电介质材料层和金属互连件结构之后的示例性结构的竖直横截面图。
图16是根据本公开的实施例的在形成额外电介质材料层和额外金属互连件结构之后的示例性结构的竖直横截面图。
具体实施方式
如上文所论述，本公开涉及包含位于定位于支撑柱阵列上方的接合半导体层中的周边电路的三维存储器装置及其制造方法，下文描述所述三维存储器装置及其制造方法的各种方面。
附图未按比例绘制。除非明确地描述或以其它方式清楚地指示不存在元件的重复，否则在说明元件的单个实例的情况下，可重复元件的多个实例。例如“第一”、“第二”以及“第三”等序数仅用以标识类似元件，并且不同序数可跨越本公开的说明书和权利要求书来采用。术语“至少一个”元件是指包含单个元件的可能性和多个元件的可能性的所有可能性。
相同附图标记指代相同元件或类似元件。除非另外指示，否则假定具有相同附图标记的元件具有相同组成和相同功能。除非另外指示，否则元件之间的“接触”指代元件之间的直接接触，它提供由所述元件共享的边缘或表面。如果两个或更多个元件彼此不直接接触或彼此间不直接接触，则所述两个元件“彼此分开”或“彼此间分开”。如本文中所使用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或第二元件的内侧上。如本文中所使用，如果第一元件的表面与第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。如本文中所使用，如果第一元件与第二元件之间存在由至少一种导电材料组成的导电路径，则第一元件“电连接到”第二元件。如本文中所使用，“原型(prototype)”结构或“工艺内”结构是指随后其中至少一个组件的形状或组成经过修改的暂时结构。
如本文中所使用，“层”指代包含具有厚度的区的材料部分。层可以在整个下伏或上覆结构上方延伸，或可以具有比下伏或上覆结构的范围小的范围。另外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区。例如，层可位于在连续结构的顶部表面与底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包含一个或多个层，或可以在其上、其上方和/或其下方具有一个或多个层。
通常，半导体裸片或半导体封装可以包含存储器芯片。每个半导体封装包含一个或多个裸片(例如，一个、两个或四个裸片)。裸片是可独立地执行命令或报告状态的最小单元。每个裸片含有一个或多个平面(通常一个或两个平面)。尽管存在一些限制，但相同的并行操作可以在每个平面上发生。每个平面含有数个块，所述块是可以在单个擦除操作中擦除的最小单元。每个块含有数个页，所述页是可编程的最小单元，即可对其执行读取操作的最小单元。
参考图1A和1B，示出根据本公开的实施例的示例性结构，所述示例性结构可用于例如制造含有竖直NAND存储器装置的装置结构。示例性结构包含可为半导体衬底的衬底(9、10)。衬底可包含衬底半导体层9和可选的半导体材料层10。衬底半导体层9可为半导体晶片或半导体材料层，并且可包含至少一种元素半导体材料(例如，单晶硅晶片或层)、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料或本领域中已知的其它半导体材料。衬底可具有主表面，所述主表面可为例如衬底半导体层9的最顶部表面。主表面可为半导体表面。在一个实施例中，主表面7可为单晶半导体表面，例如单晶半导体表面。
如本文中所使用，“半导性材料”指代具有1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料。如本文中所使用，“半导体材料”指代在其中不存在电掺杂剂的情况下具有1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料，且能够在与电掺杂剂的合适掺杂后产生具有1.0S/cm到1.0×105S/cm的范围内的电导率的掺杂材料。如本文中所使用，“电掺杂剂”指代将空穴添加到能带结构内的价带的p型掺杂剂，或将电子添加到能带结构内的导带的n型掺杂剂。如本文中所使用，“导电材料”指代具有大于1.0×105S/cm的电导率的材料。如本文中所使用，“绝缘体材料”或“电介质材料”指代具有小于1.0×10-6S/cm的电导率的材料。如本文中所使用，“重掺杂半导体材料”指代掺杂有充分高原子浓度的电掺杂剂以变为导电材料的半导体材料，所述导电材料形成为结晶材料或通过退火工艺(例如，从初始非晶态)转换为结晶材料，即具有大于1.0×105S/cm的电导率。“掺杂半导体材料”可为重掺杂半导体材料，或可为包含在提供在1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的浓度下的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”指代未掺杂有电掺杂剂的半导体材料。因此，半导体材料可为半导性或导电的，且可为本征半导体材料或掺杂半导体材料。掺杂半导体材料可取决于其中的电掺杂剂的原子浓度而为半导性或导电的。如本文中所使用，“金属材料”指代其中包含至少一种金属元素的导电材料。针对电导率的所有测量均在标准条件下进行。
可选的半导体材料层10(如果存在)可通过例如通过选择性外延沉积单晶半导体材料而形成于衬底半导体层9的顶部表面上。所沉积半导体材料可与衬底半导体层9的半导体材料相同，或可与所述半导体材料不同。所沉积半导体材料可为可用于如上文所描述的衬底半导体层9的任何材料。半导体材料层10的单晶半导体材料可与衬底半导体层9的单晶结构外延对准。
随后形成存储器阵列的区在本文中被称为存储器阵列区100。第一周边装置区200可设置于与存储器阵列区100横向间隔开的区中。用于随后形成导电层的阶梯式平台的平台区300可设置于存储器阵列区100与周边装置区200之间。驱动器电路装置(例如，周边电路装置，例如包括处于CMOS配置的晶体管的字线驱动器和/或位线驱动器)将形成于周边装置区200中。
第一材料层(可为绝缘层32)和第二材料层(可为牺牲材料层42)的交替多重结构的堆叠形成于衬底(9、10)的顶部表面上方。如本文中所使用，“材料层”指代在全部层中包含材料的层。如本文中所使用，第一元件和第二元件的交替多重结构指代其中第一元件的实例与第二元件的实例交替的结构。不为交替多重结构的末端元件的第一元件的每个实例在两侧上由第二元件的两个实例毗邻，且不为交替多重结构的末端元件的第二元件的每个实例在两端上由第一元件的两个实例毗邻。第一元件可在其间具有相同厚度，或可具有不同厚度。第二元件可在其间具有相同厚度，或可具有不同厚度。第一材料层和第二材料层的交替多重结构可能以第一材料层的实例或以第二材料层的实例开始，且可能以第一材料层的实例或以第二材料层的实例结束。在一个实施例中，第一元件的实例和第二元件的实例可在交替多重结构内形成周期性重复的单元。
每个第一材料层包含第一材料，且每个第二材料层包含不同于第一材料的第二材料。在一个实施例中，每个第一材料层可为绝缘层32，且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可包含绝缘层32与牺牲材料层42的交替多重结构，且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。
交替多重结构的堆叠在本文中被称为交替堆叠(32、42)。在一个实施例中，交替堆叠(32、42)可包含由第一材料构成的绝缘层32，和由不同于绝缘层32的材料的第二材料构成的牺牲材料层42。绝缘层32的第一材料可为至少一种绝缘材料。因此，每个绝缘层32可为绝缘材料层。可用于绝缘层32的绝缘材料包含但不限于氧化硅(包含掺杂或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂式电介质材料、通常被称为高介电常数(高k)电介质氧化物(例如，氧化铝、氧化铪等)的电介质金属氧化物和其硅酸盐、电介质金属氮氧化物和其硅酸盐，以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可为氧化硅。
牺牲材料层42的第二材料为可相对于绝缘层32的第一材料选择性地去除的牺牲材料。如本文中所使用，如果去除工艺以第二材料的去除速率的至少两倍的速率去除第一材料，则第一材料的去除“相对于”第二材料为“选择性的”。去除第一材料的速率与去除第二材料的速率的比率在本文中称为第一材料的去除工艺相对于第二材料的“选择性”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。牺牲材料层42的第二材料随后可以用可例如充当竖直NAND装置的控制栅电极的导电电极替换。第二材料的非限制性实例包含氮化硅、非晶形半导体材料(例如非晶硅)和多晶半导体材料(例如多晶硅)。在一个实施例中，牺牲材料层42可为包括氮化硅或包含硅和锗中的至少一个的半导体材料的间隔物材料层。
在一个实施例中，绝缘层32可包含氧化硅，且牺牲材料层可包含氮化硅牺牲材料层。绝缘层32的第一材料可例如通过化学气相沉积(CVD)来沉积。例如，如果氧化硅用于绝缘层32，则原硅酸四乙酯(TEOS)可用作CVD工艺的前体材料。牺牲材料层42的第二材料可例如通过CVD或原子层沉积(ALD)而形成。
可适当地图案化牺牲材料层42，使得随后将通过替换牺牲材料层42而形成的导电材料部分可充当导电电极，例如随后将形成的单块三维NAND串存储器装置的控制栅电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可在20nm到50nm的范围内，但可针对每个绝缘层32和每个牺牲材料层42采用更小和更大的厚度。成对的绝缘层32和牺牲材料层(例如，控制栅电极或牺牲材料层)42的重复次数可在2到1,024的范围内且通常在8到256的范围内，但也可采用更大的重复次数。堆叠中的顶部和底部栅电极可充当选择栅电极。在一个实施例中，交替堆叠(32、42)中的每个牺牲材料层42可具有在每个相应牺牲材料层42内基本上不变的均匀厚度。
虽然本公开采用其中间隔物材料层是随后用导电层替换的牺牲材料层42的实施例加以描述，但本文中明确地涵盖其中牺牲材料层形成为导电层的实施例。在这种情况下，可省略用于用导电层替换间隔物材料层的步骤。
可选地，绝缘顶盖层70可形成于交替堆叠(32、42)上方。绝缘顶盖层70包含不同于牺牲材料层42的材料的电介质材料。在一个实施例中，绝缘顶盖层70可包含可用于如上文所描述的绝缘层32的电介质材料。绝缘顶盖层70可具有比绝缘层32中的每一者更大的厚度。绝缘顶盖层70可例如通过化学气相沉积来沉积。在一个实施例中，绝缘顶盖层70可为氧化硅层。
参考图2A-2C，阶梯式表面形成于每个平台区300中。如本文中所使用，“阶梯式表面”指代这样一组表面：包含至少两个水平表面和至少两个竖直表面，使得每个水平表面与从水平表面的第一边缘向上延伸的第一竖直表面毗邻，且与从水平表面的第二边缘向下延伸的第二竖直表面毗邻。阶梯式腔形成于通过形成阶梯式表面从其中去除交替堆叠(32、42)的部分的容积内。“阶梯式腔”指代具有阶梯式表面的腔。第一周边装置区200可通过平台区300与存储器阵列区100横向间隔开。在一些实施例中，半导体裸片可包含至少一个第二周边装置区400，其沿着与存储器阵列区100与第一周边装置区200之间的横向间隔的方向不同的方向与存储器阵列区100横向间隔开。平台区300可在或可不在相邻的一对存储器阵列区100和第二周边装置区400之间延伸。
阶梯式腔可具有各种阶梯式表面，使得阶梯式腔的水平横截面形状根据与衬底(9、10)的顶部表面的竖直距离而逐阶改变。在一个实施例中，阶梯式腔可通过反复执行一组处理步骤而形成。所述一组处理步骤可包含例如将腔的深度竖直地增加一个或多个层级的第一类型的蚀刻工艺，以及横向地扩展待在后续第一类型的蚀刻工艺中竖直地蚀刻的区域的第二类型的蚀刻工艺。如本文中所使用，包含交替多重结构的结构的“层级”定义为所述结构内的一对第一材料层和第二材料层的相对位置。
除每个交替堆叠(32、42)内的最顶部牺牲材料层42外的每个牺牲材料层42比平台区中的交替堆叠(32、42)内的任何上覆牺牲材料层42横向延伸得更远。平台区包含从每个交替堆叠(32、42)内的最底部层连续地延伸到交替堆叠(32、42)内的最顶部层的交替堆叠(32、42)的阶梯式表面。
阶梯式表面的每个竖直阶梯可具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施例中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一实施例中，多个“列”的台阶可沿着第一水平方向hd1形成，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数目可至少为多个对的数目。每列台阶可彼此间竖直偏移，使得牺牲材料层42中的每一者在相应列的台阶中具有物理上暴露的顶部表面。在说明性实例中，针对将随后形成的存储器堆叠结构的每个块形成两个列的台阶，使得一列台阶为奇数的牺牲材料层42(从底部数起)提供物理上暴露的顶部表面，而另一列台阶为偶数的牺牲材料层(从底部数起)提供物理上暴露的顶部表面。还可以使用采用三列、四列或更多列的台阶的配置，其中牺牲材料层42的物理上暴露表面之间具有相应的一组竖直偏移。每个牺牲材料层42至少沿着一个方向具有比任何上覆牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理上暴露表面不具有突出部分。在一个实施例中，每列台阶内的竖直阶梯可沿着第一水平方向(例如，字线方向)hd1布置，且多列台阶可沿着垂直于第一水平方向hd1的第二水平方向(例如，位线方向)hd2布置。在一个实施例中，第一水平方向hd1可垂直于存储器阵列区100与平台区300之间的边界。
第一绝缘层32和第一牺牲材料层42的第一交替堆叠S1形成于每个存储器阵列区100中且延伸到平台区300的一侧(例如，图2B中的右侧)中。第二绝缘层32和第二牺牲材料层42的第二交替堆叠S2形成于每个周边区200中且延伸到平台区300的第二侧(例如，图2B中的左侧)中。第一交替堆叠S1在平台区300中具有第一阶梯式表面48A，第二交替堆叠S2在平台区300中具有第二阶梯式表面48B。
第一阶梯式表面48A具有第一平均斜面，第二表面48B具有小于第一平均斜面的第二平均斜面。换句话说，第一阶梯式表面48A相较于第二阶梯式表面48B以更陡角度从衬底(例如，衬底半导体层9)升起。如图2B中所示，(层9的法线与表面48A的平均斜面之间的)角度α至少比(层9的法线与表面48B的平均斜面之间的)角度β大5度，例如大10到30度。
逆向阶梯式电介质材料部分65(即，绝缘填充材料部分)可通过在阶梯式腔中沉积电介质材料而形成于阶梯式腔中。例如，氧化硅等电介质材料可沉积于阶梯式腔中。所沉积电介质材料的多余部分可例如通过化学机械平坦化(CMP)从绝缘顶盖层70的顶部表面上方去除。填充阶梯式腔的所沉积电介质材料的剩余部分构成逆向阶梯式电介质材料部分65。如本文中所使用，“逆向阶梯式”元件指代这样一种元件：具有阶梯式表面，和随着与上面存在所述元件的衬底的顶部表面的竖直距离而单调增大的水平横截面积。如果氧化硅用于逆向阶梯式电介质材料部分65，则逆向阶梯式电介质材料部分65的氧化硅可以或可以不掺杂有例如B、P和/或F等掺杂剂。
可选地，可穿过绝缘顶盖层70和位于漏极选择层级处的牺牲材料层42的子集形成漏极选择层级隔离结构72。可例如通过形成漏极选择层级隔离沟槽且用例如氧化硅等电介质材料填充漏极选择层级隔离沟槽来形成漏极选择层级隔离结构72。可从绝缘顶盖层70的顶部表面上方去除电介质材料的多余部分。
参考图3A和3B，包含至少光致抗蚀剂层的光刻材料堆叠(未示出)可形成于绝缘顶盖层70和逆向阶梯式电介质材料部分65上方，且可被光刻图案化以在其中形成开口。所述开口包含形成于存储器阵列区100上方的第一组开口，以及形成于平台区300上方和第一周边装置区200上方的第二组开口。光刻材料堆叠中的图案可通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻通过绝缘顶盖层70或逆向阶梯式电介质材料部分65并且通过交替堆叠(32、42)转印。蚀刻下伏于图案化光刻材料堆叠中的开口的交替堆叠(32、42)的部分以形成存储器开口49和支撑开口19。如本文中所使用，“存储器开口”指代其中随后形成例如存储器堆叠结构等存储器元件的结构。如本文中所使用，“支撑开口”指代其中随后形成机械地支撑其它元件的支撑结构(例如支撑柱结构)的结构。存储器开口49穿过存储器阵列区100中的绝缘顶盖层70和全部第一交替堆叠(32、42)形成。支撑开口19穿过平台区300中的逆向阶梯式电介质材料部分65和下伏于阶梯式表面的第一交替堆叠(32、42)的部分且穿过位于第一周边装置区200中的第二交替堆叠(32、42)形成。
存储器开口49形成于第一交替堆叠(32、42)中，且延伸穿过全部第一交替堆叠(32、42)。支撑开口19形成于第二交替堆叠(32、42)中和/或穿过逆向阶梯式电介质材料部分65形成。用于蚀刻穿过交替堆叠(32、42)的材料的各向异性蚀刻工艺的化学物质可以交替以优化对交替堆叠(32、42)中的第一和第二材料的蚀刻。各向异性蚀刻可为例如一系列反应性离子蚀刻。存储器开口49和支撑开口19的侧壁可为基本上竖直的，或可为锥形的。图案化光刻材料堆叠可随后例如通过灰化来去除。
存储器开口49和支撑开口19可从包含交替堆叠(32、42)的顶部表面的水平平面至少延伸到包含半导体材料层10的最顶部表面的水平平面。在一个实施例中，过度蚀刻到半导体材料层10中可选地在半导体材料层10的顶部表面在每个存储器开口49和每个支撑开口19的底部处物理上暴露之后执行。过度蚀刻可在光刻材料堆叠的去除之前或之后执行。换句话说，半导体材料层10的凹进表面可相对于半导体材料层10的非凹进顶部表面竖直偏移某一凹进深度。凹进深度可例如在1nm到50nm的范围内，但也可采用更小和更大的凹进深度。过度蚀刻是可选的，且可省略。如果未执行过度蚀刻，则存储器开口49和支撑开口19的底部表面可与半导体材料层10的最顶部表面共面。
存储器开口49和支撑开口19中的每一者可包含基本上垂直于衬底的最顶部表面延伸的侧壁(或多个侧壁)。存储器开口49的二维阵列可形成于存储器阵列区100中。支撑开口19的二维阵列可形成于平台区300中。衬底半导体层9和半导体材料层10共同地构成可为半导体衬底的衬底(9、10)。替代地，可省略半导体材料层10，且存储器开口49和支撑开口19可延伸到衬底半导体层9的顶部表面。
图4A-4H示出存储器开口49中的结构变化，所述存储器开口是图3A和3B的示例性结构中的存储器开口49中的一个存储器开口。相同结构变化同时在每个其它存储器开口49和每个支撑开口19中发生。
参考图4A，示出图3A和3B的示例性装置结构中的存储器开口49。存储器开口49延伸穿过绝缘顶盖层70、第一交替堆叠(32、42)，且可选地延伸到半导体材料层10的上部部分中。在此处理步骤，每个支撑开口19可延伸穿过逆向阶梯式电介质材料部分65、第一交替堆叠(32、42)中的层的子集，且可选地延伸穿过半导体材料层10的上部部分。每个存储器开口的底部表面相对于半导体材料层10的顶部表面的凹进深度可在0nm到30nm的范围内，但也可采用更大的凹进深度。可选地，牺牲材料层42可例如通过各向同性蚀刻部分地横向凹进，以形成横向凹部(未示出)。
参考图4B，可选的底座通道部分(例如，外延底座)11可例如通过选择性外延形成于每个存储器开口49和每个支撑开口19的底部部分处。每个底座通道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施例中，底座通道部分11可掺杂有与半导体材料层10相同导电类型的电掺杂剂。在一个实施例中，每个底座通道部分11的顶部表面可形成于包含牺牲材料层42的顶部表面的水平平面上方。在这种情况下，可随后通过用相应导电材料层替换位于包含底座通道部分11的顶部表面的水平平面下方的每个牺牲材料层42而形成至少一个源极选择栅电极。底座通道部分11可为在待随后形成于衬底(9、10)中的源极区与待随后形成于存储器开口49的上部部分中的漏极区之间延伸的晶体管通道的一部分。存储器腔49'存在于底座通道部分11上方的存储器开口49的未填充部分中。在一个实施例中，底座通道部分11可包括单晶硅。在一个实施例中，底座通道部分11可具有第一导电性类型的掺杂，第一导电性类型与底座通道部分接触的半导体材料层10的导电性类型相同。如果不存在半导体材料层10，则底座通道部分11可直接形成于可具有第一导电性类型的掺杂的衬底半导体层9上。
参考图4C，包含阻挡电介质层52、电荷存储层54、隧穿电介质层56和可选的第一半导体通道层601的层堆叠可依序沉积在存储器开口49中。
阻挡电介质层52可包含单个电介质材料层或多个电介质材料层的堆叠。在一个实施例中，阻挡电介质层可包含主要由电介质金属氧化物组成的电介质金属氧化物层。如本文中所使用，电介质金属氧化物指代包含至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可主要由至少一种金属元素和氧组成，或可主要由至少一种金属元素、氧以及至少一种非金属元素(例如氮)组成。在一个实施例中，阻挡电介质层52可包含具有比7.9大的介电常数，即具有比氮化硅的介电常数大的介电常数的电介质金属氧化物。
电介质金属氧化物的非限制性实例包含氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金以及其堆叠。电介质金属氧化物层可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积。电介质金属氧化物层的厚度可在1nm到20nm的范围内，但也可采用更小和更大的厚度。电介质金属氧化物层可随后充当阻挡所存储电荷泄漏到控制栅电极的电介质材料部分。在一个实施例中，阻挡电介质层52包含氧化铝。在一个实施例中，阻挡电介质层52可包含具有不同材料成分的多个电介质金属氧化物层。
替代地或另外，阻挡电介质层52可包含电介质半导体化合物，例如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施例中，阻挡电介质层52可包含氧化硅。在这种情况下，阻挡电介质层52的电介质半导体化合物可通过例如低压化学气相沉积、原子层沉积或其组合等共形沉积方法来形成。电介质半导体化合物的厚度可在1nm到20nm的范围内，但也可采用更小和更大的厚度。替代地，可省略阻挡电介质层52，且背侧阻挡电介质层可在随后将形成的存储器膜的表面上形成背侧凹部之后形成。
随后，可形成电荷存储层54。在一个实施例中，电荷存储层54可为电荷捕获材料的连续层或经图案化分立部分，所述电荷捕获材料包含可为例如氮化硅的电介质电荷捕获材料。替代地，电荷存储层54可包含例如掺杂多晶硅或金属材料等导电材料的连续层或经图案化分立部分，其例如通过形成于牺牲材料层42中的横向凹部内而经图案化为多个电隔离部分(例如，浮动栅极)。在一个实施例中，电荷存储层54包含氮化硅层。在一个实施例中，牺牲材料层42和绝缘层32可具有竖直重合的侧壁，且电荷存储层54可形成为单个连续层。
在另一实施例中，牺牲材料层42可相对于绝缘层32的侧壁横向凹进，且可采用沉积工艺和各向异性蚀刻工艺的组合将电荷存储层54形成为竖直间隔开的多个存储器材料部分。虽然本公开采用其中电荷存储层54为单个连续层的实施例加以描述，但本文中明确地涵盖其中电荷存储层54被竖直间隔开的多个存储器材料部分(可为电荷捕集材料部分或电隔离导电材料部分)替换的实施例。
电荷存储层54可形成为均质成分的单个电荷存储层，或可包含多个电荷存储层的堆叠。所述多个电荷存储层(如果采用的话)可包括含有导电材料(例如，钨、钼、钽、钛、铂、钌及其合金等金属，或硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合等金属硅化物)和/或半导体材料(例如，包含至少一种元素半导体元素的多晶或非晶形半导体材料，或至少一种化合物半导体材料)的多个间隔开的浮动栅极材料层。替代地或另外，电荷存储层54可包括例如一个或多个氮化硅段的绝缘电荷捕获材料。替代地，电荷存储层54可包括例如金属纳米粒子等导电纳米粒子，所述金属纳米粒子可为例如钌纳米粒子。电荷存储层54可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适的沉积技术来形成。电荷存储层54的厚度可在2nm到20nm的范围内，但也可采用更小和更大的厚度。
隧穿电介质层56包含电介质材料，可在合适的电偏置条件下执行电荷隧穿穿过所述电介质材料。取决于待形成的单块三维NAND串存储器装置的操作模式，可通过热载流子注入或通过佛勒-诺德海姆(Fowler-Nordheim)隧穿引发电荷转移来执行电荷隧穿。隧穿电介质层56可包含氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如，氧化铝或氧化锆)、电介质金属氮氧化物、电介质金属硅酸盐、其合金和/或其组合。在一个实施例中，隧穿电介质层56可包含第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常被称为ONO堆叠。在一个实施例中，隧穿电介质层56可包含基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿电介质层56的厚度可在2nm到20nm的范围内，但也可采用更小和更大的厚度。
可选的第一半导体通道层601包含半导体材料，例如至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料，或本领域中已知的其它半导体材料。在一个实施例中，第一半导体通道层601包含非晶硅或多晶硅。第一半导体通道层601可通过例如低压化学气相沉积(LPCVD)等共形沉积方法形成。第一半导体通道层601的厚度可在2nm到10nm的范围内，但也可采用更小和更大的厚度。存储器腔49'形成于未填充有沉积材料层(52、54、56、601)的每个存储器开口49的容积中。
参考图4D，采用至少一种各向异性蚀刻工艺来依序各向异性地蚀刻可选的第一半导体通道层601、隧穿电介质层56、电荷存储层54、阻挡电介质层52。可通过至少一种各向异性蚀刻工艺去除位于绝缘顶盖层70的顶部表面上方的第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52的部分。另外，可去除每个存储器腔49'的底部处的第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52的水平部分以在这些层的剩余部分中形成开口。第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52中的每一者可通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻，所述蚀刻化学物质对于各种材料层可相同或可不同。
第一半导体通道层601的每个剩余部分可具有管状配置。电荷存储层54可包括电荷捕获材料或浮动栅极材料。在一个实施例中，每个电荷存储层54可包含在编程后存储电荷的电荷存储区的竖直堆叠。在一个实施例中，电荷存储层54可为其中邻近于牺牲材料层42的每个部分构成电荷存储区的电荷存储层。
底座通道部分11的表面(或在不采用底座通道部分11的情况下，半导体材料层10的表面)可在穿过第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52的开口下方物理上暴露。可选地，在每个存储器腔49'的底部处的物理上暴露的半导体表面可竖直地凹进，使得存储器腔49'下方的凹进的半导体表面相对于底座通道部分11(或在不采用底座通道部分11的情况下，半导体材料层10)的最顶部表面竖直偏移了某一凹进距离。隧穿电介质层56位于电荷存储层54上方。存储器开口49中的一组阻挡电介质层52、电荷存储层54和隧穿电介质层56构成存储器膜50，所述存储器膜包含通过阻挡电介质层52和隧穿电介质层56与周围材料绝缘的多个电荷存储区(体现为电荷存储层54)。在一个实施例中，第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52可具有竖直重合的侧壁。
参考图4E，第二半导体通道层602可直接沉积在底座通道部分11的半导体表面上，或在省略底座通道部分11的情况下直接沉积在半导体材料层10上，且直接沉积在第一半导体通道层601上。第二半导体通道层602包含半导体材料，例如至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料或本领域中已知的其它半导体材料。在一个实施例中，第二半导体通道层602包含非晶硅或多晶硅。第二半导体通道层602可通过例如低压化学气相沉积(LPCVD)等共形沉积方法形成。第二半导体通道层602的厚度可在2nm到10nm的范围内，但也可采用更小和更大的厚度。第二半导体通道层602可部分地填充每个存储器开口中的存储器腔49'，或可完全填充每个存储器开口中的腔。
第一半导体通道层601和第二半导体通道层602的材料统称为半导体通道材料。换句话说，半导体通道材料为第一半导体通道层601和第二半导体通道层602中的所有半导体材料的集合。
参考图4F，在每个存储器开口中的存储器腔49'未由第二半导体通道层602完全填充的情况下，电介质芯层62L可沉积在存储器腔49'中以填充每个存储器开口内的存储器腔49'的任何剩余部分。电介质芯层62L包含例如氧化硅或有机硅酸盐玻璃等电介质材料。电介质芯层62L可通过例如低压化学气相沉积(LPCVD)等共形沉积方法或通过例如旋涂等自平坦化沉积工艺来沉积。
参考图4G，电介质芯层62L的水平部分可例如通过从绝缘顶盖层70的顶部表面上方进行凹进蚀刻来去除。电介质芯层62L的每个剩余部分构成电介质芯62。另外，位于绝缘顶盖层70的顶部表面上方的第二半导体通道层602的水平部分可通过平坦化工艺去除，所述平坦化工艺可采用凹进蚀刻或化学机械平坦化(CMP)。第二半导体通道层602的每个剩余部分可全部地位于存储器开口49内或全部地位于支撑开口19内。
毗邻的每对第一半导体通道层601和第二半导体通道层602可共同地形成竖直半导体通道60，当包含竖直半导体通道60的竖直NAND装置接通时，电流可流过所述竖直半导体通道。隧穿电介质层56由电荷存储层54包围，且横向包围竖直半导体通道60的一部分。毗邻的每组阻挡电介质层52、电荷存储层54和隧穿电介质层56共同构成存储器膜50，所述存储器膜可以宏观滞留时间存储电荷。在一些实施例中，阻挡电介质层52在此步骤可能不存在于存储器膜50中，且阻挡电介质层可随后在形成背侧凹部之后形成。如本文中所使用，宏观滞留时间指代适合于存储器装置作为永久存储器装置操作的滞留时间，例如超过24小时的滞留时间。
参考图4H，每个电介质芯62的顶部表面可在每个存储器开口内进一步凹进，例如凹进蚀刻达到位于绝缘顶盖层70的顶部表面与绝缘顶盖层70的底部表面之间的深度。漏极区63可通过在电介质芯62上方的每个凹进区内沉积掺杂半导体材料而形成。漏极区63可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区63中的掺杂剂浓度可在5.0×1018/cm3到2.0×1021/cm3的范围内，但也可采用更小和更大的掺杂剂浓度。所掺杂半导体材料可为例如掺杂多晶硅。所沉积半导体材料的多余部分可例如通过化学机械平坦化(CMP)或凹进蚀刻从绝缘顶盖层70的顶部表面上方去除，以形成漏极区63。
存储器开口49内的存储器膜50和竖直半导体通道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55为半导体通道、隧穿电介质层、体现为电荷存储层54的部分的多个存储器元件和可选的阻挡电介质层52的组合。存储器开口49内的底座通道部分11(如果存在的话)、存储器堆叠结构55、电介质芯62和漏极区63的每个组合在本文中被称为存储器开口填充结构(11、55、62、63)。每个支撑开口19内的底座通道部分11(如果存在的话)、存储器膜50、竖直半导体通道60、电介质芯62和漏极区63的每个组合填充相应支撑开口19，且构成支撑柱结构。
参考图5，在分别在存储器开口49和支撑开口19内形成存储器开口填充结构(11、55、62、63)和支撑柱结构20之后示出示例性结构。可在图4A和4B的结构的每个存储器开口49内形成存储器开口填充结构(11、55、62、63)的实例。可在图4A和4B的结构的每个支撑开口19内形成支撑柱结构20的实例。
每个存储器堆叠结构55包含可包括多个半导体通道层(601、602)的竖直半导体通道60以及存储器膜50。存储器膜50可包括横向包围竖直半导体通道60的隧穿电介质层56和横向包围隧穿电介质层56的电荷存储区的竖直堆叠(包括电荷存储层54的部分)以及可选的阻挡电介质层52。虽然本公开采用存储器堆叠结构的所示配置加以描述，但本公开的方法可应用于包含用于存储器膜50和/或用于竖直半导体通道60的不同层堆叠或结构的替代存储器堆叠结构。
参考图6A和6B，触点层级电介质层73可形成于绝缘层32和牺牲材料层42的交替堆叠(32、42)上方且形成于存储器堆叠结构55和支撑柱结构20上方。触点层级电介质层73包含与牺牲材料层42的电介质材料不同的电介质材料。例如，触点层级电介质层73可包含氧化硅。触点层级电介质层73可具有在50nm到500nm的范围内的厚度，但也可采用更小和更大的厚度。
光致抗蚀剂层(未示出)可施加于触点层级电介质层73上方，且以光刻方式经图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可采用各向异性蚀刻通过触点层级电介质层73、交替堆叠(32、42)和/或逆向阶梯式电介质材料部分65转印，以形成背侧沟槽79，所述背侧沟槽至少从触点层级电介质层73的顶部表面竖直延伸到衬底(9、10)的顶部表面，且横向延伸穿过存储器阵列区100和平台区300。
在一个实施例中，背侧沟槽79可沿着第一水平方向hd1横向延伸，且可沿着垂直于第一水平方向hd1的第二水平方向hd2彼此间横向间隔开。存储器堆叠结构55可布置成沿着第一水平方向hd1延伸的行。漏极选择层级隔离结构72可沿着第一水平方向hd1横向延伸。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。每个漏极选择层级隔离结构72可沿着垂直于第一水平方向hd1的竖直平面具有均匀竖直横截面轮廓，所述竖直横截面轮廓随着沿着第一水平方向hd1的平移而不变。多行存储器堆叠结构55可位于相邻的一对背侧沟槽79与漏极选择层级隔离结构72之间，或相邻的一对漏极选择层级隔离结构72之间。在一个实施例中，背侧沟槽79可包含其中随后可形成源极触点通孔结构的源极触点开口。可例如通过灰化去除光致抗蚀剂层。
源极区61可通过将电掺杂剂植入到半导体材料层10的物理上暴露表面部分中来形成于每个背侧沟槽79下方的半导体材料层10的表面部分处。在源极区61与多个底座通道部分11之间延伸的半导体材料层10的上部部分构成用于多个场效应晶体管的水平半导体通道59。水平半导体通道59通过相应底座通道部分11连接到多个竖直半导体通道60。水平半导体通道59接触源极区61和多个底座通道部分11。在第一交替堆叠S1内形成导电层46后提供的最底部导电层46可包括用于场效应晶体管的选择栅电极。每个源极区61形成于半导体衬底(9、10)的上部部分中。半导体通道(59、11、60)在每个源极区61与相应一组漏极区63之间延伸。半导体通道(59、11、60)包含存储器堆叠结构55的竖直半导体通道60。
参考图7和8A，可例如采用蚀刻工艺将相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入到背侧沟槽79中。图9A示出图8的示例性结构的区。背侧凹部43形成于从其中去除牺牲材料层42的容积中。牺牲材料层42的第二材料的去除可相对于绝缘层32的第一材料、逆向阶梯式电介质材料部分65的材料、半导体材料层10的半导体材料以及存储器膜50的最外层的材料具有选择性。在一个实施例中，牺牲材料层42可包含氮化硅，且绝缘层32和逆向阶梯式电介质材料部分65的材料可选自氧化硅和电介质金属氧化物。
相对于第一材料和存储器膜50的最外层选择性地去除第二材料的蚀刻工艺可为采用湿式蚀刻熔液的湿式蚀刻工艺，或可为以蒸气相将蚀刻剂引入背侧沟槽79中的气相(干式)蚀刻工艺。例如，如果牺牲材料层42包含氮化硅，则蚀刻工艺可为将示例性结构浸没于包含磷酸的湿式蚀刻罐内的湿式蚀刻工艺，所述磷酸相对于氧化硅、硅以及本领域中采用的各种其它材料选择性地蚀刻氮化硅。支撑柱结构20、逆向阶梯式电介质材料部分65和存储器堆叠结构55提供结构支撑，同时背侧凹部43存在于先前由牺牲材料层42占用的容积内。
每个背侧凹部43可为具有大于腔的竖直范围的横向尺寸的横向延伸腔。换句话说，每个背侧凹部43的横向尺寸可大于背侧凹部43的高度。多个背侧凹部43可形成于从其中去除牺牲材料层42的第二材料的容积中。对比于背侧凹部43，其中形成有存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔。在一个实施例中，存储器阵列区100包括具有安置于衬底(9、10)上方的多个装置层级的单块三维NAND串阵列。在这种情况下，每个背侧凹部43可限定用于接收单块三维NAND串阵列的相应字线的空间。
多个背侧凹部43中的每一者可基本上平行于衬底(9、10)的顶部表面延伸。背侧凹部43可由下伏绝缘层32的顶部表面和上覆绝缘层32的底部表面竖直地定界。在一个实施例中，每个背侧凹部43可始终具有均匀高度。
可选的底座通道部分11和半导体材料层10的物理上暴露表面部分可通过半导体材料到电介质材料的热转换和/或等离子体转换而转换为电介质材料部分。例如，可采用热转换和/或等离子体转换来将每个底座通道部分11的表面部分转换成管状电介质间隔物116，并且将半导体材料层10的每个物理上暴露表面部分转换成平坦电介质部分616。在一个实施例中，每个管状电介质间隔物116可在拓扑学上与环形同胚，即大体上环形的。如本文中所使用，如果元件的形状可连续地拉伸而不破坏孔洞或在环形形状中形成新孔洞，则所述元件在拓扑学上与环形同胚。管状电介质间隔物116包含电介质材料，所述电介质材料包含与底座通道部分11相同的半导体元素且另外包含至少一种非金属元素，例如氧和/或氮，使得管状电介质间隔物116的材料为电介质材料。在一个实施例中，管状电介质间隔物116可包含底座通道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。同样，每个平坦电介质部分616包含电介质材料，所述电介质材料包含与半导体材料层相同的半导体元素且另外包含至少一种非金属元素，例如氧和/或氮，使得平坦电介质部分616的材料为电介质材料。在一个实施例中，平坦电介质部分616可包含半导体材料层10的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
参考图8B，可选地形成背侧阻挡电介质层44。背侧阻挡电介质层44(如果存在)包括电介质材料，所述电介质材料充当用于随后将形成于背侧凹部43中的控制栅极的控制栅极电介质。在阻挡电介质层52存在于每个存储器开口内的情况下，背侧阻挡电介质层44是可选的。在省略阻挡电介质层52的情况下，存在背侧阻挡电介质层44。
背侧阻挡电介质层44可形成于背侧凹部43中和背侧沟槽79的侧壁上。背侧阻挡电介质层44可直接形成于背侧凹部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡电介质层44，则在形成背侧阻挡电介质层44之前形成管状电介质间隔物116和平坦电介质部分616是可选的。在一个实施例中，可通过例如原子层沉积(ALD)等共形沉积工艺形成背侧阻挡电介质层44。背侧阻挡电介质层44可主要由氧化铝组成。背侧阻挡电介质层44的厚度可在1nm到15nm的范围内，例如2nm到6nm的范围内，但也可采用更小和更大的厚度。
背侧阻挡电介质层44的电介质材料可为电介质金属氧化物，例如氧化铝，至少一种过渡金属元素的电介质氧化物，至少一种镧系元素的电介质氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的电介质氧化物。替代地或另外，背侧阻挡电介质层44可包含氧化硅层。背侧阻挡电介质层44可通过例如化学气相沉积或原子层沉积等共形沉积法来沉积。背侧阻挡电介质层44形成于背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、对于背侧凹部43物理上暴露的存储器堆叠结构55的侧壁表面的部分和平坦电介质部分616的顶部表面上。背侧腔79'存在于每个背侧沟槽79的未填充有背侧阻挡电介质层44的部分内。
参考图8C，金属屏障层46A可沉积在背侧凹部43中。金属屏障层46A包含可充当扩散屏障层和/或用于随后将沉积的金属填充材料的促粘层的导电金属材料。金属屏障层46A可包含导电金属氮化物材料，例如TiN、TaN、WN或其堆叠，或可包含导电金属碳化物材料，例如TiC、TaC、WC或其堆叠。在一个实施例中，金属屏障层46A可通过例如化学气相沉积(CVD)或原子层沉积(ALD)等共形沉积工艺来沉积。金属屏障层46A的厚度可在2nm到8nm的范围内，例如3nm到6nm的范围内，但也可采用更小和更大的厚度。在一个实施例中，金属屏障层46A可主要由例如TiN等导电金属氮化物组成。
参考图8D和9，金属填充材料沉积于多个背侧凹部43中、沉积于至少一个背侧沟槽79的侧壁上且沉积于触点层级电介质层73的顶部表面上方以形成金属填充材料层46B。金属填充材料可通过共形沉积法来沉积，所述共形沉积法可例如是化学气相沉积(CVD)、原子层沉积(ALD)、无电镀覆、电镀或其组合。在一个实施例中，金属填充材料层46B可主要由至少一种元素金属组成。金属填充材料层46B的至少一种元素金属可例如选自钨、钴、钌、钛以及钽。在一个实施例中，金属填充材料层46B可主要由单种元素金属组成。在一个实施例中，金属填充材料层46B可采用例如WF6等含氟前体气体来沉积。在一个实施例中，金属填充材料层46B可为包含残余水平的氟原子作为杂质的钨层。金属填充材料层46B通过金属屏障层46A与绝缘层32和存储器堆叠结构55间隔开，所述金属屏障层为阻挡氟原子扩散通过其中的金属屏障层。
多个导电层46可形成于多个背侧凹部43中，并且连续导电材料层46L可形成于每个背侧沟槽79的侧壁上且形成于触点层级电介质层73上方。每个导电层46包含位于竖直相邻的一对电介质材料层，例如一对绝缘层32之间的金属屏障层46A的一部分和金属填充材料层46B的一部分。连续导电层46L包含位于背侧沟槽79中或触点层级电介质层73上方的金属屏障层46A的连续部分和金属填充材料层46B的连续部分。
每个牺牲材料层42可用导电层46替换。背侧腔79'存在于每个背侧沟槽79的未填充有背侧阻挡电介质层44和连续导电层46L的部分中。管状电介质间隔物116横向包围底座通道部分11。最底部导电层46在形成导电层46后横向包围每个管状电介质间隔物116。
参考图10，连续导电材料层46L的所沉积金属材料例如通过各向同性湿式蚀刻、各向异性干式蚀刻或其组合从每个背侧沟槽79的侧壁并从触点层级电介质层73上方回蚀。背侧凹部43中的所沉积金属材料的每个剩余部分构成导电层46。每个导电层46可为导电线结构。因此，牺牲材料层42用导电层46替换。
每个导电层46可充当位于同一层级处的多个控制栅电极与使位于所述同一层级处的多个控制栅电极电互连(即电短接)的字线的组合。每个导电层46内的多个控制栅电极为用于包含存储器堆叠结构55的竖直存储器装置的控制栅电极。换句话说，每个导电层46可为充当用于多个竖直存储器装置的共同控制栅电极的字线。
在一个实施例中，连续导电材料层46L的去除可相对于背侧阻挡电介质层44的材料具有选择性。在这种情况下，背侧阻挡电介质层44的水平部分可存在于每个背侧沟槽79的底部处。在另一实施例中，连续导电材料层46L的去除可不相对于背侧阻挡电介质层44的材料具有选择性，或者可不采用背侧阻挡电介质层44。可在去除连续导电材料层46L期间去除平坦电介质部分616。背侧腔79'存在于每个背侧沟槽79内。
参考图11A和11B，绝缘材料层可通过共形沉积工艺形成于背侧沟槽79中且形成于触点层级电介质层73上方。示例性共形沉积工艺包含但不限于化学气相沉积和原子层沉积。绝缘材料层包含绝缘材料，例如氧化硅、氮化硅、电介质金属氧化物、有机硅酸盐玻璃或其组合。在一个实施例中，所述绝缘材料层可包含氧化硅。绝缘材料层可例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)而形成。绝缘材料层的厚度可在1.5nm到60nm的范围内，但也可采用更小和更大的厚度。
如果存在背侧阻挡电介质层44，则绝缘材料层可直接形成于背侧阻挡电介质层44的表面上且直接形成于导电层46的侧壁上。如果未采用背侧阻挡电介质层44，则绝缘材料层可直接形成于绝缘层32的侧壁上且直接形成于导电层46的侧壁上。
执行各向异性蚀刻以从触点层级电介质层73上方和在每个背侧沟槽79的底部处去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔79'存在于由每个绝缘间隔物74包围的容积内。半导体材料层10的顶部表面可在每个背侧沟槽79的底部处物理上暴露。
背侧触点通孔结构76可形成于每个背侧腔79'内。每个触点通孔结构76可填充相应腔79'。触点通孔结构76可通过在背侧沟槽79的剩余末填充容积(即，背侧腔79')中沉积至少一种导电材料而形成。例如，至少一种导电材料可包含导电衬里76A和导电填充材料部分76B。导电衬里76A可包含导电金属衬里，例如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬里76A的厚度可在3nm到30nm的范围内，但也可采用更小和更大的厚度。导电填充材料部分76B可包含金属或金属合金。例如，导电填充材料部分76B可包含W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
至少一种导电材料可采用上覆于交替堆叠(32、46)的触点层级电介质层73作为终止层来进行平坦化。如果采用化学机械平坦化(CMP)工艺，则触点层级电介质层73可用作CMP终止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧触点通孔结构76。
背侧触点通孔结构76延伸穿过交替堆叠(32、46)，且接触源极区61的顶部表面。如果采用背侧阻挡电介质层44，则背侧触点通孔结构76可接触背侧阻挡电介质层44的侧壁。
参考图12A和12B，可穿过触点层级电介质层73且可选地穿过逆向阶梯式电介质材料部分65形成额外触点通孔结构(88、86)。例如，可穿过触点层级电介质层73在每个漏极区63上形成漏极触点通孔结构88。可穿过触点层级电介质层73且穿过直接位于存储器阵列区100中的第一交替堆叠S1中的第一导电层46中的相应第一导电层上的逆向阶梯式电介质材料部分65在导电层46上形成字线触点通孔结构86。
示例性结构可包含三维存储器装置。导电层46可包括或可电连接到三维NAND存储器装置的相应字线。衬底(9、10)可包括硅衬底。竖直NAND存储器装置可包括在硅衬底上方的单块三维NAND串阵列。单块三维NAND串阵列的第一装置层级中的至少一个存储器单元(包括在导电层46的层级处的电荷存储层54的一部分)可位于单块三维NAND串阵列的第二装置层级中的另一存储器单元(包括在另一导电层46的层级处的电荷存储层54的另一部分)上方。导电层46可包括多个控制栅电极，其具有基本上平行于衬底(9、10)的顶部表面，例如在一对背侧沟槽79之间延伸的条带形状。多个控制栅电极至少包括位于第一装置层级中的第一控制栅电极，以及位于第二装置层级中的第二控制栅电极。单块三维NAND串阵列可包括：多个半导体通道(59、11、60)，其中多个半导体通道(59、11、60)中的每一者的至少一个末端部分60基本上垂直于衬底(9、10)的顶部表面延伸且包括竖直半导体通道60中的相应竖直半导体通道；以及多个电荷存储元件(包括存储器膜50的部分，即电荷存储层54的部分)。每个电荷存储元件可位于多个半导体通道(59、11、60)中的相应半导体通道附近。
一般来说，可在衬底(9、10)上方形成存储器层级组件。存储器层级组件包括第一绝缘层32和第一导电层46的第一交替堆叠S1和竖直地延伸穿过第一交替堆叠S1的存储器堆叠结构55以及第二绝缘层32和第二导电层46的第二交替堆叠S2，其中存储器堆叠结构55中的每一者包括存储器膜50和竖直半导体通道60。第一交替堆叠S1包括第一阶梯式表面48A，第二交替堆叠S2包括第二阶梯式表面48B。存储器层级组件可包括位于第一交替堆叠S1与第二交替堆叠S2之间且接触第一阶梯式表面48A和第二阶梯式表面48B的逆向阶梯式电介质材料部分65。
支撑柱结构30可竖直地延伸穿过第一周边装置区200中的第二交替堆叠S2。支撑柱结构20中的每一者包括具有与存储器堆叠结构55内的存储器膜50相同的厚度和相同的层成分的相应虚设存储器膜50以及具有与竖直半导体通道60相同的厚度和相同的材料成分的相应虚设竖直半导体通道60。术语“虚设”意味着非电活性，例如未电连接到任何周边(即，驱动器)电路，以及不能用于在存储器装置的操作期间存储数据。例如，竖直半导体通道未经由漏极触点通孔结构88电连接到位线。
在一个实施例中，第二交替堆叠S2的第二导电层46是电浮动的且不连接到含有字线开关晶体管的字线驱动器电路。因此，没有字线触点通孔结构86延伸到第二交替堆叠S2，并且字线触点通孔结构86不接触第二交替堆叠S2中的第二导电层(即，字线和选择线)46。一般来说，触点层级电介质层70可形成于第一交替堆叠S1和第二交替堆叠S2上方。
参考图13，可提供附接到载体衬底(未示出)的平坦半导体材料层110。载体衬底可包含半导体衬底、导电衬底或绝缘衬底，并且可具有在300μm到1mm的范围内的厚度，但也可采用更小或更大的厚度。平坦半导体材料层110可包含单晶半导体材料或多晶半导体材料。在一个实施例中，平坦半导体材料层110可包含单晶半导体材料。平坦半导体材料层110的厚度可在50nm到3μm的范围内，例如100nm到1μm的范围内，但也可采用更小和更大的厚度。平坦半导体材料层110可通过牺牲粘合剂层附接到载体衬底。在一个实施例中，平坦半导体材料层110可为单晶硅层或多晶硅层。
平坦半导体材料层110可在退火工艺中通过半导体与电介质接合而接合到触点层级电介质材料层73，所述退火工艺可在200摄氏度到400摄氏度的范围内的高温下执行，但也可采用更小和更大的厚度。可随后通过选择性地蚀刻牺牲粘合剂层或通过任何其它合适的方法去除载体衬底。
参考图14，可执行离子植入工艺以在平坦半导体材料层110中形成各种掺杂阱(11A、11B、11C、11D、11E、11F)。可通过形成浅隔离沟槽以及用电介质材料填充浅隔离沟槽，在平坦半导体材料层110中形成浅沟槽隔离结构120。随后，可通过光刻方法和蚀刻工艺的组合图案化平坦半导体材料层110。例如，光致抗蚀剂层(未示出)可施加在平坦半导体材料层110上方，且可图案化以覆盖第二交替堆叠S2而不覆盖第一交替堆叠S1。可通过执行相对于触点层级电介质材料层73的电介质材料选择性地去除平坦半导体材料层110的未掩模部分的蚀刻工艺从第一交替堆叠S1的区域上方去除平坦半导体材料层110的部分。
参考图15，场效应晶体管150可形成于平坦半导体材料层110上。场效应晶体管150中的每一者可包含嵌入在平坦半导体材料层110中的栅电极、栅极电介质以及一对源极区和漏极区。在一个实施例中，形成于第一周边装置区200中的场效应晶体管可包括被配置成驱动存储器阵列区100中的第一交替堆叠S1中的字线(例如，第一导电层46的子集)的字线驱动器(例如，处于CMOS配置的字线开关晶体管)。在这种情况下，第一导电层46可充当用于三维存储器阵列的字线和选择线，所述三维存储器阵列包含延伸穿过第一交替堆叠S1的存储器堆叠结构55。在另一实施例中，第一周边装置区200可包括电连接到位线的位线驱动器(例如，感测放大器和其它周边电路)，所述位线驱动器电连接到竖直半导体通道60中的相应竖直半导体通道的顶部末端。替代地或另外，额外场效应晶体管150可形成于第二周边装置区400中，可用作电连接到竖直半导体通道60中的相应竖直半导体通道的顶部末端的位线驱动器。
随后，嵌入有金属互连件结构(185、186)的互连件层级电介质材料层170可形成于场效应晶体管150和触点层级电介质层73上。互连件层级电介质材料层170可直接形成于触点层级电介质层73的顶部表面上且形成于平坦半导体材料层110的剩余部分的侧壁上。例如，互连件层级电介质材料层170可包含第一互连件层级电介质材料层172、第二互连件层级电介质材料层174、第三互连件层级电介质材料层176和第四互连件层级电介质材料层178。金属互连件结构(185、186)可包含接触场效应晶体管150的节点的逻辑侧触点通孔结构185，以及接触字线触点通孔结构86的存储器侧触点通孔结构186。电连接到字线触点通孔结构86(“CC”)的存储器侧触点通孔结构186(“CS”)的组合通过逻辑侧触点通孔结构185将第一交替堆叠S1的导电层46电连接到场效应晶体管150。
参考图16，可形成嵌入有额外金属互连件结构196和位线198的额外互连件层级电介质材料层190。金属互连件结构196可提供场效应晶体管150与存储器阵列区100中的三维存储器阵列的各种节点之间的电连接。漏极触点通孔结构88将位线198电连接到存储器堆叠结构55。电介质钝化层199可形成于额外互连件层级电介质材料层190上方。
一般来说，嵌入有金属互连件结构(185、186、196)的互连件层级电介质材料层(170、190)位于场效应晶体管上方。金属互连件结构提供周边(即，驱动器)电路的场效应晶体管150与第一导电层46或位线198之间的电连接。
根据本公开的一方面且根据本公开的各种实施例，提供一种三维存储器装置，其包括：第一绝缘层32和第一导电层146的第一交替堆叠，其位于衬底(9、10)上方；存储器堆叠结构55，其延伸穿过第一交替堆叠S1，其中存储器堆叠结构55中的每一者包括存储器膜50和竖直半导体通道60；第二绝缘层32和第二导电层46的第二交替堆叠，其位于衬底(9、10)上方且与第一交替堆叠S1横向间隔开；触点层级电介质层73，其上覆于第一交替堆叠S1和第二交替堆叠S2；平坦半导体材料层110，其在第二交替堆叠S2的区域上方接合到触点层级电介质层73；以及场效应晶体管150，其位于半导体材料层110上(例如，在层110中具有源极和漏极区且在层110上方具有栅极电介质和栅电极)且电连接到第一导电层46。
在一个实施例中，平坦半导体材料层110包括单晶硅或多晶硅。在一个实施例中，三维存储器装置进一步包括：互连件层级电介质材料层(170、190)，其位于触点层级电介质层73和平坦半导体材料层110上方；以及金属互连件结构(185、86、196)，其嵌入在互连件层级电介质材料层中且电连接到场效应晶体管150和第一导电层46。
在一个实施例中，互连件层级电介质材料层(170、190)包括位于触点层级电介质层73上且位于第一交替堆叠S1的区域上方且接触半导体材料层110的侧壁的第一互连件层级电介质材料层172。
在一个实施例中，三维存储器装置包括位于第一交替堆叠S1与第二交替堆叠S2之间且位于触点层级电介质层73的底部表面下方的逆向阶梯式电介质材料部分65。在一个实施例中，逆向阶梯式电介质材料部分65接触第一交替堆叠S1的第一阶梯式表面48A和第二交替堆叠S2的第二阶梯式表面48B。在一个实施例中，第一阶梯式表面48A相比于第二阶梯式表面48B以更陡角度从衬底升起，如图2B中所示。
在一个实施例中，三维存储器装置包括竖直地延伸穿过逆向阶梯式电介质材料部分65且接触第一导电层46中的相应第一导电层和金属互连件结构(185、186、196)中的相应金属互连件结构的字线触点通孔结构86。
在一个实施例中，第二交替堆叠S2的第二导电层46是电浮动的且不电连接到驱动器电路。第二导电层46不与竖直地延伸穿过逆向阶梯式电介质材料部分65的字线触点通孔结构86中的任一者电接触。
在一个实施例中，三维存储器装置包括竖直地延伸穿过第二交替堆叠S2且下伏于平坦半导体材料层110的支撑柱结构20。在一个实施例中，支撑柱结构20中的每一者包括具有与存储器膜50相同的厚度和相同的层成分的相应虚设存储器膜50以及具有与竖直半导体通道60相同的厚度和相同的材料成分的相应虚设竖直半导体通道60。虚设竖直半导体通道60是非电活性的。
在一个实施例中，一组第一导电层46包括字线；并且场效应晶体管150包括被配置成驱动字线的字线驱动器。在一个实施例中，存储器膜50中的每一者包括电荷存储层54和隧穿电介质层56。
通过在接合在虚设(即，虚拟)存储器阵列上方而不是交替堆叠S1和/或S2下方的平坦半导体材料层110上形成场效应晶体管150，周边和存储器阵列区中的层(32、46)之间的阶梯高度差可减小。
此外，周边区200中的虚设第二交替堆叠S2的台阶区的升起可相比于存储器阵列区100中的第一交替堆叠S1的台阶区的升起更陡，这是因为字线触点通孔结构86无需连接到第二交替堆叠S2中的第二导电层46。因此，可减小逆向阶梯式电介质材料部分65的面积。
减小阶梯高度差和减小部分65的面积提高了用于平坦化部分65的CMP工艺的工艺均匀性，并减少了过度抛光误差。此外，通过将半导体材料层110接合在第二交替堆叠S2上方，可减少晶片工艺的数目，从而简化工艺并减少工艺开销。
最后，由于驱动器的场效应晶体管150位于字线46上方，因此可在场效应晶体管150与字线46之间形成低纵横比、低电阻和低电容的电接触。
虽然前述内容指代特定的优选实施例，但应理解，本公开不限于此。本领域的一般技术人员将想到，可对所公开的实施例作各种修改且这些修改意图在本公开的范围内。假定并非彼此的替代方案的所有实施例当中存在兼容性。除非另外明确地陈述，否则词语“包括”或“包含”涵盖其中词语“主要由……组成”或词语“由……组成”替换词语“包括”或“包含”的所有实施例。在本公开中说明采用特定结构和/或配置的实施例的情况下，应理解，可利用在功能上等效的任何其它兼容结构和/或配置实践本公开，条件是此类替代物并未被明确禁用或并未以其它方式被本领域的一般技术人员已知为是不可能的。所有本文中列举的公开、专利申请以及专利以全文引用的方式并入本文中。

Claims (20)

1.一种三维存储器装置，其包括：
第一绝缘层和第一导电层的第一交替堆叠，其位于衬底上方；
存储器堆叠结构，其延伸穿过所述第一交替堆叠，其中所述存储器堆叠结构中的每一者包括存储器膜和竖直半导体通道；
第二绝缘层和第二导电层的第二交替堆叠，其位于所述衬底上方且与所述第一交替堆叠横向间隔开；
触点层级电介质层，其上覆于所述第一交替堆叠和所述第二交替堆叠；
平坦半导体材料层，其在所述第二交替堆叠的区域上方接合到所述触点层级电介质层；以及
场效应晶体管，其位于所述半导体材料层上且电连接到所述第一导电层。
2.根据权利要求1所述的三维存储器装置，其中所述平坦半导体材料层包括单晶硅或多晶硅。
3.根据权利要求1所述的三维存储器装置，其进一步包括：
互连件层级电介质材料层，其位于所述触点层级电介质层和所述平坦半导体材料层上方；以及
金属互连件结构，其嵌入在所述互连件层级电介质材料层中且电连接到所述场效应晶体管和所述第一导电层。
4.根据权利要求3所述的三维存储器装置，其进一步包括位于所述第一交替堆叠与所述第二交替堆叠之间且位于所述触点层级电介质层的底部表面下方的逆向阶梯式电介质材料部分。
5.根据权利要求4所述的三维存储器装置，其中所述逆向阶梯式电介质材料部分接触所述第一交替堆叠的第一阶梯式表面和所述第二交替堆叠的第二阶梯式表面。
6.根据权利要求5所述的三维存储器装置，其中所述第一阶梯式表面相比于所述第二阶梯式表面以更陡角度从所述衬底升起。
7.根据权利要求5所述的三维存储器装置，其进一步包括竖直地延伸穿过所述逆向阶梯式电介质材料部分且接触所述第一导电层中的相应第一导电层和所述金属互连件结构中的相应金属互连件结构的字线触点通孔结构。
8.根据权利要求7所述的三维存储器装置，其中：
所述第二导电层是电浮动的且不电连接到驱动器电路；并且
所述第二导电层不与竖直地延伸穿过所述逆向阶梯式电介质材料部分的所述字线触点通孔结构中的任一者电接触。
9.根据权利要求1所述的三维存储器装置，其进一步包括竖直地延伸穿过所述第二交替堆叠且下伏于所述平坦半导体材料层的支撑柱结构。
10.根据权利要求9所述的三维存储器装置，其中所述支撑柱结构中的每一者包括具有与所述存储器膜相同的厚度和相同的层成分的相应虚设存储器膜以及具有与所述竖直半导体通道相同的厚度和相同的材料成分的相应虚设竖直半导体通道，其中所述虚设竖直半导体通道是非电活性的。
11.根据权利要求1所述的三维存储器装置，其中：
一组所述第一导电层包括字线；并且
所述场效应晶体管包括被配置成驱动所述字线的字线驱动器。
12.根据权利要求1所述的三维存储器装置，其中所述存储器膜中的每一者包括电荷存储层和隧穿电介质层。
13.一种形成三维存储器装置的方法，其包括：
在衬底上方形成存储器层级组件，其中所述存储器层级组件包括第一绝缘层和第一导电层的第一交替堆叠、竖直地延伸穿过所述第一交替堆叠的存储器堆叠结构以及第二绝缘层和第二导电层的第二交替堆叠，其中所述存储器堆叠结构中的每一者包括存储器膜和竖直半导体通道；
在所述第一交替堆叠和所述第二交替堆叠上方形成触点层级电介质层；
将平坦半导体材料层接合到所述触点层级电介质层；以及
在所述平坦半导体材料层上形成场效应晶体管。
14.根据权利要求13所述的方法，其进一步包括在所述场效应晶体管上方形成嵌入有金属互连件结构的互连件层级电介质材料层，其中所述金属互连件结构提供所述场效应晶体管与所述第一导电层之间的电连接。
15.根据权利要求13所述的方法，其进一步包括从所述第一交替堆叠的区域上方去除所述平坦半导体材料层的部分，其中所述互连件层级电介质材料层直接形成于所述触点层级电介质层的顶部表面上和所述平坦半导体材料层的剩余部分的侧壁上。
16.根据权利要求13所述的方法，其中：
所述第一交替堆叠包括第一阶梯式表面；
所述第二交替堆叠包括第二阶梯式表面；并且
所述存储器层级组件包括位于所述第一交替堆叠与所述第二交替堆叠之间且接触所述第一阶梯式表面和所述第二阶梯式表面的逆向阶梯式电介质材料部分。
17.根据权利要求16所述的方法，其进一步包括在接合所述平坦半导体材料层之前，直接在所述第一导电层中的相应第一导电层上形成穿过所述逆向阶梯式电介质材料部分的字线触点通孔结构。
18.根据权利要求17所述的方法，其中：
所述第一阶梯式表面相比于所述第二阶梯式表面以更陡角度从所述衬底升起；
所述第二导电层是电浮动的且不电连接到驱动器电路；并且
所述第二导电层不与竖直地延伸穿过所述逆向阶梯式电介质材料部分的所述字线触点通孔结构中的任一者电接触。
19.根据权利要求13所述的方法，其进一步包括形成竖直地延伸穿过所述第二交替堆叠的支撑柱结构，其中所述支撑柱结构中的每一者包括具有与所述存储器膜相同的厚度和相同的层成分的相应虚设存储器膜以及具有与所述竖直半导体通道相同的厚度和相同的材料成分的相应虚设竖直半导体通道。
20.根据权利要求13所述的方法，其中所述平坦半导体材料层在退火工艺中通过半导体与电介质接合而接合到所述触点层级电介质层。
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