CN107810554B - 含有存储器区块电桥的三维存储器器件 - Google Patents

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Abstract

单片三维存储器器件包含含有位于基板上的多个存储器子区块的第一存储器区块。每个存储器子区块包含存储器堆叠体结构的集和交替层的横向围绕存储器堆叠体结构的集的部分。交替层包含绝缘层和导电层。相邻存储器子区块的对的第一部分沿第一水平方向由背侧接触通孔结构相互横向地间隔。交替层的子集在相邻存储器子区块的对的第二部分之间连续地延伸，穿过沿着第二水平方向横向地间隔开的背侧接触通孔结构的两个部分之间的电桥区域中的间隙，以在相邻存储器子区块的对之间提供连接部分。

Description

含有存储器区块电桥的三维存储器器件
相关申请的交叉引用
本申请要求于2015年8月11日提交的序列号为14/823,274的美国非临时申请的优先权，前述申请的全部内容通过引用并入本文。
技术领域
本公开总体上涉及半导体器件的领域，并且具体而言，涉及诸如垂直NAND串的三维半导体器件以及其制造方法。
背景技术
在T.Endoh等的发表于IEDM Proc.(2001)33-36的标题为“Novel Ultra HighDensity Memory With A Stacked-Surrounding Gate Transistor(S-SGT)StructuredCell”的文章中公开了每单元具有一个位的三维垂直NAND串。
发明内容
根据本公开的方面，单片三维存储器器件包含含有位于基板上的多个存储器子区块的第一存储器区块。每个存储器子区块包含存储器堆叠体结构的集和交替层的横向围绕存储器堆叠体结构的集的部分。交替层包含绝缘层和导电层。相邻存储器子区块的对的第一部分沿第一水平方向由背侧接触通孔结构相互横向地间隔。交替层的子集在相邻存储器子区块的对的第二部分之间连续地延伸，穿过沿着第二水平方向横向地间隔开的背侧接触通孔结构的两个部分之间的电桥区域中的间隙，以在相邻存储器子区块的对之间提供连接部分。
根据本公开的另一个方面，提供了制造存储器器件的方法。该方法包含在基板之上形成包括绝缘层和间隔体材料层的交替层的堆叠体，在交替层的堆叠体中形成存储器堆叠体结构，以及形成背侧接触沟槽。背侧接触沟槽包括第一和第二部分，其中基板的顶表面被物理暴露，使得第一和第二部分被由交替层的子集所填充的间隙分离。该方法还包括在背侧接触沟槽内形成背侧接触通孔结构，使得背侧接触沟槽的第一部分中的背侧接触通孔结构的第一部分电连接到位于背侧接触沟槽的第二部分中的背侧接触通孔结构的第二部分。
附图说明
图1A是根据本公开的实施例的在形成包含多个材料层的交替层和延伸穿过堆叠体的存储器开口的堆叠体之后的示例性结构的垂直截面图。
图1B是根据本公开的实施例的图1A的示例性结构的俯视图。垂直平面A-A’对应于图1A的垂直截面图的平面。
图2A-2H是根据本公开的实施例的在用于形成存储器堆叠体结构的各种工艺步骤期间的示例性结构内的存储器开口的顺序的垂直截面图。
图3是根据本公开的实施例的在形成存储器堆叠体结构之后的示例性结构的垂直截面图。
图4是根据本公开的实施例的在形成可选的第一接触级电介质层之后的示例性结构的垂直截面图。
图5A是根据本公开的实施例的在形成阶梯式的台阶之后的示例性结构的垂直截面图。
图5B是根据本公开的实施例的带有存储器堆叠体结构的区域的注解的图5A的示例性结构的俯视图。垂直平面A-A’对应于图5A的垂直截面图的平面。
图5C是图5B的示例性结构沿着垂直平面C-C’的垂直截面图。
图5D是图5B的示例性结构沿着垂直平面D-D’的垂直截面图。
图5E是图5B的示例性结构沿着垂直平面E-E’的垂直截面图。
图6A是根据本公开的实施例的在形成后退阶梯式的电介质材料部分之后的示例性结构的垂直截面图。
图6B是根据本公开的实施例的带有存储器堆叠体结构的区域的注解的图6A的示例性结构的俯视图。垂直平面A-A’对应于图6A的垂直截面图的平面。
图6C是图6B的示例性结构沿着垂直平面C-C’的垂直截面图。
图6D是图6B的示例性结构沿着垂直平面D-D’的垂直截面图。
图7A是根据本公开的实施例的在形成后退阶梯式的电介质材料部分之后的示例性结构的垂直截面图。
图7B是根据本公开的实施例的带有存储器堆叠体结构的区域的注解的图7A的示例性结构的俯视图。垂直平面A-A’对应于图7A的垂直截面图的平面。
图7C是图7B的示例性结构沿着垂直平面C-C’的垂直截面图。
图7D是图7B的示例性结构沿着垂直平面D-D’的垂直截面图。
图8A是根据本公开的实施例的在形成背侧接触沟槽之后的示例性结构的垂直截面图。
图8B是根据本公开的实施例的带有存储器堆叠体结构的区域的注解的图8A的示例性结构的俯视图。垂直平面A-A’对应于图8A的垂直截面图的平面。
图8C是图8B的示例性结构沿着垂直平面C-C’的垂直截面图。
图8D是图8B的示例性结构沿着垂直平面D-D’的垂直截面图。
图9A是根据本公开的实施例的在形成背侧凹陷之后的示例性结构的垂直截面图。
图9B是根据本公开的实施例的带有存储器堆叠体结构的区域的注解的图9A的示例性结构的俯视图。垂直平面A-A’对应于图9A的垂直截面图的平面。
图9C是图9B的示例性结构沿着垂直平面C-C’的垂直截面图。
图9D是图9B的示例性结构沿着垂直平面D-D’的垂直截面图。
图10A是根据本公开的实施例的在形成导电层之后的示例性结构的垂直截面图。
图10B是根据本公开的实施例的带有存储器堆叠体结构的区域的注解的图10A的示例性结构的俯视图。垂直平面A-A’对应于图10A的垂直截面图的平面。
图10C是图10B的示例性结构沿着垂直平面C-C’的垂直截面图。
图10D是图10B的示例性结构沿着垂直平面D-D’的垂直截面图。
图11A是根据本公开的实施例的在形成各接触通孔结构之后的示例性结构的垂直截面图。
图11B是根据本公开的实施例的图11A的示例性结构的俯视图。垂直平面A-A’对应于图11A的垂直截面图的平面。
图11C是图11B的示例性结构沿着垂直平面C-C’的垂直截面图。
图11D是图11B的示例性结构沿着垂直平面D-D’的垂直截面图。
图11E是图11B的示例性结构沿着垂直平面E-E’的垂直截面图。
具体实施方式
如上所述，本公开涉及诸如垂直NAND串和其他三维器件的三维存储器结构以及其制造方法，其各个方面在以下描述。本公开的实施例可以用于形成包含多级存储器结构的各种结构，其的非限制性示例包含半导体器件，诸如包括多个NAND存储器串的三维单片存储器阵列器件。附图未按比例绘制。除非明确地描述或清楚地指示了没有元件的重复，否则在示出了元件的单个实例的情况下，可以重复元件的多个实例。诸如“第一”、“第二”和“第三”的序数仅用于标识相似的元件，并且在本公开的说明书和权利要求书上可以采用不同的序数。如本文所使用的，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者位于第二元件的内侧上。如本文所使用的，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。
如本文所使用的，“层”是指包含具有实质上均匀厚度的区域的材料部分。层可以在下面的或上覆的结构的整体之上延伸，或者具有的范围可以小于下面的或上覆的结构的范围。此外，层可以是均质或者非均质的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于任何水平平面的对之间，该水平平面的对在连续结构的顶表面和底表面之间或者在连续结构的顶表面和底表面处。层可以水平地、垂直地和/或沿着锥形表面延伸。基板可以是层，可以在其中包含一个或多个层，和/或可以在其上、在其上方和/或在其下方具有一个或多个层。
单片三维存储器阵列是其中在诸如半导体晶片的单个基板上方形成多个存储器级而没有介于中间的基板的阵列。术语“单片”意味着阵列的每个级的层直接沉积在阵列的每个下面的级的层上。相比之下，二维阵列可以分开形成，并且然后封装在一起以形成非单片存储器器件。例如，如专利号为5，915，167、题为“Three-dimensional StructureMemory”的美国专利中所描述的，通过在分开的基板上形成存储器级并且垂直地堆叠存储器级来构造非单片堆叠存储器。基板在接合前可以减薄或者从存储器级移除，但是由于存储器级最初形成在分开的基板上，因此这样的存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器器件包含单片三维NAND串存储器器件，并且可以采用本文所描述的各种实施例来制造。
参考图1A和1B，示出了根据本公开的实施例的示例性结构，其可以用于例如制造含有垂直NAND存储器器件的器件结构。示例性结构包含基板，其可以是半导体基板。基板可以包含半导体材料层10。半导体材料层10是半导体材料层，并且可以包含至少一个单质半导体材料、至少一个III-V族化合物半导体材料、至少一个II-VI族化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。基板可以具有主表面7，其可以是例如半导体材料层10的最顶层表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶半导体表面。
如本文所使用的，“半导体材料”是指具有从1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料，并且当以电掺杂剂适当地掺杂时能够产生具有从1.0S/cm到1.0×105S/cm的范围内的电导率的掺杂材料。如本文所使用的，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所使用的，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所使用的，“绝缘体材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。电导率的所有测量是在标准条件下进行的。可选地，至少一个掺杂阱(未明确地示出)可以形成在半导体材料层10内。
用于外围电路的至少一个半导体器件(未示出)可以形成在半导体材料层10的部分上。至少一个半导体器件可以包含例如场效应晶体管。例如，可以通过蚀刻半导体材料层10的部分和在其中沉积电介质材料来形成至少一个浅沟槽隔离结构(未示出)。附加的器件部件(诸如栅极电介质层、至少一个栅极导体层和栅极帽电介质层)(未示出)可以形成在半导体材料层10之上，并且可以随后被图案化，以形成至少一个栅极结构(未示出)，其中的每一个可以包含例如栅极电介质、至少一个栅电极和栅极帽电介质。可以通过沉积和各向异性地蚀刻保形电介质层来在至少一个栅极结构的周围形成至少一个栅极间隔体(未示出)。可以例如通过采用至少一个栅极结构作为掩模结构来引入电掺杂剂，将有源区(诸如源极区域和漏极区域)形成在半导体材料层10的上部部分中。可以按需采用附加的掩膜。外围电路的至少一个半导体器件可以含有将随后形成的存储器器件的驱动电路，存储器器件可以包含至少一个NAND器件。半导体材料层10的在其上形成外围电路的半导体器件的部分相对于半导体材料层10的顶表面可以或可以不凹陷。另外，可以在随后步骤中在形成存储器堆叠体结构之后进行外围电路的半导体器件的形成，并且可以采用升高的外延基座，该外延基座可以形成在半导体材料层10的顶表面之上。可选地，平坦化电介质层(未示出)可以用于在形成半导体器件之后提供平坦的表面。
半导体材料层10的位于器件区域100中的至少部分是掺杂阱。如本文所使用的，“掺杂阱”是指半导体材料的通体具有相同导电型(其可以是p型或者n型)和实质上相同水平的掺杂剂浓度的掺杂的部分。掺杂阱可以与半导体材料层10是相同的，或者可以是半导体材料层10的部分。掺杂阱的导电型在本文中称为第一导电型，其可以是p型或者n型。掺杂阱的掺杂剂浓度水平在本文中称为第一掺杂剂浓度水平。在一个实施例中，第一掺杂剂浓度水平可以在从1.0×1015/cm3到1.0×1018/cm3的范围内，虽然还可以采用更高或更低的掺杂剂浓度水平。如本文所使用的，掺杂剂浓度水平是指对于给定区域的平均掺杂剂浓度。
可选地，栅极电介质层12可以形成在半导体材料层10上方。栅极电介质层12可以用作源极选择栅电极的栅极电介质。栅极电介质层12可以包含，例如硅氧化物和/或电介质金属氧化物(诸如HfO2、ZrO2、LaO2等)。栅极电介质层12的厚度可以在从3nm到30nm的范围内，虽然还可以采用更小和更大的厚度。
交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其被称为间隔体材料层)的堆叠体形成在基板的顶表面之上，其可以是例如在栅极电介质层12的顶表面上。如本文所使用的，“材料层”是指在其整体通体包含材料的层。如本文所使用的，“间隔体材料层”是指位于两个其他材料层之间(即在上覆的材料层和下面的材料层之间)的材料层。如本文所使用的，交替的多个第一元件和第二元件是指第一元件的实例和第二元件的实例在其中交替的结构。第一元件的不是交替的多元件的端部元件的每个实例在两侧由第二元件的两个实例邻接，且第二元件不是交替的多元件的端部元件的每个实例在两端由第一元件的两个实例邻接。第一元件在其间可以具有相同的厚度，或者可以具有不同的厚度。第二元件在其间可以具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或者以第二材料层的实例开始，并且可以以第一材料层的实例或者以第二材料层的实例终止。在一个实施例中，第一元件的实例和第二元件的实例可以在交替的多元件内形成周期性地重复的单元。间隔体材料层可以形成为导电层，或者可以在随后的工艺步骤中被用导电层替换。
每个第一材料层包含第一材料，并且每个第二材料层包含不同于第一材料的第二材料。在一个实施例中，每个第一材料层可以是绝缘层32，并且每个第二材料层可以是牺牲材料层42。在这种情况下，堆叠体可以包含交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠体。如本文所使用的，“原型”结构或者“处理中”的结构是指瞬态结构，该瞬态结构随后在其中至少一个部件的形状或成分上被修改。
交替的多元件的堆叠体在本文中称为交替堆叠体(32，42)。在一个实施例中，交替堆叠体(32，42)可以包含由第一材料构成的绝缘层32以及由不同于绝缘层32的材料的第二材料构成的牺牲材料层42。绝缘层32的第一材料可以是至少一个绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可以用于绝缘层32的绝缘材料包含但不限于硅氧化物(包含掺杂的和未掺杂的硅酸盐玻璃)、硅氮化物、硅氮氧化物、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常已知为高电介质常数(高k)电介质氧化物(例如氧化铝、氧化铪等)的电介质金属氧化物及其硅酸盐、电介质金属氮氧化物及其硅酸盐、以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以是硅氧化物。
牺牲材料层42的第二材料是可以相对绝缘层32的第一材料有选择性地被移除的牺牲材料。如本文所使用的，如果移除工艺移除第一材料的速率是至少两倍于第二材料的移除的速率，则第一材料的移除是“相对”第二材料“有选择性的”。第一材料的移除的速率对第二材料的移除的速率的比率在本文中称为移除工艺对于第一材料相对于第二材料的“选择度”。
牺牲材料层42可以包括绝缘材料、半导体材料或者导电材料。牺牲材料层42的第二材料可以随后被用导电电极替换，该导电电极可以例如其他垂直NAND器件的控制栅电极的功能。第二材料的非限制性示例包含硅氮化物、非晶态半导体材料(诸如非晶态硅)和多晶半导体材料(诸如多晶硅)。在一个实施例中，牺牲材料层42可以是包括硅氮化物的或者包含硅和锗中的至少一个的半导体材料的间隔体材料层。
在一个实施例中，绝缘层32可以包含硅氧化物，并且牺牲材料层可以包含硅氮化物牺牲材料层。可以例如由化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果硅氧化物用于绝缘层32，则原硅酸四乙酯(tetraethyl orthosilicate，TEOS)可以用作CVD工艺的前驱体材料。可以例如由CVD或者原子层沉积(ALD)来沉积牺牲材料层42的第二材料。
牺牲材料层42可以适当地图案化，使得通过牺牲材料层42的替换随后形成的导电材料部分可以起到导电电极(诸如随后形成的单片三维NAND串存储器器件的控制栅电极)的功能。牺牲材料层42可以包括具有实质上平行于基板的主表面7延伸的条形的部分。
绝缘层32和牺牲材料层42的厚度可以是在从20nm到50nm的范围内，虽然也可以对每个绝缘层32和对每个牺牲材料层42采用更小或更大的厚度。绝缘层32和牺牲材料层(例如，控制栅电极或者牺牲材料层)42的对的重复的数量可以是在从2到1024的范围内，并且典型地是从8到256，虽然还可以采用更大数量的重复。堆叠体中顶部的和底部的栅电极可以起到选择栅电极的功能。在一个实施例中，交替堆叠体(32，42)中的每个牺牲材料层42可以具有在每个相应的牺牲材料层42内实质上不变的均匀的厚度。
可选地，绝缘帽层70可以形成在交替堆叠体(32，42)之上。绝缘帽层70包含不同于牺牲材料层42的材料的电介质材料。在一个实施例中，绝缘帽层70可以包含可以用于如上所述的绝缘层32的电介质材料。绝缘帽层70可以具有比绝缘层32中的每一个更大的厚度。绝缘帽层70可以例如由化学气相沉积来沉积。在一个实施例中，绝缘帽层70可以是硅氧化物层。
随后，至少包含光致抗蚀剂层的光刻材料堆叠体(未示出)可以形成在绝缘帽层70和交替堆叠体(32，42)之上，并且可以光刻地图案化以在其中形成开口。可以通过将图案化的光刻材料堆叠体用作蚀刻掩模的至少一个各向异性蚀刻来穿过绝缘帽层70并穿过交替堆叠体(32，42)的整体来转印光刻材料堆叠体中的图案。刻蚀交替堆叠体(32，42)的位于图案化的光刻材料堆叠体的开口之下的部分，以形成存储器开口49。换言之，图案化的光刻材料堆叠体中的图案穿过交替堆叠体(32，42)的转印形成延伸穿过交替堆叠体(32，42)的存储器开口49。可以交替用于蚀刻穿过交替堆叠体(32，42)的材料的各项异性蚀刻工艺的化学性质，以优化交替堆叠体(32，42)中的第一和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。可选地，栅极电介质层12可以用作交替堆叠体(32，42)和基板之间的蚀刻停止层。存储器开口49的侧壁可以是实质上垂直的，或者可以是锥形的。可以例如通过灰化，随后移除图案化的光刻材料堆叠体。
存储器开口49可以形成为区域内的多个群集(cluster)，该区域在本文称为器件区域100。接触区域300被提供为相邻于存储器区域，用于随后向形成为第二材料层42的导电层提供电接触，或者在第二材料层42形成为牺牲材料层的情况下替换第二材料层42。存储器开口49的每个群集对应于存储器开口的属于相同存储器区块102内的相同子区块的子集。如本文所使用的，“存储器区块”102是指物理区域，其中存储器堆叠体结构在每个器件级中共用相同的字线/控制栅电极。如以下将描述的，在不具有连接相邻存储器区块中的堆叠体层的电桥区域的情况下，通过填充有背侧接触通孔结构(例如，源电极或者源极侧本地互连)背侧接触沟槽将相邻存储器区块中的堆叠体中的层分开。如以下将进一步描述的，在具有连接相邻存储器子区块中的堆叠体层的一个或多个电桥区域的情况下，通过填充有背侧接触通孔结构的背侧接触沟槽将层的在相同存储器区块中的相邻存储器子区块中的堆叠体中的部分分开。
穿过栅极电介质层12形成存储器开口49，使得存储器开口49从交替堆叠体(32，42)的顶表面延伸到下部选择栅电极之间的基板内的半导体材料层10的顶表面。在一个实施例中，在半导体材料层10的顶表面物理暴露在每个存储器开口49的底部处后，可以可选地进行向半导体材料层10中的过蚀刻。过蚀刻可以在光刻材料堆叠体之前或者之后进行。换言之，半导体材料层10的凹陷的表面可以从半导体材料层10的裸露的顶表面垂直地偏移凹陷深度。凹陷深度可以例如从1nm到50nm的范围内，虽然还可以采用更小和更大的凹陷深度。过蚀刻是可选的，并且可以省略。如果不进行过蚀刻，则每个存储器开口49的底表面可以与半导体材料层10的最顶层表面共面。存储器开口49中的每一个可以包含实质上垂直于基板的最顶层表面延伸的侧壁(或多个侧壁)。在其中形成存储器开口49的阵列的区域在本文中称为器件区域。半导体材料层10构成基板10，其可以是半导体基板。替代地，半导体材料层10可以省略，并且存储器开口49可以延伸到半导体材料层10的顶表面。
存储器堆叠体结构可以形成在采用本公开的各种实施例的存储器开口中的每一个中。图2A-2H示出了根据本公开的实施例的在形成示例性存储器堆叠体结构期间的示例性结构内的存储器开口的顺序的垂直截面图。可以在图1所示的示例性结构中的存储器开口49中的每一个内进行示例性存储器堆叠体结构的形成。
参考图2A，在放大的视图中示出了图1的示例性结构中的存储器开口49。存储器开口49延伸穿过绝缘帽层70、交替堆叠体(32，42)、栅极电介质层12，并且可选地延伸到半导体材料层10的上部部分中。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可以在从0nm到30nm的范围内，虽然还可以采用更大的凹陷深度。可选地，牺牲材料层42可以部分地横向凹陷，以例如通过各向同性蚀刻来形成横向凹陷(未示出)。
参考图2B，可以例如通过选择性外延来将可选的外延沟道部分11形成在每个存储器开口49的底部部分。每个外延沟道部分11包括与半导体材料层10的单晶半导体材料外延对齐的单晶半导体材料。在一个实施例中，外延沟道部分11可以掺杂有与半导体材料层10相同的导电型的电掺杂剂。在一个实施例中，每个外延沟道部分11的顶表面可以形成在包含牺牲材料层42的顶表面的水平平面的上方。在这种情况下，可以通过将位于包含外延沟道部分11的顶表面的水平平面的下面的每个牺牲材料层42替换为相应的导电材料层，来后续形成至少一个源极选择栅电极。
参考图2C，可以将包含至少一个阻挡电介质层(501L，503L)、存储器材料层504L、隧穿电介质层506L和可选的第一半导体沟道层601L的系列的层随后沉积在存储器开口49中。至少一个阻挡电介质层(501L，503L)可以包含例如第一阻挡电介质层501L和第二阻挡电介质层503L。
第一阻挡电介质层501L可以通过保形沉积方法沉积在每个存储器开口49的侧壁上。第一阻挡电介质层501L包含电介质材料，其可以是电介质金属氧化物。如本文所使用的，电介质金属氧化物是指包含至少一个金属元素和至少氧的电介质材料。电介质金属氧化物可以基本由至少一个金属元素和氧构成，或者可以基本由至少一个金属元素、氧诸如氮的至少一个非金属元素构成。在一个实施例中，第一阻挡电介质层501L可以包含具有大于7.9的介电常数(即具有大于硅氮化物的介电常数的介电常数)的电介质金属氧化物。
电介质金属氧化物的非限制性示例包含铝氧化物(Al2O3)、铪氧化物(HfO2)、镧氧化物(LaO2)、钇氧化物(Y2O3)、钽氧化物(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠体。可以通过例如学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积第一阻挡电介质层501L。第一阻挡电介质层501L的厚度可以在从1nm到20nm的范围内，虽然还可以采用更小和更大的厚度。第一阻挡电介质层501L可以随后起到电介质材料的部分的功能，该电介质材料的部分阻挡所储存的电荷泄露到控制栅电极。在一个实施例中，第一阻挡电介质层501L包含铝氧化物。
第二阻挡电介质层503L可以形成在第一阻挡电介质层501L上。第二阻挡电介质层503L可以包含与第一阻挡电介质层501L的电介质材料不同的电介质材料。在一个实施例中，第二阻挡电介质层503L可以包含硅氧化物(例如，SiO2)、具有与第一阻挡电介质层501L不同成分的电介质金属氧化物、硅氮氧化物、硅氮化物或其组合。在一个实施例中，第二阻挡电介质层503L可以包含硅氧化物。可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或者其组合)形成第二阻挡电介质层503L。第二阻挡电介质层503L的厚度可以在从1nm到20nm的范围内，虽然还可以采用更小和更大的厚度。替代地，第一阻挡电介质层501L和/或第二阻挡电介质层503L可以省略，并且可以在待随后形成的存储器膜的表面上形成背侧凹陷后形成阻挡电介质层。
随后，存储器材料层504L、隧穿电介质层506L和可选的第一半导体沟道层601L可以顺序地形成。在一个实施例中，存储器材料层504L可以是包含电介质电荷捕获材料的电荷捕获材料，其可以是例如硅氮化物。替代地，存储器材料层504L可以包含导电材料，诸如掺杂的多晶硅或者金属材料，该金属材料被例如通过在横向凹陷内形成到牺牲材料层42中而图案化为多个电隔离的部分的金属材料(例如，浮置栅极)。在一个实施例中，存储器材料层504L包含硅氮化物层。
存储器材料层504L可以形成为均质成分的单一存储器材料层，或者可以包含多个存储器材料层的堆叠体。多个存储器材料层(如果采用)可以包括多个间隔开的浮置栅极材料层，该浮置栅极材料层含有导电材料(例如，诸如钨、钼、钽、钛、铂、钌及其合金的金属，或诸如钨硅化物、钼硅化物、钽硅化物、钛硅化物、镍硅化物、钴硅化物或其组合的金属硅化物)和/或半导体材料(例如，包含至少一种单质半导体元素或至少一种化合物半导体材料的多晶或非晶态半导体材料)。替代地或附加地，存储器材料层504L可以包括绝缘电荷捕获材料，诸如一个或多个硅氮化物段。替代地，存储器材料层504L可以包括导电纳米颗粒(诸如金属纳米颗粒)，其可以是例如钌纳米颗粒。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、或用于在其中储存电荷的任何适当的沉积技术来形成存储器材料层504L。存储器材料层504L的厚度可以在从2nm到20nm的范围内，虽然还可以采用更小和更大的厚度。
隧穿电介质层506L包含电介质材料，可以在适当的电偏置条件下穿过该电介质材料进行电荷隧穿。可以根据要形成的单片三维NAND串存储器器件的操作的模式，通过热载流子注入或者由福勒-诺得海姆(Fowler-Nordheim)隧穿诱导的电荷转移来进行电荷隧穿。隧穿电介质层506L可以包含硅氧化物、硅氮化物、硅氮氧化物、电介质金属氧化物(诸如铝氧化物和铪氧化物)、电介质金属氮氧化物、电介质金属硅酸盐、其合金、和/或其组合。在一个实施例中，隧穿电介质层506L可以包含第一硅氧化物层、硅氮氧化物层和第二硅氧化物层的堆叠体，其通常已知为ONO堆叠体。在一个实施例中，隧穿电介质层506L可以包含实质上无碳的硅氧化物层或者实质上无碳的硅氮氧化物层。隧穿电介质层506L的厚度可以在从2nm到20nm的范围内，虽然还可以采用更小和更大的厚度。
可选的第一半导体沟道层601L包含半导体材料，诸如至少一个单质半导体材料、至少一个III-V族化合物半导体材料、至少一个II-VI族化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一个实施例中，第一半导体沟道层601L包含非晶态硅或者多晶硅。可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))形成第一半导体沟道层601L。第一半导体沟道层601L的厚度可以在从2nm到10nm的范围内，虽然还可以采用更小和更大的厚度。腔49’形成在未以沉积的材料层(501L、503L、504L、506l、601L)填充的每个存储器开口49的体积中。
参考图2D，采用至少一种各向异性蚀刻工艺，顺序地各向异性地蚀刻可选的第一半导体沟道层601L、隧穿电介质层506L、存储器材料层504L、至少一个阻挡电介质层(501L，503L)。可以通过至少一个各向异性蚀刻工艺移除第一半导体沟道层601L、隧穿电介质层506L、存储器材料层504L以及至少一个阻挡电介质层(501L，503L)的位于绝缘帽层70的顶表面的上方的部分。另外，可以移除第一半导体沟道层601L、隧穿电介质层506L、存储器材料层504L以及至少一个阻挡电介质层(501L，503L)的在每个腔49’的底部处的水平部分，以在其剩余部分中形成开口。可以通过各向异性蚀刻工艺来蚀刻第一半导体沟道层601L、隧穿电介质层506L、存储器材料层504L以及至少一个阻挡电介质层(501L，503L)中的每一个。
第一半导体沟道层601L的每个剩余部分构成第一半导体沟道部分601。隧穿电介质层506L的每个剩余部分构成隧穿电介质506。存储器材料层504L的每个剩余部分在本文中称为电荷储存元件504。在一个实施例中，电荷储存元件504可以是连续层，即可以是电荷储存层。第二阻挡电介质层503L的每个剩余部分在本文中称为第二阻挡电介质503。第一阻挡电介质层501L的每个剩余部分在本文中称为第一阻挡电介质501。可以在穿过第一半导体沟道部分601、隧穿电介质506、电荷储存元件504和至少一个阻挡电介质(501，503)的开口的下面物理地暴露外延沟道部分11的表面。如果外延沟道部分11不存在，则可以在存储器腔49’的下面物理地暴露半导体材料层10的顶表面。可选地，外延沟道部分11的物理暴露的部分可以垂直地凹陷。隧穿电介质506由电荷储存元件504围绕。电荷储存元件504可以包括电荷捕获材料或者浮置栅极材料。
隧穿电介质506、电荷储存元件504、第二阻挡电介质503和第一阻挡电介质501的集整体地构成存储器膜50。在一个实施例中，第一半导体沟道部分601、隧穿电介质506、电荷储存元件504、第二阻挡电介质503和第一阻挡电介质501可以具有垂直重合的侧壁。如本文所使用的，如果存在包含第一表面和第二表面两者的垂直平面，则第一表面是与第二表面“垂直重合”的。此类垂直平面可以或可以不具有水平的曲率，但是沿着垂直方向不包含任何曲率(即直上直下地延伸)。
参考图2E，第二半导体沟道层602L可以直接沉积在基板10之上的外延沟道部分11的半导体表面上，并且直接沉积在第一半导体沟道部分601上。第二半导体沟道层602L包含半导体材料，诸如至少一个单质半导体材料、至少一个III-V族化合物半导体材料、至少一个II-VI族化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一个实施例中，第二半导体沟道层602L包含非晶态硅或者多晶硅。可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))形成第二半导体沟道层602L。第二半导体沟道层602L的厚度可以在从2nm到10nm的范围内，虽然还可以采用更小和更大的厚度。第二半导体沟道层602L可以部分填充每个存储器开口中的腔49’，或者可以完全填充每个存储器开口中的腔。
第一半导体沟道部分601和第二半导体沟道部分602L的材料集体地称为半导体沟道材料。换言之，半导体沟道材料是在第一半导体沟道部分601和第二半导体沟道层602L中的所有半导体材料的集。
参考图2F，在每个存储器开口中的腔49’未被第二半导体沟道层602L完全填充的情况下，可以在腔49’中沉积电介质芯层62L以填充每个存储器开口内的腔的任何剩余部分。电介质芯层62L包含诸如硅氧化物或者有机硅酸盐玻璃的电介质材料。可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))或者通过自平坦化沉积工艺(诸如旋涂)来沉积电介质芯层62L。
参考图2G，可以例如通过凹陷蚀刻从绝缘帽层70的顶表面的上方移除电介质芯层62L的水平部分。另外，第二半导体沟道层602L的位于绝缘帽层70的顶表面的上方的水平部分可以通过平坦化工艺移除，其可以采用凹陷蚀刻或者化学机械平坦化(CMP)。存储器开口内的第二半导体沟道层602L的每个剩余部分构成第二半导体沟道部分602。
第一半导体沟道部分601和第二半导体沟道部分602的每个邻接对可以集体地形成半导体沟道60，当包含半导体沟道60的垂直NAND器件导通时，电流可以流动穿过该半导体沟道60。隧穿电介质506嵌入在电荷储存元件504内，并且横向地围绕半导体沟道60的部分。第一阻挡电介质501、第二阻挡电介质503、电荷储存元件504和隧穿电介质506的每个邻接集集体地构成存储器膜50，其能够以宏观保留时间储存电荷。在一些实施例中，第一阻挡电介质501和/或第二阻挡电介质503在该步骤处可以不存在于存储器膜50中，并且可以在形成背侧凹陷后随后形成阻挡电介质。如本文所使用的，宏观保留时间是指适合于作为永久存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
可以例如通过凹陷蚀刻到位于绝缘帽层70的顶表面和绝缘帽层70的底表面之间的深度，使电介质芯层62L的剩余部分的顶表面进一步在每个存储器开口内凹陷。电介质芯层62L的每个剩余部分构成电介质芯62。
参考图2H，可以通过在电介质芯62的上方在每个凹陷区域内沉积掺杂的半导体材料来形成漏极区域63。掺杂半导体材料可以是例如掺杂多晶硅。可以例如通过化学机械平坦化(CMP)或者凹陷蚀刻来从绝缘帽层70的顶表面的上方移除沉积的半导体材料的过量部分，以形成漏极区域63。存储器膜50、漏极区域63、半导体沟道60和可选的电介质芯62的组合形成存储器堆叠体结构55。
示例性存储器堆叠体结构可以嵌入到图1A和1B中所示的示例性结构中。图3示出了并入图2H的示例性存储器堆叠体结构的多个实例的示例性结构。示例性结构包含半导体器件，其包括包含交替的多个材料层(例如，牺牲材料层42)和位于半导体基板10之上的绝缘层32的堆叠体以及延伸穿过堆叠体(32，42)的存储器开口。半导体器件还包括存储器堆叠体结构55，该存储器堆叠体结构从堆叠体的最底层(例如，最底部的牺牲材料层42)垂直地延伸到堆叠体的最顶层(例如最顶部的牺牲材料层42)并且接触存储器开口的侧壁和半导体基板的水平表面。
参考图4，可选的第一接触级电介质层71可以形成在基板10之上。作为可选的结构，可以或者可以不形成第一接触级电介质层71。在形成第一接触级电介质层的情况下，第一接触级电介质层71包含电介质材料，诸如硅氧化物、硅氮化物、硅氮氧化物、多孔或无孔有机硅酸盐玻璃(OSG)或其组合。如果使用有机硅酸盐玻璃，则有机硅酸盐玻璃可以或可以不掺杂氮。第一接触级电介质层71可以形成在包含绝缘帽层70的顶表面和漏极区域63的顶表面的水平平面之上。可以通过化学气相沉积、原子层沉积(ALD)、旋涂、或其组合来沉积第一接触级电介质层71。接触级电介质层71的厚度可以在从10nm到300nm的范围内，虽然还可以采用更小和更大的厚度。
在一个实施例中，第一接触级电介质层71可以形成为通体具有均匀厚度的电介质材料层。第一接触级电介质层71可以形成为单个电介质材料层，或者可以形成为多个电介质材料层的堆叠体。替代地，第一接触级电介质层71的形成可以与至少一个线级的电介质层(未示出)的形成合并。尽管采用其中第一接触级电介质层71与可选的第二接触级电介质层或随后沉积的至少一个线级的电介质层是分开的结构的实施例来描述本公开，在本文中明确地预期了其中第一接触级电介质层71和至少一个线级的电介质层在相同的工艺步骤中形成和/或形成为相同的材料层的实施例。
可选地，可以例如通过施加光致抗蚀剂层和将光致抗蚀剂层图案化为具有开口，并且通过采用诸如各向异性蚀刻的蚀刻来穿过交替堆叠体(32，42)转印开口的图案，来移除交替堆叠体(32，42)的部分(未示出)。延伸穿过交替堆叠体(32，42)的整个厚度的可选的沟槽可以形成在包含外围器件区域(未示出)的区域内。随后，可以用诸如硅氧化物的可选的电介质材料来填充该沟槽。可以通过诸如化学机械平坦化和/或凹陷蚀刻的平坦化工艺来从第一接触级电介质层71的顶表面的上方移除电介质材料的过量部分。在平坦化期间，第一接触级电介质层71的顶表面可以用作停止表面。沟槽中的剩余电介质材料构成电介质材料部分(未示出)。
参考图5A-5E，可以通过图案化交替堆叠体(32，42)的部分，将阶梯式腔69形成在接触区域300内。阶梯式腔69可以具有各种阶梯式表面，使得阶梯式腔的水平截面形状作为距基板10的顶表面的垂直距离的函数逐步改变。在一个实施例中，可以通过重复进行工艺步骤的集来形成阶梯式腔。工艺步骤的集可以包含，例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺将腔的深度垂直地增加一个或多个级，该第二类型的蚀刻工艺横向地扩展在随后的第一类型的蚀刻工艺中将垂直地蚀刻的面积。如本文所使用的，包含交替的多元件的结构的“级”定义为结构内的第一材料层和第二材料层的对的相对位置。
如本文所使用的，“阶梯式表面”是指包含至少两个水平表面和至少两个垂直表面的表面的集，其使得每个水平表面邻接于从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接于从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯式腔”是指具有阶梯式表面的腔。“阶梯”是指在邻接的表面的集的高度上的垂直移动。
在一个实施例中，可以通过图案化交替堆叠体(32，42)形成阶梯式表面的多个集(R1，R2，R3，R4)，使得至少一个阶梯包含多个间隔体材料层42的垂直重合的侧壁。在一个实施例中，阶梯式表面的每个集(R1，R2，R3或R4)可以包含多个间隔体材料层42和多个绝缘层32的垂直重合的侧壁。在一个实施例中，阶梯式表面的多个集(R1，R2，R3，R4)可以包含阶梯式表面的n(例如，4)个集，其中n是大于1的整数。例如，阶梯式表面的多个集(R1，R2，R3，R4)可以包含：阶梯式表面的第一集R1，其包含间隔体材料层42的位于级的第一集处的第一子集(例如，从被用作或将被用作源极选择栅极层的最顶间隔体材料层的级之上计数的第(nk+1)个间隔体材料层，其中k是非负整数)的垂直重合侧壁的第一集；阶梯式表面的第二集R2，其包含间隔体材料层42的位于级的第二集处的第二子集(例如，从被用作或将被用作源极选择栅极层的最顶间隔体材料层的级之上计数的第(nk+2)个间隔体材料层，其中k是非负整数)的垂直重合侧壁的第二集；以及如果n大于2，则包含阶梯式表面的第i个集Ri，其包含间隔体材料层42的位于第i级(对于大于2且不大于n的每个整数i)处的第i个子集(例如，从被用作或将被用作源极选择栅极层的最顶间隔体材料层的级之上计数的第(nk+i)个间隔体材料层，其中k是非负整数)的垂直重合侧壁的第i个集。
在说明性示例中，n可以是4，并且阶梯式表面的第一集R1可以包含间隔体材料层42的位于级的第一集处的第一子集(其可以包含对于非负整数k从被用作源极选择电极的最顶间隔体材料层之上计数的第(4k+1)个间隔体材料层42的级)的垂直重合侧壁的第一集；阶梯式表面的第二集R2可以包含间隔体材料层42的位于级的第二集处的第二子集(其可以包含对于非负整数k从被用作源极选择栅电极的最顶间隔体材料层之上计数的第(4k+2)个间隔体材料层42的级)的垂直重合侧壁的第二集；阶梯式表面的第三集R3可以包含间隔体材料层42的位于级的第三集处的第三子集(其可以包含对于非负整数k从被用作源极选择栅电极的最顶间隔体材料层之上计数的第(4k+3)个间隔体材料层42的级)的垂直重合侧壁的第三集；并且阶梯式表面的第四集R4可以包含间隔体材料层42的位于级的第四集处的第四子集(其可以包含对于非负整数k从被用作源极选择栅电极的最顶间隔体材料层之上计数的第(4k+4)个间隔体材料层42的级)的垂直重合侧壁的第四集。级的每个集相对于彼此是错开(staggered)的。如本文所使用的，如果级的第一集和级的第二集相对于彼此是垂直偏移的，则级的第一集和级的第二集错开。例如，级的第一集可以包含对非负整数k在被用于源极选择栅电极的最顶间隔体材料层之上计数的第(4k+1)个间隔体材料层42，并且级的第二集可以包含对非负整数k在被用于源极选择栅电极的最顶间隔体材料层之上计数的第(4k+2)个间隔体材料层42。在这种情况下，因为级的第二集从级的第一集垂直偏移单个级，级的第一集和级的第二集相对彼此错开。如图5B和5E中所示，由于级在方向hd1上在阶梯式表面的每个集之间错开，阶梯具有在阶梯式表面的相邻集之间的侧壁33A、33B和33C。区域300中的阶梯式表面的每个集(R1，R2，R3，R4)对应于区域100中的存储器区块102内的相应的存储器子区块(102A，102B，102C，102D)，并且位于区域100中的存储器区块102内的相应的存储器子区块(102A，102B，102C，102D)附近。
在一个实施例中，可以在不同的相应的存储器子区块(102A，102B，102C，102D)(即包含存储器堆叠体结构55的群集的存储器区块102中的不同区域)附近提供阶梯式表面的不同集(R1，R2，R3，R4)。在形成所有阶梯式表面后，可以例如通过灰化来移除用于形成阶梯式表面的掩模材料层。多个光致抗蚀剂层和/或多个蚀刻工艺可以用于形成阶梯式表面。
随后，光致抗蚀剂层(未示出)可以被施加在第一接触级电介质层71之上，并且可以被光刻地图案化，以在存储器区块之间的区域内形成开口。在一个实施例中，存储器区块102和存储器子区块(102A，102B，102C，102D)可以沿着第一水平方向hd1相互横向地间隔，并且光致抗蚀剂层中的每个开口的沿第一水平方向hd1的尺寸可以小于存储器堆叠体结构55的邻近的群集(即子区块或者集)之间沿第一水平方向hd1的间隔。另外，光致抗蚀剂层中的每个开口的沿第二水平方向hd2(其平行于存储器堆叠体结构55的每个群集的长度方向)的尺寸可以小于存储器堆叠体结构55的每个群集沿第二方向的范围。
光致抗蚀剂层中的开口的图案可以转移到第一接触级电介质层71中并且转移到位于漏极选择栅电极的级处的间隔体材料层42中，即转移到形成在漏极选择栅电极的级处的每个间隔体材料层42中。穿过第一接触级电介质层71并且穿过交替堆叠体(32，42)的层的子集在光致抗蚀剂层中的每个开口的下面形成隔离沟槽59，其位于漏极选择栅电极的级处。隔离沟槽59形成在每个存储器区块中的每个相邻存储器子区块的对之间。然而，优选地，隔离沟槽59不形成在相邻的存储器区块之间(即在一个存储器区块中的边缘子区块和相邻的存储器区块的相对端子区块之间)。可以例如通过灰化，随后移除光致抗蚀剂层。
参考图6A-6D，诸如硅氧化物的电介质材料沉积在阶梯式腔69和隔离沟槽59中。可以例如通过化学机械平坦化(CMP)来从第一接触级电介质层71的顶表面的上方移除所沉积的电介质材料的过量部分。所沉积的电介质材料的填充阶梯式腔69的剩余部分构成后退阶梯式电介质材料部分65。如本文所使用的，“后退阶梯式”元件是指具有阶梯式表面和作为距元件所在的基板的顶表面的垂直距离的函数而单调地增加的水平截面面积的元件。隔离沟槽59中的电介质材料的每个剩余部分构成隔离电介质结构66。后退阶梯式电介质材料部分65和隔离电介质结构66可以具有相同的成分。如果采用硅氧化物作为电介质材料，则后退阶梯式电介质材料部分65和隔离电介质结构66的硅氧化物可以或可以不掺杂有诸如B、P和/或F的掺杂剂。隔离电介质结构66在将形成在相同存储器区块中的相邻存储器子区块内的漏极侧选择电极之间提供电隔离。然而，优选地，隔离电介质结构66不形成在相邻的存储器区块之间(即在一个存储器区块中的边缘子区块和相邻的存储器区块的相对端子区块之间)。
参考图7A-7D，可以可选地穿过后退阶梯式电介质材料部分65和/或穿过第一接触级电介质层71和/或穿过交替堆叠体(32，42)形成至少一个电介质支撑柱7P。图7B中的平面A-A’对应于图7A的垂直截面图的平面。在一个实施例中，至少一个电介质支撑柱7P可以形成在接触区域300中，其位于器件区域100附近。可以例如通过形成延伸穿过后退阶梯式电介质材料部分65和/或穿过交替堆叠体(32，42)和至少到基板10的顶表面的开口，以及通过将开口填充有对将用于移除牺牲材料层42的蚀刻化学有抵抗力的电介质材料，来形成至少一个电介质支撑柱7P。
在一个实施例中，至少一个电介质支撑柱7P可以包含硅氧化物和/或诸如铝氧化物的电介质金属氧化物。在一个实施例中，电介质材料的与至少一个电介质支撑柱7P的沉积同时地沉积在第一接触级电介质层71之上的部分可以作为第二接触级电介质层73存在于第一接触级电介质层71之上。至少一个电介质支撑柱7P和第二接触级电介质层73中的每一个是可选的结构。同样地，第二接触级电介质层73可以或可以不存在于绝缘帽层70和后退阶梯式电介质材料部分65之上。第一接触级电介质层71和第二接触级电介质层73在本文中被集体地称为至少一个接触级电介质层(71，73)。在一个实施例中，至少一个接触级电介质层(71，73)可以包含第一接触级电介质层和第二接触级电介质层两者(71，73)，并且可选地包含可以随后形成的任何附加的通孔级电介质层。在另一个实施例中，至少一个接触级电介质层(71，73)可以仅包含第一接触级电介质层71或第二接触级电介质层73，并且可选地包含可以随后形成的任何附加的通孔级电介质层。替代地，可以省略第一接触级电介质层和第二接触级电介质层(71，73)的形成，并且随后可以形成至少一个通孔级电介质层，即在形成背侧接触通孔结构后。
第二接触级电介质层73和至少一个电介质支撑柱7P可以形成为整体构造的单个连续结构，即其间没有任何材料界面。在另一个实施例中，可以通过化学机械平坦化或凹陷蚀刻来移除电介质材料的与至少一个电介质支撑柱7P的沉积同时地沉积在第一接触级电介质层71之上的部分。在这种情况下，第二接触级电介质层73不存在，并且可以物理地暴露第一接触级电介质层71的顶表面。
参考图8A-8D，背侧接触沟槽79可以形成在存储器区块之间并且在含有存储器堆叠体结构55的群集的存储器子区块之间。在一个实施例中，每个背侧接触沟槽79可以沿着第二水平方向hd2延伸，使得子区块(例如，存储器堆叠体结构55的群集)沿着第一水平方向hd1横向地间隔。存储器堆叠体结构55的每个群集连同交替堆叠体(32，42)的部分构成存储器子区块。每个存储器子区块由背侧接触沟槽79相互横向地间隔。相同存储器区块中的每个存储器子区块通过位于隔离电介质结构66之下的交替堆叠体(32，42)的电桥区域(即连接部分)104相互互连。因此，位于相同区块中的相邻的子区块之间的背侧接触沟槽79包括由对应于电桥区域104的间隙分开的几个部分。相比之下，相邻的存储器区块不通过电桥区域104相互互连。因此，位于不同区块中的相邻子区块之间的背侧接触沟槽79(即位于相邻存储器区块之间的沟槽)是连续的(即包括单个沟槽)，并且不由与电桥区域104相对应的间隙分开的几个部分组成。
可以形成每个背侧接触沟槽79，使得背侧接触沟槽79包含至少第一部分和第二部分，诸如至少两个深部分79D(其中物理地暴露基板10(例如，基板半导体层)的顶表面)和浅部分79S(其比深部分79D更浅)。浅部分79S横向地连接到两个深部分79D中的每一个，并且具有位于包含交替堆叠体(32，42)的顶表面的水平平面的上方的底表面。背侧接触沟槽79的浅部分79S覆于隔离电介质结构66之上。浅部分79S的底表面可以是隔离电介质结构66的顶表面，其相对于隔离电介质结构66的原始顶表面可以或可以不垂直地凹陷。隔离电介质结构66的侧壁物理地暴露于背侧接触沟槽79的两个深部分79D。在替代实施例中，省略了浅部分79S。
可以例如通过形成延伸到半导体材料层10的顶表面的深部分和未延伸到间隔体材料层42中的任一个的浅部分，形成背侧接触沟槽79。例如，背侧接触沟槽79的浅部分的底表面可以位于包含第二接触级电介质层73的顶部表面的水平平面和包含绝缘帽层70的底表面的另一个水平平面的下方。在一个实施例中，通过将隔离电介质结构66的顶部部分凹陷，可以使背侧接触沟槽79的浅部分的底表面位于与第一接触级电介质层和第二接触级电介质层(71，73)之间的界面相同的级处，或者可以位于包含第一接触级电介质层71的顶表面的水平平面和包含绝缘帽层70的底表面的水平平面之间。
在一个实施例中，可以通过两个光刻工艺和两个各向异性蚀刻的组合来形成背侧接触沟槽79。例如，可以通过将第一光致抗蚀剂层施加在第二接触级电介质层73之上，并且光刻地图案化第一光致抗蚀剂层以在位于存储器堆叠体结构55的群集之间且不覆于隔离电介质结构66之上的区域中形成开口，通过第一各向异性蚀刻(诸如反应离子蚀刻)将第一光致抗蚀剂层中的开口穿过第一接触级电介质层和第二接触级电介质层(71，73)、后退阶梯式电介质材料部分65和交替堆叠体(32，42)转印到半导体材料层10的顶表面，来形成背侧接触沟槽79。随后，第二光致抗蚀剂层可以被施加在示例性结构之上(同时填充由第一各向异性蚀刻形成的沟槽)，并且可以被光刻地图案化以形成覆于隔离电介质结构66之上的开口。随后可以通过第二各向异性蚀刻(其可以是另一个反应离子蚀刻)将第二光致抗蚀剂层中的图案穿过第二接触级电介质层73转印，并且可选地转印到每个隔离电介质结构66的上部部分中。在替代实施例中，可以通过单个光刻步骤和单个蚀刻步骤形成沟槽79。在该实施例中，选择每个隔离电介质结构66的材料，使得其在沟槽79的蚀刻期间充当蚀刻停止并且不被蚀刻。例如，每个隔离电介质结构66可以包括金属氧化物绝缘材料，诸如铝氧化物。在另一个替代实施例中，省略了沟槽79的浅部分79S。在这种情况下，可以通过单个光刻步骤和单个蚀刻步骤形成沟槽79的剩余的深部分79D。
在一个实施例中，在形成背侧接触沟槽79的深部分后，可以通过第二导电型(其与第一导电型相反)的掺杂剂的植入来在背侧接触沟槽79的深部分的底部处形成源极区域61。例如，如果第一导电型是p型，则第二导电型是n型，反之亦然。
参考图9A-9D，在间隔体材料层是牺牲材料层42的情况下，可以例如采用蚀刻工艺将相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入到背侧接触沟槽79中。背侧凹陷43形成在从其中移除牺牲材料层42的体积中。牺牲材料层42的第二材料的移除可以是相对于绝缘层32的第一材料、至少一个电介质支撑柱7P的材料、后退阶梯式电介质材料部分65的材料、半导体材料层10的半导体材料、以及存储器膜50的最外层的材料有选择性的。在一个实施例中，牺牲材料层42可以包含硅氮化物，并且绝缘层32、至少一个电介质支撑柱7P、后退阶梯式电介质材料部分65的材料可以选自硅氧化物和电介质金属氧化物。在另一个实施例中，牺牲材料层42可以包含诸如多晶硅的半导体材料，并且绝缘层32、至少一个电介质支撑柱7P、后退阶梯式电介质材料部分65的材料可以选自硅氧化物、硅氮化物和电介质金属氧化物。在这种情况下，背侧接触沟槽79的深度可以修改，使得背侧接触沟槽79的最底表面位于栅极电介质层12内，即以避免半导体基板层10的顶表面的物理暴露。
对第一材料和存储器膜50的最外层有选择性地移除第二材料的蚀刻工艺可以是采用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是气相(干法)蚀刻工艺，其中蚀刻剂以气相引入到背侧接触沟槽79中。例如，如果牺牲材料层42包含硅氮化物，则蚀刻工艺可以是湿法蚀刻工艺，其中示例性结构浸入到包含磷酸的湿法蚀刻槽内，磷酸对硅氧化物、硅和本领域中采用的各种其他材料有选择性地蚀刻硅氮化物。至少一个电介质支撑柱7P、后退阶梯式电介质材料部分65和存储器堆叠体结构55提供结构的支撑，而背侧凹陷43存在于先前由牺牲材料层42所占据的体积内。
每个背侧凹陷43可以是横向延伸的腔，该腔具有大于腔的垂直范围的横向尺寸。换言之，每个背侧凹陷43的横向尺寸可以大于背侧凹陷43的高度。多个背侧凹陷43可以形成在从其中移除牺牲材料层42的第二材料的体积内。与背侧凹陷43相比，在其中形成存储器堆叠体结构55的存储器开口在本文中称为前侧凹陷或前侧腔。在一个实施例中，器件区域100包括具有设置在基板10的上方的多个器件级的单片三维NAND串的阵列。在这种情况下，每个背侧凹陷43可以限定用于接收单片三维NAND串的阵列的相应的字线的空间。
多个背侧凹陷43中的每一个可以实质上平行于基板10的顶表面延伸。可以通过下面的绝缘层32的顶表面和上覆的绝缘层32的底表面垂直地界定背侧凹陷43。在一个实施例中，每个背侧凹陷43可以通体具有均匀的高度。可选地，背侧阻挡电介质层可以形成在背侧凹陷中。
参考图10A-10D，可以通过将半导体材料热转换和/或等离子体转换为电介质材料，而将外延沟道部分11和源极区域61的物理暴露表面部分转换为电介质材料部分。例如，热转换和/或等离子体转换可以用于将每个外延沟道部分11的表面部分转换为电介质间隔体116，并且将每个源极区域61的表面部分转换为牺牲电介质部分616。在一个实施例中，每个电介质间隔体116可以是与环面(torus)拓扑同胚，即大体上环形。如本文所使用的，如果元件的形状可以在不破坏孔或者将新孔的情况下连续拉伸形为环面形状，则元件与环面拓扑同胚。电介质间隔体116包含电介质材料，该电介质材料包含与外延沟道部分11相同的半导体元素，并且附加地包含诸如氧和/或氮的至少一个非金属元素，使得电介质间隔体116的材料是电介质材料。在一个实施例中，电介质间隔体116可以包含外延沟道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。同样地，每个牺牲电介质部分616包含电介质材料，该电介质材料包含与源极区域61相同的半导体元素，并且附加地包含诸如氧和/或氮的至少一个非金属元素，使得牺牲电介质部分616的材料是电介质材料。在一个实施例中，牺牲电介质部分616可以包含源极区域61的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
可以可选地形成背侧阻挡电介质层(未示出)。背侧阻挡电介质层(如果存在)包括电介质材料，该电介质材料起到随后在背侧凹陷43中形成的控制栅极的控制栅极电介质的功能。在至少一个阻挡电介质(510，503)存在于每个存储器堆叠体结构55内的情况下，背侧阻挡电介质层是可选的。在存储器堆叠体结构55中不存在阻挡电介质的情况下，存在背侧阻挡电介质层。
至少一个金属材料可以沉积在多个背侧凹陷43中、在背侧接触沟槽79的侧壁上并且在第二接触级电介质层73的顶表面之上。如本文所使用的，金属材料是指包含至少一个金属元素的导电材料。
金属材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、无电电镀、电镀或其组合。金属材料可以是单质金属、至少两种单质金属的金属间合金、至少一种单质金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、诸如金属硅化物的导电金属半导体合金、其合金、以及其组合或其堆叠体。可以沉积在多个背侧凹陷43中的非限制性示例金属材料包含钨、钨氮化物、钛、钛氮化物、钽、钽氮化物、钴和钌。在一个实施例中，金属材料可以包括诸如钨和/或金属氮化物的金属。在一个实施例中，用于填充多个背侧凹陷43的金属材料可以是钛氮化物层和钨填充材料的组合。
在一个实施例中，金属材料可以通过化学气相沉积或原子层沉积来沉积。在一个实施例中，在沉积工艺期间，金属材料可以采用至少一种含氟前驱体气体作为前驱体气体。在一个实施例中，至少一个含氟前驱体气体的分子可以包括至少一个钨原子和至少一个氟原子的化合物。例如，如果金属材料包含钨，在沉积工艺期间可以采用WF6和H2。
多个导电层46可以形成在多个背侧凹陷43中，并且连续金属材料层(未示出)可以形成在每个背侧接触沟槽79的侧壁上且形成在至少一个接触级电介质层(71，73)之上。从而，可以用导电层46替换每个牺牲材料层42。背侧腔存在于每个背侧接触沟槽79的未填充有背侧阻挡电介质层和连续金属材料层的部分中。
随后，例如通过各向同性蚀刻从每个背侧接触沟槽79的侧壁和从第二接触级电介质层73的上方回蚀刻连续金属材料层的所沉积的金属材料。背侧凹陷43中所沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。从而，可以用导电层46替换牺牲材料层42。
导电层46的子集可以起到位于相同级处的多个控制栅电极和将位于相同级处的多个控制栅电极电互连(即电短路)的字线的功能。每个导电层46内的多个控制栅电极是包含存储器堆叠体结构55的垂直存储器器件的控制栅电极。换言之，导电层46的一个子集可以是字线，其起到一个存储器区块中的不同存储器子区块中的多个垂直存储器器件的公共控制栅电极的功能。导电层46A的另一个子集可以是多个垂直存储器器件的公共漏极侧选择栅电极。导电层46B的另一个子集可以是多个垂直存储器器件的公共源极侧选择栅电极。可选地，在各向异性蚀刻的最后工艺步骤期间，可以从源极区域61的上方移除牺牲电介质部分616。
参考图11A-11E，绝缘材料层可以通过保形沉积方法形成在背侧接触沟槽79中并且形成在第二接触级电介质层73之上。示例性保形沉积工艺包含但不限于化学气相沉积和原子层沉积。绝缘材料层包含绝缘材料，诸如硅氧化物、硅氮化物、电介质金属氧化物、有机硅酸盐玻璃或其组合。绝缘材料层的厚度可以在从1.5nm到60nm的范围内，虽然还可以采用更小和更大的厚度。
随后，进行各向异性蚀刻，以移除绝缘材料层的水平部分并且以可选地从第二接触级电介质层73的上方移除背侧阻挡电介质层的水平部分。背侧接触沟槽79内侧的绝缘材料层的每个剩余部分构成具有穿过其间的垂直腔的细长环状结构，其在本文中称为绝缘间隔体74。在一个实施例中，绝缘间隔体74的环状底表面接触源极区域61的顶表面。
每个绝缘间隔体74可以形成在背侧接触沟槽79的侧壁之上，并且可以直接形成在背侧阻挡电介质层的实质上垂直的侧壁上并且直接形成在导电层46的侧壁上(即直接形成在金属材料部分46的侧壁上)。每个绝缘间隔体74的厚度(如在其底部部分处所测量的)可以在从1.5nm到60nm的范围内，虽然还可以采用更小和更大的厚度。在一个实施例中，绝缘间隔体74的厚度可以在从3nm到10nm的范围内。每个绝缘间隔体74横向地围绕背侧腔79’。
可以重复地采用光刻工艺和各项异性蚀刻工艺，以形成各种通孔腔，通孔腔从至少一个接触级电介质层(73，72)的顶表面延伸到示例性结构内的各种导电元件。例如，存储器接触通孔腔可以形成在器件区域100中的每个存储器堆叠体结构55之上。控制栅极通孔腔可以形成在接触区域300的阶梯式表面之上。外围器件接触通孔腔可以形成为外围器件区域中的半导体器件(诸如场效应晶体管)的各种元件。至少一个导电材料(其可以包含金属衬垫(诸如TiN、TaN或WN)和导电填充材料(诸如W、Cu、Al、Co、Ru或其组合))可以沉积在各通孔腔中，并且可以随后通过例如化学机械平坦化(CMP)来进行平坦化。填充各通孔腔的至少一个导电材料的剩余部分构成各接触通孔结构。各接触通孔结构可以包含例如，填充背侧接触沟槽的背侧接触通孔结构76(例如，源电极/本地互连或源极线)、填充存储器接触通孔腔并且在存储器堆叠体结构55之上接触漏极63的存储器接触通孔结构88(即漏电极/本地互连或位线)、接触导电层46的起到控制栅电极功能的子集的控制栅极接触通孔结构(861，862，863，864)、接触导电层46B的起到源极选择栅电极功能的子集的源极选择接触通孔结构82、以及接触导电层46A的起到漏极选择栅电极功能的子集的漏极选择接触通孔结构84。相应的位线和一个或多个源极线(为了清楚而未示出的)可以位于层73的上方，并且电接触相应的结构88和76。
本公开的示例性结构可以包含单片三维存储器器件，单片三维存储器器件包括位于基板10上的多个存储器子区块(102A，102B，102C，102D)。每个存储器子区块(102A，102B，102C，102D)包括存储器堆叠体结构55的集和交替层(32，46)的横向围绕存储器堆叠体结构55的集的部分。交替层(32，42)包括绝缘层32和导电层46。相同存储器区块中的相邻存储器子区块的对的第一部分被背侧接触通孔结构76沿着第一水平方向hd1相互横向地间隔，并且相同存储器区块中的相邻存储器子区块的对的第二部分中的字线/控制栅电极在电桥区域104中相互电连接。
交替层(32，46)的第一子集(即至少包含起到控制栅电极功能的所有导电层46以及在其间的绝缘层32的子集)在相邻存储器子区块的对之间连续地延伸，穿过背侧接触通孔结构76的沿着第二水平方向hd2横向地间隔的两个部分76D之间的电桥区域104中的间隙，以在相同区块中的相邻存储器子区块的对之间提供连接部分(即电桥)。然而，至少包含起到控制栅电极功能的所有导电层46以及在其间的绝缘层32的子集在不同区块中的相邻存储器子区块的对之间不连续延伸。在一个实施例中，背侧接触通孔结构76可以具有一体式构造(即是单个连续的结构)，并且包含覆于交替层(32，42)的位于间隙处的部分之上的电桥部分76B。包括电介质材料的隔离电介质结构66可以位于结构76的电桥区域76B下面，并且覆于电桥区域104之上。隔离电介质结构66可以接触交替层(32，42)的位于电桥区域104中的交替层(32，42)的第一子集的上方的第二子集的侧壁，即可以接触交替层(32，42)的包含用作漏极选择栅电极的导电层46A和在其间的绝缘层32的子集。
绝缘间隔体74可以横向地围绕每个背侧接触结构76。绝缘间隔体74可以接触交替层(32，42)的第一子集的侧壁和交替层(32，42)的第二子集的侧壁。绝缘间隔体74接触隔离电介质结构66的侧壁。电桥部分76B的底表面可以位于覆于交替堆叠体(32，46)的最顶层表面之上的水平平面内。
至少一个接触级电介质层(71，73)覆于交替层(32，46)以及存储器堆叠体结构44的集之上。背侧接触通孔结构76的顶表面可以与至少一个接触级电介质层(71，73)的最顶层表面是共面的。每个存储器堆叠体结构55可以延伸穿过交替堆叠体(32，42)，并且可以从外侧到内侧包括至少一个阻挡电介质(501，503)、存储器材料层504、隧穿电介质506和接触上覆的漏极区域63的垂直半导体沟道(601，602)。源极区域61可以位于背侧接触通孔结构76下面。源极区域61可以位于基板10中或者位于基板10上。半导体沟道在每个漏极区域63和源极区域61中的一个之间连续地延伸。
后退阶梯式电介质材料部分65可以具有侧壁，侧壁中的每一个接触交替堆叠体内的多个导电层46。在一个实施例中，相邻存储器子区块的对(例如，102A和102B)内的第一存储器子区块(例如，102A)包含导电层46的位于级的第一集(其可以是例如从底部计数的控制栅电极的第一级、第五级、第九级等)处的第一子集的垂直重合侧壁的第一集，并且相邻存储器子区块的对(例如，102A和102B)内的第二存储器子区块(例如，102B)包含导电层46的位于级的第二集(其可以是例如从底部计数的控制栅电极的第二级、第六级、第十级等)处的第二子集的垂直重合侧壁的第二集。级的第一集和级的第二集相对于彼此是错开的。
如上所述，由于级在方向hd1上在阶梯式表面的每个集中是错开的，阶梯在阶梯式表面的相邻集之间具有侧壁33A、33B和33C(在图5E中示出)。区域300中的阶梯式表面的每个集(R1，R2，R3，R4)对应于区域100中的存储器区块102内的相应的存储器子区块(102A，102B，102C，102D)，并且位于区域100中的存储器区块102内的相应的存储器子区块(102A，102B，102C，102D)附近。
每个导电层46(例如，字线/控制栅电极)暴露在区域300中的阶梯式表面的集(R1，R2，R3，R4)中的一个中的阶梯的顶部处，并且与相应的控制栅极接触通孔结构(861，862，863，864)接触。所接触的导电层46(例如，字线/控制栅电极)从区域300中的阶梯式表面的一个集延伸到区域100中的整个存储器区块102中。因为所接触的导电层46在电桥区域104中的沟槽79之间延伸，所接触的导电层46(例如，字线/控制栅电极)存在于存储器区块的所有存储器子区块(102A，102B，102C，102D)中，并且在存储器区块的所有存储器子区块(102A，102B，102C，102D)中是电连续的。
区域300中的阶梯式表面的一个集中的所接触的导电层46(例如，字线/控制栅电极)覆于阶梯式表面的相同集中的一个或多个下面的导电层46(例如，字线/控制栅电极)之上。下面的导电层46不与阶梯式表面的相同集中的相应的控制栅极接触通孔结构(861，862，863，864)接触。然而，由于级在阶梯式表面的每个集中在hd1方向上错开，因此集中的每个下面的导电层46与阶梯式表面的不同集中的相应的控制栅极接触通孔结构(861，862，863，864)接触。
例如，如图11A、11B和11D所示，区域300中的阶梯式表面的第三集R3对应于区域100中的存储器区块102内的第三存储器子区块102C，并且位于区域100中的存储器区块102内的第三存储器子区块102C附近。每个导电层46C(例如，字线/控制栅电极)暴露在区域300中的阶梯式表面的第三集R3中的阶梯的顶部处，并且与相应的控制栅极接触通孔结构862接触。
所接触的导电层46C从区域300中的阶梯式表面的集R3延伸到区域100中的相邻的第三存储器子区块102C中。因为所接触的导电层46C在电桥区域104中的沟槽79之间延伸，所接触的导电层46C存在于相同的存储器区块102的所有其他存储器子区块(102A，102B，102D)中，并且在相同的存储器区块102的所有其他存储器子区块(102A，102B，102D)中是电连续的。
区域300中的阶梯式表面的集R3中的接触的导电层46C覆于阶梯式表面的相同集R3中的一个或多个下面的导电层46U之上。下面的导电层46U不与阶梯式表面的相同集R3中的相应的控制栅极接触通孔结构862接触。然而，由于级在阶梯式表面的每个集中在hd1方向上错开，因此集R3中的每个下面的导电层46U与阶梯式表面的不同集(R1，R2，R4)中的相应的控制栅极接触通孔结构(861，863，864)接触。
此外，蚀刻堆叠体(32，46)在电桥区域104上方的顶部，并且在漏极侧选择栅电极之间形成隔离结构66，使得来自阶梯式表面的一个集(例如，R3)的每个漏极选择栅电极46A指仅驱动一个相邻的子区块(例如，102C)。因此，因为每个漏极侧选择栅电极46A不在电桥区域104中的沟槽79之间延伸，每个漏极侧选择栅电极46A在相同的存储器区块102的所有其他存储器子区块(102A，102B，102D)中不是电连续的。
本公开的实施例是有利的，因为其增加了稳定性并且减少了每个子区块中的堆叠体层的坍塌(toppling)。电桥区域104稳定了子区块中的堆叠体层，并且充当堆叠体层的机械支撑。本公开的实施例也是有利的，因为其减少了接触区域300的面积，其进而可以缩小器件的裸芯的大小。具体而言，电桥区域104使阶梯式表面的错开(例如，偏移)成为可能，使得不是每个字线/控制栅电极46都在阶梯式表面的每个集中接触。错开的阶梯式表面缩小了接触区域300的面积。
在一个实施例中，每个存储器堆叠体结构55可以从外侧到内侧包含至少一个阻挡电介质(501，503)、存储器材料层504、隧穿电介质506和接触上覆的漏极区域63的半导体沟道60。
在一个实施例中，本公开的存储器器件可以是包括位于基板10之上的垂直NAND器件的单片三维存储器器件，并且导电层46可以包括或电连接到垂直NAND器件的相应的字线。基板10可以包括硅基板。垂直NAND器件可以包括位于硅基板之上的单片三维NAND串的阵列。NAND串的三维阵列的第一器件级中的至少一个存储器单元位于NAND串的三维阵列的第二器件级中的另一个存储器单元之上。硅基板可以含有集成电路，该集成电路包括位于硅基板上的存储器器件的驱动电路。
单片三维NAND串的阵列可以包括多个半导体沟道。多个半导体沟道中的每一个的至少一个端部部分实质上垂直于基板10的顶表面延伸。在一个实施例中，多个半导体沟道可以包括水平的半导体沟道部分以及垂直半导体沟道60，水平半导体沟道部分包含位于源极区域61和外延沟道部分11之间的掺杂阱(其是半导体材料层10的部分)，垂直半导体沟道60是存储器堆叠体结构55的部分。单片三维NAND串的阵列可以包括多个电荷储存元件(其可以实现为存储器材料层504的存在于每个存储器堆叠体结构55内的区段)。每个电荷储存元件可以位于多个半导体沟道中的相应的一个附近，即相应的垂直半导体沟道60附近。单片三维NAND串的阵列可以包括多个控制栅电极，控制栅电极具有实质上平行于基板10的顶表面延伸的条形。多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。
尽管前面涉及特定的优选实施例，但是将理解，本公开不限于此。对于本领域的普通技术人员而言，可以对所公开的实施例进行各种修改，并且此类修改意图在本公开的范围内。在本公开中将实施例图示为采用特定结构和/或配置的情况下，应该理解，本公开可以采用功能上等同的任何其他兼容结构和/或配置来实践，只要此类替换不是明确禁止的或对于本领域的普通技术人员而言已知是不可能的。在本文中所引用的所有出版物、专利申请和专利均通过引用整体并入本文。

Claims (21)

1.单片三维存储器器件，包括含有位于基板上的多个存储器子区块的第一存储器区块，其中：
每个存储器子区块包括存储器堆叠体结构的集和交替层的横向围绕所述存储器堆叠体结构的集的部分；
所述交替层包括位于所述基板之上的绝缘层和导电层；
相邻存储器子区块的对的第一部分沿第一水平方向由背侧接触通孔结构相互横向地间隔；并且
所述交替层的子集在所述相邻存储器子区块的对的第二部分之间连续地延伸穿过所述背侧接触通孔结构的两个部分之间的电桥区域中的间隙，以在所述相邻存储器子区块的对之间提供连接部分，所述背侧接触通孔结构沿着第二水平方向横向地间隔开，
其中所述单片三维存储器器件还包括：
接触区域，其位于含有所述第一存储器区块的器件区域附近；
所述接触区域的阶梯式表面的多个集，其位于所述器件区域中的所述第一存储器区块内的相应的存储器子区块附近；
阶梯式表面的第一集，其包含所述导电层的位于级的第一集处的第一子集的垂直重合侧壁的第一集；
阶梯式表面的第二集，其包含所述导电层的位于级的第二集处的第二子集的垂直重合侧壁的第二集；并且
所述级的第一集和所述级的第二集相对于彼此是错开的，其中：
所述接触区域中的阶梯式表面的第一集中的阶梯的顶部处暴露的每个导电层由相应的控制栅极接触通孔结构接触，所接触的导电层从所述接触区域中的阶梯式表面的第一集延伸到所述接触区域中的第一存储器区块中，使得所接触的导电层存在于所述第一存储器区块中的所有存储器子区块中，并且在所述第一存储器区块中的所有存储器子区块中是电连续的；
所述接触区域中的阶梯式表面的第一集中的所接触的导电层覆于所述阶梯式表面的第一集中的一个或多个下面的导电层之上；
所述下面的导电层不被所述阶梯式表面的第一集中的相应的控制栅极接触通孔结构接触；并且
所述阶梯式表面的第一集中的每个下面的导电层被阶梯式表面的不同集中的相应的控制栅极接触通孔结构接触。
2.如权利要求1所述的单片三维存储器器件，其中，所述背侧接触通孔结构是一体化构造，并且包含覆于所述交替层的位于所述电桥区域中的部分之上的电桥部分。
3.如权利要求2所述的单片三维存储器器件，还包括隔离电介质结构，所述隔离电介质结构包括电介质材料并且位于所述电桥部分的下面，其中所述隔离电介质结构接触所述交替层的位于所述交替层的子集的上方的另一个子集的侧壁。
4.如权利要求3所述的单片三维存储器器件，还包括横向地围绕所述背侧接触通孔结构的绝缘间隔体；
其中所述绝缘间隔体接触所述交替层的子集的侧壁，并且所述绝缘间隔体接触所述隔离电介质结构的侧壁。
5.如权利要求2所述的单片三维存储器器件，还包括至少一个接触级电介质层，所述接触级电介质层覆于所述交替层和所述存储器堆叠体结构的集之上；
其中，所述背侧接触通孔结构的顶表面与所述至少一个接触级电介质层的最顶层表面是共面的；并且
其中，所述电桥部分的底表面位于覆于所述交替层的最顶层表面之上的水平平面内。
6.如权利要求1所述的单片三维存储器器件，其中，每个存储器堆叠体结构延伸穿过所述交替层，并且从外侧到内侧包括：
至少一个阻挡电介质，
存储器材料层，
隧穿电介质，以及
接触上覆的漏极区域的垂直半导体沟道。
7.如权利要求6所述的单片三维存储器器件，还包括后退阶梯式的电介质材料部分和源极区域，所述后退阶梯式的电介质材料部分具有接触所述交替层内的多个导电层的侧壁，所述源极区域在所述背侧接触通孔结构的下面且位于所述基板中或所述基板上；
其中，半导体沟道在每个漏极区域与所述源极区域中的一个源极区域之间连续地延伸；并且
其中，背侧接触通孔结构包括源电极或者源极侧本地互连。
8.如权利要求1所述的单片三维存储器器件，还包括位于所述第一存储器区块和第二存储器区块之间的区块级背侧接触通孔结构，其中在所述区块级背侧接触通孔结构中不存在间隙，并且所述交替层在所述存储器区块和所述第二存储器区块之间不连续地延伸。
9.如权利要求1所述的单片三维存储器器件，其中：
所述单片三维存储器器件包括位于所述基板之上的垂直NAND器件；
所述导电层包括或电连接到所述垂直NAND器件的相应的字线；
所述基板包括硅基板；
所述垂直NAND器件包括所述硅基板之上的单片三维NAND串的阵列；
所述单片三维NAND串的阵列的第一器件级中的至少一个存储器单元位于所述单片三维NAND串的阵列的第二器件级中的另一个存储器单元之上；
所述硅基板含有集成电路，所述集成电路包括位于所述硅基板上的所述存储器器件的驱动电路；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述基板的顶表面延伸；
多个电荷储存元件，每个电荷储存元件位于所述多个半导体沟道中的相应的一个附近；以及
多个控制栅电极，所述多个控制栅电极具有实质上平行于所述基板的顶表面延伸的条形，所述多个控制栅电极至少包括位于所述第一器件级中的第一控制栅电极和位于所述第二器件级中的第二控制栅电极。
10.一种制造存储器器件的方法，包括：
在基板之上形成包括绝缘层和间隔体材料层的交替层；
在所述交替层中形成存储器堆叠体结构；
形成背侧接触沟槽，其中所述背侧接触沟槽包括第一部分和第二部分，所述基板的顶表面在所述第二部分中物理暴露，使得由以所述交替层的子集填充的间隙将所述第一部分和所述第二部分分开；
在所述背侧接触沟槽内形成背侧接触通孔结构，使得所述背侧接触沟槽的第一部分中的所述背侧接触通孔结构的第一部分电连接到位于所述背侧接触沟槽的第二部分中的所述背侧接触通孔结构的第二部分。
11.如权利要求10所述的方法，其中：
形成所述背侧接触沟槽包括形成较浅部分，所述较浅部分横向连接到所述第一部分和所述第二部分中的每一个，所述第一部分和所述第二部分比所述较浅部分更深；
所述较浅部分具有位于包含所述交替层的顶表面的水平平面的上方的底表面；并且
所述背侧接触通孔结构具有一体化构造，并且包含位于所述背侧接触沟槽的所述第一部分和所述第二部分内的两个通孔部分以及所述背侧接触沟槽的较浅部分内的电桥部分。
12.如权利要求11所述的方法，其中所述背侧接触通孔结构的电桥部分覆于由所述交替层的子集所填充的间隙之上。
13.如权利要求12所述的方法，其中：
所述存储器堆叠体结构的第一子区块形成在所述交替层的第一部分内；
所述存储器堆叠体结构的第二子区块形成在所述交替层的沿着第一水平方向与所述第一部分横向间隔的第二部分内；
所述背侧接触通孔结构形成在所述交替层的所述第一部分和所述第二部分之间；
含有由所述交替层的子集所填充的间隙的电桥区域在所述交替层的所述第一部分和所述第二部分之间延伸；并且
所述电桥区域位于所述背侧接触沟槽的较浅部分的下方。
14.如权利要求11所述的方法，还包括：
形成隔离电介质结构，所述隔离电介质结构包括所述交替层的上部部分内的电介质材料，其中：
所述隔离电介质结构接触至少一个间隔体材料层的侧壁；并且
所述隔离电介质结构覆于至少另一个间隔体材料层之上。
15.如权利要求14所述的方法，其中：
所述背侧接触沟槽的较浅部分覆于所述隔离电介质结构之上；并且
所述隔离电介质结构的侧壁物理暴露于所述背侧接触沟槽的所述第一部分和所述第二部分。
16.如权利要求11所述的方法，还包括形成位于所述背侧接触沟槽的所述第一部分和所述第二部分的下方的源极区域；
其中所述背侧接触通孔结构直接形成在所述源极区域上；并且
其中所述源极区域形成为在位于所述背侧接触沟槽的较浅部分下面的区域内横向间隔开的两个物理分离的部分。
17.如权利要求10所述的方法，还包括在所述背侧接触沟槽的侧壁上形成绝缘间隔体，其中所述背侧接触通孔结构直接形成在所述绝缘间隔体的内侧壁上。
18.如权利要求10所述的方法，其中：
所述间隔体材料层形成为牺牲材料层；
通过将蚀刻剂引入通过所述背侧接触沟槽来对所述绝缘体层有选择性地移除所述牺牲材料层，以形成背侧凹陷；并且
在形成所述背侧接触通孔结构之前，用导电层填充所述背侧凹陷。
19.如权利要求10所述的方法，还包括在形成所述背侧接触沟槽之前，通过图案化所述交替层来形成阶梯式表面的多个集，其中阶梯式表面的每个集包含多个间隔体材料层的垂直重合侧壁。
20.如权利要求19所述的方法，其中：
所述阶梯式表面的多个集包含阶梯式表面的第一集和阶梯式表面的第二集，所述阶梯式表面的第一集包含所述间隔体材料层的位于级的第一集处的第一子集的垂直重合侧壁的第一集，所述阶梯式表面的第二集包含所述间隔体材料层的位于级的第二集处的第二子集的垂直重合侧壁的第二集；
所述背侧接触沟槽将所述阶梯式表面的第一集与所述阶梯式表面的第二集横向地隔离；并且
所述级的第一集和所述级的第二集相对于彼此错开。
21.如权利要求10所述的方法，其中：
所述存储器器件包括位于所述基板之上的垂直NAND器件；
所述间隔体材料层形成为导电层，或者以导电层替换；
所述导电层包括或电连接到所述垂直NAND器件的相应的字线；
所述基板包括硅基板；
所述垂直NAND器件包括所述硅基板之上的单片三维NAND串的阵列；
所述单片三维NAND串的阵列的第一器件级中的至少一个存储器单元位于所述单片三维NAND串的阵列的第二器件级中的另一个存储器单元之上；
所述硅基板含有集成电路，所述集成电路包括位于所述硅基板上的所述存储器器件的驱动电路；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述基板的顶表面延伸；
多个电荷储存元件，每个电荷储存元件位于所述多个半导体沟道中的相应的一个附近；以及
多个控制栅电极，所述多个控制栅电极具有实质上平行于所述基板的顶表面延伸的条形，所述多个控制栅电极至少包括位于所述第一器件级中的第一控制栅电极和位于所述第二器件级中的第二控制栅电极。
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