CN108431955B - 具有虚设电介质层堆叠体下方的外围器件的三维存储器器件及其制造方法 - Google Patents

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Abstract

一种制造结构的方法包含：在衬底(9)之上形成包含绝缘层(42)和间隔体材料层(32)的处理中的交替堆叠体；通过将处理中的交替堆叠体划分为第一交替堆叠体(100，300)和第二交替堆叠体(200)来形成阶梯式表面的两个集合，第一交替堆叠体具有第一阶梯式表面，并且第二交替堆叠体具有第二阶梯式表面；穿过第一交替堆叠体(100)形成至少一个存储器堆叠体结构，至少一个存储器堆叠体结构中的每一个包含电荷储存区域、隧穿电介质和半导体沟道；用导电层(46)替代第一交替堆叠体中的绝缘层(42)的部分，同时在第二交替堆叠体中留下绝缘层的完整部分；以及穿过第二交替堆叠体形成接触通孔结构(84)以接触第二堆叠体下方的外围半导体器件。

Description

具有虚设电介质层堆叠体下方的外围器件的三维存储器器件 及其制造方法
相关申请的交叉引用
本申请要求2016年2月15日提交的美国专利申请No.15/043,761的优先权，其内容通过引用以其整体并入本文。
技术领域
本公开总体上涉及半导体器件领域，并且具体涉及三维存储器结构，诸如垂直NAND串和其它三维器件、以及其制造方法。
背景技术
在T.Endoh等人的标题为“Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开了每个单元具有一位的三维垂直NAND串。三维NAND存储器结构包含绝缘层和导电层的交替堆叠体。优选高的器件密度，以便提供这种三维NAND存储器结构的成本效益好的制造。
发明内容
根据本公开的一个方面，提供了一种结构，其包括位于衬底之上的第一绝缘层和导电层的第一交替堆叠体；位于衬底之上并且与第一交替堆叠体横向地间隔开的第二绝缘层和间隔材料层的第二交替堆叠体，其中第一绝缘层和第二绝缘层包括第一电介质材料，并且间隔体材料层包括与第一电介质材料不同的第二电介质材料；至少一个存储器堆叠体结构，其垂直延伸穿过第一交替堆叠体，至少一个存储器堆叠体结构中的每一个包括电荷储存区域、隧穿电介质和半导体沟道；以及接触通孔结构，其垂直延伸穿过第二交替堆叠体并且接触衬底上或衬底中的器件。
根据本公开的另一方面，一种制造结构的方法包含：在衬底之上形成包含绝缘层和间隔材料层的处理中的(in-process)交替堆叠体；通过将处理中的交替堆叠体划分为第一交替堆叠体和第二交替堆叠体来形成阶梯式表面的两个集合，第一交替堆叠体具有第一阶梯式表面并且第二交替堆叠体具有第二阶梯式表面，穿过第一交替堆叠体形成至少一个存储器堆叠体结构，至少一个存储器堆叠体结构中的每一个包含电荷储存区域、隧穿电介质和半导体沟道，用导电层替代第一交替堆叠体中的绝缘层的部分，同时在第二交替堆叠体中留下绝缘层的完整部分，以及穿过第二交替堆叠体形成接触通孔结构，以接触第二堆叠体下方的外围半导体器件。
附图说明
图1是根据本公开的第一实施例的在形成绝缘层和牺牲材料层的交替堆叠体、以及延伸穿过交替堆叠体的存储器开口之后的第一示例性结构的垂直截面图。
图2A-2H是根据本公开的第一实施例的在用于形成存储器堆叠体结构的各种处理步骤期间的第一示例性结构内的存储器开口的顺序垂直截面图。
图3是根据本公开的第一实施例的形成存储器堆叠体结构之后的第一示例性结构的垂直截面图。
图4是根据本公开的第一实施例在形成阶梯式表面的两个集合期间的第一示例性结构的垂直截面图。
图5是根据本公开的实施例的在形成阶梯式表面的两个集合和反阶梯式(retro-stepped)电介质材料部分之后的第一示例性结构的垂直截面图。
图6是第一示例性结构的另一实施例的垂直截面图，其在图5的处理步骤处在交替堆叠体中采用更多数量的层。
图7A是图5的处理步骤中的第一示例性结构的又一实施例的垂直截面图。
图7B是在图3的处理步骤处的本公开的又一实施例的处理中的结构的垂直截面图。
图7C是根据本公开的实施例的在图5的处理步骤处的图7B的本公开的实施例的垂直截面图。
图8A是根据本公开的第一实施例的在形成电介质柱结构和形成背侧沟槽之后的第一示例性结构的垂直截面图。
图8B是图8A的第一示例性结构的透视俯视图。垂直平面A–A’是图8A的垂直截面图的平面。
图9是根据本公开的第一实施例的在形成背侧凹陷之后的第一示例性结构的垂直截面图。
图10是根据本公开的第一实施例的在形成导电层之后的第一示例性结构的垂直截面图。
图11是根据本公开第一实施例的在背侧接触沟槽中形成绝缘间隔体和通孔接触结构之后的第一示例性结构的垂直截面图。
图12是根据本公开的第一实施例的在形成各种通孔腔之后的第一示例性结构的垂直截面图。
图13是根据本公开的第一实施例的在形成各种接触通孔结构之后的第一示例性结构的垂直截面图。
图14是根据本公开的第二实施例的在形成外围通孔腔之后的第二示例性结构的垂直截面图。
图15是根据本公开的第二实施例的在通过转化间隔体材料层的表面部分来形成圆周间隔体之后的第二示例性结构的垂直截面图。
图16是根据本公开的第二实施例在形成附加的通孔腔之后的第二示例性结构的垂直截面图。
图17是根据本公开的第二实施例在形成接触通孔结构之后的第二示例性结构的垂直截面图。
图18是根据本公开的第三实施例在将间隔体材料层从外围通孔腔横向凹陷之后的第三示例性结构的垂直截面图。
图19是根据本公开的第三实施例的在形成非共形电介质材料层之后的第三示例性结构的垂直截面图。
图20是根据本公开的第三实施例的在移除非共形电介质材料层的水平部分的各向异性蚀刻之后的第三示例性结构的垂直截面图。
图21是根据本公开第三实施例的在形成接触通孔结构之后的第三示例性结构的第三替代实施例的垂直截面图。
具体实施方式
如上所述，本公开涉及三维存储器结构——诸如垂直NAND串和其它三维器件、以及其制造方法，其各个方面在下面描述。可以采用本公开的实施例来形成包含多级存储器结构的各种结构，其非限制性示例包括诸如包括多个NAND存储器串的三维单片存储器阵列器件的半导体器件。图没有按比例绘制。除非明确地描述或清楚地以其它方式指出了没有元件的重复，否则在示出元件的单个实例的情况下可以重复元件的多个实例。诸如“第一”、“第二”和“第三”之类的序数仅用于标识相似的元件，并且在本说明书和本公开的权利要求中可以采用不同的序数。如本文所使用的，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或位于第二元件的内侧上。如本文所使用的，如果第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。其中第一元件包括第二元件的实施例的公开还公开了另一实施例，其中第一元件基本上由第二元件构成或由第二元件构成，除了其中固有地暗示存在附加性元件的情况。
如本文所使用的，“层”是指包含具有厚度的区域的材料部分。层可以在整个下面的或上面的结构之上延伸，或者可以具有小于上面的或下面的结构的范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可以位于连续结构的顶表面与底表面之间或在顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着渐缩表面延伸。衬底可以是层，其中可以包含一个或多个层，和/或可以在其上、其上方和/或下方具有一个或多个层。
如本文所使用的，“场效应晶体管”是指具有半导体沟道的任何半导体器件，电流以由外部电场调制的电流密度流过该半导体沟道。如本文所使用的，“有源区域”是指场效应晶体管的源极区域或场效应晶体管的漏极区域。“顶部有源区域”是指位于场效应晶体管的另一个有源区域上方的场效应晶体管的有源区域。“底部有源区域”是指位于场效应晶体管的另一个有源区域下方的场效应晶体管的有源区域。单片三维存储器阵列是其中多个存储器级形成在诸如半导体晶片的单个衬底上方而没有介于中间的衬底的存储器阵列。术语“单片”意味着阵列的每个层级的层直接沉积在阵列的每个上面的级的层上。相反，二维阵列可以分别形成，然后封装在一起以形成非单片存储器器件。例如，如题为“Three-dimensional Structure Memory”的美国专利No.5,915,167所描述的，通过在分开的衬底上形成存储器级并垂直地堆叠体存储器级来构造非单片堆叠体存储器。在接合之前衬底可以被减薄或从存储器级移除，但是由于存储器级最初在分开的衬底之上形成，所以这种存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器器件包含单片三维NAND串存储器器件，并且可以采用本文描述的各种实施例来制造。
参考图1，示出了根据本公开的实施例的第一示例性结构，其可以用于例如制造含有垂直NAND存储器器件的器件结构。第一示例性结构包含衬底(9，10)，其可以包含半导体衬底(例如，单晶硅晶片)。衬底可以包含包括顶表面7的衬底半导体层9，其在本文中被称为衬底的主表面(与诸如衬底半导体层9的侧壁表面的具有较小面积的次表面相反)。衬底半导体层9可以是半导体晶片或半导体材料层，并且可以包含至少一种单质半导体材料(例如，诸如单晶硅的硅)、至少一种III-V族化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料、或本领域已知的其它半导体材料。可选的半导体阱层10可以位于衬底半导体层9之上。
如本文所用，“半导体材料”是指具有从1.0×10-6S/cm到1.0×105S/cm范围内的电导率的材料，并且一经电掺杂剂的合适的掺杂，能够制造具有从1.0S/cm到1.0×105S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指向能带结构内的价带添加空穴的p型掺杂剂，或者将电子添加至能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘材料”或“电介质材料”是指电导率小于1.0×10-6S/cm的材料。所有的电导率测量均在标准条件下进行。半导体阱层10可以包含其中具有实质上均匀的掺杂剂浓度的至少一个掺杂阱(未明确示出)。
第一示例性结构可以具有用于构建不同类型的器件的多个区域。这样的区域可以包含例如器件区域100、接触区域300和外围器件区域200。用于外围电路的至少一个半导体器件可以形成在衬底半导体层9的一部分上或其中。该至少一个半导体器件可以包含例如形成在外围器件区域200中的场效应晶体管。可选地，外围器件区域中的衬底半导体层9的一部分可以在其中形成至少一个半导体器件之前，通过掩模凹陷蚀刻来凹陷，或者可以通过采用覆盖其它区域的电介质硬掩模的选择性外延过程来抬高。
可选地，可以通过蚀刻衬底半导体层9的一部分并在其中沉积电介质材料来形成浅沟槽隔离结构120。栅极电介质层、至少一个栅极导体层、以及栅极帽电介质层可以在衬底半导体层9之上形成，并且随后可以将它们图案化以形成至少一个栅极结构(150，152，154，158)，其中的每一个可以包含栅极电介质150、至少一个栅电极(152，154)和栅极帽电介质。栅电极(152，154)可以包含第一栅电极部分152和第二栅电极部分154的堆叠体。通过沉积并各向异性地蚀刻共形电介质层，可以在至少一个栅极结构(150，152，154，158)周围形成至少一个栅极间隔体156。
例如，通过采用至少一个栅极结构(150，152，154，158)作为掩模结构引入电掺杂剂，可以在衬底半导体层9的上部形成有源区域130。根据需要可以采用额外的屏蔽。有源区域130可以包含场效应晶体管的源极区域和漏极区域。可以可选地形成第一电介质衬垫161和第二电介质衬垫162。第一电介质衬垫和第二电介质衬垫(161，162)中的每一个可以包括硅氧化物层、硅氮化物层和/或电介质金属氧化物层。在说明性示例中，第一电介质衬垫161可以是硅氧化物层，并且第二电介质衬垫162可以是硅氮化物层。外围电路的至少一个半导体器件可以含有用于随后形成的存储器器件的驱动器电路，该存储器器件可以包含至少一个NAND器件。
可以在至少一个半导体器件之上沉积诸如硅氧化物的电介质材料，并且随后可以将其平坦化以形成平坦化电介质层170。在一个实施例中，平面化电介质层170的平坦化的顶表面可以与电介质衬垫(161，162)的顶表面共平面。随后，平坦化电介质层170和电介质衬垫(161，162)可以被从区域移除以物理地暴露衬底半导体层9的顶表面。
可选的半导体阱层10可以通过例如通过选择性外延来沉积单晶半导体材料而形成在衬底半导体层9的顶表面上。替代地，可选的半导体阱层10可以通过将电掺杂剂(p型掺杂剂或n型掺杂剂)注入到衬底半导体层9的至少一个上部中来形成。在未形成可选的半导体阱层10的情况下，衬底半导体层9可以延伸至衬底的顶表面。所沉积的半导体材料可以与衬底半导体层9的半导体材料相同或可以不同。沉积的半导体材料可以是能够用于如上所述的衬底半导体层9的任何材料。半导体阱层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。例如，通过化学机械平面化(CMP)，可以移除沉积半导体材料的位于平坦化电介质层170的顶表面上方的部分。在这种情况下，半导体阱层10可以具有与平坦化电介质层170的顶表面共平面的顶表面。
在一个实施例中，半导体阱层10可以包含在器件区域100中的至少一个掺杂阱。如本文所使用的，“掺杂阱”是指半导体材料的具有相同导电型(其可以是p型或n型)和通体实质上相同水平的掺杂剂浓度的掺杂的一部分。掺杂阱可以与半导体阱层10相同或者可以是半导体阱层10的一部分。掺杂阱的导电型在本文中被称为第一导电型，其可以是p型或n型。掺杂阱的掺杂剂浓度水平在本文中被称为第一掺杂剂浓度水平。在一个实施例中，第一掺杂剂浓度水平可以在从1.0×1015/cm3到1.0×1018/cm3的范围内，但是也可以采用更低和更高的掺杂剂浓度水平。如本文所使用的，掺杂剂浓度水平是指给定区域的平均掺杂剂浓度。
可选地，可以在半导体阱层10上方形成栅极电介质层12。栅极电介质层12可以用作第一源极选择栅电极的栅极电介质。栅极电介质层12可以包含例如硅氧化物和/或电介质金属氧化物(诸如HfO2、ZrO2、LaO2等)。栅极电介质层12的厚度可以在从3nm到30nm的范围内，但是也可以采用更小和更大的厚度。
在衬底的顶表面之上形成第一材料层(其可以是绝缘层32)和第二材料层(其被称为间隔体材料层)的交替堆叠体，其可以例如在栅极电介质层12的顶表面上。如本文所使用的，“材料层”是指其整体通体包含材料的层。如本文所使用的，“间隔体材料层”是指位于两个其它材料层之间(即在上面的材料层与下面的材料层之间)的材料层。间隔体材料层可以形成为导电层，或者可以在后续处理步骤中用导电层替代。
如本文所使用的，第一元件和第二元件的交替堆叠体指的是其中第一元件的实例和第二元件的实例交替的结构。第一元件的不是交替多重体的端部元件的每个实例在两侧上与第二元件的两个实例邻接，并且第二元件的不是交替多重体的端部元件的每个实例在两端上与第一元件的两个实例邻接。第一元件可以在其中具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其中具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以从第一材料层的实例或以第二材料层的实例开始，并且可以以第一材料层的实例或者以第二材料层的实例结束。在一个实施例中，第一元件的实例和第二元件的实例可以形成在交替多重体内周期性重复的单元。
每个第一材料层包含第一材料，并且每个第二材料层包含与第一材料不同的第二材料。在一个实施例中，每个第一材料层可以是绝缘层32，并且每个第二材料层可以是间隔材料层，该间隔材料层是在相邻的一对绝缘层32之间提供垂直间隔的材料层。在一个实施例中，每个第一材料层可以是绝缘层32，并且每个第二材料层可以是牺牲材料层42。换言之，间隔体材料层可以是牺牲材料层42。在这种情况下，堆叠体可以包含交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠体。如本文所使用的，“原型”结构或“处理中”结构是指其中的至少一个部件的形状或成分上被随后修改的暂时结构。替代地，间隔体材料层可以形成为导电层。在这种情况下，在后续处理步骤中用不同的导电层替代间隔体材料层可能不是必需的。
交替多重体的堆叠体在本文中被称为交替堆叠体(32，42)。交替堆叠体(32，42)是处理中结构，即处理中交替堆叠体。如本文所使用的，“处理中”结构是指在后续处理步骤期间被修改的结构。在一个实施例中，交替堆叠体(32，42)可以包含由第一材料构成的绝缘层32、以及由与绝缘层32的材料不同的第二材料构成的牺牲材料层42。绝缘层32的第一材料可以是至少一种绝缘材料。如此，每个绝缘层32可以是绝缘材料层。可以用于绝缘层32的绝缘材料包含但不限于硅氧化物(包含掺杂或未掺杂的硅酸盐玻璃)、硅氮化物、硅氮氧化物、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常称为高介电常数(高k)电介质氧化物(例如铝氧化物，铪氧化物等)的电介质金属氧化物及其硅酸盐、其电介质金属氮氧化物及其硅酸盐、以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以是硅氧化物。
牺牲材料层42的第二材料是牺牲材料，其可以对绝缘层32的第一材料被有选择性地移除。如本文所使用的，如果移除工艺以移除第二材料的速率的至少两倍的速率移除第一材料，则移除第一材料对第二材料是“有选择性”的。第一材料的移除速率与第二材料的移除速率的比例在本文中被称为第一材料的移除工艺关于第二材料的“选择度”。
牺牲材料层42可以包括绝缘材料、半导体材料或导电材料。牺牲材料层42的第二材料随后可以被导电电极替代，导电电极例如可以起到垂直NAND器件的控制栅电极的功能。第二材料的非限制性示例包含硅氮化物、硅氮氧化物和电介质金属氧化物。
在一个实施例中，绝缘层32可以包含硅氧化物，并且牺牲材料层可以包含硅氮化物牺牲材料层。可以通过例如化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果硅氧化物用于绝缘层32，则原硅酸四乙酯(TEOS)可以用作CVD工艺的前驱体材料。牺牲材料层42的第二材料可以例如通过CVD或原子层沉积(ALD)来形成。
牺牲材料层42可以被适当地图案化，使得随后通过替代牺牲材料层42而形成的导电材料部分可以起到导电电极的功能，诸如随后形成的单片三维NAND串存储器器件的控制栅电极。牺牲材料层42可以包括具有实质上平行于衬底的顶表面延伸的条形形状的部分。
绝缘层32和牺牲材料层42的厚度可以在20nm到50nm的范围内，但是对于每个绝缘层32和每个牺牲材料层42可以采用更小和更大的厚度。绝缘层32和牺牲材料层(例如，控制栅电极或牺牲材料层)42的对的重复次数可以在从2到1024的范围内，并且典型地从8到256，但是也可以采用更多的重复次数。堆叠体中的顶部和底部栅电极可以起到选择栅电极的功能。在一个实施例中，交替堆叠体(32，42)中的每个牺牲材料层42可以具有均匀的厚度，该厚度在每个相应的牺牲材料层42内实质上不变。在另一个实施例中，交替堆叠体(32，42)中的牺牲材料层42可以具有厚度变化。
可选地，可以在交替堆叠体(32，42)之上形成绝缘帽层70。绝缘帽层70包含与牺牲材料层42的材料不同的电介质材料。在一个实施例中，绝缘帽层70可以包含能够用于如上所述的绝缘层32的电介质材料。绝缘帽层70可以具有比每个绝缘层32更大的厚度。例如，可以通过化学气相沉积来沉积绝缘帽层70。在一个实施例中，绝缘帽层70可以是硅氧化物层。
包含至少一个光致抗蚀剂层的光刻材料堆叠体(未示出)可以形成在绝缘帽层70和交替堆叠体(32，42)上，并且可以被光刻图案化以在其中形成开口。光刻材料堆叠体中的图案可以通过采用图案化光刻材料堆叠体作为蚀刻掩模的至少一个各向异性蚀刻而转印穿过绝缘帽层70和整个交替堆叠体(32，42)。蚀刻交替堆叠体(32，42)的在图案化光刻材料堆叠体中的开口下面的部分以形成第一存储器开口49。换言之，图案化光刻材料堆叠体中的图案穿过交替堆叠体(32，42)的转印形成延伸穿过交替堆叠体(32，42)的第一存储器开口。用于蚀刻穿过交替堆叠体(32，42)的材料的各向异性蚀刻工艺的化学性质可以交替，以优化交替堆叠体(32，42)中的第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。可选地，栅极电介质层12可以用作交替堆叠体(32，42)与衬底之间的蚀刻停止层。第一存储器开口的侧壁可以实质上是垂直的，或者可以是渐缩的。随后可以例如通过灰化移除图案化的光刻材料堆叠体。
存储器堆叠体结构可以形成在每个存储器开口中。图2A-2H示出了在形成示例性存储器堆叠体结构期间存储器开口的顺序垂直截面图。示例性存储器堆叠体结构的形成可以在图1所示的第一示例性结构中的每个存储器开口49内进行。
参考图2A，示出了存储器开口49。存储器开口49延伸穿过绝缘帽层70、交替堆叠体(32，42)和栅极电介质层12，并且可选地延伸到半导体材料层10的上部中。每个存储器开口49的底表面关于半导体材料层10的顶表面的凹陷深度可以在从0nm到30nm的范围内，但是也可以采用更大的凹陷深度。可选地，牺牲材料层42可以例如通过各向同性蚀刻而部分横向凹陷以形成横向凹陷(未示出)。
参考图2B，外延沟道部分11可以通过半导体材料的选择性外延可选地形成在每个存储器开口49的底部。在选择性外延工艺期间，反应物气体和蚀刻剂气体可以同时或交替地流入工艺室。第一示例性结构的半导体表面和电介质表面为半导体材料提供不同的成核速率。通过将半导体材料的蚀刻速率(由蚀刻剂气体的流动确定)设置为大于半导体材料在电介质表面上的成核速率并且小于半导体材料在半导体表面上的成核速率，半导体材料可以从物理暴露的半导体表面(即从每个存储器开口49的底部处的半导体材料层10的物理暴露的表面)生长。沉积的半导体材料的每个部分构成外延沟道部分11，外延沟道部分11包括与半导体材料层10的单晶半导体材料(例如，单晶硅)外延对准的单晶半导体材料(例如，单晶硅)。每个外延沟道部分11起到垂直场效应晶体管的沟道的一部分的功能。外延沟道部分11的顶表面可以在一对牺牲材料层42之间。换言之，每个外延沟道部分11的外围可以与绝缘层32的侧壁物理接触。在每个存储器开口49中的外延沟道部分11之上存在腔49’。
参考图2C，包含至少一个阻挡电介质层(501L，503L)、连续存储器材料层504L、隧穿电介质层506L、以及可选的第一半导体沟道层601L的一系列层可以顺序地沉积在存储器开口49中。该至少一个阻挡电介质层(501L，503L)可以包含例如第一阻挡电介质层501L和第二阻挡电介质层503L。
在说明性示例中，第一阻挡电介质层501L可以通过共形沉积方法沉积在每个存储器开口49的侧壁上。第一阻挡电介质层501L包含电介质材料，该电介质材料可以是电介质金属氧化物。如本文所用，电介质金属氧化物是指包含至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可以基本上由至少一种金属元素和氧构成，或者可以基本上由至少一种金属元素、氧和诸如氮的至少一种非金属元素构成。在一个实施例中，第一阻挡电介质层501L可以包含具有大于7.9(即具有大于硅氮化物的介电常数的介电常数)的介电常数的电介质金属氧化物。
电介质金属氧化物的非限制性示例包含铝氧化物(Al2O3)、铪氧化物(HfO2)、镧氧化物(LaO2)、钇氧化物(Y2O3)、钽氧化物(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金、以及其堆叠体。例如，可以通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积第一阻挡电介质层501L。第一阻挡电介质层501L的厚度可以在从1nm到20nm的范围内，但是也可以采用更小和更大的厚度。随后，第一阻挡电介质层501L可以随后起到阻挡所储存的电荷泄漏到控制栅电极的电介质材料部分的功能。在一个实施例中，第一阻挡电介质层501L包含铝氧化物。
第二阻挡电介质层503L可以形成在第一阻挡电介质层501L上。第二阻挡电介质层503L可以包含与第一阻挡电介质层501L的电介质材料不同的电介质材料。在一个实施例中，第二阻挡电介质层503L可以包含硅氧化物、与第一阻挡电介质层501L具有不同成分的电介质金属氧化物、硅氮氧化物、硅氮化物、以及其组合。在一个实施例中，第二阻挡电介质层503L可以包含硅氧化物。第二阻挡电介质层503L可以通过诸如低压化学气相沉积、原子层沉积、以及其组合的共形沉积方法来形成。第二阻挡电介质层503L的厚度可以在从1nm到20nm的范围内，但是也可以采用更小和更大的厚度。替代地，可以省略第一阻挡电介质层501L和/或第二阻挡电介质层503L，并且可以在随后形成的存储器膜的表面上形成背侧凹陷之后形成阻挡电介质层。
连续存储器材料层504L、隧穿电介质层506L和可选的第一半导体沟道层601L可以顺序地形成。在一个实施例中，连续存储器材料层504L可以是包含电介质电荷捕捉材料的电荷捕捉材料，其可以是例如硅氮化物。替代地，连续存储器材料层504L可以包含诸如掺杂多晶硅或金属材料的导电材料，其例如通过在横向凹陷内被形成到牺牲材料层42中而被图案化为多个电隔离部分(例如，浮置栅极)。在一个实施例中，连续存储器材料层504L包含硅氮化物层。
连续存储器材料层504L可以形成为均质成分的单个存储器材料层，或者可以包含多个存储器材料层的堆叠体。如果采用的话，多个存储器材料层可以包括多个间隔开的浮栅材料层，其含有导电材料(例如诸如钨、钼、钽、钛、铂、钌的金属及其合金，或诸如钨硅化物、钼硅化物、钽硅化物、钛硅化物、镍硅化物、钴硅化物的金属硅化物或其组合)和/或半导体材料(例如包含至少一种单质半导体元素的多晶或非晶半导体材料或至少一种化合物半导体材料)。替代地或另外地，连续存储器材料层504L可以包括绝缘电荷捕捉材料，诸如一个或多个硅氮化物段。替代地，连续存储器材料层504L可以包括导电纳米颗粒，例如金属纳米颗粒，其可以是例如钌纳米颗粒。例如，可以通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或任何合适的沉积技术来形成连续存储器材料层504L，以在其中储存电荷。连续存储器材料层504L的厚度可以在从2nm到20nm的范围内，但是也可以采用更小和更大的厚度。
隧穿电介质层506L包含电介质材料，穿过该电介质材料可以在合适的电偏置条件下进行电荷隧穿。取决于要形成的单片三维NAND串存储器器件的操作模式，可以通过热载流子注入或通过福勒-诺德海姆(Fowler-Nordheim)隧穿诱导的电荷转移来进行电荷隧穿。隧穿电介质层506L可以包含硅氧化物、硅氮化物、硅氮氧化物、电介质金属氧化物(诸如铝氧化物和铪氧化物)、电介质金属氮氧化物、电介质金属硅酸盐、其合金、和/或它们的组合。在一个实施例中，隧穿电介质层506L可以包含第一硅氧化物层、硅氮氧化物层和第二硅氧化物层的堆叠体，其通常称为ONO堆叠体。在一个实施例中，隧穿电介质层506L可以包含实质上不含碳的硅氧化物层或实质上不含碳的硅氮氧化物层。隧穿电介质层506L的厚度可以在2nm到20nm的范围内，但是也可以采用更小和更大的厚度。
可选的第一半导体沟道层601L包含诸如至少一种单质半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料、或本领域已知的其它半导体材料。在一个实施例中，第一半导体沟道层601L包含非晶硅或多晶硅。第一半导体沟道层601L可以通过诸如低压化学气相沉积(LPCVD)的共形沉积方法来形成。第一半导体沟道层601L的厚度可以在从2nm到10nm的范围内，但是也可以采用更小和更大的厚度。在每个存储器开口49的未被沉积材料层(501L，503L，504L，506L，601L)填充的体积中形成腔49’。
参考图2D，采用至少一种各向异性蚀刻工艺来顺序地各向异性地蚀刻可选的第一半导体沟道层601L、隧穿电介质层506L、连续存储器材料层504L、至少一个阻挡电介质层(501L，503L)。第一半导体沟道层601L的、隧穿电介质层506L的、连续存储器材料层504L的、以及至少一个阻挡电介质层(501L，503L)的位于绝缘帽层70的顶表面上方的部分可以通过至少一个各向异性蚀刻工艺被移除。此外，可以移除第一半导体沟道层601L的、隧穿电介质层506L的、连续存储器材料层504L的、以及至少一个阻挡电介质层(501L，503L)的在每个腔49’的底部处的水平部分，以在其剩余部分中形成开口。可以通过各向异性蚀刻工艺来蚀刻第一半导体沟道层601L、隧穿电介质层506L、连续存储器材料层504L、以及至少一个阻挡电介质层(501L，503L)中的每一个。
第一半导体沟道层601L的每个剩余部分构成第一半导体沟道部分601。隧穿电介质层506L的每个剩余部分构成隧穿电介质506。连续存储器材料层504L的每个剩余部分在本文中被称为存储器材料层504。存储器材料层504可以包括电荷捕捉材料或浮置栅极材料。在一个实施例中，每个存储器材料层504可以包含一经编程即储存电荷的电荷储存区域的垂直堆叠体。在一个实施例中，存储器材料层504可以是电荷储存层，其中与牺牲材料层42相邻的每个部分构成电荷储存区域。第二阻挡电介质层503L的每个剩余部分在本文中被称为第二阻挡电介质503。第一阻挡电介质层501L的每个剩余部分在本文中被称为第一阻挡电介质501。
外延沟道部分11的表面(或在不采用外延沟道部分11情况下的半导体材料层10的表面)可以被物理地暴露于穿过第一半导体沟道部分601、隧穿电介质506、存储器材料层504、以及至少一个阻挡电介质(501，503)的开口下方。可选地，每个腔49’的底部处的物理暴露的半导体表面可以垂直地凹陷，使得腔49’下方的凹陷的半导体表面从外延沟道部分11的(或在不采用外延沟道部分11的情况下的半导体材料层10的)最顶表面垂直偏离凹陷距离。隧穿电介质506位于存储器材料层504上方。存储器开口49中的至少一个阻挡电介质(501，503)、存储器材料层504、以及隧穿电介质506的集合构成存储器膜50，其包含通过至少一个阻挡电介质(501，503)和隧穿电介质506与围绕的材料绝缘的多个电荷储存区域(如实施为存储器材料层504)。
在一个实施例中，第一半导体沟道部分601、隧穿电介质506、存储器材料层504、第二阻挡电介质503、以及第一阻挡电介质501可以具有垂直重合的侧壁。如本文所使用的，如果存在包含第一表面和第二表面两者的垂直平面，则第一表面与第二表面“垂直重合”。这样的垂直平面可以具有或可以不具有水平曲率，但是不包含沿着垂直方向的任何曲率，即直上直下地延伸。
参考图2E，第二半导体沟道层602L可以直接沉积在外延沟道部分11的半导体表面上，或者如果省略了部分11，则直接沉积在半导体材料层10的半导体表面上，并且直接沉积在第一半导体沟道部分601上。第二半导体沟道层602L包含诸如至少一种单质半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料、或者本领域已知的其它半导体材料。在一个实施例中，第二半导体沟道层602L包含非晶硅或多晶硅。第二半导体沟道层602L可以通过诸如低压化学气相沉积(LPCVD)的共形沉积方法来形成。第二半导体沟道层602L的厚度可以在从2nm到10nm的范围内，但是也可以采用更小和更大的厚度。第二半导体沟道层602L可以部分地填充每个存储器开口中的腔49’，或者可以完全填充每个存储器开口中的腔。
第一半导体沟道部分601和第二半导体沟道层602L的材料集体地称为半导体沟道材料。换言之，半导体沟道材料是第一半导体沟道部分601和第二半导体沟道层602L中的全部半导体材料的集合。
参考图2F，在每个存储器开口中的腔49’没有被第二半导体沟道层602L完全填充的情况下，电介质芯层62L可以被沉积在腔49’中以填充每个存储器内的腔49’的任何剩余部分。电介质芯层62L包含诸如硅氧化物或有机硅酸盐玻璃的电介质材料。可以通过诸如低压化学气相沉积(LPCVD)的共形沉积方法或通过诸如旋涂的自平坦沉积工艺来沉积电介质芯层62L。
参考图2G，例如可以通过从绝缘帽层70的顶表面上方的凹陷蚀刻来移除电介质芯层62L的水平部分。电介质芯层62L的每个剩余部分构成电介质芯62。此外，第二半导体沟道层602L的位于绝缘帽层70的顶表面上方的的水平部分可通过平坦化工艺来移除，其可以采用凹陷蚀刻或化学机械平坦化(CMP)。第二半导体沟道层602L的在存储器开口内的每个剩余部分构成第二半导体沟道部分602。
第一半导体沟道部分601和第二半导体沟道部分602的每个邻接对可以集体地形成半导体沟道60，当包含半导体沟道60的垂直NAND器件导通时，电流可通过半导体沟道60流动。隧穿电介质506被存储器材料层504围绕，并且横向地围绕半导体沟道60的一部分。第一阻挡电介质501、第二阻挡电介质503、存储器材料层504和隧穿电介质506的每个邻接集合集体地构成存储器膜50，其能够以宏观保留时间储存电荷。在一些实施例中，在该步骤中，第一阻挡电介质501和/或第二阻挡电介质503可以不存在于存储器膜50中，并且可以在形成背侧凹陷之后随后形成阻挡电介质。如本文所使用的，宏观保留时间是指适合将存储器器件操作为永久性存储器器件的保留时间，诸如超过24小时的保留时间。
参考图2H，可以例如通过凹陷蚀刻至位于绝缘帽层70的顶表面与绝缘帽70的底表面之间的深度，使每个电介质芯62的顶表面在每个存储器开口内进一步凹陷。漏极区域63可以通过在电介质芯62上方的每个凹陷区域内沉积掺杂半导体材料来形成。掺杂的半导体材料可以是例如掺杂多晶硅。可以例如通过化学机械平面化(CMP)或凹陷蚀刻来从绝缘帽层70的顶表面上方移除沉积的半导体材料的过量部分，以形成漏极区域63。
示例性存储器堆叠体结构55可以被嵌入如图1中所示的第一示例性结构中。图3示出了结合图2H的示例性存储器堆叠体结构的多个实例的第一示例性结构。每个示例性存储器堆叠体结构55包含半导体沟道60(包括层601、602)；横向围绕半导体沟道60的隧穿电介质层506；以及横向围绕隧穿电介质层506的电荷储存区域的垂直堆叠体(如实施为存储器材料层504)。第一示例性结构包含半导体器件，该半导体器件包括包含位于半导体衬底之上(例如，在半导体材料10之上)的交替的多个材料层(例如，牺牲材料层42)和绝缘层32的堆叠体(32，42)、以及延伸穿过堆叠体(32，42)的存储器开口。半导体器件还包括第一阻挡电介质501，第一阻挡电介质501从堆叠体的最下层(例如，最底部的牺牲材料层42)垂直延伸到堆叠体的最顶层(例如，最顶部的牺牲材料层42)，并且接触存储器开口的侧壁和半导体衬底的水平表面。尽管本公开是采用对于存储器堆叠体结构的特定实施例的所示出的结构来描述的，但是本公开的方法可以应用于替代的存储器堆叠体结构。
参考图4，可选的第一接触级电介质层71可以形成在半导体阱层10之上。作为可选结构，可以形成或可以不形成第一接触级电介质层71。在形成第一接触级电介质层71的情况下，第一接触级电介质层71包含诸如硅氧化物、硅氮化物、硅氮氧化物、多孔或无孔有机硅酸盐玻璃(OSG)、或其组合的电介质材料。如果使用有机硅酸盐玻璃，则有机硅酸盐玻璃可以或可以不掺杂氮。第一接触级电介质层71可以形成在包含绝缘帽层70的顶表面和漏极区域63的顶表面的水平表面上。第一接触层电介质层71可以通过化学气相沉积、原子层沉积(ALD)、旋涂、或其组合来沉积。第一接触级电介质层71的厚度可以在从10nm到300nm的范围内，但是也可以采用更小和更大的厚度。
在一个实施例中，第一接触级电介质层71可以形成为通体具有均匀厚度的电介质材料层。第一接触级电介质层71可以形成为单个电介质材料层，或者可以形成为多个电介质材料层的堆叠体。替代地，形成第一接触级电介质层71可以与形成至少一个线级电介质层(未示出)合并。尽管采用其中第一接触级电介质层71是与随后要沉积的可选的第二接触级电介质层或至少一个线级电介质层分开的结构的实施例描述了本公开，但是在本文中明确地涵盖其中第一接触级电介质层71和至少一个线级电介质层在相同的处理步骤中形成、和/或形成为相同的材料层的实施例。
可选的硬掩模层75可以沉积在第一示例性结构之上。硬掩模层75包含在随后的平面化过程期间可以用作停止材料的材料。在一个实施例中，硬掩模层75可以包含诸如硅氮化物和/或硅氧化物的电介质材料。例如，可以通过化学气相沉积来沉积硬掩模层75。硬掩模层75的厚度可以在从30nm到100nm的范围内，但是也可以采用更小和更大的厚度。
修整掩模层77可以形成在硬掩模层75之上。修整掩模层77包含掩模材料，其可以在随后的处理步骤中被多次各向同性地修整。例如，修整掩模层77可以包含有机聚合物(例如，光致抗蚀剂)或无机聚合物。修整掩模层77可以被图案化以在接触区域300的外围区域中形成初始开口，接触区域300可以与外围器件区域相邻。可以重复进行各向异性蚀刻工艺的集合和修整工艺。各向异性蚀刻工艺的每个集合各向异性地蚀刻绝缘层32和牺牲材料层42的组合，由此将每个阶梯的高度向下移动两级，其包含绝缘层32的级和牺牲材料层42的级。替代地，在各向异性蚀刻工艺的一个或多个集合期间，可以蚀刻多于两级(诸如两级的整数倍)。各向异性蚀刻工艺的每个集合可以包含蚀刻绝缘层32的材料的至少一个各向异性蚀刻工艺和蚀刻牺牲材料层42的材料的至少另一个各向异性蚀刻。
每个修整工艺可以各向同性地蚀刻修整掩模层77的剩余部分。如果采用硬掩模层75，则每个修整工艺可以扩大硬掩模层75中的开口的面积并且并行地减薄修整掩模层77。第一阶梯式表面651和第二阶梯式表面652形成在修整掩模层77和硬掩模层75中的开口下方的腔64内。
通过重复进行各向异性蚀刻工艺的集合和修整工艺形成阶梯式表面的两个集合(651，652)。如本文中所使用的，“阶梯式表面”是指包含至少两个水平表面和至少两个垂直表面的表面的集合，使得每个水平表面邻接于从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接于从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯”是指邻接表面的集合的高度上的垂直位移。各向异性蚀刻工艺的集合和修整工艺可以交替进行，直到阶梯式表面(651，652)延伸到交替堆叠体(32，42)内的最底层。交替堆叠体(32，42)是处理中结构，即在形成阶梯式表面(651，652)期间在形状上被改变的处理中交替堆叠体。如本文中所使用的，“处理中”结构是指在一系列处理步骤期间在结构或成分上被改变的结构。
参考图5，可以通过将处理中的交替堆叠体(32，42)分成位于器件区域100中并且延伸到接触区域300中的第一交替堆叠体(32，42)、以及形成在外围器件区域200中的第二交替堆叠体(32，42)来形成阶梯式表面的两个集合(651，652)。第一交替堆叠体具有第一阶梯式表面651，并且第二交替堆叠体具有第二阶梯式表面652。
诸如硅氧化物的电介质材料沉积在阶梯式腔中、并且在外围器件区域200中的外围器件之上和在接触区域300中。例如，可以通过化学机械平坦化(CMP)从硬掩模层75的顶表面上方移除沉积的电介质材料的过量部分。填充接触区域300和外围器件区域200中的阶梯式腔并覆盖外围器件区域200中的半导体阱层10的沉积的电介质材料的剩余部分构成反阶梯式电介质材料部分65。反阶梯式电介质材料部分65形成在第一阶梯式表面651和第二阶梯式表面652之上。
如本文中所使用的，“反阶梯式”元件是指具有阶梯式表面和水平横截面面积的元件，水平横截面面积作为与其上存在元件的衬底的顶表面的垂直距离的函数而单调地增加。如果采用硅氧化物作为电介质材料，则反阶梯式电介质材料部分65的硅氧化物可以掺杂或可以不掺杂诸如B、P和/或F的掺杂剂。反阶梯式电介质材料部分65的顶表面可以与硬掩模层75的顶表面共平面。
图6示出了第一示例性结构的另一实施例，其在图5的处理步骤中在交替堆叠体中采用更多数量的层。衬底半导体层9可以包含各种掺杂阱区域(9A，9B，9C，9D)，其可以被p掺杂或n掺杂。外围半导体器件210可以包含诸如字线或位线驱动器晶体管的多个金属氧化物半导体(MOS)场效应晶体管，包含感测放大器电路、电荷泵电路器件、参考电压和电流电路、和/或电源开启(power-on)电路晶体管、以及诸如电容器和/或二极管的其它器件。
随后可以移除硬掩模层75。在一个实施例中，反阶梯式电介质材料部分65的顶表面可以是垂直凹陷的，使得第一接触级电介质层71的顶表面与反阶梯式电介质材料部分65的顶表面共平面。
图7A示出了第一示例性结构的又一个实施例，其包含附加的绝缘层32和附加的牺牲材料层42来替代半导体阱层10。因而，在该实施例中，器件区域100中的第一堆叠体包含比第二堆叠体200更多数量的绝缘层32和牺牲材料层42(即第一堆叠体具有比第二堆叠体更多的级和更多的电介质层32)。
图7B示出了在对应于图3的处理步骤中的第一示例性结构的又一个实施例。在该实施例中，省略了半导体阱层10的形成，并且在器件区域、外围器件区域200和接触区域300上，绝缘层32和牺牲材料层42的数量可以是相同的。硬掩模层75的顶表面可以在外围器件区域200与接触区域300之间的边界周围倾斜。
参考图7C，可以进行图4和图5的处理步骤以形成阶梯式表面和反阶梯式电介质材料部分65。外围器件区域200中的硬掩模层75的顶表面可以被抬高到器件区域100中的硬掩模层75的顶表面上方。反阶梯式电介质材料部分65的顶表面可以是成斜面的(slanted)，即关于水平面成有限角度。斜面(slant)的角度可以在1度到10度的范围内，但是也可以采用更小和更大的角度。
参照图8A和图8B，电介质支撑柱7P可以可选地形成为穿过反阶梯式电介质材料部分65和/或穿过第一接触层电介质层71和/或穿过交替堆叠体(32，42)。在一个实施例中，电介质支撑柱7P可以形成在位于与器件区域100相邻的接触区域300中。可以例如通过形成延伸穿过反阶梯式电介质材料部分65和/或穿过交替堆叠体(32，42)并且至少延伸到半导体阱层10的顶表面的开口，并且通过用对用来移除牺牲材料层42的蚀刻化学过程有抗性的电介质材料来填充开口，形成电介质支撑柱7P。尽管在附图中示出了用于布置存储器堆叠体结构55和电介质支撑柱7P的特定图案，但是应该理解的是，各种其它图案也可以用于存储器堆叠体结构55和电介质支撑柱7P。
在一个实施例中，电介质支撑柱7P可以包含硅氧化物和/或诸如铝氧化物的电介质金属氧化物。在一个实施例中，与电介质支撑柱7P的沉积同时沉积在第一接触级电介质层71之上的电介质材料的部分可以作为第二接触级电介质层73存在于第一接触级电介质层71之上。电介质支撑柱7P和第二接触级电介质层73中的每一个是可选结构。如此，第二接触级电介质层73可以存在或可以不存在于绝缘帽层70和反阶梯式电介质材料部分65之上。第一接触级电介质层71和第二接触级电介质层73在本文中集体地称为至少一个接触级电介质层(71，73)。在一个实施例中，至少一个接触级电介质层(71，73)可以包含第一接触级电介质层和第二接触级电介质层(71，73)，并且可选地包含可以随后形成的任何附加的通孔级电介质层。在另一个实施例中，至少一个接触级电介质层(71，73)可以仅包含第一接触级电介质层71或第二接触级电介质层73，并且可选地包含可以随后形成的任何附加的通孔级电介质层。替代地，可以省略第一接触级电介质层和第二接触级电介质层(71，73)的形成，并且可以随后形成至少一个通孔级电介质层，即在形成第一源极接触通孔结构之后。
第二接触级电介质层73和电介质支撑柱7P可以形成为集成构造的单个连续结构，即它们之间没有任何材料界面。在另一个实施例中，可以例如通过化学机械平坦化或凹陷蚀刻来移除与电介质支撑柱7P的沉积同时沉积在第一接触级电介质层71之上的电介质材料的部分。在这种情况下，不存在第二接触级电介质层73，并且第一接触级电介质层71的顶表面可以被物理地暴露。
通过将光致抗蚀剂层中的开口的图案穿过至少一个接触级电介质层(71，73)、反阶梯式电介质材料部分65、以及交替堆叠体(32，42)转印，可以在存储器堆叠体结构55的簇(cluster)的每个相邻对之间形成沟槽(其在本文中被称为背侧沟槽79)。每个背侧沟槽79贯穿位于器件区域100和接触区域300中的第一交替堆叠体(32，42)，并且不贯穿位于外围器件区域200中的第二交替堆叠体(32，42)。每个背侧沟槽79延伸穿过处理中的交替堆叠体(32，42)并延伸到衬底(9，10)的顶表面。半导体阱层10的顶部表面可以物理暴露在每个背侧沟槽79的底部处。在一个实施例中，每个背侧沟槽79可以沿着第一水平方向延伸，使得存储器堆叠体结构55的簇沿着与第一水平方向不同的第二水平方向横向间隔。
绝缘层32和牺牲材料层42的交替堆叠体是处理中的结构，即处理中的交替堆叠体。随后通过用导电层替代牺牲材料层42来修改处理中的交替堆叠体。
参考图9，可以例如采用蚀刻工艺，穿过背侧沟槽79引入关于绝缘层32的第一材料有选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂。凹陷(在本文中被称为背侧凹陷43)形成在从之移除牺牲材料层42的体积中。背侧沟槽79和背侧凹陷43在距远离存储器堆叠体结构55的位置形成，存储器堆叠体结构55形成在也被称为前侧开口的存储器开口49内。因而，凹陷43可以形成在区域100中的第一堆叠体中，但是不形成在区域200中的第二堆叠体中，第二堆叠体中剩余牺牲材料层42。
牺牲材料层42的第二材料的移除可以对绝缘层32的第一材料、电介质支撑柱7P的材料、反阶梯式电介质材料部分65的材料、半导体阱层10的半导体材料、以及第一存储器膜50的最外层的材料有选择性。在一个实施例中，牺牲材料层42可以包含硅氮化物，并且绝缘层32、电介质支撑柱7P、以及反阶梯式电介质材料部分65的材料可以选自硅氧化物和电介质金属氧化物。在另一个实施例中，牺牲材料层42可以包含诸如多晶硅的半导体材料，并且绝缘层32、电介质支撑柱7P、以及反阶梯式电介质材料部分65的材料可以选自硅氧化物、硅氮化物和电介质金属氧化物。在这种情况下，可以修改背侧沟槽79的深度，使得背侧沟槽79的最底表面位于栅极电介质层12内，即避免半导体阱层10的顶表面的物理暴露。
对于第一材料和第一存储器膜50的最外层有选择性地移除第二材料的蚀刻工艺可以是采用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是气相(干法)蚀刻工艺，其中蚀刻剂以气相引入到背侧沟槽79中。例如，如果牺牲材料层42包含硅氮化物，则蚀刻工艺可以是湿法蚀刻工艺，其中第一示例性结构浸入包含磷酸的湿法蚀刻槽内，磷酸对硅氧化物、硅、和本领域中使用的各种其它材料有选择性地蚀刻硅氮化物。电介质支撑柱7P、反阶梯式电介质材料部分65和存储器堆叠体结构55提供结构性支撑，而背侧凹陷43存在于先前由牺牲材料层42占据的体积内。
每个背侧凹陷43可以是横向延伸的腔，其横向尺寸大于腔的垂直范围。换言之，每个背侧凹陷43的横向尺寸可以大于背侧凹陷43的高度。可以在从之移除牺牲材料层42的第二材料的体积中形成多个背侧凹陷43。其中形成存储器堆叠体结构55的第一存储器开口在本文中被称为前侧开口或孔，与背侧凹陷43相反。在一个实施例中，器件区域100包括具有设置在衬底上方(例如，半导体阱层10上方)的多个器件级的单片三维NAND串的阵列。在这种情况下，每个背侧凹陷43可以限定用于接收单片三维NAND串的阵列的相应字线的空间。
多个背侧凹陷43中的每一个可以实质上平行于半导体阱层10的顶表面延伸。背侧凹部43可以由下面的绝缘层32的顶表面和上面的绝缘层32的底表面垂直地界定。在一个实施例中，每个背侧凹陷43可以通体具有均匀的高度。替代地，背侧凹陷43可具有高度变化。可选地，背侧阻挡电介质层可以形成在背侧凹陷中。
随后，可以通过将半导体材料热转化和/或等离子体转化为电介质材料而将外延沟道部分11和半导体材料层10的物理地暴露的表面部分转化为电介质材料部分。例如，如图10所示，可以采用热转化和/或等离子体转化来将每个外延沟道部分11的表面部分转化成电介质间隔体116，并且将半导体材料层10的每个物理地暴露的表面部分转化成牺牲电介质部分616。在一个实施例中，每个电介质间隔体116可以在拓扑上同构(homeomorphic)于环面，即大致环形形状。如本文中所使用的，如果元件的形状可以在不破坏孔或形成新孔的情况下被连续地拉伸为环面，则元件拓扑上同构于环面。电介质间隔体116包含电介质材料，该电介质材料包含与外延沟道部分11相同的半导体元素并且附加地包含至少一种诸如氧和/或氮的非金属元素，使得电介质间隔体116的材料是电介质材料。在一个实施例中，电介质间隔体116可以包含外延沟道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。类似地，每个牺牲电介质部分616包含电介质材料，该电介质材料包含与半导体材料层10相同的半导体元素并且附加地包含至少一种诸如氧和/或氮的非金属元素，使得牺牲电介质部分616的材料是电介质材料。在一个实施例中，牺牲电介质部分616可以包含半导体材料层10的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
可以可选地形成背侧阻挡电介质层(未示出)。背侧阻挡电介质层(如果存在的话)包括电介质材料，该电介质材料起到用于随后形成在背侧凹陷43中的控制栅极的控制栅极电介质的功能。
在每个存储器堆叠体结构55内存在至少一个阻挡电介质的情况下，背侧阻挡电介质层是可选的。在存储器堆叠体结构55中不存在阻挡电介质的情况下，存在背侧阻挡电介质层。
参考图10，至少一种金属材料可以沉积在多个背侧凹陷43中、在至少一个背侧接触沟槽79的侧壁上、以及第二接触级电介质层73的顶表面之上。如本文中所使用的，金属材料是指包含至少一种金属元素的导电材料。金属材料可以通过共形沉积方法来沉积，该方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、无电镀、电镀或其组合。金属材料可以是单质金属、至少两种单质金属的金属间合金、至少一种单质金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、诸如金属硅化物的导电金属-半导体合金、其合金、以及其组合或堆叠体。可以沉积在多个背侧凹陷43中的非限制性示例性金属材料包含钨、钨氮化物、钛、钛氮化物、钽、钽氮化物、钴和钌。在一个实施例中，金属材料可以包含诸如钨的金属和/或金属氮化物。在一个实施例中，用于填充多个背侧凹陷43的金属材料可以是钛氮化物层和钨填充材料的组合。
在一个实施例中，可以通过化学气相沉积或原子层沉积来沉积金属材料。在一个实施例中，金属材料可以在沉积工艺期间采用至少一种含氟前驱体气体作为前驱体气体。在一个实施例中，至少一种含氟前驱体气体的分子可以包括至少一个钨原子和至少一个氟原子的化合物。例如，如果金属材料包含钨，则可以在沉积工艺期间使用WF6和H2。
多个导电层46可以形成在多个背侧凹陷43中，并且连续金属材料层46L可以形成在每个背侧接触沟槽79的侧壁上并且在至少一个接触级电介质层(71，73)之上。因而，每个牺牲材料层42可以被导电层46替代。背侧腔79’存在于每个背侧接触沟槽79的未被背侧阻挡电介质层和连续金属材料层46L填充的部分中。
器件区域100和接触区域300中的第一交替堆叠体(32，42)中的牺牲材料层42的部分被导电层46替代，而通过用导电层46替代第一交替堆叠体(32，42)中的牺牲材料层42，外围区域200中的第二交替堆叠体(32，42)中的牺牲材料层42的部分保持完整。因而，区域100中的第一堆叠体是绝缘层32和导电层46的堆叠体，而区域200中的第二堆叠体是绝缘层32和绝缘牺牲材料层42的堆叠体(即电介质堆叠体)。
参考图11，例如通过各向同性蚀刻从每个背侧接触沟槽79的侧壁以及从第二接触级电介质层73的上方回蚀刻(etch back)连续金属材料层46L的所沉积的金属材料。沉积的金属材料在背侧凹陷43中的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因而，牺牲材料层42被导电层46替代。
每个导电层46可以起到位于相同级上的多个控制栅电极和电互连(即电短路)位于相同级上的多个控制栅电极的字线的组合的功能。每个导电层46内的多个控制栅电极是用于包含存储器堆叠体结构55的垂直存储器器件的控制栅电极。换言之，每个导电层46可以是起到多个垂直存储器器件的公共控制栅电极的字线的功能。可选地，可以在各向异性蚀刻的最后处理步骤期间移除牺牲电介质部分616。每个背侧沟槽79延伸穿过绝缘层32和导电层46的交替堆叠体(32，46)，并且延伸到衬底(9，10)的顶表面。
在一个实施例中，可以通过在形成背侧沟槽79之后注入第二导电型(与第一导电型相反)的掺杂剂，在半导体阱层10的在背侧沟槽79下面的部分中或上形成源极区域61。例如，如果第一导电型是p型，则第二导电型是n型，反之亦然。
可以通过共形沉积工艺在每个背侧接触沟槽79中和第二接触级电介质层73之上形成绝缘材料层。示例性共形沉积工艺包含但不限于化学气相沉积和原子层沉积。绝缘材料层包含诸如硅氧化物、硅氮化物、电介质金属氧化物、有机硅酸盐玻璃、或其组合的绝缘材料。绝缘材料层的厚度可以在从1.5nm到60nm的范围内，但是也可以采用更小和更大的厚度。
随后，进行各向异性蚀刻以移除绝缘材料层的水平部分并且可选地从第二接触级电介质层73上方移除背侧阻挡电介质层的水平部分。背侧接触沟槽79内侧的绝缘材料层的每个剩余部分构成具有穿过其中的垂直腔的垂直细长的环状结构，其在本文中被称为绝缘间隔体74。在一个实施例中，绝缘间隔体74的环状底表面接触源极区域61的顶表面。
每个绝缘间隔体74可以形成在背侧接触沟槽79的侧壁之上，并且直接形成在导电层46的侧壁上，即直接形成在金属材料部分46的侧壁上。在其底部测量的每个绝缘间隔体74的厚度可以在从1.5nm到60nm的范围内，但是也可以采用更小和更大的厚度。在一个实施例中，绝缘间隔体74的厚度可以在从3nm到10nm的范围内。每个绝缘间隔体74横向地围绕腔，该腔在本文中被称为背侧腔。源极区域61(其为掺杂的半导体材料部分)的顶表面可以物理暴露在绝缘间隔体74内提供的每个背侧腔的底部处。
可以将电掺杂剂注入到在背侧腔下面的半导体阱层10的每个表面部分中，以形成源极区域61。每个源极区域61可以具有与第一导电型相反的第二导电型的掺杂。例如，如果半导体材料层是p型掺杂，则源极区域61可以具有n型掺杂。
可以例如通过物理气相沉积、电镀、化学气相沉积、无电镀或其组合，将至少一种导电材料沉积在背侧腔中。例如，可以通过化学机械平坦化来移除至少一种导电材料的过量部分。填充相应背侧腔的至少一种导电材料的每个剩余部分构成背侧接触通孔结构76，背侧接触通孔结构76可以是接触相应源极区域61的源极接触局部互连。
参考图12，可以穿过反阶梯式电介质材料部分65、至少一个接触级电介质层(71，73)、以及绝缘层32和牺牲材料层42(其为绝缘间隔材料层)的第二交替堆叠体形成各种通孔腔(85，87，89)。具体地，各种通孔腔(85，87，89)可以包含外围器件接触通孔腔85，其形成在外围器件区域200中并且从至少一个接触级电介质层(71，73)的顶表面延伸到外围器件(例如，晶体管)210。另外，各种通孔腔(85，87，89)可以包含字线接触通孔腔87，其形成在接触区域300中并且从至少一个接触级电介质层(71，73)的顶表面延伸到相应的导电层46。此外，可以在每个存储器堆叠体结构55之上形成漏极接触通孔腔89以延伸到漏极区域63。
在一个替代实施例中，外围器件接触通孔腔85可以在与图12所示的不同的时间形成。例如，外围器件接触通孔腔85可以与存储器开口49同时形成。例如，在相同蚀刻步骤期间使用相同的蚀刻气体或液体的腔85和开口49两者的蚀刻期间，可以使用相同的掩模(例如，光致抗蚀剂掩模)。腔85可以具有比开口49更大的直径。在另一个替代实施例中，腔85可以在与用于蚀刻开口49和其它腔87和89的步骤分开的步骤中形成。
参考图13，至少一种导电材料沉积在各种通孔腔(85，87，89)中以形成接触通孔结构(84，86，88)。至少一种导电材料的过量部分可以通过平坦化工艺从至少一个接触级电介质层(71，73)的顶表面上方移除。接触通孔结构(84，86，88)可以包含形成在外围器件区域200中并接触外围器件210(其可以包含用于器件区域100中的存储器器件的阵列的位线和字线的驱动器电路)的节点(即源极和漏极区域130和/或栅电极154)的外围器件接触通孔结构84、接触起到字线的功能的相应导电层46的字线接触通孔结构86、以及接触在存储器堆叠体结构50上面的相应漏极区域63的漏极接触通孔结构88。外围器件接触通孔结构84接触外围器件的各个节点，并且可以直接形成在外围区域200中的第二交替堆叠体(32，42)内的绝缘层32和间隔体材料层(即牺牲材料层42)的侧壁上。在一些实施例中，外围器件接触通孔结构84中的至少一个可以穿过反阶梯式电介质材料层65。
参考图14，可以通过在区域200中形成第二堆叠体之后的任何时间在外围器件区域200中形成外围器件接触通孔腔185，从图11的第一示例性结构衍生出第二示例性结构。每个外围器件接触通孔腔185可以延伸穿过第二交替堆叠体(32，42)的至少一些层并且延伸到外围器件区域200中的半导体器件的节点。在一些实施例中，外围器件接触通孔腔185中的至少一个可以延伸穿过反阶梯式电介质材料部分65。
参考图15，可以通过将间隔体材料层(即牺牲材料层42)的表面部分转化成具有不同成分的环状电介质材料部分，形成圆周间隔体82。如本文中所使用的，“圆周间隔体”是指在腔的圆周周围延伸的间隔体。如此，圆周间隔体可以具有环状形状，即环形形状。在一个实施例中，圆周间隔体82可以具有比牺牲材料层42的材料更低的介电常数。例如，牺牲材料层42可以包含硅氮化物，并且可以通过硅氮化物的表面部分的热氧化或等离子体氧化(例如，通过原位蒸汽产生、ISSG、氧化)以形成硅氧化物部分或硅氮氧化物部分，从而形成圆周间隔体82。替代地，可以通过横向凹陷牺牲材料层42，沉积硅氧化物或有机硅酸盐玻璃，并且各向异性地蚀刻所沉积的材料，使得沉积的电介质材料的剩余部分填充横向凹陷并形成圆周间隔体82，来形成圆周间隔体82。
圆周间隔体82可以在第二交替堆叠体中的间隔体材料层(即牺牲材料层42)的级处形成。每个圆周间隔体82的横向厚度(即内侧壁与外侧壁之间的最小横向距离)可以在从3nm到100nm的范围内，但是也可以采用更小和更大的厚度。可以采用修饰性(touch-up)各向异性蚀刻来移除外围器件接触通孔腔185的底部处可能形成的任何附带的氧化物材料。
参考图16，可以在器件区域100和接触区域300中形成附加的接触通孔腔(87，89)。可采用光抗致蚀剂层的光刻图案化和采用各向异性蚀刻的图案转印的组合来形成附加的接触通孔腔(87，89)。附加的接触通孔腔(87，89)可以包含字线接触通孔腔87，其形成在接触区域300中并且从至少一个接触级电介质层(71，73)的顶表面延伸到相应导电层46。此外，可以在每个存储器堆叠体结构55之上形成漏极接触通孔腔89。
参考图17，至少一种导电材料沉积在各种通孔腔(185，87，89)中以形成接触通孔结构(84，86，88)。至少一种导电材料的过量部分可以通过平坦化工艺从至少一个接触级电介质层(71，73)的顶表面上方移除。接触通孔结构(84，86，88)可以包含形成在外围器件区域200中并接触外围器件的节点的外围器件接触通孔结构84、接触起到字线的功能的相应导电层的字线接触通孔结构86、接触在存储器堆叠体结构50上面的相应漏极区域63的漏极接触通孔结构88。外围器件接触通孔结构84接触外围器件的各个节点，并且可以直接形成在绝缘层32和圆周间隔体82的侧壁上。在一些实施例中，外围器件接触通孔结构84中的至少一个可以穿过反阶梯式电介质材料层65。在一个实施例中，间隔体材料层42包括硅氮化物，圆周间隔体82包括选自硅氧化物或硅氮氧化物的材料，其可以通过转化间隔体材料层42的硅氮化物的表面部分而得到。由于间隔体82的介电常数相比于层42的介电常数更低，间隔体82降低了相邻结构84之间的电容耦合。
参考图18，可以通过穿过腔85在第二交替堆叠体(32，42)中的间隔体材料层(即牺牲材料层42)上进行各向同性蚀刻，从图14中示出的第二示例性结构衍生出根据本公开的第三实施例的第三示例性结构。通过采用蚀刻工艺来横向凹陷在每个外围器件接触通孔腔85周围的第二交替堆叠体内的间隔体材料层来形成横向凹陷85R，该蚀刻工艺对绝缘层32的材料有选择性地移除间隔体材料层的材料。例如，可以将对绝缘层32和反阶梯式电介质材料部分65的材料有选择性地蚀刻牺牲材料层42的材料的蚀刻剂引入到每个外围器件接触通孔腔85中。蚀刻剂可以在每个外围器件接触通孔腔85周围相对于绝缘层32的侧壁使牺牲材料层42横向凹陷，以形成横向凹陷85R。在说明性示例中，绝缘层32可以包含硅氧化物，牺牲材料层42可以包含硅氮化物，并且蚀刻剂可以包含热磷酸。
参考图19，非共形电介质材料层94L可以沉积在横向凹陷85R和外围接触通孔腔85中的每一个上。非共形电介质材料层94L可以包含具有小于牺牲材料层42的材料的介电常数的介电常数的材料。例如，牺牲材料层42可以包含硅氮化物，并且非共形电介质材料层94L可以包含硅氧化物或有机硅酸盐玻璃。非共形电介质材料层94L可以通过等离子体增强化学气相沉积(PECVD)来形成。这种沉积工艺是耗尽性(depletive)的，并且沉积的电介质材料的厚度在每个外围器件接触通孔腔85的垂直部分周围在横向凹陷85R内较小。可以在间隔体材料层(即牺牲材料层42)的每一级处将圆周间隔体182形成为具有圆环(toroidal)形状。对于一些圆周间隔体182，腔95可以存在于每个相应的圆环形状内。在一个实施例中，在相同的外围接触通孔腔85周围的至少两个圆周间隔体182中的每一个可以具有圆环形状，其中具有相应的腔。层94L可以是从8到15nm厚，而腔95可以具有大于10nm的宽度，诸如15-25nm的宽度。
参考图20，可进行各向异性蚀刻工艺以移除非共形电介质材料层94L的水平部分。在每个外围器件通孔腔85周围形成电介质衬垫94，以暴露腔85底部处的外围器件210的节点(例如，源极或漏极区域130或栅电极154)。电介质衬垫94中的至少一个可以包含位于外围器件区域200中的第二交替堆叠体中的间隔体材料层(即牺牲材料层42)的相应级处的多个圆周间隔体182。每个圆周间隔体182是非共形电介质材料层94L的位于相应横向凹陷85R内的剩余部分。
参考图21，可以进行图16和17的处理步骤以形成附加的接触通孔腔，并且通过填充接触通孔腔来形成接触通孔结构。至少一种导电材料沉积在各种通孔腔(85，87，89)中以形成接触通孔结构(84，86，88)。可以通过平坦化工艺从至少一个接触层级电介质层(71，73)的顶表面上方移除至少一种导电材料的过量部分。接触通孔结构(84，86，88)可以包含形成在外围器件区域200并接触外围器件的节点的外围器件接触通孔结构84、接触起到字线的功能的相应导电层的字线接触通孔结构86、以及接触在存储器堆叠体结构50上面的相应漏极区域63的漏极接触通孔结构88。外围器件接触通孔结构84接触外围器件的各个节点，并且可以直接形成在圆周间隔体182(其为电介质衬垫94的部分)的侧壁上。在一些实施例中，外围器件接触通孔结构84中的至少一个可以穿过反阶梯式电介质材料层65。在一个实施例中，圆周间隔体182中的至少一个在其中具有如图21所示的腔95的圆环形状。在一个实施例中，圆周间隔体182包括选自硅氧化物和有机硅酸盐玻璃的电介质材料，其可以通过各向异性化学气相沉积工艺来沉积。
根据本公开的各种实施例，提供了一种结构，其包含在器件区域100和接触区域300内位于衬底(9，10)之上的第一绝缘层32和导电层46的第一交替堆叠体。该结构还包含位于衬底(9，10)之上并且与第一交替堆叠体横向间隔的第二绝缘层32和间隔体材料层42的第二交替堆叠体。第一绝缘层32和第二绝缘层32包括第一电介质材料(诸如硅氧化物)，并且间隔体材料层42包括具有大于第一电介质材料的介电常数的第二电介质材料(诸如硅氮化物)。该结构还包括至少一个垂直延伸穿过第一交替堆叠体的存储器堆叠体结构55。至少一个存储器堆叠体结构55中的每一个包括电荷储存区域(如实施为在导电层46的级处的电荷储存层504的部分)、隧穿电介质506和半导体沟道60。该结构包括垂直延伸穿过第二交替堆叠体并且接触衬底上或中的器件(其可以是诸如用于存储器堆叠体结构55的外围器件210的半导体器件)的接触通孔结构(即外围器件接触结构84)。
在一个实施例中，接触通孔结构84可以接触第二绝缘层32的侧壁，第二绝缘层32是外围器件区域200中的绝缘层32。在一个实施例中，接触通孔结构84可以接触如图13所示的间隔体材料层42的侧壁。
在一个实施例中，间隔体材料层42的侧壁与如图17和图21所示的接触通孔结构(85，185)的侧壁横向间隔。接触通孔结构84可以接触绝缘层32的侧壁，并且间隔体材料层42的侧壁与如图17所示的接触通孔结构84的侧壁横向间隔。
在一个实施例中，该结构可以包含位于间隔体材料层42中的至少两个的级处的圆周间隔体(82或182)，其包括具有比间隔体材料层更低的介电常数的电介质材料，并且横向地围绕接触通孔结构84。在一个实施例中，接触通孔结构84接触圆周间隔体(82，182)的侧壁。在一个实施例中，圆周间隔体(82)中的至少一个具有如图17所示的其中没有任何腔的圆环形状。在另一个实施例中，圆周间隔体(182)中的至少一个具有如图21所示的包围在其中的腔95。
在一个实施例中，该结构还包括在第一交替堆叠体的第一阶梯式表面和第二交替堆叠体的第二阶梯式表面上面的反阶梯式电介质材料部分65。在一个实施例中，接触通孔结构84延伸穿过反阶梯式电介质材料部分65。
在一个实施例中，该结构包含三维存储器器件，该三维存储器器件包括形成在器件区域100中的垂直NAND器件。导电层46包括或电连接到NAND器件的相应字线。器件区域100包括多个半导体沟道60。多个半导体沟道60中的每一个的至少一个端部实质上垂直于衬底(9，10)的顶表面延伸。该结构包含多个电荷储存区域。每个电荷储存区域位于多个半导体沟道60中相应的一个附近。该结构包含具有实质上平行于衬底(9，10)的顶表面延伸的条形形状的多个控制栅电极(实施为导电层46的端部部分)。多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。第一交替堆叠体中的导电层46与多个控制栅电极电接触并从器件区域100延伸到包含多个导电通孔连接(如实施为字线接触通孔结构86)的接触区域300。在一个实施例中，衬底包括含有用于NAND器件的驱动器电路的硅衬底。驱动器电路器件210可以位于外围区域200中的第二虚设电介质层堆叠体(32，42)之下。
根据本公开的一个方面，可以避免从外围器件区域200移除交替堆叠体(32，42)，由此减少处理步骤的数量和成本。替代地，穿过交替堆叠体(即第二交替堆叠体)的剩余部分形成外围器件接触通孔腔。该方法使得相对于现有技术方法能够使用较小的台阶区域开口64，并且从而除了对前阶梯边缘上的更好的关键尺寸控制，还允许电介质65的更容易的间隙填充和平坦化工艺。而且，这种方法可以提供布置接触通孔结构的设计灵活性，尤其对于阵列下外围(periphery-under-array)方案。
在一个实施例中，可以通过形成具有比间隔体材料层42更低的介电常数的圆周间隔体(82，182)来减少外围器件区域200中的相邻接触通孔结构84之间的RC耦合。
在一些实施例中，可以在圆周间隔体182中设置气隙(即腔95)。例如，对于10nm厚的衬垫94，相邻的接触通孔结构84之间的总电容应当等于或小于当气隙95宽度大于10nm时完全形成在硅氧化物材料部分内的常规接触通孔结构的总电容。
在说明性示例中，本公开的方法可以提供直接穿过ON层级堆叠体(即硅氧化物层和硅氮化物层的交替堆叠体)的接触通孔结构84，其与采用硅氧化物65替代区域200中的ON层级堆叠体的部分的常规方法相比，具有相邻接触通孔结构之间的匹配或降低的RC耦合。本公开的方法可以以改善工艺裕度并且降低成本、以及为阵列下外围方案提供设计灵活度的方式，提供穿过ON层级堆叠体的接触通孔结构。
虽然上述内容涉及特定的优选实施例，但是应该理解，本公开不限于此。本领域的普通技术人员将会想到，可以对所公开的实施例进行各种修改，并且这样的修改意图在本公开的范围内。在本公开中示出采用特定结构和/或配置的实施例的情况下，应该理解的是，本公开可以用功能上等同的任何其它兼容结构和/或配置来实现，只要这些替代没有被明确禁止，或者以其它方式对于一名本领域普通技术人员是已知是不可能的。本文所引用的所有出版物、专利申请和专利均通过引用整体并入本文。

Claims (20)

1.一种存储器结构，包括：
第一绝缘层和导电层的第一交替堆叠体，所述第一交替堆叠体位于衬底之上；
第二绝缘层和间隔体材料层的第二交替堆叠体，所述第二交替堆叠体位于所述衬底之上并且与所述第一交替堆叠体横向地间隔开，其中所述第一绝缘层和所述第二绝缘层包括第一电介质材料，并且所述间隔体材料层包括与所述第一电介质材料不同的第二电介质材料；
至少一个存储器堆叠体结构，所述至少一个存储器堆叠体结构垂直延伸穿过所述第一交替堆叠体，所述至少一个存储器堆叠体结构中的每一个包括电荷储存区域、隧穿电介质和半导体沟道；
接触通孔结构，所述接触通孔结构垂直延伸穿过所述第二交替堆叠体并且接触所述衬底上或所述衬底中的器件；以及
位于所述间隔体材料层中的至少两个的级处的圆周间隔体，所述圆周间隔体包括具有比所述间隔体材料层更小的介电常数的电介质材料，并且横向地包围所述接触通孔结构，
其中所述接触通孔结构接触所述第二绝缘层的侧壁，
其中所述间隔体材料层的侧壁与所述接触通孔结构的侧壁横向间隔开，并且其中所述第二电介质材料具有比所述第一电介质材料更大的介电常数。
2.如权利要求1所述的存储器结构，其中所述接触通孔结构接触所述间隔体材料层的侧壁。
3.如权利要求1所述的存储器结构，其中所述接触通孔结构接触圆周间隔体的侧壁。
4.如权利要求3所述的存储器结构，其中所述圆周间隔体中的至少一个具有其中没有任何腔的圆环形状。
5.如权利要求3所述的存储器结构，其中所述圆周间隔体中的至少一个具有其中具有腔的圆环形状。
6.如权利要求3所述的存储器结构，其中：
所述间隔体材料层包括硅氮化物；并且
所述圆周间隔体包括选自硅氧化物或硅氮氧化物的材料。
7.如权利要求1所述的存储器结构，其中：
所述器件包括位于所述第一交替堆叠体中的存储器器件阵列的外围器件；并且
所述器件位于所述第二交替堆叠体下方。
8.如权利要求1所述的存储器结构，还包括反阶梯式电介质材料部分，所述反阶梯式电介质材料部分在所述第一交替堆叠体的第一阶梯式表面和所述第二交替堆叠体的第二阶梯式表面上面。
9.如权利要求8所述的存储器结构，其中所述接触通孔结构延伸穿过所述反阶梯式电介质材料部分。
10.如权利要求8所述的存储器结构，其中：
所述存储器结构包括三维存储器器件，所述三维存储器器件包括形成在器件区域中的垂直NAND器件；
所述导电层包括或者电连接到所述NAND器件的相应字线；
所述器件区域包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述衬底的顶表面延伸；
多个电荷储存区域，每个电荷储存区域位于与所述多个半导体沟道中的相应一个相邻；以及
多个控制栅电极，所述多个控制栅电极具有实质上平行于所述衬底的顶表面延伸的条形形状；
所述多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极；
所述第一交替堆叠体中的所述导电层与所述多个控制栅电极电接触并且从所述器件区域延伸到包含多个导电通孔连接的接触区域；并且
所述衬底包括含有用于所述NAND器件的驱动器电路的硅衬底。
11.一种制造结构的方法，包括：
在衬底之上形成包括绝缘层和间隔体材料层的处理中的交替堆叠体；
通过将所述处理中的交替堆叠体划分为第一交替堆叠体和第二交替堆叠体来形成阶梯式表面的两个集合，所述第一交替堆叠体具有第一阶梯式表面并且所述第二交替堆叠体具有第二阶梯式表面；
穿过所述第一交替堆叠体形成至少一个存储器堆叠体结构，所述至少一个存储器堆叠体结构中的每一个包括电荷储存区域、隧穿电介质和半导体沟道；
用导电层替代所述第一交替堆叠体中的所述绝缘层的部分，同时在所述第二交替堆叠体中留下所述绝缘层的完整部分；
穿过所述第二交替堆叠体形成接触通孔结构；
形成延伸穿过所述第二交替堆叠体的通孔腔；以及
在所述第二交替堆叠体中的所述间隔体材料层的级处形成圆周间隔体，其中所述接触通孔结构形成在所述圆周间隔体的侧壁上。
12.如权利要求11所述的方法，还包括在形成所述处理中的交替堆叠体之前，在所述衬底上或所述衬底中形成外围半导体器件，其中所述接触通孔结构接触所述外围半导体器件。
13.如权利要求11所述的方法，其中所述接触通孔结构直接形成在所述第二交替堆叠体内的所述绝缘层和所述间隔体材料层的侧壁上。
14.如权利要求11所述的方法，其中通过将所述间隔体材料层的表面部分转化成所述通孔腔周围的电介质材料来形成所述圆周间隔体。
15.如权利要求14所述的方法，其中：
所述间隔体材料层包括硅氮化物；并且
所述间隔体材料层的表面部分被转化成环状硅氧化物间隔体。
16.如权利要求11所述的方法，还包括通过采用蚀刻工艺来在所述通孔腔周围使所述第二交替堆叠体内的所述间隔体材料横向凹陷而形成横向凹陷，所述蚀刻工艺对所述绝缘层的材料有选择性地移除所述间隔体材料层的材料，其中所述圆周间隔体形成在所述横向凹陷中。
17.如权利要求16所述的方法，其中所述圆周间隔体中的至少两个具有其中具有腔的圆环形状。
18.如权利要求16所述的方法，还包括：
在所述横向凹陷和所述通孔腔中沉积非共形电介质材料层；以及
各向异性地蚀刻所述非共形电介质材料层，其中所述非共形电介质材料层的剩余部分构成所述圆周间隔体。
19.如权利要求11所述的方法，还包括在所述第一阶梯式表面和所述第二阶梯式表面之上形成反阶梯式电介质材料部分，其中所述接触通孔结构穿过所述反阶梯式电介质材料部分形成。
20.如权利要求11所述的方法，其中：
所述结构包括三维存储器器件，所述三维存储器器件包括形成在器件区域中的垂直NAND器件；
所述导电层包括或者电连接到所述NAND器件的相应字线；
所述器件区域包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述衬底的顶表面延伸；
多个电荷储存区域，每个电荷储存区域位于与所述多个半导体沟道中的相应一个相邻；以及
多个控制栅电极，所述多个控制栅电极具有实质上平行于所述衬底的顶表面延伸的条形形状；
所述多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极；
所述交替堆叠体中的导电层与所述多个控制栅电极电接触并且从所述器件区域延伸到包含多个导电通孔连接的接触区域；并且
所述衬底包括含有用于所述NAND器件的驱动器电路的硅衬底。
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