JP2019125626A - 半導体装置 - Google Patents

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Kenji Koshiishi
健二 輿石
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良太 油田
一幸 吉持
Kazuyuki Yoshimochi
一幸 吉持
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Abstract

【課題】一つの実施形態は、容易に高集積化できる半導体装置を提供することを目的とする。【解決手段】一つの実施形態によれば、第１の積層体と半導体柱とゲート絶縁膜と第２の積層体とを有する半導体装置が提供される。第１の積層体は、導電膜と第１の絶縁膜とが繰り返し積層方向に配置されている。第１の積層体は、第１の階段構造を有する。半導体柱は、積層方向に第１の積層体を貫通する。ゲート絶縁膜は、平面視において半導体柱を囲っている。ゲート絶縁膜は、第１の積層体を積層方向に貫通する。第２の積層体は、第１の積層体の周囲に配されている。第２の積層体は、第１の絶縁膜と第２の絶縁膜とが繰り返し積層方向に配置されている。第２の積層体は、第２の階段構造を有する。【選択図】図１

Description

本実施形態は、半導体装置に関する。
半導体装置は、導電膜と絶縁膜とが交互に積層された積層体が半導体柱で貫通されて構成されることがある。このとき、積層体における積層数を多くして半導体装置を高集積化することが望まれる。
特開２０１０−１１４１１３号公報 特開２０１６−０５８４５４号公報 特開２０１０−０９３２６９号公報
一つの実施形態は、容易に高集積化できる半導体装置を提供することを目的とする。
一つの実施形態によれば、第１の積層体と半導体柱とゲート絶縁膜と第２の積層体とを有する半導体装置が提供される。第１の積層体は、導電膜と第１の絶縁膜とが繰り返し積層方向に配置されている。第１の積層体は、第１の階段構造を有する。半導体柱は、積層方向に第１の積層体を貫通する。ゲート絶縁膜は、平面視において半導体柱を囲っている。ゲート絶縁膜は、第１の積層体を積層方向に貫通する。第２の積層体は、第１の積層体の周囲に配されている。第２の積層体は、第１の絶縁膜と第２の絶縁膜とが繰り返し積層方向に配置されている。第２の積層体は、第２の階段構造を有する。
図１は、実施形態に係る半導体装置の構成を示す斜視図である。 図２は、実施形態に係る半導体装置の構成を示す平面図である。 図３は、実施形態における積層体（第１の積層体）の構成を示す拡大斜視図である。 図４は、実施形態における積層体（第１の積層体、第２の積層体）の構成を示す拡大断面図である。 図５は、実施形態における積層体（第２の積層体）の構成を示す拡大斜視図である。 図６は、実施形態における応力緩和を示す図である。 図７は、実施形態の変形例に係る半導体装置の構成を示す平面図である。
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（実施形態）
導電膜と絶縁膜とが交互に積層された積層体が半導体柱で貫通されて３次元的なメモリセルの配列が構成される半導体装置は、積層数を増やすことによって記憶容量の増加が可能なため、より高度なパターニング技術を利用する必要性を低減でき、ビット当たりのコストを容易に削減できる。
３次元構造を成すメモリでは、導電膜と半導体柱とが交差する部分がメモリセルとして機能するように構成され、複数のメモリセルが３次元的に配列される。複数のメモリセルが３次元的に配列されたメモリアレイ領域に対して、３次元的な配列へのアクセス性を向上させるため、メモリアレイ領域からその外側の階段領域へ階段状に複数のラインが引き出されることがある。そして、３次元型のＮＡＮＤフラッシュメモリでは、階段領域において、所定の配線層から異なる深さで深さ方向に延びた複数のビアプラグが、階段状に引き出された複数のラインへ接続するように構成されることがある。
例えば、半導体装置１は、図１及び図２に示すように構成される。図１は、半導体装置１の構成を示す斜視図である。図２は、半導体装置１の構成を示す平面図である。以下では、基板２の表面２ａ（図４参照）に垂直な方向をＺ方向とし、Ｚ方向に垂直な平面内で互いに直交する２方向をＸ方向及びＹ方向として説明する。また、Ｚ方向における基板２から層間絶縁膜３に向う方向を＋Ｚ方向と呼び、Ｚ方向における層間絶縁膜３から基板２に向う方向を−Ｚ方向と呼ぶこともある。Ｙ方向における図１の手前側から奥行側に向う方向を＋Ｙ方向と呼び、Ｙ方向における図１の奥行側から手前側に向う方向を−Ｙ方向と呼ぶこともある。Ｘ方向における図１の左側から右側に向う方向を＋Ｘ方向と呼び、Ｘ方向における図１の右側から左側に向う方向を−Ｘ方向と呼ぶこともある。
半導体装置１は、基板２、層間絶縁膜３、絶縁膜４、積層体（第１の積層体）１０−１，１０−２、複数のゲート絶縁膜ＧＦ、及び複数の半導体柱ＳＰを有する。
基板２は、半導体（例えば、シリコン）を主成分とする材料で形成され得る。絶縁膜４は、基板２の表面２ａを覆っている。絶縁膜４は、絶縁体（例えば、シリコン酸化物）を主成分とする材料で形成され得る。基板２は、略板形状を有する。
積層体１０−１，１０−２は、絶縁膜４を介して基板２の上に配されている。積層体１０−１と積層体１０−２とは、互いに（例えばＸ方向に）離間して基板２上に配されている。積層体１０−１は、ＸＹ平面視において、略角錐台形状を有し、−Ｙ側の周辺領域ＰＨＲ１、＋Ｙ側の周辺領域ＰＨＲ２、＋Ｘ側の周辺領域ＰＨＲ３、及び中間領域ＩＭＲに囲まれている。積層体１０−１のＸ方向の幅は、基板２のＸ方向の幅より小さく（例えば、基板２のＸ方向の幅の略１／２程度に）することができる。積層体１０−１のＹ方向の幅は、基板２のＹ方向の幅より小さい。積層体１０−２は、ＸＹ平面視において、略角錐台形状を有し、−Ｙ側の周辺領域ＰＨＲ１、＋Ｙ側の周辺領域ＰＨＲ２、−Ｘ側の周辺領域ＰＨＲ４、及び中間領域ＩＭＲに囲まれている。積層体１０−２のＸ方向の幅は、基板２のＸ方向の幅より小さく、基板２のＸ方向の幅より小さく（例えば、基板２のＸ方向の幅の略１／２程度に）することができる。積層体１０−２のＹ方向の幅は、基板２のＹ方向の幅より小さい。
層間絶縁膜３は、各積層体１０（積層体１０−１，１０−２を区別しない場合、単に積層体１０と呼ぶ）を覆うとともに絶縁膜４を介して基板２の表面２ａ（図４参照）を覆っている。層間絶縁膜３は、絶縁体（例えば、シリコン酸化物）を主成分とする材料で形成され得る。
積層体１０−１は、メモリアレイ領域ＭＡＲ及び複数の階段領域ＳＴＲ１〜ＳＴＲ４を有する。ＸＹ平面視において、各階段領域ＳＴＲ１〜ＳＴＲ４は、メモリアレイ領域ＭＡＲの外側に配されており、複数の階段領域ＳＴＲ１〜ＳＴＲ４でメモリアレイ領域ＭＡＲを囲んでいる。階段領域ＳＴＲ１は、メモリアレイ領域ＭＡＲに−Ｙ側で隣接している。階段領域ＳＴＲ２は、メモリアレイ領域ＭＡＲに＋Ｙ側で隣接している。階段領域ＳＴＲ３は、メモリアレイ領域ＭＡＲに＋Ｘ側で隣接している。階段領域ＳＴＲ４は、メモリアレイ領域ＭＡＲに−Ｘ側で隣接している。ＸＹ平面視において、メモリアレイ領域ＭＡＲは略矩形状を有し、階段領域ＳＴＲ１は＋Ｙ側に上底を有する略等脚台形状を有し、階段領域ＳＴＲ２は−Ｙ側に上底を有する略等脚台形状を有し、階段領域ＳＴＲ３は−Ｘ側に上底を有する略等脚台形状を有し、階段領域ＳＴＲ４は＋Ｘ側に上底を有する略等脚台形状を有する。
積層体１０−１は複数の階段領域ＳＴＲ１〜ＳＴＲ４に複数の階段構造ＳＴＳＴ１〜ＳＴＳＴ４を有する。
階段構造ＳＴＳＴ１は、積層体１０−１における階段領域ＳＴＲ１に配され、メモリアレイ領域ＭＡＲに−Ｙ側で隣接している。階段構造ＳＴＳＴ１は、メモリアレイ領域ＭＡＲから−Ｙ方向に遠ざかるに従って基板２の表面２ａからの高さが段階的に低くなる。階段構造ＳＴＳＴ１は、複数のテラス部分ＴＥ１−１〜ＴＥ１−６と複数の段差部分ＳＴ１−１〜ＳＴ１−６とを有する。ＸＹ平面視において、メモリアレイ領域ＭＡＲから−Ｙ方向に遠ざかるに従って、テラス部分ＴＥ１−１、段差部分ＳＴ１−１、テラス部分ＴＥ１−２、段差部分ＳＴ１−２、テラス部分ＴＥ１−３、段差部分ＳＴ１−３、テラス部分ＴＥ１−４、段差部分ＳＴ１−４、テラス部分ＴＥ１−５、段差部分ＳＴ１−５、テラス部分ＴＥ１−６、段差部分ＳＴ１−６が順に配されている。各テラス部分ＴＥ１−１〜ＴＥ１−６は、ＸＹ方向に沿って延びている。各段差部分ＳＴ１−１〜ＳＴ１−６は、ＸＺ方向に沿って延びている。
基板２の表面２ａ（図４参照）からの各テラス部分ＴＥ１−１，ＴＥ１−２，ＴＥ１−３，ＴＥ１−４，ＴＥ１−５，ＴＥ１−６のＺ方向の高さをそれぞれ、ＨＴＥ１−１，ＨＴＥ１−２，ＨＴＥ１−３，ＨＴＥ１−４，ＨＴＥ１−５，ＨＴＥ１−６とすると、次の数式１の関係が成り立つ。
ＨＴＥ１−１＞ＨＴＥ１−２＞ＨＴＥ１−３＞ＨＴＥ１−４＞ＨＴＥ１−５＞ＨＴＥ１−６・・・数式１
各テラス部分ＴＥ１−１，ＴＥ１−２，ＴＥ１−３，ＴＥ１−４，ＴＥ１−５，ＴＥ１−６のＺ方向の高さにおける隣接する高さの差は、互いに略均等であり、次の数式２が成り立つ。
ＨＴＥ１−１−ＨＴＥ１−２ ≒ ＨＴＥ１−２−ＨＴＥ１−３ ≒ ＨＴＥ１−３−ＨＴＥ１−４ ≒ ＨＴＥ１−４−ＨＴＥ１−５ ≒ ＨＴＥ１−５−ＨＴＥ１−６ ≒ ＨＴＥ１−６・・・数式２
これに応じて、各段差部分ＳＴ１−１，ＳＴ１−２，ＳＴ１−３，ＳＴ１−４，ＳＴ１−５，ＳＴ１−６のＺ方向の幅をそれぞれ、ＧＳＴ１−１，ＧＳＴ１−２，ＧＳＴ１−３，ＧＳＴ１−４，ＧＳＴ１−５，ＧＳＴ１−６とすると、互いに略均等であり、次の数式３の関係が成り立つ。
ＧＳＴ１−１≒ＧＳＴ１−２≒ＧＳＴ１−３≒ＧＳＴ１−４≒ＧＳＴ１−５≒ＧＳＴ１−６・・・数式３
各テラス部分ＴＥ１−１，ＴＥ１−２，ＴＥ１−３，ＴＥ１−４，ＴＥ１−５，ＴＥ１−６のＹ方向の幅をそれぞれ、ＷＴＥ１−１，ＷＴＥ１−２，ＷＴＥ１−３，ＷＴＥ１−４，ＷＴＥ１−５，ＷＴＥ１−６とすると、次の数式４の関係が成り立つ。
ＷＴＥ１−１≒ＷＴＥ１−２≒ＷＴＥ１−３≒ＷＴＥ１−４≒ＷＴＥ１−５≒ＷＴＥ１−６・・・数式４
階段構造ＳＴＳＴ２は、積層体１０−１における階段領域ＳＴＲ２に配され、メモリアレイ領域ＭＡＲに＋Ｙ側で隣接している。階段構造ＳＴＳＴ２は、メモリアレイ領域ＭＡＲから＋Ｙ方向に遠ざかるに従って基板２の表面２ａからの高さが段階的に低くなる。階段構造ＳＴＳＴ２は、複数のテラス部分ＴＥ２−１〜ＴＥ２−６と複数の段差部分ＳＴ２−１〜ＳＴ２−６とを有する。ＸＹ平面視において、メモリアレイ領域ＭＡＲから＋Ｙ方向に遠ざかるに従って、テラス部分ＴＥ２−１、段差部分ＳＴ２−１、テラス部分ＴＥ２−２、段差部分ＳＴ２−２、テラス部分ＴＥ２−３、段差部分ＳＴ２−３、テラス部分ＴＥ２−４、段差部分ＳＴ２−４、テラス部分ＴＥ２−５、段差部分ＳＴ２−５、テラス部分ＴＥ２−６、段差部分ＳＴ２−６が順に配されている。各テラス部分ＴＥ２−１〜ＴＥ２−６は、ＸＹ方向に沿って延びている。各段差部分ＳＴ２−１〜ＳＴ２−６は、ＸＺ方向に沿って延びている。
基板２の表面２ａ（図４参照）からの各テラス部分ＴＥ２−１，ＴＥ２−２，ＴＥ２−３，ＴＥ２−４，ＴＥ２−５，ＴＥ２−６のＺ方向の高さをそれぞれ、ＨＴＥ２−１，ＨＴＥ２−２，ＨＴＥ２−３，ＨＴＥ２−４，ＨＴＥ２−５，ＨＴＥ２−６とすると、次の数式５の関係が成り立つ。
ＨＴＥ２−１＞ＨＴＥ２−２＞ＨＴＥ２−３＞ＨＴＥ２−４＞ＨＴＥ２−５＞ＨＴＥ２−６・・・数式５
各テラス部分ＴＥ２−１，ＴＥ２−２，ＴＥ２−３，ＴＥ２−４，ＴＥ２−５，ＴＥ２−６のＺ方向の高さにおける隣接する高さの差は、互いに略均等であり、次の数式６が成り立つ。
ＨＴＥ２−１−ＨＴＥ２−２ ≒ ＨＴＥ２−２−ＨＴＥ２−３ ≒ ＨＴＥ２−３−ＨＴＥ２−４ ≒ ＨＴＥ２−４−ＨＴＥ２−５ ≒ ＨＴＥ２−５−ＨＴＥ２−６ ≒ ＨＴＥ２−６・・・数式６
これに応じて、各段差部分ＳＴ２−１，ＳＴ２−２，ＳＴ２−３，ＳＴ２−４，ＳＴ２−５，ＳＴ２−６のＺ方向の幅をそれぞれ、ＧＳＴ２−１，ＧＳＴ２−２，ＧＳＴ２−３，ＧＳＴ２−４，ＧＳＴ２−５，ＧＳＴ２−６とすると、互いに略均等であり、次の数式７の関係が成り立つ。
ＧＳＴ２−１≒ＧＳＴ２−２≒ＧＳＴ２−３≒ＧＳＴ２−４≒ＧＳＴ２−５≒ＧＳＴ２−６・・・数式７
各テラス部分ＴＥ２−１，ＴＥ２−２，ＴＥ２−３，ＴＥ２−４，ＴＥ２−５，ＴＥ２−６のＹ方向の幅をそれぞれ、ＷＴＥ２−１，ＷＴＥ２−２，ＷＴＥ２−３，ＷＴＥ２−４，ＷＴＥ２−５，ＷＴＥ２−６とすると、次の数式８の関係が成り立つ。
ＷＴＥ２−１≒ＷＴＥ２−２≒ＷＴＥ２−３≒ＷＴＥ２−４≒ＷＴＥ２−５≒ＷＴＥ２−６・・・数式８
階段構造ＳＴＳＴ３は、積層体１０−１における階段領域ＳＴＲ３に配され、メモリアレイ領域ＭＡＲに＋Ｘ側で隣接している。階段構造ＳＴＳＴ３は、メモリアレイ領域ＭＡＲから＋Ｘ方向に遠ざかるに従って基板２の表面２ａからの高さが段階的に低くなる。階段構造ＳＴＳＴ３は、複数のテラス部分ＴＥ３−１〜ＴＥ３−６と複数の段差部分ＳＴ３−１〜ＳＴ３−６とを有する。ＸＹ平面視において、メモリアレイ領域ＭＡＲから＋Ｘ方向に遠ざかるに従って、テラス部分ＴＥ３−１、段差部分ＳＴ３−１、テラス部分ＴＥ３−２、段差部分ＳＴ３−２、テラス部分ＴＥ３−３、段差部分ＳＴ３−３、テラス部分ＴＥ３−４、段差部分ＳＴ３−４、テラス部分ＴＥ３−５、段差部分ＳＴ３−５、テラス部分ＴＥ３−６、段差部分ＳＴ３−６が順に配されている。各テラス部分ＴＥ３−１〜ＴＥ３−６は、ＸＹ方向に沿って延びている。各段差部分ＳＴ３−１〜ＳＴ３−６は、ＹＺ方向に沿って延びている。
基板２の表面２ａ（図４参照）からの各テラス部分ＴＥ３−１，ＴＥ３−２，ＴＥ３−３，ＴＥ３−４，ＴＥ３−５，ＴＥ３−６のＺ方向の高さをそれぞれ、ＨＴＥ３−１，ＨＴＥ３−２，ＨＴＥ３−３，ＨＴＥ３−４，ＨＴＥ３−５，ＨＴＥ３−６とすると、次の数式９の関係が成り立つ。
ＨＴＥ３−１＞ＨＴＥ３−２＞ＨＴＥ３−３＞ＨＴＥ３−４＞ＨＴＥ３−５＞ＨＴＥ３−６・・・数式９
各テラス部分ＴＥ３−１，ＴＥ３−２，ＴＥ３−３，ＴＥ３−４，ＴＥ３−５，ＴＥ３−６のＺ方向の高さにおける隣接する高さの差は、互いに略均等であり、次の数式１０が成り立つ。
ＨＴＥ３−１−ＨＴＥ３−２ ≒ ＨＴＥ３−２−ＨＴＥ３−３ ≒ ＨＴＥ３−３−ＨＴＥ３−４ ≒ ＨＴＥ３−４−ＨＴＥ３−５ ≒ ＨＴＥ３−５−ＨＴＥ３−６ ≒ ＨＴＥ３−６・・・数式１０
これに応じて、各段差部分ＳＴ３−１，ＳＴ３−２，ＳＴ３−３，ＳＴ３−４，ＳＴ３−５，ＳＴ３−６のＺ方向の幅をそれぞれ、ＧＳＴ３−１，ＧＳＴ３−２，ＧＳＴ３−３，ＧＳＴ３−４，ＧＳＴ３−５，ＧＳＴ３−６とすると、互いに略均等であり、次の数式１１の関係が成り立つ。
ＧＳＴ３−１≒ＧＳＴ３−２≒ＧＳＴ３−３≒ＧＳＴ３−４≒ＧＳＴ３−５≒ＧＳＴ３−６・・・数式１１
各テラス部分ＴＥ３−１，ＴＥ３−２，ＴＥ３−３，ＴＥ３−４，ＴＥ３−５，ＴＥ３−６のＸ方向の幅をそれぞれ、ＷＴＥ３−１，ＷＴＥ３−２，ＷＴＥ３−３，ＷＴＥ３−４，ＷＴＥ３−５，ＷＴＥ３−６とすると（図４参照）、次の数式１２の関係が成り立つ。
ＷＴＥ３−１≒ＷＴＥ３−２≒ＷＴＥ３−３≒ＷＴＥ３−４≒ＷＴＥ３−５≒ＷＴＥ３−６・・・数式１２
階段構造ＳＴＳＴ４は、積層体１０−１における階段領域ＳＴＲ４に配され、メモリアレイ領域ＭＡＲに−Ｘ側で隣接している。階段構造ＳＴＳＴ４は、メモリアレイ領域ＭＡＲから−Ｘ方向に遠ざかるに従って基板２の表面２ａからの高さが段階的に低くなる。階段構造ＳＴＳＴ４は、複数のテラス部分ＴＥ４−１〜ＴＥ４−６と複数の段差部分ＳＴ４−１〜ＳＴ４−６とを有する。ＸＹ平面視において、メモリアレイ領域ＭＡＲから−Ｘ方向に遠ざかるに従って、テラス部分ＴＥ４−１、段差部分ＳＴ４−１、テラス部分ＴＥ４−２、段差部分ＳＴ４−２、テラス部分ＴＥ４−３、段差部分ＳＴ４−３、テラス部分ＴＥ４−４、段差部分ＳＴ４−４、テラス部分ＴＥ４−５、段差部分ＳＴ４−５、テラス部分ＴＥ４−６、段差部分ＳＴ４−６が順に配されている。各テラス部分ＴＥ４−１〜ＴＥ４−６は、ＸＹ方向に沿って延びている。各段差部分ＳＴ４−１〜ＳＴ４−６は、ＹＺ方向に沿って延びている。
基板２の表面２ａ（図４参照）からの各テラス部分ＴＥ４−１，ＴＥ４−２，ＴＥ４−３，ＴＥ４−４，ＴＥ４−５，ＴＥ４−６のＺ方向の高さをそれぞれ、ＨＴＥ４−１，ＨＴＥ４−２，ＨＴＥ４−３，ＨＴＥ４−４，ＨＴＥ４−５，ＨＴＥ４−６とすると、次の数式１３の関係が成り立つ。
ＨＴＥ４−１＞ＨＴＥ４−２＞ＨＴＥ４−３＞ＨＴＥ４−４＞ＨＴＥ４−５＞ＨＴＥ４−６・・・数式１３
各テラス部分ＴＥ４−１，ＴＥ４−２，ＴＥ４−３，ＴＥ４−４，ＴＥ４−５，ＴＥ４−６のＺ方向の高さにおける隣接する高さの差は、互いに略均等であり、次の数式１４が成り立つ。
ＨＴＥ４−１−ＨＴＥ４−２ ≒ ＨＴＥ４−２−ＨＴＥ４−３ ≒ ＨＴＥ４−３−ＨＴＥ４−４ ≒ ＨＴＥ４−４−ＨＴＥ４−５ ≒ ＨＴＥ４−５−ＨＴＥ４−６ ≒ ＨＴＥ４−６・・・数式１４
これに応じて、各段差部分ＳＴ４−１，ＳＴ４−２，ＳＴ４−３，ＳＴ４−４，ＳＴ４−５，ＳＴ４−６のＺ方向の幅をそれぞれ、ＧＳＴ４−１，ＧＳＴ４−２，ＧＳＴ４−３，ＧＳＴ４−４，ＧＳＴ４−５，ＧＳＴ４−６とすると、互いに略均等であり、次の数式１５の関係が成り立つ。
ＧＳＴ４−１≒ＧＳＴ４−２≒ＧＳＴ４−３≒ＧＳＴ４−４≒ＧＳＴ４−５≒ＧＳＴ４−６・・・数式１５
各テラス部分ＴＥ４−１，ＴＥ４−２，ＴＥ４−３，ＴＥ４−４，ＴＥ４−５，ＴＥ４−６のＸ方向の幅をそれぞれ、ＷＴＥ４−１，ＷＴＥ４−２，ＷＴＥ４−３，ＷＴＥ４−４，ＷＴＥ４−５，ＷＴＥ４−６とすると、次の数式１６の関係が成り立つ。
ＷＴＥ４−１≒ＷＴＥ４−２≒ＷＴＥ４−３≒ＷＴＥ４−４≒ＷＴＥ４−５≒ＷＴＥ４−６・・・数式１６
なお、積層体１０−２における構成は、積層体１０−１における構成と同様である。
複数の半導体柱ＳＰは、図１に示すように、各積層体１０のメモリアレイ領域ＭＡＲに配され、Ｘ方向及びＹ方向に配列されている。各半導体柱ＳＰは、例えばＺ方向を軸とする略円柱形状に構成され、積層体１０の主面１０ａに略垂直な方向に（略Ｚ方向に）積層体１０を貫通する。積層体１０では、導電膜ＷＬと絶縁膜（第１の絶縁膜）ＩＦ１とが繰り返し積層されている。主面１０ａは、積層体１０における基板２の表面２ａからの高さが最も高くなる面（積層体１０における最上の層（例えば、最上の絶縁膜ＩＦ１）の上面）であり、−Ｙ側の部分がテラス部分ＴＥ１−１の上面を含み、＋Ｙ側の部分がテラス部分ＴＥ２−１の上面を含み、＋Ｘ側の部分がテラス部分ＴＥ３−１の上面を含み、−Ｘ側の部分がテラス部分ＴＥ４−１の上面を含む。半導体柱ＳＰは、メモリセルにおけるチャネル領域（アクティブ領域）として機能し得る。
複数のゲート絶縁膜ＧＦは、複数の半導体柱ＳＰに対応して、各積層体１０のメモリアレイ領域ＭＡＲに配され、Ｘ方向及びＹ方向に配列されている。各ゲート絶縁膜ＧＦは、半導体柱ＳＰと積層体１０との間に配されている。各ゲート絶縁膜ＧＦは、例えばＺ方向を軸とする略円筒形状に構成され、積層体１０の主面１０ａに略垂直な方向に（略Ｚ方向に）積層体１０を貫通する。すなわち、各ゲート絶縁膜ＧＦは、ＸＹ平面視において、半導体柱ＳＰの周囲を囲っている。各ゲート絶縁膜ＧＦは、ＸＺ断面視において、半導体柱ＳＰの側面に接触しながらＺ方向に延びている。ゲート絶縁膜ＧＦは、電荷蓄積能力を有するように構成され、例えば、ＯＮＯ型の３層構造を有する。メモリアレイ領域ＭＡＲでは、ゲート絶縁膜ＧＦにおける半導体柱ＳＰと導電膜ＷＬとが交差する領域に電荷が蓄積され得る。このとき、導電膜ＷＬは、メモリセルにおけるコントロールゲートとして機能し得る。
より具体的には、各積層体１０は、図３及び図４に示すように構成される。図３は、積層体１０−１の構成を示す拡大斜視図であり、図２のＡ部分の構成を示す拡大斜視図である。図３では、図示の簡略化のため、層間絶縁膜３以外の絶縁膜（図４に示す絶縁膜ＩＦ１、絶縁膜３２など）の図示が省略されている。図４は、積層体１０−１の構成を示す拡大断面図であり、図２をＢ−Ｂ’線に沿って切った場合の構成を示す拡大断面図である。図３及び図４は、積層体１０−１の構成について例示しているが、積層体１０−２の構成は積層体１０−１と同様である。
積層体１０では、導電膜ＷＬと絶縁膜（第１の絶縁膜）ＩＦ１とが繰り返し積層されている。図３では、積層体１０における構成として、導電膜ＷＬと絶縁膜ＩＦ１とが交互に多数回積層された構成（図示の簡略化のため絶縁膜ＩＦ１の図示が省略された構成）が例示されている。図１、図２、図４では、積層体１０−１における構成として、導電膜ＷＬと絶縁膜ＩＦ１とが交互に５回積層された構成が例示されている。図４に示す積層体１０−１では、基板２及び絶縁膜４の上に、導電膜ＷＬ−１、絶縁膜ＩＦ１−１、導電膜ＷＬ−２、絶縁膜ＩＦ１−２、導電膜ＷＬ−３、絶縁膜ＩＦ１−３、導電膜ＷＬ−４、絶縁膜ＩＦ１−４、導電膜ＷＬ−５、絶縁膜ＩＦ１−５が順に積層されている。なお、積層体１０−２における構成は、積層体１０−１における構成と同様である。
メモリアレイ領域ＭＡＲにおいて、積層された（Ｚ方向に並んだ）複数の導電膜ＷＬ（又はＷＬ−１〜ＷＬ−５）は、それぞれ、ゲート絶縁膜ＧＦ及び半導体柱ＳＰにより貫通されている。各導電膜ＷＬ（又はＷＬ−１〜ＷＬ−５）は、メモリセル（トランジスタ）のコントロールゲートに接続されたワードラインとして機能する。各ゲート絶縁膜ＧＦは、複数の導電膜ＷＬ（又はＷＬ−１〜ＷＬ−５）を貫通し、複数の導電膜ＷＬ（又はＷＬ−１〜ＷＬ−５）を貫通する穴に面する複数の導電膜ＷＬ（又はＷＬ−１〜ＷＬ−５）の内周面に配置されている。各ゲート絶縁膜ＧＦは、電荷蓄積能力を有する電荷蓄積膜を含む。各ゲート絶縁膜ＧＦは、例えば、ＯＮＯ膜で形成されている。ＯＮＯ膜は、２つのシリコン酸化膜がシリコン窒化膜をはさむ３層構造を有している。各ゲート絶縁膜ＧＦは、ＯＮＯ膜中のシリコン窒化膜を電荷蓄積膜として含み、シリコン窒化膜に電荷を蓄積することができる。各半導体柱ＳＰは、＋Ｚ側でＹ方向に延びたビットライン（図示せず）に接続される。
階段領域ＳＴＲにおいて、Ｚ方向に配列される各メモリセル（トランジスタ）のコントロールゲートへ個別に電圧を印加する必要があるため、コントロールゲートに接続された各段のワードライン（各段の導電膜ＷＬ−１〜ＷＬ−５）を階段形状にしつつＸ方向に引き出し、Ｚ方向の深さの異なる複数のビアプラグＶＰ−１〜ＶＰ−５を連絡させている。
例えば、図４では、５段の階段構造ＳＴＳＴ３が例示されている。階段構造ＳＴＳＴ３における絶縁膜ＩＦ１−５がＸ方向に引き出された端部の上面は、テラス部分ＴＥ３−１を構成し、導電膜ＷＬ−５がＸ方向に引き出された引き出し部ＷＬａ−５は、絶縁膜ＩＦ１−５におけるテラス部分ＴＥ３−１を構成する端部に覆われている。ビアプラグＶＰ−１は、Ｚ方向に延びて絶縁膜ＩＦ１−５におけるテラス部分ＴＥ３−１を構成する端部を貫通し引き出し部ＷＬａ−５に電気的に接続されている。
階段構造ＳＴＳＴ３における絶縁膜ＩＦ１−４がＸ方向に引き出された端部の上面は、テラス部分ＴＥ３−１を構成し、導電膜ＷＬ−４がＸ方向に引き出された引き出し部ＷＬａ−４は、絶縁膜ＩＦ１−４におけるテラス部分ＴＥ３−２を構成する端部に覆われている。ビアプラグＶＰ−２は、Ｚ方向に延びて絶縁膜ＩＦ１−４におけるテラス部分ＴＥ３−２を構成する端部を貫通し引き出し部ＷＬａ−４に電気的に接続されている。
階段構造ＳＴＳＴ３における絶縁膜ＩＦ１−３がＸ方向に引き出された端部の上面は、テラス部分ＴＥ３−３を構成し、導電膜ＷＬ−３がＸ方向に引き出された引き出し部ＷＬａ−３は、絶縁膜ＩＦ１−３におけるテラス部分ＴＥ３−３を構成する端部に覆われている。ビアプラグＶＰ−３は、Ｚ方向に延びて絶縁膜ＩＦ１−３におけるテラス部分ＴＥ３−３を構成する端部を貫通し引き出し部ＷＬａ−３に電気的に接続されている。
階段構造ＳＴＳＴ３における絶縁膜ＩＦ１−２がＸ方向に引き出された端部の上面は、テラス部分ＴＥ３−４を構成し、導電膜ＷＬ−２がＸ方向に引き出された引き出し部ＷＬａ−２は、絶縁膜ＩＦ１−２におけるテラス部分ＴＥ３−４を構成する端部に覆われている。ビアプラグＶＰ−４は、Ｚ方向に延びて絶縁膜ＩＦ１−２におけるテラス部分ＴＥ３−４を構成する端部を貫通し引き出し部ＷＬａ−２に電気的に接続されている。
階段構造ＳＴＳＴ３における絶縁膜ＩＦ１−１がＸ方向に引き出された端部の上面は、テラス部分ＴＥ３−５を構成し、導電膜ＷＬ−１がＸ方向に引き出された引き出し部ＷＬａ−１は、絶縁膜ＩＦ１−１におけるテラス部分ＴＥ３−５を構成する端部に覆われている。ビアプラグＶＰ−５は、Ｚ方向に延びて絶縁膜ＩＦ１−１におけるテラス部分ＴＥ３−５を構成する端部を貫通し引き出し部ＷＬａ−１に電気的に接続されている。
なお、層間絶縁膜３は、絶縁膜３１及び絶縁膜３２を有する。絶縁膜３１は、シリコン酸化物を主成分とする材料で形成され得る。絶縁膜３２は、絶縁膜３１にビアプラグＶＰとなる導電物を充填させるためのホールをエッチング加工する際のエッチングストッパとして機能し得る膜であり、シリコン窒化物を主成分とする材料で形成され得る。
半導体装置１では、各積層体１０が層間絶縁膜３で覆われているが、温度変化などの周囲環境の変化に伴う変形率（収縮又は膨張する体積率）が積層体１０と層間絶縁膜３との間で異なることに起因して、図３に破線の矢印で示されるように、層間絶縁膜３が積層体１０を押す圧縮応力が発生し得る。この傾向は、積層体１０における導電膜ＷＬ及び絶縁膜ＩＦ１の積層数が増大するほど顕著になりやすい。層間絶縁膜３の圧縮応力が増大すると、半導体装置１において、圧縮応力に起因した不良が発生する可能性がある。
例えば、層間絶縁膜３の圧縮応力が増大すると、図３に示されるように、層間絶縁膜３が階段構造ＳＴＳＴ１におけるテラス部分（ＸＹ方向の面）だけでなく段差部分（ＹＺ方向の面）にも接触しているため、階段構造ＳＴＳＴ３が例えば−Ｘ方向の圧縮応力を受け得る。−Ｘ方向の圧縮応力を受けると、複数の導電膜ＷＬにたわみが発生してＺ方向に隣り合う導電膜ＷＬ間のショートが発生したり導電膜ＷＬ内にクラックが発生して断線したりする可能性がある。
あるいは、例えば、図３に示されるように、ビアプラグＶＰがＺ方向に延びて階段構造ＳＴＳＴ３におけるテラス部分（ＸＹ方向の面）に接続されているため、層間絶縁膜３の圧縮応力が増大すると、ビアプラグＶＰが−Ｘ方向の圧縮応力を受け得る。−Ｘ方向の圧縮応力を受けると、ビアプラグＶＰの接続位置が所望のテラス部分からずれて−Ｘ側に隣り合うビアプラグＶＰ及び／又は導電膜ＷＬとの間のショートが発生したりビアプラグＶＰ内にクラックが発生して断線したりする可能性がある。
そこで、本実施形態では、半導体装置１において、階段構造を有する積層体２０を積層体１０の周囲に配置することで、層間絶縁膜３から積層体１０へ及ぼされる圧縮応力の緩和を図り、これによって半導体装置１を容易に高集積化できるようにする。
具体的には、図１に示す半導体装置１は、積層体（第２の積層体）２０−１〜２０−３及び積層体（第２の積層体）３０−１〜３０−３をさらに有する。積層体２０−１〜２０−３は、図２に示す−Ｙ側の周辺領域ＰＨＲ１に配される。積層体３０−１〜３０−３は、＋Ｙ側の周辺領域ＰＨＲ２に配される。図２に示すように、ＸＹ平面視において、各積層体２０（積層体２０−１〜２０−３を区別しない場合、単に積層体２０と呼ぶことにする）の面積は、各積層体１０の面積より小さい。ＸＹ平面視において、各積層体３０（積層体３０−１〜３０−３を区別しない場合、単に積層体３０と呼ぶことにする）の面積は、各積層体１０の面積より小さい。
層間絶縁膜３の応力は、積層体１０の平面形状における角部の付近に集中しやすい傾向にある。そのため、各積層体２０は、積層体１０の角部の近くに配され得る。
例えば、積層体２０−１は、周辺領域ＰＨＲ１における積層体１０−１の＋Ｘ側及び−Ｙ側の角部の近くに配される。積層体２０−２は、周辺領域ＰＨＲ１における積層体１０−１の−Ｘ側及び−Ｙ側の角部の近く且つ積層体１０−２の＋Ｘ側及び−Ｙ側の角部の近くに配される。積層体２０−３は、周辺領域ＰＨＲ１における積層体１０−２の−Ｘ側及び−Ｙ側の角部の近くに配される。積層体３０−１は、周辺領域ＰＨＲ２における積層体１０−１の＋Ｘ側及び＋Ｙ側の角部の近くに配される。積層体３０−２は、周辺領域ＰＨＲ２における積層体１０−１の−Ｘ側及び＋Ｙ側の角部の近く且つ積層体１０−２の＋Ｘ側及び＋Ｙ側の角部の近くに配される。積層体３０−３は、周辺領域ＰＨＲ２における積層体１０−２の−Ｘ側及び＋Ｙ側の角部の近くに配される。
各積層体２０は、階段構造を有する。例えば、図５（ａ）に示すように、積層体２０−１は、それぞれ、複数の階段構造ＳＴＳＴ２１〜ＳＴＳＴ２４を有する。図５（ａ）は、積層体２０の構成を示す拡大斜視図である。
階段構造ＳＴＳＴ２１は、積層体２０−１における中心ＣＰ２（図２参照）より−Ｙ側に配されている。階段構造ＳＴＳＴ２１は、中心ＣＰ２から−Ｙ方向に遠ざかるに従って基板２の表面２ａからの高さが段階的に低くなる。階段構造ＳＴＳＴ２１は、複数のテラス部分ＴＥ２１−１〜ＴＥ２１−３と複数の段差部分ＳＴ２１−１〜ＳＴ２１−３とを有する。ＸＹ平面視において、中心ＣＰ２から−Ｙ方向に遠ざかるに従って、テラス部分ＴＥ２１−１、段差部分ＳＴ２１−１、テラス部分ＴＥ２１−２、段差部分ＳＴ２１−２、テラス部分ＴＥ２１−３、段差部分ＳＴ２１−３が順に配されている。各テラス部分ＴＥ２１−１〜ＴＥ２１−３は、ＸＹ方向に沿って延びている。各段差部分ＳＴ２１−１〜ＳＴ２１−３は、ＸＺ方向に沿って延びている。
基板２の表面２ａ（図４参照）からの各テラス部分ＴＥ２１−１，ＴＥ２１−２，ＴＥ２１−３のＺ方向の高さをそれぞれ、ＨＴＥ２１−１，ＨＴＥ２１−２，ＨＴＥ２１−３とすると、次の数式１７の関係が成り立つ。
ＨＴＥ２１−１＞ＨＴＥ２１−２＞ＨＴＥ２１−３・・・数式１７
各テラス部分ＴＥ２１−１，ＴＥ２１−２，ＴＥ２１−３のＺ方向の高さにおける隣接する高さの差は、互いに略均等であり、次の数式１８が成り立つ。
ＨＴＥ２１−１−ＨＴＥ２１−２ ≒ ＨＴＥ２１−２−ＨＴＥ２１−３ ≒ ＨＴＥ２１−３・・・数式１８
これに応じて、各段差部分ＳＴ２１−１，ＳＴ２１−２，ＳＴ２１−３のＺ方向の幅をそれぞれ、ＧＳＴ２１−１，ＧＳＴ２１−２，ＧＳＴ２１−３とすると、互いに略均等であり、次の数式１９の関係が成り立つ。このとき、各段差部分ＳＴ２１−１，ＳＴ２１−２，ＳＴ２１−３のＺ方向の幅を階段構造ＳＴＳＴ１における各段差部分ＳＴ１−１，ＳＴ１−２，ＳＴ１−３，ＳＴ１−４，ＳＴ１−５，ＳＴ１−６のＺ方向の幅と略均等にすることができる。
ＧＳＴ２１−１≒ＧＳＴ２１−２≒ＧＳＴ２１−３（≒ＧＳＴ１−１≒ＧＳＴ１−２≒ＧＳＴ１−３≒ＧＳＴ１−４≒ＧＳＴ１−５≒ＧＳＴ１−６）・・・数式１９
各テラス部分ＴＥ２１−１，ＴＥ２１−２，ＴＥ２１−３のＹ方向の幅をそれぞれ、ＷＴＥ２１−１，ＷＴＥ２１−２，ＷＴＥ２１−３とすると（図４参照）、次の数式２０の関係が成り立つ。このとき、各テラス部分ＴＥ２１−１，ＴＥ２１−２，ＴＥ２１−３のＹ方向の幅を各テラス部分ＴＥ１−１，ＴＥ１−２，ＴＥ１−３，ＴＥ１−４，ＴＥ１−５，ＴＥ１−６のＹ方向の幅と略均等にすることができる。
ＷＴＥ２１−１≒ＷＴＥ２１−２≒ＷＴＥ２１−３（≒ＷＴＥ１−１≒ＷＴＥ１−２≒ＷＴＥ１−３≒ＷＴＥ１−４≒ＷＴＥ１−５≒ＷＴＥ１−６）・・・数式２０
階段構造ＳＴＳＴ２２は、積層体２０−１における中心ＣＰ２（図２参照）より＋Ｙ側に配されている。階段構造ＳＴＳＴ２２は、中心ＣＰ２から＋Ｙ方向に遠ざかるに従って基板２の表面２ａからの高さが段階的に低くなる。階段構造ＳＴＳＴ２２は、複数のテラス部分ＴＥ２２−１〜ＴＥ２２−３と複数の段差部分ＳＴ２２−１〜ＳＴ２２−３とを有する。ＸＹ平面視において、中心ＣＰ２から＋Ｙ方向に遠ざかるに従って、テラス部分ＴＥ２２−１、段差部分ＳＴ２２−１、テラス部分ＴＥ２２−２、段差部分ＳＴ２２−２、テラス部分ＴＥ２２−３、段差部分ＳＴ２２−３が順に配されている。各テラス部分ＴＥ２２−１〜ＴＥ２２−３は、ＸＹ方向に沿って延びている。各段差部分ＳＴ２２−１〜ＳＴ２２−３は、ＸＺ方向に沿って延びている。
基板２の表面２ａ（図４参照）からの各テラス部分ＴＥ２２−１，ＴＥ２２−２，ＴＥ２２−３のＺ方向の高さをそれぞれ、ＨＴＥ２２−１，ＨＴＥ２２−２，ＨＴＥ２２−３とすると、次の数式２１の関係が成り立つ。
ＨＴＥ２２−１＞ＨＴＥ２２−２＞ＨＴＥ２２−３・・・数式２１
各テラス部分ＴＥ２２−１，ＴＥ２２−２，ＴＥ２２−３のＺ方向の高さにおける隣接する高さの差は、互いに略均等であり、次の数式２２が成り立つ。
ＨＴＥ２２−１−ＨＴＥ２２−２ ≒ ＨＴＥ２２−２−ＨＴＥ２２−３ ≒ ＨＴＥ２２−３・・・数式２２
これに応じて、各段差部分ＳＴ２２−１，ＳＴ２２−２，ＳＴ２２−３のＺ方向の幅をそれぞれ、ＧＳＴ２２−１，ＧＳＴ２２−２，ＧＳＴ２２−３とすると、互いに略均等であり、次の数式２３の関係が成り立つ。このとき、各段差部分ＳＴ２２−１，ＳＴ２２−２，ＳＴ２２−３のＺ方向の幅を階段構造ＳＴＳＴ２における各段差部分ＳＴ２−１，ＳＴ２−２，ＳＴ２−３，ＳＴ２−４，ＳＴ２−５，ＳＴ２−６のＺ方向の幅と略均等にすることができる。
ＧＳＴ２２−１≒ＧＳＴ２２−２≒ＧＳＴ２２−３（≒ＧＳＴ２−１≒ＧＳＴ２−２≒ＧＳＴ２−３≒ＧＳＴ２−４≒ＧＳＴ２−５≒ＧＳＴ２−６）・・・数式２３
各テラス部分ＴＥ２２−１，ＴＥ２２−２，ＴＥ２２−３のＹ方向の幅をそれぞれ、ＷＴＥ２２−１，ＷＴＥ２２−２，ＷＴＥ２２−３とすると（図４参照）、次の数式２４の関係が成り立つ。このとき、各テラス部分ＴＥ２２−１，ＴＥ２２−２，ＴＥ２２−３のＹ方向の幅を階段構造ＳＴＳＴ２における各テラス部分ＴＥ２−１，ＴＥ２−２，ＴＥ２−３，ＴＥ２−４，ＴＥ２−５，ＴＥ２−６のＹ方向の幅と略均等にすることができる。
ＷＴＥ２２−１≒ＷＴＥ２２−２≒ＷＴＥ２２−３（≒ＷＴＥ２−１≒ＷＴＥ２−２≒ＷＴＥ２−３≒ＷＴＥ２−４≒ＷＴＥ２−５≒ＷＴＥ２−６）・・・数式２４
階段構造ＳＴＳＴ２３は、積層体２０−１における中心ＣＰ２（図２参照）より＋Ｘ側に配されている。階段構造ＳＴＳＴ２３は、中心ＣＰ２から＋Ｘ方向に遠ざかるに従って基板２の表面２ａからの高さが段階的に低くなる。階段構造ＳＴＳＴ２３は、複数のテラス部分ＴＥ２３−１〜ＴＥ２３−３と複数の段差部分ＳＴ２３−１〜ＳＴ２３−３とを有する。ＸＹ平面視において、中心ＣＰ２から＋Ｘ方向に遠ざかるに従って、テラス部分ＴＥ２３−１、段差部分ＳＴ２３−１、テラス部分ＴＥ２３−２、段差部分ＳＴ２３−２、テラス部分ＴＥ２３−３、段差部分ＳＴ２３−３が順に配されている。各テラス部分ＴＥ２３−１〜ＴＥ２３−３は、ＸＹ方向に沿って延びている。各段差部分ＳＴ２３−１〜ＳＴ２３−３は、ＹＺ方向に沿って延びている。
基板２の表面２ａ（図４参照）からの各テラス部分ＴＥ２３−１，ＴＥ２３−２，ＴＥ２３−３のＺ方向の高さをそれぞれ、ＨＴＥ２３−１，ＨＴＥ２３−２，ＨＴＥ２３−３とすると、次の数式２５の関係が成り立つ。
ＨＴＥ２３−１＞ＨＴＥ２３−２＞ＨＴＥ２３−３・・・数式２５
各テラス部分ＴＥ２３−１，ＴＥ２３−２，ＴＥ２３−３のＺ方向の高さにおける隣接する高さの差は、互いに略均等であり、次の数式２６が成り立つ。
ＨＴＥ２３−１−ＨＴＥ２３−２ ≒ ＨＴＥ２３−２−ＨＴＥ２３−３ ≒ ＨＴＥ２３−３・・・数式２６
これに応じて、各段差部分ＳＴ２３−１，ＳＴ２３−２，ＳＴ２３−３のＺ方向の幅をそれぞれ、ＧＳＴ２３−１，ＧＳＴ２３−２，ＧＳＴ２３−３とすると、互いに略均等であり、次の数式２７の関係が成り立つ。このとき、各段差部分ＳＴ２３−１，ＳＴ２３−２，ＳＴ２３−３のＺ方向の幅を階段構造ＳＴＳＴ３における各段差部分ＳＴ３−１，ＳＴ３−２，ＳＴ３−３，ＳＴ３−４，ＳＴ３−５，ＳＴ３−６のＺ方向の幅と略均等にすることができる。
ＧＳＴ２３−１≒ＧＳＴ２３−２≒ＧＳＴ２３−３（≒ＧＳＴ３−１≒ＧＳＴ３−２≒ＧＳＴ３−３≒ＧＳＴ３−４≒ＧＳＴ３−５≒ＧＳＴ３−６）・・・数式２７
各テラス部分ＴＥ２３−１，ＴＥ２３−２，ＴＥ２３−３のＸ方向の幅をそれぞれ、ＷＴＥ２３−１，ＷＴＥ２３−２，ＷＴＥ２３−３とすると、次の数式２８の関係が成り立つ。このとき、各テラス部分ＴＥ２３−１，ＴＥ２３−２，ＴＥ２３−３のＹ方向の幅を階段構造ＳＴＳＴ３における各テラス部分ＴＥ３−１，ＴＥ３−２，ＴＥ３−３，ＴＥ３−４，ＴＥ３−５，ＴＥ３−６のＹ方向の幅と略均等にすることができる。
ＷＴＥ２３−１≒ＷＴＥ２３−２≒ＷＴＥ２３−３・・・数式２８
階段構造ＳＴＳＴ２４は、積層体２０−１における中心ＣＰ２（図２参照）より−Ｘ側に配されている。階段構造ＳＴＳＴ２４は、中心ＣＰ２から−Ｘ方向に遠ざかるに従って基板２の表面２ａからの高さが段階的に低くなる。階段構造ＳＴＳＴ２４は、複数のテラス部分ＴＥ２４−１〜ＴＥ２４−３と複数の段差部分ＳＴ２４−１〜ＳＴ２４−３とを有する。ＸＹ平面視において、中心ＣＰ２から−Ｘ方向に遠ざかるに従って、テラス部分ＴＥ２４−１、段差部分ＳＴ２４−１、テラス部分ＴＥ２４−２、段差部分ＳＴ２４−２、テラス部分ＴＥ２４−３、段差部分ＳＴ２４−３が順に配されている。各テラス部分ＴＥ２４−１〜ＴＥ２４−３は、ＸＹ方向に沿って延びている。各段差部分ＳＴ２４−１〜ＳＴ２４−３は、ＹＺ方向に沿って延びている。
基板２の表面２ａ（図４参照）からの各テラス部分ＴＥ２４−１，ＴＥ２４−２，ＴＥ２４−３のＺ方向の高さをそれぞれ、ＨＴＥ２４−１，ＨＴＥ２４−２，ＨＴＥ２４−３とすると、次の数式２９の関係が成り立つ。
ＨＴＥ２４−１＞ＨＴＥ２４−２＞ＨＴＥ２４−３・・・数式２９
各テラス部分ＴＥ２４−１，ＴＥ２４−２，ＴＥ２４−３のＺ方向の高さにおける隣接する高さの差は、互いに略均等であり、次の数式３０が成り立つ。
ＨＴＥ２４−１−ＨＴＥ２４−２ ≒ ＨＴＥ２４−２−ＨＴＥ２４−３ ≒ ＨＴＥ２４−３・・・数式３０
これに応じて、各段差部分ＳＴ２４−１，ＳＴ２４−２，ＳＴ２４−３のＺ方向の幅をそれぞれ、ＧＳＴ２４−１，ＧＳＴ２４−２，ＧＳＴ２４−３とすると、互いに略均等であり、次の数式３１の関係が成り立つ。このとき、各段差部分ＳＴ２４−１，ＳＴ２４−２，ＳＴ２４−３のＺ方向の幅を階段構造ＳＴＳＴ４における各段差部分ＳＴ４−１，ＳＴ４−２，ＳＴ４−３，ＳＴ４−４，ＳＴ４−５，ＳＴ４−６のＺ方向の幅と略均等にすることができる。
ＧＳＴ２４−１≒ＧＳＴ２４−２≒ＧＳＴ２４−３（≒ＧＳＴ４−１≒ＧＳＴ４−２≒ＧＳＴ４−３≒ＧＳＴ４−４≒ＧＳＴ４−５≒ＧＳＴ４−６）・・・数式３１
各テラス部分ＴＥ２４−１，ＴＥ２４−２，ＴＥ２４−３のＸ方向の幅をそれぞれ、ＷＴＥ２４−１，ＷＴＥ２４−２，ＷＴＥ２４−３とすると、次の数式３２の関係が成り立つ。このとき、各テラス部分ＴＥ２４−１，ＴＥ２４−２，ＴＥ２４−３のＹ方向の幅を階段構造ＳＴＳＴ４における各テラス部分ＴＥ４−１，ＴＥ４−２，ＴＥ４−３，ＴＥ４−４，ＴＥ４−５，ＴＥ４−６のＹ方向の幅と略均等にすることができる。
ＷＴＥ２４−１≒ＷＴＥ２４−２≒ＷＴＥ２４−３（≒ＷＴＥ４−１≒ＷＴＥ４−２≒ＷＴＥ４−３≒ＷＴＥ４−４≒ＷＴＥ４−５≒ＷＴＥ４−６）・・・数式３２
また、各積層体２０では、絶縁膜（第２の絶縁膜）ＩＦ２と絶縁膜（第１の絶縁膜）ＩＦ１とが繰り返し積層されている。図１、図２、図４では、積層体２０−１における構成として、絶縁膜ＩＦ２と絶縁膜ＩＦ１とが交互に３回積層された構成が例示されている。図４に示す積層体２０−１では、基板２及び絶縁膜４の上に、絶縁膜ＩＦ２−１、絶縁膜ＩＦ１−１、絶縁膜ＩＦ２−２、絶縁膜ＩＦ１−２、絶縁膜ＩＦ２−３、絶縁膜ＩＦ１−３が順に積層されている。なお、積層体２０−２，２０−３における構成は、積層体２０−１における構成と同様である。
ここで、積層体２０の階段構造ＳＴＳＴ２１を積層体１０の階段構造ＳＴＳＴ１と比較すると、階段構造ＳＴＳＴ２１は３段の階段構造であるのに対して、階段構造ＳＴＳＴ１は５段の階段構造である。それに応じて、ＸＹ平面視における積層体２０−１，２０−２，２０−３の面積は、ＸＹ平面視における積層体１０−１，１０−２の面積より小さくなっている。例えば、積層体２０−１，２０−２，２０−３のＸ方向の最大幅ＷＸ２０−１，ＷＸ２０−２，ＷＸ２０−３は、積層体１０−１，１０−２のＸ方向の最大幅ＷＸ１０−１，ＷＸ１０−２より小さい。積層体２０−１，２０−２，２０−３のＹ方向の最大幅ＷＹ２０−１，ＷＹ２０−２，ＷＹ２０−３は、積層体１０−１，１０−２のＹ方向の最大幅ＷＹ１０−１，ＷＹ１０−２より小さい。なお、積層体２０−１，２０−２，２０−３のうちＸ方向中央に位置する積層体２０−２のＸ方向の最大幅ＷＸ２０−２は、他の積層体２０−１，２０−３のＸ方向の最大幅ＷＸ２０−１，ＷＸ２０−３より若干（例えば、２倍程度）大きい。積層体２０−１，２０−２，２０−３のＹ方向の最大幅ＷＹ２０−１，ＷＹ２０−２，ＷＹ２０−３は、互いに略均等である。
また、ＹＺ断面視における積層体２０−１，２０−２，２０−３の高さは、ＸＺ断面視における積層体１０−１，１０−２の高さより低くなっている。また、積層体２０の階段構造ＳＴＳＴ２１における絶縁膜ＩＦ１−３，ＩＦ１−２，ＩＦ１−１のテラス部分ＴＥ２１−１，ＴＥ２１−２，ＴＥ２１−３に覆われた絶縁膜ＩＦ２−３，ＩＦ２−２，ＩＦ２−１の端部にはビアプラグが接続されていないのに対して、積層体１０の階段構造ＳＴＳＴ３における絶縁膜ＩＦ１−５，ＩＦ１−４，ＩＦ１−３，ＩＦ１−２，ＩＦ１−１のテラス部分ＴＥ３−１，ＴＥ３−２，ＴＥ３−３，ＴＥ３−４，ＴＥ３−５に覆われた導電膜ＷＬ−５，ＷＬ−４，ＷＬ−３，ＷＬ−２，ＷＬ−１の端部（引き出し部ＷＬａ−５，ＷＬａ−４，ＷＬａ−３，ＷＬａ−２，ＷＬａ−１）には、ビアプラグＶＰ−１，ＶＰ−２，ＶＰ−３，ＶＰ−２，ＶＰ−１が接続されている。
各積層体３０は、階段構造を有する。例えば、図５（ｂ）に示すように、積層体３０−１は、それぞれ、複数の階段構造ＳＴＳＴ３１〜ＳＴＳＴ３４を有する。図５（ｂ）は、積層体３０の構成を示す拡大斜視図である。
階段構造ＳＴＳＴ３１は、積層体３０−１における中心ＣＰ３（図２参照）より−Ｙ側に配されている。階段構造ＳＴＳＴ３１は、中心ＣＰ３から−Ｙ方向に遠ざかるに従って基板２の表面２ａからの高さが段階的に低くなる。階段構造ＳＴＳＴ３１は、複数のテラス部分ＴＥ３１−１〜ＴＥ３１−２と複数の段差部分ＳＴ３１−１〜ＳＴ３１−２とを有する。ＸＹ平面視において、中心ＣＰ３から−Ｙ方向に遠ざかるに従って、テラス部分ＴＥ３１−１、段差部分ＳＴ３１−１、テラス部分ＴＥ３１−２、段差部分ＳＴ３１−２が順に配されている。各テラス部分ＴＥ３１−１〜ＴＥ３１−２は、ＸＹ方向に沿って延びている。各段差部分ＳＴ３１−１〜ＳＴ３１−２は、ＸＺ方向に沿って延びている。
基板２の表面２ａ（図４参照）からの各テラス部分ＴＥ３１−１，ＴＥ３１−２のＺ方向の高さをそれぞれ、ＨＴＥ３１−１，ＨＴＥ３１−２とすると、次の数式３３の関係が成り立つ。
ＨＴＥ３１−１＞ＨＴＥ３１−２・・・数式３３
各テラス部分ＴＥ３１−１，ＴＥ３１−２のＺ方向の高さにおける隣接する高さの差は、互いに略均等であり、次の数式３４が成り立つ。
ＨＴＥ３１−１−ＨＴＥ３１−２ ≒ ＨＴＥ３１−２・・・数式３４
これに応じて、各段差部分ＳＴ３１−１，ＳＴ３１−２のＺ方向の幅をそれぞれ、ＧＳＴ３１−１，ＧＳＴ３１−２とすると、互いに略均等であり、次の数式３５の関係が成り立つ。このとき、各段差部分ＳＴ３１−１，ＳＴ３１−２のＺ方向の幅を階段構造ＳＴＳＴ１における各段差部分ＳＴ１−１，ＳＴ１−２，ＳＴ１−３，ＳＴ１−４，ＳＴ１−５，ＳＴ１−６のＺ方向の幅と略均等にすることができる。
ＧＳＴ３１−１≒ＧＳＴ３１−２（≒ＧＳＴ１−１≒ＧＳＴ１−２≒ＧＳＴ１−３≒ＧＳＴ１−４≒ＧＳＴ１−５≒ＧＳＴ１−６）・・・数式３５
各テラス部分ＴＥ３１−１，ＴＥ３１−２のＹ方向の幅をそれぞれ、ＷＴＥ３１−１，ＷＴＥ３１−２とすると（図４参照）、次の数式３６の関係が成り立つ。このとき、各テラス部分ＴＥ３１−１，ＴＥ３１−２のＹ方向の幅を階段構造ＳＴＳＴ１における各テラス部分ＴＥ１−１，ＴＥ１−２，ＴＥ１−３，ＴＥ１−４，ＴＥ１−５，ＴＥ１−６のＹ方向の幅と略均等にすることができる。
ＷＴＥ３１−１≒ＷＴＥ３１−２（≒ＷＴＥ１−１≒ＷＴＥ１−２≒ＷＴＥ１−３≒ＷＴＥ１−４≒ＷＴＥ１−５≒ＷＴＥ１−６）・・・数式３６
階段構造ＳＴＳＴ３２は、積層体３０−１における中心ＣＰ３（図２参照）より＋Ｙ側に配されている。階段構造ＳＴＳＴ３２は、中心ＣＰ３から＋Ｙ方向に遠ざかるに従って基板２の表面２ａからの高さが段階的に低くなる。階段構造ＳＴＳＴ３２は、複数のテラス部分ＴＥ３２−１〜ＴＥ３２−２と複数の段差部分ＳＴ３２−１〜ＳＴ３２−２とを有する。ＸＹ平面視において、中心ＣＰ３から＋Ｙ方向に遠ざかるに従って、テラス部分ＴＥ３２−１、段差部分ＳＴ３２−１、テラス部分ＴＥ３２−２、段差部分ＳＴ３２−２が順に配されている。各テラス部分ＴＥ３２−１〜ＴＥ３２−２は、ＸＹ方向に沿って延びている。各段差部分ＳＴ３２−１〜ＳＴ３２−２は、ＸＺ方向に沿って延びている。
基板２の表面２ａ（図４参照）からの各テラス部分ＴＥ３２−１，ＴＥ３２−２のＺ方向の高さをそれぞれ、ＨＴＥ３２−１，ＨＴＥ３２−２とすると、次の数式３７の関係が成り立つ。
ＨＴＥ３２−１＞ＨＴＥ３２−２・・・数式３７
各テラス部分ＴＥ３２−１，ＴＥ３２−２のＺ方向の高さにおける隣接する高さの差は、互いに略均等であり、次の数式３８が成り立つ。
ＨＴＥ３２−１−ＨＴＥ３２−２ ≒ ＨＴＥ３２−２・・・数式３８
これに応じて、各段差部分ＳＴ３２−１，ＳＴ３２−２のＺ方向の幅をそれぞれ、ＧＳＴ３２−１，ＧＳＴ３２−２とすると、互いに略均等であり、次の数式３９の関係が成り立つ。このとき、各段差部分ＳＴ３２−１，ＳＴ３２−２のＺ方向の幅を階段構造ＳＴＳＴ２における各段差部分ＳＴ２−１，ＳＴ２−２，ＳＴ２−３，ＳＴ２−４，ＳＴ２−５，ＳＴ２−６のＺ方向の幅と略均等にすることができる。
ＧＳＴ３２−１≒ＧＳＴ３２−２（≒ＧＳＴ２−１≒ＧＳＴ２−２≒ＧＳＴ２−３≒ＧＳＴ２−４≒ＧＳＴ２−５≒ＧＳＴ２−６）・・・数式３９
各テラス部分ＴＥ３２−１，ＴＥ３２−２のＹ方向の幅をそれぞれ、ＷＴＥ３２−１，ＷＴＥ３２−２とすると（図４参照）、次の数式４０の関係が成り立つ。このとき、各テラス部分ＴＥ３２−１，ＴＥ３２−２のＹ方向の幅を階段構造ＳＴＳＴ２における各テラス部分ＴＥ２−１，ＴＥ２−２，ＴＥ２−３，ＴＥ２−４，ＴＥ２−５，ＴＥ２−６のＹ方向の幅と略均等にすることができる。
ＷＴＥ３２−１≒ＷＴＥ３２−２（≒ＷＴＥ２−１≒ＷＴＥ２−２≒ＷＴＥ２−３≒ＷＴＥ２−４≒ＷＴＥ２−５≒ＷＴＥ２−６）・・・数式４０
階段構造ＳＴＳＴ３３は、積層体３０−１における中心ＣＰ３（図２参照）より＋Ｘ側に配されている。階段構造ＳＴＳＴ３３は、中心ＣＰ３から＋Ｘ方向に遠ざかるに従って基板２の表面２ａからの高さが段階的に低くなる。階段構造ＳＴＳＴ３３は、複数のテラス部分ＴＥ３３−１〜ＴＥ３３−２と複数の段差部分ＳＴ３３−１〜ＳＴ３３−２とを有する。ＸＹ平面視において、中心ＣＰ３から＋Ｘ方向に遠ざかるに従って、テラス部分ＴＥ３３−１、段差部分ＳＴ３３−１、テラス部分ＴＥ３３−２、段差部分ＳＴ３３−２が順に配されている。各テラス部分ＴＥ３３−１〜ＴＥ３３−２は、ＸＹ方向に沿って延びている。各段差部分ＳＴ３３−１〜ＳＴ３３−２は、ＹＺ方向に沿って延びている。
基板２の表面２ａ（図４参照）からの各テラス部分ＴＥ３３−１，ＴＥ３３−２のＺ方向の高さをそれぞれ、ＨＴＥ３３−１，ＨＴＥ３３−２とすると、次の数式４１の関係が成り立つ。
ＨＴＥ３３−１＞ＨＴＥ３３−２・・・数式４１
各テラス部分ＴＥ３３−１，ＴＥ３３−２のＺ方向の高さにおける隣接する高さの差は、互いに略均等であり、次の数式４２が成り立つ。
ＨＴＥ３３−１−ＨＴＥ３３−２ ≒ ＨＴＥ３３−２・・・数式４２
これに応じて、各段差部分ＳＴ３３−１，ＳＴ３３−２のＺ方向の幅をそれぞれ、ＧＳＴ３３−１，ＧＳＴ３３−２とすると、互いに略均等であり、次の数式４３の関係が成り立つ。このとき、各段差部分ＳＴ３３−１，ＳＴ３３−２のＺ方向の幅を階段構造ＳＴＳＴ３における各段差部分ＳＴ３−１，ＳＴ３−２，ＳＴ３−３，ＳＴ３−４，ＳＴ３−５，ＳＴ３−６のＺ方向の幅と略均等にすることができる。
ＧＳＴ３３−１≒ＧＳＴ３３−２（≒ＧＳＴ３−１≒ＧＳＴ３−２≒ＧＳＴ３−３≒ＧＳＴ３−４≒ＧＳＴ３−５≒ＧＳＴ３−６）・・・数式４３
各テラス部分ＴＥ３３−１，ＴＥ３３−２のＸ方向の幅をそれぞれ、ＷＴＥ３３−１，ＷＴＥ３３−２とすると、次の数式４４の関係が成り立つ。このとき、各テラス部分ＴＥ３３−１，ＴＥ３３−２のＹ方向の幅を階段構造ＳＴＳＴ３における各テラス部分ＴＥ３−１，ＴＥ３−２，ＴＥ３−３，ＴＥ３−４，ＴＥ３−５，ＴＥ３−６のＹ方向の幅と略均等にすることができる。
ＷＴＥ３３−１≒ＷＴＥ３３−２（≒ＷＴＥ３−１≒ＷＴＥ３−２≒ＷＴＥ３−３≒ＷＴＥ３−４≒ＷＴＥ３−５≒ＷＴＥ３−６）・・・数式４４
階段構造ＳＴＳＴ２４は、積層体３０−１における中心ＣＰ３（図２参照）より−Ｘ側に配されている。階段構造ＳＴＳＴ２４は、中心ＣＰ３から−Ｘ方向に遠ざかるに従って基板２の表面２ａからの高さが段階的に低くなる。階段構造ＳＴＳＴ２４は、複数のテラス部分ＴＥ３４−１〜ＴＥ３４−２と複数の段差部分ＳＴ３４−１〜ＳＴ３４−２とを有する。ＸＹ平面視において、中心ＣＰ２から−Ｘ方向に遠ざかるに従って、テラス部分ＴＥ３４−１、段差部分ＳＴ３４−１、テラス部分ＴＥ３４−２、段差部分ＳＴ３４−２が順に配されている。各テラス部分ＴＥ３４−１〜ＴＥ３４−２は、ＸＹ方向に沿って延びている。各段差部分ＳＴ３４−１〜ＳＴ３４−２は、ＹＺ方向に沿って延びている。
基板２の表面２ａ（図４参照）からの各テラス部分ＴＥ２４−１，ＴＥ２４−２，ＴＥ２４−３のＺ方向の高さをそれぞれ、ＨＴＥ２４−１，ＨＴＥ２４−２，ＨＴＥ２４−３とすると、次の数式４５の関係が成り立つ。
ＨＴＥ２４−１＞ＨＴＥ２４−２＞ＨＴＥ２４−３・・・数式４５
各テラス部分ＴＥ３４−１，ＴＥ３４−２のＺ方向の高さにおける隣接する高さの差は、互いに略均等であり、次の数式４６が成り立つ。
ＨＴＥ２４−１−ＨＴＥ２４−２ ≒ ＨＴＥ２４−２−ＨＴＥ２４−３・・・数式４６
これに応じて、各段差部分ＳＴ３４−１，ＳＴ３４−２のＺ方向の幅をそれぞれ、ＧＳＴ３４−１，ＧＳＴ３４−２とすると、互いに略均等であり、次の数式４７の関係が成り立つ。このとき、各段差部分ＳＴ３４−１，ＳＴ３４−２のＺ方向の幅を階段構造ＳＴＳＴ４における各段差部分ＳＴ４−１，ＳＴ４−２，ＳＴ４−３，ＳＴ４−４，ＳＴ４−５，ＳＴ４−６のＺ方向の幅と略均等にすることができる。
ＧＳＴ３４−１≒ＧＳＴ３４−２（≒ＧＳＴ４−１≒ＧＳＴ４−２≒ＧＳＴ４−３≒ＧＳＴ４−４≒ＧＳＴ４−５≒ＧＳＴ４−６）・・・数式４７
各テラス部分ＴＥ３４−１，ＴＥ３４−２のＸ方向の幅をそれぞれ、ＷＴＥ３４−１，ＷＴＥ３４−２とすると、次の数式４８の関係が成り立つ。このとき、各テラス部分ＴＥ３４−１，ＴＥ３４−２のＹ方向の幅を階段構造ＳＴＳＴ４における各テラス部分ＴＥ４−１，ＴＥ４−２，ＴＥ４−３，ＴＥ４−４，ＴＥ４−５，ＴＥ４−６のＹ方向の幅と略均等にすることができる。
ＷＴＥ３４−１≒ＷＴＥ３４−２（≒ＷＴＥ４−１≒ＷＴＥ４−２≒ＷＴＥ４−３≒ＷＴＥ４−４≒ＷＴＥ４−５≒ＷＴＥ４−６）・・・数式４８
また、各積層体３０では、絶縁膜（第２の絶縁膜）ＩＦ２と絶縁膜（第１の絶縁膜）ＩＦ１とが繰り返し積層されている。図１では、積層体３０−１における構成として、絶縁膜ＩＦ２と絶縁膜ＩＦ１とが交互に２回積層された構成が例示されている。図５に示す積層体３０−１では、基板２及び絶縁膜４の上に、絶縁膜ＩＦ２−１、絶縁膜ＩＦ１−１、絶縁膜ＩＦ２−２、絶縁膜ＩＦ１−２が順に積層されている。なお、積層体３０−２，３０−３における構成は、積層体３０−１における構成と同様である。
ここで、積層体３０の階段構造ＳＴＳＴ３１を積層体１０の階段構造ＳＴＳＴ１と比較すると、階段構造ＳＴＳＴ３１は２段の階段構造であるのに対して、階段構造ＳＴＳＴ１は５段の階段構造である。それに応じて、ＸＹ平面視における積層体３０−１，３０−２，３０−３の面積は、ＸＹ平面視における積層体１０−１，１０−２の面積より小さくなっている。例えば、積層体３０−１，３０−２，３０−３のＸ方向の最大幅ＷＸ３０−１，ＷＸ３０−２，ＷＸ３０−３は、積層体１０−１，１０−２のＸ方向の最大幅ＷＸ１０−１，ＷＸ１０−２より小さい。積層体３０−１，３０−２，３０−３のＹ方向の最大幅ＷＹ３０−１，ＷＹ３０−２，ＷＹ３０−３は、積層体１０−１，１０−２のＹ方向の最大幅ＷＹ１０−１，ＷＹ１０−２より小さい。なお、積層体３０−１，３０−２，３０−３のうちＸ方向中央に位置する積層体３０−２のＸ方向の最大幅ＷＸ３０−２は、他の積層体３０−１，３０−３のＸ方向の最大幅ＷＸ３０−１，ＷＸ３０−３より若干（例えば、２倍程度）大きい。積層体３０−１，３０−２，３０−３のＹ方向の最大幅ＷＹ３０−１，ＷＹ３０−２，ＷＹ３０−３は、互いに略均等である。
また、ＹＺ断面視における積層体３０−１，３０−２，３０−３の高さは、ＸＺ断面視における積層体１０−１，１０−２の高さより低くなっている。また、積層体３０の階段構造ＳＴＳＴ３１における絶縁膜ＩＦ１のテラス部分ＴＥ３１−１，ＴＥ３１−２に覆われた絶縁膜ＩＦ２の端部にはビアプラグが接続されていないのに対して、積層体１０の階段構造ＳＴＳＴ３における絶縁膜ＩＦ１−５，ＩＦ１−４，ＩＦ１−３，ＩＦ１−２，ＩＦ１−１のテラス部分ＴＥ３−１，ＴＥ３−２，ＴＥ３−３，ＴＥ３−４，ＴＥ３−５に覆われた導電膜ＷＬ−５，ＷＬ−４，ＷＬ−３，ＷＬ−２，ＷＬ−１の端部（引き出し部ＷＬａ−５，ＷＬａ−４，ＷＬａ−３，ＷＬａ−２，ＷＬａ−１）には、ビアプラグＶＰ−１，ＶＰ−２，ＶＰ−３，ＶＰ−２，ＶＰ−１が接続されている。
また、積層体３０の階段構造ＳＴＳＴ３１を積層体２０の階段構造ＳＴＳＴ２１と比較すると、階段構造ＳＴＳＴ３１は２段の階段構造であるのに対して、階段構造ＳＴＳＴ２１は３段の階段構造である。それに応じて、ＸＹ平面視における積層体３０−１，３０−２，３０−３の面積は、ＸＹ平面視における積層体２０−１，２０−２，２０−３の面積より小さくなっている。ＹＺ断面視における積層体２０−１，２０−２，２０−３の高さは、ＹＺ断面視における積層体３０−１，３０−２，３０−３の高さより低くなっている。
例えば、層間絶縁膜３の応力は、層間絶縁膜３から積層体１０へ向かう方向に発生し得る。各積層体２０は、積層体１０の外縁に沿って延びている。各積層体３０は、積層体１０の外縁に沿って延びている。
これにより、図６（ａ）及び図６（ｂ）に示すように、積層体２０及び／又は積層体３０の配置により層間絶縁膜３の体積を低減でき、発生する圧縮応力自体を緩和できる。また、積層体２０及び／又は積層体３０を層間絶縁膜３から積層体１０へ向かう圧縮応力に対する防波堤として機能させることができ、積層体１０へ向かう応力を効果的に緩和し得る。これにより、例えば、図６（ｂ）に破線で示すビアプラグＶＰへ作用する応力を低減でき、応力に起因したショート及び／又は断線の発生を抑制できる。図６（ａ）は、半導体装置１における積層体２０及び／又は積層体３０による応力緩和をＸＹ平面で示す図であり、図６（ｂ）は、半導体装置１における積層体２０及び／又は積層体３０による応力緩和をＹＺ断面及びＸＺ断面で示す図であり、図６（ａ）に示す構成をＣ−Ｃ’線に沿って切った場合の断面を示す図である。
なお、厳密には、図６（ａ）及び図６（ｂ）に小さい白抜きの矢印で示す積層体１０から層間絶縁膜３へ及ぼす応力と、図６（ａ）及び図６（ｂ）に大きい白抜きの矢印で示す層間絶縁膜３から積層体１０へ及ぼす応力との差分が図３に破線の矢印で示すような圧縮応力とみなされ得る。積層体１０から層間絶縁膜３へ及ぼす応力と層間絶縁膜３から積層体１０へ及ぼす応力との差分を小さくすることは、等価的に、層間絶縁膜３から積層体１０へ向かう圧縮応力を緩和することとして説明できる。
以上のように、実施形態では、半導体装置１において、階段構造を有する積層体２０を積層体１０の周囲に配置する。これにより、層間絶縁膜３から積層体１０へ及ぼされる圧縮応力を緩和でき、圧縮応力に起因した不良を抑制できる。この結果、半導体装置１を容易に高集積化できる。
なお、半導体装置１に設けられる複数の積層体２０は、図１及び図２に示された構成に限定されず、層間絶縁膜３から積層体１０へ及ぼされる圧縮応力を緩和できる範囲内で変更可能である。例えば、周辺領域ＰＨＲ２の層間絶縁膜３で発生し得る圧縮応力が周辺領域ＰＨＲ１の層間絶縁膜３で発生し得る圧縮応力に比べて無視できる程度に小さい場合、半導体装置１は、図１及び図２に示す積層体３０−１〜３０−３が省略された構成であってもよい。
あるいは、図６に示すように、半導体装置１ｉに設けられる複数の積層体２０ｉは、例えば積層体１０−１，１０−２の平面形状が略矩形である場合、積層体１０−１，１０−２の平面形状の外縁における複数の辺に沿った方向に延びていてもよい。
例えば、積層体２０ｉ−１は、周辺領域ＰＨＲ１における積層体１０−１の＋Ｘ側及び−Ｙ側の角部の近くの位置から−Ｘ方向に周辺領域ＰＨＲ１内を延びるとともに＋Ｙ方向に周辺領域ＰＨＲ３まで延びている。積層体２０ｉ−１は、ＸＹ平面視において略横Ｌ形状を有している。積層体２０ｉ−２は、周辺領域ＰＨＲ１における積層体１０−１の−Ｘ側及び−Ｙ側の角部の近く且つ積層体１０−２の＋Ｘ側及び−Ｙ側の角部の近くの位置から−Ｘ方向及び＋Ｘ方向に周辺領域ＰＨＲ１内をそれぞれ延びるとともに＋Ｙ方向に中間領域ＩＭＲまで延びている。積層体２０ｉ−１は、ＸＹ平面視において略逆Ｔ形状を有している。積層体２０ｉ−３は、周辺領域ＰＨＲ１における積層体１０−２の−Ｘ側及び−Ｙ側の角部の近くの位置から＋Ｘ方向に周辺領域ＰＨＲ１内を延びるとともに＋Ｙ方向に周辺領域ＰＨＲ４まで延びている。積層体２０ｉ−３は、ＸＹ平面視において略Ｌ形状を有している。積層体３０ｉ−１は、周辺領域ＰＨＲ２における積層体１０−１の＋Ｘ側及び＋Ｙ側の角部の近くの位置から−Ｘ方向に周辺領域ＰＨＲ２内を延びるとともに−Ｙ方向に周辺領域ＰＨＲ３まで延びている。積層体３０ｉ−１は、ＸＹ平面視において略逆Ｌ形状を有している。積層体３０ｉ−２は、周辺領域ＰＨＲ２における積層体１０−１の−Ｘ側及び＋Ｙ側の角部の近く且つ積層体１０−２の＋Ｘ側及び＋Ｙ側の角部の近くの位置から−Ｘ方向及び＋Ｘ方向に周辺領域ＰＨＲ２内をそれぞれ延びるとともに−Ｙ方向に中間領域ＩＭＲまで延びている。積層体３０ｉ−２は、ＸＹ平面視において略Ｔ形状を有している。積層体３０ｉ−３は、周辺領域ＰＨＲ２における積層体１０−２の−Ｘ側及び＋Ｙ側の角部の近くの位置から＋Ｘ方向に周辺領域ＰＨＲ２内を延びるとともに−Ｙ方向に周辺領域ＰＨＲ４まで延びている。積層体３０ｉ−３は、ＸＹ平面視において略逆Ｌ形状を有している。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，１ｉ 半導体装置、１０，１０−１，１０−２ 積層体、２０，２０−１〜２０−３，２０ｉ−１〜２０ｉ−３ 積層体、３０，３０−１〜３０−３，３０ｉ−１〜３０ｉ−３ 積層体、ＳＰ 半導体柱。

Claims (6)

  1. 導電膜と第１の絶縁膜とが繰り返し積層方向に配置され、第１の階段構造を有する第１の積層体と、
    積層方向に前記第１の積層体を貫通する半導体柱と、
    平面視において前記半導体柱を囲い、前記第１の積層体を積層方向に貫通するゲート絶縁膜と、
    前記第１の積層体の周囲に配され、前記第１の絶縁膜と第２の絶縁膜とが繰り返し積層方向に配置され、第２の階段構造を有する第２の積層体と、
    を備えた半導体装置。
  2. 前記第１の積層体は、角部を含む平面形状を有し、
    前記第２の積層体は、平面視において、前記第１の積層体の前記角部の近くに配される
    請求項１に記載の半導体装置。
  3. 前記第２の積層体は、平面視において、前記第１の積層体の外縁に沿って延びている
    請求項１又は２に記載の半導体装置。
  4. 平面視における前記第２の積層体の面積は、平面視における前記第１の積層体の面積より小さい
    請求項１から３のいずれか１項に記載の半導体装置。
  5. 断面視における前記第２の積層体の高さは、断面視における前記第１の積層体の高さより低い
    請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記第１の階段構造におけるテラス部分を構成する前記第１の絶縁膜の端部に覆われた前記導電膜の端部には、ビアプラグが前記第１の絶縁膜の端部を貫通して電気的に接続されており、
    前記第２の階段構造におけるテラス部分を構成する前記第１の絶縁膜の端部に覆われた前記第２の絶縁膜の端部には、ビアプラグが電気的に接続されていない
    請求項１から５のいずれか１項に記載の半導体装置。
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