JP2019169503A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルが形成される密度の低下を抑制し、電気特性が向上した半導体記憶装置を提供する。【解決手段】実施形態に係る半導体記憶装置は、基板と、積層体と、複数の柱状部ＣＬと、複数の接続部４０と、複数の配線ＢＬと、を備える。前記複数の配線は、前記基板の上面に平行な第１方向に延びる。前記積層体の積層方向及び前記第１方向に垂直な第２方向から見たときに、前記複数の配線のうちの第１の配線に接続される第１接続部の一部は、前記第１配線と前記第２方向に隣接する第２配線に接続される第２接続部の一部と重なる。【選択図】図２

Description

実施形態は、半導体記憶装置に関する。

メモリセルを３次元的に配置した半導体記憶装置が提案されている。このような半導体記憶装置においては、基板上に複数の電極層を含む積層体が形成され、積層体を貫通する複数のメモリホール内にチャネル及び電荷蓄積膜がそれぞれ形成される。メモリホール上にはコンタクトが設けられており、コンタクトを介してチャネル及びビット線が接続される。メモリセルの微細化が進むにつれて、メモリホールの間隔が小さくなってコンタクトを形成し難いという問題がある。

特開２０１５−６０６０２号公報 米国特許出願公開第２０１６／００７９２５３号明細書

実施形態の目的は、メモリセルが形成される密度の低下を抑制し、電気特性が向上した半導体記憶装置を提供することである。

実施形態に係る半導体記憶装置は、基板と、積層体と、複数の柱状部ＣＬと、複数の接続部４０と、複数の配線ＢＬと、を備える。前記複数の配線は、前記基板の上面に平行な第１方向に延びる。前記積層体の積層方向及び前記第１方向に垂直な第２方向から見たときに、前記複数の配線のうちの第１の配線に接続される第１接続部の一部は、前記第１配線と前記第２方向に隣接する第２配線に接続される第２接続部の一部と重なる。

第１実施形態に係る半導体記憶装置を示す斜視図である。 第１実施形態に係る半導体記憶装置を示す平面図である。 図３（ａ）は、第１実施形態に係る半導体記憶装置の一部を示す拡大平面図であって、図３（ｂ）は、図３（ａ）のＡ１−Ａ２線の断面図である。 図４（ａ）は、第１実施形態に係る半導体記憶装置の一部を示す断面図であって、図４（ｂ）は、第１実施形態の変形例に係る半導体記憶装置の一部を示す断面図である。 図５（ａ）及び図５（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図６（ａ）及び図６（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図７（ａ）及び図７（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 コンタクトホールの配置を示す図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１は、半導体記憶装置１を示す斜視図である。
図１に示すように、半導体記憶装置１には、基板１０が設けられている。基板１０は、半導体基板であって、単結晶シリコン等のシリコン（Ｓｉ）を含む。
なお、本明細書において、基板１０の上面１０ａに対して平行な方向であって、相互に直交する２方向をＸ方向及びＹ方向とする。Ｘ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。

半導体記憶装置１には、積層体１５と、柱状部ＣＬと、配線部１８と、がさらに設けられている。
積層体１５は、基板１０上に設けられている。なお、積層体１５は下地として基板１０に限らず、基板１０上に回路素子及び配線層が形成された回路部を下地として形成しても良い。

積層体１５は、複数の電極層１１と、複数の絶縁層１２と、を有する。例えば、電極層１１は、タングステン（Ｗ）等の金属を含む。電極層１１には、例えばタングステンからなる本体部と、例えばチタン窒化物（ＴｉＮ）からなり、本体部の表面を覆うバリアメタル層とが設けられても良い。絶縁層１２は、例えば、シリコン酸化物（ＳｉＯ）を含む。絶縁層１２は電極層１１の間に設けられた層間絶縁層である。なお、電極層１１の積層数は任意である。

例えば、複数の電極層１１の内、最下層の電極層１１は、ソース側選択ゲートに相当し、最上層の電極層１１は、ドレイン側選択ゲートに相当する。また、例えば、複数の電極層１１の内、最下層の電極層１１、及び、最上層の電極層１１を除いた電極層１１は、ワード線に相当する。半導体記憶装置１には、ソース側選択ゲート及びドレイン側選択ゲートをゲート電極として、ソース側選択トランジスタＳＴＳ及びドレイン側選択トランジスタＳＴＤがそれぞれ形成される。また、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間には、ワード線をゲート電極として複数のメモリセルＭＣが直列に接続されている。
積層体１５上には、シリコン酸化物等を含む絶縁層１３が設けられている。

柱状部ＣＬは、積層体１５及び絶縁層１３内に設けられている。柱状部ＣＬは、複数設けられており、積層体１５及び絶縁層１３内をＺ方向に延びる。柱状部ＣＬは、例えば、円柱状、もしくは楕円柱状に形成される。

柱状部ＣＬ上には、コンタクト４０が設けられている。コンタクト４０は、例えば、金属等の導電材料を含む。コンタクト４０は、例えば、タングステン層及びチタン窒化層等の金属含有層が積層されて形成されている。

コンタクト４０上には、複数のビット線ＢＬが設けられている。複数のビット線ＢＬは、Ｘ方向にそれぞれ離れており、Ｙ方向に延びている。複数のビット線ＢＬは、例えば、金属等の導電材料を含む。柱状部ＣＬの上端は、コンタクト４０を介してビット線ＢＬに接続する。

配線部１８は、積層体１５に形成されたスリットＳＴ内に設けられている。配線部１８は、複数設けられており、積層体１５内をＸ方向及びＺ方向に延びる。配線部１８は、例えば、金属等の導電材料を含む。配線部１８は、例えば、板状に形成される。配線部１８の側壁には、配線部１８と、積層体１５の電極層１１とを絶縁する絶縁膜（図示せず）が設けられている。配線部１８の下端は基板１０上に位置する。

Ｘ方向及びＺ方向に延びる複数の配線部１８によって、Ｚ方向に積層された複数の電極層１１は、ブロックとしてＹ方向に分割される。各ブロックは、隣り合う配線部１８間の部分に相当し、コントロールゲートとしてのワード線を形成する。例えば、各ブロックにおいて、柱状部ＣＬの列がＹ方向に４列配置されている。ビット線ＢＬは、複数のブロックにわたってＹ方向に延びており、ブロック毎に１本の柱状部ＣＬに接続されている。

配線部１８上には、コンタクト４１が設けられている。コンタクト４１は、例えば、金属等の導電材料を含む。コンタクト４１上には、ソース線ＳＬが設けられている。配線部１８の上端は、コンタクト４１を介してソース線ＳＬに接続する。

図２は、半導体記憶装置１を示す平面図である。
図３（ａ）は、半導体記憶装置１の一部を示す拡大平面図であって、図３（ｂ）は、図３（ａ）のＡ１−Ａ２線の断面図である。
図４（ａ）及び図４（ｂ）は、半導体記憶装置１の一部を示す断面図である。
図２は、配線部１８間（ブロック内）に配置される複数の柱状部ＣＬを示している。なお、図２において、ビット線ＢＬは淡く色をつけており、コンタクト４０は透過的に示されている。図３（ａ）は、図２の一部の拡大図であって、コンタクト４０を介した柱状部ＣＬ及びビット線ＢＬの接続を示している。図３（ｂ）は、図３（ａ）の断面図であって、コンタクト４０を介した柱状部ＣＬ及びビット線ＢＬの接続を示している。
図４（ａ）及び図４（ｂ）は、柱状部ＣＬ１、ＣＬ２におけるコンタクト４０の位置関係を示している。

図２に示すように、複数の柱状部ＣＬは、Ｚ方向から見て千鳥状に配置される。図２の例では、複数の柱状部ＣＬがＸ方向に沿ってそれぞれ配置された柱状部ＣＬの列が４列形成されている。また、この柱状部ＣＬの列（４列）は、Ｙ方向に沿って配置されている。ここで、Ｙ方向に順番に列が配置されているとして、複数の柱状部ＣＬの内、柱状部ＣＬ１は２列目に位置する柱状部ＣＬに相当し、柱状部ＣＬ２は３列目に位置する柱状部ＣＬに相当する。

例えば、２つの柱状部ＣＬをつなぐ仮想的な直線ＤＬ１で示したように、１列目に位置する柱状部ＣＬと、３列目に位置する柱状部ＣＬとはＹ方向に沿って配置される。また、２つの柱状部ＣＬをつなぐ仮想的な直線ＤＬ２で示したように、２列目に位置する柱状部ＣＬと、４列目に位置する柱状部ＣＬとはＹ方向に沿って配置される。

コンタクト４０は、柱状部ＣＬ上に位置する。Ｚ方向から見たときに、コンタクト４０及び柱状部ＣＬが重なる部分が接触部分ＣＰに相当する。つまり、接触部分ＣＰは、柱状部ＣＬの上端部分であって、コンタクト４０の下端部分である。

ビット線ＢＬは、コンタクト４０を介して柱状部ＣＬに接続される。各コンタクト４０は、いずれも１つの柱状部ＣＬと１つのビット線ＢＬとを対応付けて接続している。図２の柱状部ＣＬの配置では、各柱状部ＣＬの上方には２本のビット線ＢＬがＹ方向に延びている。例えば、Ｘ方向で隣り合うビット線ＢＬ間の距離ｄ１は、２０ナノメートル程度である。

図３（ａ）に示すように、Ｚ方向から見たときに、コンタクト４０の形状は、例えば、Ｙ方向（ビット線ＢＬ方向）を長軸、Ｘ方向を短軸とした楕円形である。なお、コンタクト４０の形状は、楕円形に限らず、円形や矩形等の形状でも良い。

図３（ｂ）に示すように、メモリホールＭＨ内に位置する柱状部ＣＬは、コア絶縁膜２０と、チャネル２１と、トンネル絶縁膜３０と、電荷蓄積膜３１と、ブロック絶縁膜３２と、を有する。なお、図３（ｂ）では、柱状部ＣＬの上部のみを図示している。

コア絶縁膜２０は、例えば、シリコン酸化物を含む。コア絶縁膜２０は、柱状にＺ方向に延びている。コア絶縁膜２０は、柱状部ＣＬに含まれなくても良い。
チャネル２１は、コア絶縁膜２０の周囲に設けられている。チャネル２１は、半導体部であって、例えば、シリコンを含む。チャネル２１は、例えば、アモルファスシリコンを結晶化させたポリシリコンを含む。チャネル２１は、筒状にＺ方向に延び、コンタクト４０を介してビット線ＢＬに電気的に接続されている。

トンネル絶縁膜３０は、チャネル２１の周囲に設けられている。トンネル絶縁膜３０は、例えば、シリコン酸化物を含む。図３（ｂ）に示す例では、トンネル絶縁膜３０は、シリコン酸化膜等の単層の膜で構成されているが、複数の膜で構成されても良い。トンネル絶縁膜３０が複数の膜で構成される場合、シリコン酸化膜及びシリコン酸窒化膜の積層膜でも良い。

トンネル絶縁膜３０は、電荷蓄積膜３１と、チャネル２１との間の電位障壁である。書込時には、トンネル絶縁膜３０においてチャネル２１から電荷蓄積膜３１に電子がトンネリングして情報が書き込まれる。一方、消去時には、トンネル絶縁膜３０においてチャネル２１から電荷蓄積膜３１に正孔がトンネリングして電子の電荷を打ち消すことにより保持されている情報が消去される。

電荷蓄積膜３１は、トンネル絶縁膜３０の周囲に設けられている。電荷蓄積膜３１は、例えば、シリコン窒化物（ＳｉＮ）を含む。
チャネル２１と電極層１１との交差部分に、電荷蓄積膜３１を含むメモリセルＭＣが形成される。電荷蓄積膜３１は、膜内に、電荷をトラップするトラップサイトを有する。メモリセルＭＣの閾値電圧は、トラップサイトにトラップされた電荷の有無、及び、トラップされた電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
半導体記憶装置１においては、電荷蓄積膜３１をそれぞれ含む多数のメモリセルＭＣが、Ｘ方向、Ｙ方向及びＺ方向に沿って三次元格子状に配列されており、各メモリセルＭＣにデータを記憶することができる。

ブロック絶縁膜３２は、電荷蓄積膜３１の周囲に設けられている。ブロック絶縁膜３２は、例えば、シリコン酸化物を含む。図３（ｂ）に示す例では、ブロック絶縁膜３２は、シリコン酸化膜等の単層の膜で構成されているが、複数の膜で構成されても良い。ブロック絶縁膜３２が複数の膜で構成される場合、シリコン酸化膜及びアルミニウム酸化膜の積層膜でも良い。ブロック絶縁膜３２は、電極層１１を形成するとき、例えば、電荷蓄積膜３１をエッチングから保護する。また、ブロック絶縁膜３２は、電荷蓄積膜３１に蓄積された電荷の電極層１１への放出や、電極層１１から柱状部ＣＬへの電子のバックトンネリングを抑制する。

柱状部ＣＬ及び絶縁層１３上には、絶縁層１４が設けられている。絶縁層１４は、例えば、シリコン酸化物を含む。絶縁層１４内にはコンタクト４０が位置している。Ｘ−Ｚ断面において、コンタクト４０の形状は、例えば、矩形状である。柱状部ＣＬと、ビット線ＢＬとの間のＺ方向の距離ｄ３は、例えば、１００ナノメートル以上であって、５００ナノメートル以下である。なお、距離ｄ３は、コンタクト４０のＺ方向の厚さに相当する。

図４（ａ）に示すように、Ｙ−Ｚ断面において、コンタクト４０の形状は、例えば、矩形状である。Ｙ−Ｚ断面において、コンタクト４０の形状は、例えば、柱状部ＣＬに向かう方向（−Ｚ方向）に対してテーパ状である。

Ｘ方向から見たときに、柱状部ＣＬ１のコンタクト４０の一部は、柱状部ＣＬ２のコンタクト４０の一部と重なる。柱状部ＣＬ１上のコンタクト４０が接続されたビット線ＢＬと、柱状部ＣＬ２上のコンタクト４０が接続されたビット線ＢＬとは、Ｘ方向に互いに隣接している（図２参照）。

柱状部ＣＬ１、ＣＬ２は２列目、３列目にそれぞれ位置する柱状部ＣＬに相当する。また、柱状部ＣＬ１、ＣＬ２は、Ｘ方向から見たときに重なる部分を有してはいないが、複数の柱状部ＣＬの内、柱状部ＣＬ間の距離が最も短い互いに隣り合う柱状部ＣＬの位置関係にある。

図２及び図４（ａ）に示すように、柱状部ＣＬ１上のコンタクト４０と、柱状部ＣＬ２上のコンタクト４０とは、Ｘ方向から見たときに、上端において距離ｄ２で重なる。距離ｄ２は、Ｙ方向の距離であって、コンタクト４０同士が上端で重なる部分のＹ方向の厚さに相当する。

なお、柱状部ＣＬの直上にコンタクト４０が位置するのではなく、図４（ｂ）に示すように、柱状部ＣＬ及びコンタクト４０の間にコンタクト４２が設けられても良い。この場合、隣り合う柱状部ＣＬ１、ＣＬ２において、上方のコンタクト４０同士が、Ｘ方向から見たときに上端において距離ｄ２で重なる。

次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図５（ａ）及び図５（ｂ）〜図７（ａ）及び図７（ｂ）は、半導体記憶装置１の製造方法を示す断面図である。
図８は、コンタクトホールの配置を示す図である。
以下において、図５（ａ）及び図５（ｂ）を用いて、積層体１５、柱状部ＣＬ及び配線部１８の形成工程を説明した後、図６（ａ）、図６（ｂ）、図７（ａ）及び図７（ｂ）を用いてコンタクト４０の形成工程を説明する。

先ず、図５（ａ）及び図５（ｂ）を用いて、積層体１５、柱状部ＣＬ及び配線部１８の形成工程について説明する。
図５（ａ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、基板１０上に絶縁層１２及び犠牲層６０をＺ方向に沿って交互に積層させて、積層体１５ａを形成する。例えば、絶縁層１２は、シリコン酸化物により形成され、犠牲層６０は、シリコン窒化物により形成される。その後、積層体１５ａ上に絶縁層１３を形成する。

続いて、ＲＩＥ（Reactive Ion Etching）等のエッチング処理により、積層体１５ａ及び絶縁層１３に複数のメモリホールＭＨを形成する。複数のメモリホールＭＨは、Ｚ方向から見て千鳥状に形成される。

続いて、例えばＣＶＤ法により、メモリホールＭＨの内面上にシリコン酸化物を堆積させてブロック絶縁膜３２を形成し、ブロック絶縁膜３２上にシリコン窒化物を堆積させて電荷蓄積膜３１を形成する。その後、電荷蓄積膜３１上にシリコン酸化物を堆積させてトンネル絶縁膜３０を形成する。その後、ＲＩＥ等のエッチング処理により、メモリホールＭＨの底面からトンネル絶縁膜３０、電荷蓄積膜３１及びブロック絶縁膜３２を除去し、基板１０の上面１０ａを露出させる。

続いて、シリコンを堆積させてチャネル２１を形成し、シリコン酸化物を堆積させてコア絶縁膜２０を形成する。これにより、メモリホールＭＨ内に、コア絶縁膜２０、チャネル２１、トンネル絶縁膜３０、電荷蓄積膜３１及びブロック絶縁膜３２を有する柱状部ＣＬが形成される。その後、積層体１５及び絶縁層１３にＸ方向及びＺ方向に延びる複数のスリットＳＴ（図１参照）を形成する。

次に、図５（ｂ）に示すように、スリットＳＴを介したエッチング処理により、積層体１５ａの犠牲層６０を除去する。例えば、犠牲層６０をシリコン窒化物により形成した場合には、ウェットエッチングのエッチャントには燐酸を使用する。スリットＳＴを介して犠牲層６０を除去することで空洞６１が形成され、スリットＳＴを介してタングステン等の金属を堆積させて空洞６１内を埋め込む。これにより、積層体１５ａの犠牲層６０が電極層１１に置換され、電極層１１及び絶縁層１２を有する積層体１５が形成される。その後、スリットＳＴの内壁面上に絶縁膜を形成した後、スリットＳＴ内に配線部１８（図１参照）を形成する。

続いて、図６（ａ）、図６（ｂ）、図７（ａ）及び図７（ｂ）を用いて、コンタクト４０の形成工程について説明する。なお、図６（ａ）、図６（ｂ）、図７（ａ）及び図７（ｂ）は、絶縁層１３から上方を示している。
本実施形態において、コンタクト４０は、ＮＩＬ（Nano Imprint Lithography）法を用いた装置により形成される。ＮＩＬ法は、塗布したレジストにパターンが刻まれた型（テンプレート）を押し付けてＵＶ(ultraviolet)硬化させることでパターニングする方法である。

ＮＩＬ法を用いた装置には、例えば、ＵＶ光源、テンプレート、及び、パターニングされる対象物が設けられている。テンプレートは、例えば、石英を含む。テンプレートは、表面を凹凸等の所望のパターンを有するように掘り込み、裏面を研削した後、表面のパターンを修正して形成される。これにより、マスターテンプレートが形成される。その後、マスターテンプレートに基づいて複製のテンプレート（レプリカテンプレート）が形成されても良い。パターニングされる対象物は、例えば、ウェーハステージ上に設けられている。

スリットＳＴ内に配線部１８を形成した後、図６（ａ）に示すように、絶縁層１３上に、例えばＣＶＤ法により、絶縁層１４を形成する。例えば、絶縁層１４は、シリコン酸化物により形成される。続いて、絶縁層１４上に、膜５０を形成する。膜５０は、例えば、炭素（Ｃ）を含み、絶縁層１４上に塗布される。

続いて、膜５０上にレジスト膜５１を形成する。レジスト膜５１は、例えばインクジェット塗布法により、膜５０上に形成される。その後、テンプレート５２をレジスト膜５１に押し付ける。複数の凹凸５２ａを有するテンプレート５２をレジスト膜５１に押し付けることで、レジスト膜５１の上面に複数の凹凸５１ａが形成される。なお、凹凸５１ａの凸部は、柱状部ＣＬの上方の位置で、Ｚ方向から見たときに、Ｙ方向を長軸、Ｘ方向を短軸とした楕円形の形状となるように形成される。

次に、図６（ｂ）に示すように、複数の凹凸５１ａを有するレジスト膜５１上に、膜５３を形成する。膜５３は、例えば、反転材を含み、複数の凹凸５１ａを覆うようにレジスト膜５１上に塗布される。その後、凹凸５１ａの凸部の上面を露出させるように膜５３をエッチバックする。

次に、図７（ａ）に示すように、ＲＩＥ等のエッチング処理により、凹凸５１ａの凸部から複数の孔Ｈ１を形成する。孔Ｈ１は、Ｚ方向から見たときに、Ｙ方向を長軸、Ｘ方向を短軸とした楕円形の形状で形成され、レジスト膜５１、膜５０及び絶縁層１４を貫通する。なお、孔Ｈ１は、柱状部ＣＬの直上の位置で、例えば、Ｙ方向（楕円形の長軸方向）の幅が柱状部ＣＬに近づくにつれて小さくなるようなエッチング条件で加工され、Ｙ−Ｚ断面において、柱状部ＣＬに向かう方向にテーパ状となって形成される（図４（ａ）参照）。

図８は、ＮＩＬ法により得られるコンタクトホールＣＨの配置を、Ｚ方向から見たものである。図８には、Ｚ方向から見たときに、コンタクトホールＣＨの形状が楕円形であり、Ｘ方向（楕円形の短軸方向）から見たときに、隣り合うコンタクトホールＣＨにおいて、一方のコンタクトホールＣＨの一部は、他方のコンタクトホールＣＨの一部と重なった位置関係で形成されていることが示されている。
次に、図７（ｂ）に示すように、例えばエッチング処理により、膜５３、レジスト膜５１及び膜５０を除去する。これにより、絶縁層１４内に孔Ｈ２が形成される。孔Ｈ２は複数形成され、絶縁層１４を貫通する。孔Ｈ２は、孔Ｈ１の一部であって、コンタクトホールに相当する。

続いて、例えばＣＶＤ法により、孔Ｈ２内に、金属等の導電材料を埋め込んでコンタクト４０を形成する。コンタクト４０は複数形成される。コンタクト４０は、柱状部ＣＬの直上に位置するように形成される。

その後、コンタクト４０上に、Ｙ方向に延びる複数のビット線ＢＬを形成する。コンタクト４０を介して、柱状部ＣＬ（チャネル２１）の上端がビット線ＢＬに接続する。
このようにして、本実施形態に係る半導体記憶装置１が製造される。

次に、本実施形態の効果について説明する。
３次元構造の半導体記憶装置においては、電極層に対して高い密度で配置するために、Ｚ方向から見て柱状部は千鳥状に配置される場合がある。また、柱状部の上方には複数のビット線が延びており、柱状部及びビット線は、複数のコンタクト、例えば２つのコンタクトを介して接続されている。柱状部及びビット線が円柱状の２つのコンタクトを介して接続される場合、下方のコンタクトは、柱状部上に設けられ、柱状部の径と同程度の径を有し、上方のコンタクトは、下方のコンタクト及びビット線の間に設けられ、ビット線の幅と同程度の径を有することになる。

しかしながら、メモリセルの微細化が進むにつれて、柱状部の間隔が小さくなって複数のコンタクトを段階的に形成し難くなっている。例えば、フォトリソグラフィ法を用いて、上方のコンタクトを形成する場合、フォトリソグラフィ法では下方のコンタクトの上部の径に対して３倍程度の径を用いて加工する。つまり、フォトリソグラフィ法の加工では、隣り合う柱状部上に位置するコンタクトをＹ方向に所定の距離を有するように配置する。したがって、露光時のコンタクト同士の接触を抑制するために、電極層に対して柱状部を高い密度で配置することが困難になる。

また、複数のコンタクトを段階的に形成する場合、下方のコンタクトに対する上方のコンタクトの接触面積、つまり、上方のコンタクトの下面の面積が小さくなり易い。これにより、コンタクト抵抗が大きくなって半導体記憶装置の電気特性が低下する。

また、複数のコンタクトを段階的に形成する場合、コンタクト全体のＺ方向の厚さが厚くなってしまう。例えば、絶縁層にコンタクトホールを形成した後、金属や金属含有物を埋め込むことでコンタクトを形成する場合、コンタクトホールに対する埋め込み性が低下する。

これに対し、本実施形態の半導体記憶装置１は、互いに隣り合う柱状部ＣＬであって、Ｘ方向から見たときに、一方の柱状部ＣＬ上に位置するコンタクト４０の一部が他方の柱状部ＣＬに位置するコンタクト４０の一部と重なった位置関係の柱状部ＣＬが設けられている。また、このようなコンタクト４０は、例えば、ＮＩＬ法により形成される。

本実施形態では、半導体記憶装置１にコンタクト４０を設けると、電極層１１に対して柱状部ＣＬを高い密度で配置できる。例えばＮＩＬ法を用いてコンタクト４０を形成することで、電極層１１に対して柱状部ＣＬを高い密度で配置できる。例えば、図２及び図４（ａ）のように、柱状部ＣＬ１のコンタクト４０と柱状部ＣＬ２のコンタクト４０とが、Ｘ方向から見たときに、上端において距離ｄ２で重なるように、電極層１１に対して柱状部ＣＬを高い密度で配置できる。

また、本実施形態では、半導体記憶装置１にコンタクト４０を設けると、コンタクト４０の接触面積、つまり、コンタクト４０の上面及び下面の面積を大きくできる。これにより、コンタクト抵抗が小さくなって半導体記憶装置１の電気特性が向上する。

また、本実施形態では、半導体記憶装置１にコンタクト４０を設けると、複数のコンタクトを段階的に形成する場合と比較して、コンタクトの形成工程を減らすことで半導体記憶装置１の製造工程を減らすことができる。さらに、複数のコンタクトを段階的に形成する場合と比較して、コンタクト４０のＺ方向の厚さを小さくできる。これにより、絶縁層１４にコンタクトホール（孔Ｈ２）を形成した後、金属や金属含有物を埋め込むことでコンタクト４０を形成する場合、コンタクトホールに対する埋め込み性が向上する。
本実施形態によれば、メモリセルが形成される密度の低下を抑制し、電気特性が向上した半導体記憶装置及びその製造方法を提供する。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１：半導体記憶装置、１０：基板、１０ａ：上面、１１：電極層、１２〜１４：絶縁層、１５、１５ａ：積層体、１８：配線部、２０：コア絶縁膜、２１：チャネル、３０：トンネル絶縁膜、３１：電荷蓄積膜、３２：ブロック絶縁膜、４０〜４２：コンタクト、５０、５３：膜、５１：レジスト膜、５１ａ、５２ａ：凹凸、５２：テンプレート、６０：犠牲層、６１：空洞、ＢＬ：ビット線、ＣＨ：コンタクトホール、ＣＬ、ＣＬ１、ＣＬ２：柱状部、ＣＰ：接触部分、ＤＬ１、ＤＬ２：直線、ｄ１〜ｄ３：距離、Ｈ１、Ｈ２：孔、ＭＣ：メモリセル、ＭＨ：メモリホール、ＳＬ：ソース線、ＳＴ：スリット、ＳＴＤ：ドレイン側選択トランジスタ、ＳＴＳ：ソース側選択トランジスタ

Claims (5)

1. 基板と、
   前記基板上に設けられ、互いに離れて積層された複数の電極層を有する積層体と、
   前記積層体内を前記積層体における前記複数の電極層の積層方向に延び、半導体部をそれぞれ有する複数の柱状部と、
   前記基板の上面に平行な第１方向に延び、前記複数の柱状部の前記半導体部に電気的に接続される複数の配線と、
   前記複数の柱状部と前記複数の配線との間に設けられ、前記複数の柱状部のうちの１つの柱状部と前記複数の配線のうちの１つの配線とを対応付けて接続する接続部を含む複数の接続部と、
   を備え、
   前記積層方向及び前記第１方向に垂直な第２方向から見たときに、前記複数の配線のうちの第１の配線に接続される第１接続部の一部は、前記第１配線と前記第２方向に隣接する第２配線に接続される第２接続部の一部と重なる半導体記憶装置。
2. 前記積層方向から見たときに、前記第１接続部及び前記第２接続部の形状は楕円形である請求項１記載の半導体記憶装置。
3. 前記複数の接続部の下面は、前記複数の柱状部の前記半導体部に接しており、
   前記複数の接続部の上面は、前記複数の配線に接している請求項１または２に記載の半導体記憶装置。
4. 前記複数の接続部の前記第１方向の幅は、前記複数の柱状部に近づくにつれて小さくなる請求項１から３のいずれか１つに記載の半導体記憶装置。
5. 前記複数の接続部は、前記複数の柱状部の前記半導体部に接する第１部分と、前記第１部分上に設けられ、前記複数の配線に接する第２部分と、を有する請求項１記載の半導体記憶装置。