TW201941408A

TW201941408A - 半導體記憶裝置

Info

Publication number: TW201941408A
Application number: TW107128597A
Authority: TW
Inventors: 飯島純; 田上政由; 臼井孝公; 西村貴仁
Original assignee: 日商東芝記憶體股份有限公司
Priority date: 2018-03-22
Filing date: 2018-08-16
Publication date: 2019-10-16
Also published as: US20190296035A1; US10868029B2; TWI681545B; CN110299365A; JP2019169503A; CN110299365B

Abstract

實施形態之半導體記憶裝置具備基板、積層體、複數個柱狀部、複數個連接部及複數條配線。上述複數條配線於與上述基板之上表面平行之第1方向上延伸。於從上述積層體之積層方向及與上述第1方向垂直之第2方向觀察時，連接於上述複數條配線中之第1配線之第1連接部之一部分，和連接於在上述第2方向上與上述第1配線相鄰之第2配線之第2連接部之一部分重疊。

Description

半導體記憶裝置

本發明之實施形態一般來說係關於一種半導體記憶裝置。

提出有將記憶胞三維地配置所得之半導體記憶裝置。於此種半導體記憶裝置中，於基板上形成著包含複數個電極層之積層體，於貫通積層體之複數個記憶體孔內分別形成著通道及電荷儲存膜。於記憶體孔上設有接點，經由接點連接著通道及位元線。隨著記憶胞之微細化發展，有記憶體孔之間隔變小而難以形成接點之問題。

實施形態提供一種抑制形成記憶胞之密度之降低且電特性提高之半導體記憶裝置。

以下，參照附圖對本發明之各實施形態進行說明。

又，附圖係模式性或概念性之圖，且各部分之厚度與寬度之關係、部分間之大小之比率等未必與現實情形相同。即使於表示相同部分之情形時，亦有根據附圖而不同地表示相互之尺寸或比率之情形。

又，於本案說明書及各圖中，對於與已有圖中上述者相同之要素附上相同之符號並適當省略詳細之說明。 (第1實施形態)

圖1係表示半導體記憶裝置1之立體圖。

如圖1所示，於半導體記憶裝置1設有基板10。基板10為半導體基板，且包含單晶矽等矽(Si)。

又，於本說明書中，將與基板10之上表面10a平行之方向且相互正交之兩方向設為X方向及Y方向。將與X方向及Y方向之兩者正交之方向設為Z方向。

於半導體記憶裝置1，進而設有積層體15、柱狀部CL及配線部18。

積層體15設置於基板10上。又，積層體15並不限於形成基板10作為基底，亦可形成於基板10上形成著電路元件及配線層之電路部作為基底。

積層體15具有複數個電極層11及複數個絕緣層12。例如，電極層11包含鎢(W)等金屬。於電極層11亦可設置例如包含鎢之本體部、及例如包含鈦氮化物(TiN)且覆蓋本體部之表面之阻擋金屬層。絕緣層12例如包含矽氧化物(SiO)。絕緣層12係設置於電極層11之間之層間絕緣層。又，電極層11之積層數為任意。

例如，複數個電極層11中之最下層電極層11相當於源極側選擇柵極，最上層電極層11相當於汲極選擇柵極。例如，複數個電極層11中之除最下層電極層11及最上層電極層11以外之電極層11相當於字元線。於半導體記憶裝置1中，將源極側選擇柵極及汲極選擇柵極設為柵極電極而分別形成著源極側選擇電晶體STS及汲極選擇電晶體STD。於源極側選擇電晶體STS與汲極選擇電晶體STD之間，將字元線設為柵極電極而串聯連接複數個記憶胞MC。

於積層體15上，設有包含矽氧化物等之絕緣層13。

柱狀部CL設置於積層體15及絕緣層13內。柱狀部CL設有複數個，於積層體15及絕緣層13內於Z方向上延伸。柱狀部CL例如形成為圓柱狀、或者橢圓柱狀。

於柱狀部CL上設有接點40。接點40例如包含金屬等導電材料。接點40係例如將鎢層及氮化鈦層等含金屬層積層而形成。

於接點40上設有複數條位元線BL。複數條位元線BL分別於X方向上分離，且於Y方向上延伸。複數條位元線BL例如包含金屬等導電材料。柱狀部CL之上端經由接點40連接於位元線BL。

配線部18設置於形成於積層體15之狹縫ST內。配線部18設有複數個，於積層體15內於X方向及Z方向上延伸。配線部18例如包含金屬等導電材料。配線部18例如形成為板狀。於配線部18之側壁，設有將配線部18與積層體15之電極層11絕緣之絕緣膜(未圖示)。配線部18之下端位於基板10上。

藉由於X方向及Z方向上延伸之複數條配線部18，將於Z方向上積層之複數個電極層11於Y方向上分割為區塊。各區塊相當於相鄰之配線部18間之部分，且形成作為控制柵極之字元線。例如，於各區塊中，柱狀部CL之列於Y方向上配置4列。位元線BL遍及複數個區塊於Y方向上延伸，於每一區塊連接於1根柱狀部CL。

於配線部18上設有接點41。接點41例如包含金屬等導電材料。於接點41上設有源極線SL。配線部18之上端經由接點41連接於源極線SL。

圖2係表示半導體記憶裝置1之俯視圖。

圖3A係表示半導體記憶裝置1之一部分之放大俯視圖，圖3B係圖3A之A1-A2線之剖視圖。

圖4A及圖4B係表示半導體記憶裝置1之一部分之剖視圖。

圖2示出配置於配線部18間(區塊內)之複數個柱狀部CL。又，於圖2中，位元線BL附有較淺之顏色，接點40被透視地示出。圖3A係圖2之局部放大圖，示出經由接點40之柱狀部CL及位元線BL之連接。圖3B係圖3A之剖視圖，示出經由接點40之柱狀部CL及位元線BL之連接。

圖4A及圖4B示出柱狀部CL1、CL2中之接點40之位置關係。

如圖2所示，複數個柱狀部CL從Z方向觀察時呈錯位狀配置。於圖2之例子中，複數個柱狀部CL分別沿著X方向配置而成之柱狀部CL之列形成4列。該柱狀部CL之列(4列)沿著Y方向配置。此處，設為於Y方向上依序配置列，複數個柱狀部CL中之柱狀部CL1相當於位於第2列之柱狀部CL，柱狀部CL2相當於位於第3列之柱狀部CL。

例如，如將2個柱狀部CL相連之虛擬性直線DL1所示，位於第1列之柱狀部CL與位於第3列之柱狀部CL沿著Y方向配置。如將2個柱狀部CL相連之虛擬性直線DL2所示，位於第2列之柱狀部CL與位於第4列之柱狀部CL沿著Y方向配置。

接點40位於柱狀部CL上。於從Z方向觀察時，接點40及柱狀部CL所重疊之部分相當於接觸部分CP。即，接觸部分CP為柱狀部CL之上端部分，且為接點40之下端部分。

位元線BL經由接點40連接於柱狀部CL。各接點40均將1個柱狀部CL與1條位元線BL建立對應而連接。於圖2之柱狀部CL之配置中，於各柱狀部CL之上方，2條位元線BL於Y方向上延伸。例如，於X方向上相鄰之位元線BL間之距離d1為20奈米左右。

如圖3A所示，於從Z方向觀察時，接點40之形狀例如為將Y方向(位元線BL方向)設為長軸且將X方向設為短軸之橢圓形。又，接點40之形狀並不限定於橢圓形，亦可為圓形或矩形等形狀。

如圖3B所示，位於記憶體孔MH內之柱狀部CL具有核心絕緣膜20、通道21、隧道絕緣膜30、電荷儲存膜31及阻擋絕緣膜32。又，於圖3B中，只圖示出柱狀部CL之上部。

核心絕緣膜20例如包含矽氧化物。核心絕緣膜20呈柱狀於Z方向上延伸。核心絕緣膜20亦可不包含於柱狀部CL。

通道21設置於核心絕緣膜20之周圍。通道21為半導體部，例如包含矽。通道21例如包含使非晶矽結晶化而成之多晶矽。通道21呈筒狀於Z方向上延伸，且經由接點40電連接於位元線BL。

隧道絕緣膜30設置於通道21之周圍。隧道絕緣膜30例如包含矽氧化物。於圖3B所示之例子中，隧道絕緣膜30包含氧化矽膜等單層膜，但亦可包含複數個膜。於隧道絕緣膜30包含複數個膜之情形時，亦可為氧化矽膜及氮氧化矽膜之積層膜。

隧道絕緣膜30係電荷儲存膜31與通道21之間之電位勢壘。於寫入時，於隧道絕緣膜30中電子從通道21隧穿到電荷儲存膜31而寫入資訊。另一方面，於刪除時，於隧道絕緣膜30中電洞從通道21隧穿到電荷儲存膜31而抵消電子之電荷，由此刪除所保存之資訊。

電荷儲存膜31設置於隧道絕緣膜30之周圍。電荷儲存膜31例如包含矽氮化物(SiN)。

於通道21與電極層11之交叉部分，形成著包含電荷儲存膜31之記憶胞MC。電荷儲存膜31於膜內具有捕獲電荷之捕獲位置。記憶胞MC之閾值電壓係根據於捕獲位置被捕獲之電荷之有無、及被捕獲之電荷之量而變化。由此，記憶胞MC保存資訊。

於半導體記憶裝置1中，分別包含電荷儲存膜31之複數個記憶胞MC能夠沿著X方向、Y方向及Z方向呈三維格子狀排列，且將資料記憶於各記憶胞MC。

阻擋絕緣膜32設置於電荷儲存膜31之周圍。阻擋絕緣膜32例如包含矽氧化物。於圖3B所示之例子中，阻擋絕緣膜32包含氧化矽膜等單層膜，但亦可包含複數個膜。於阻擋絕緣膜32包含複數個膜之情形時，亦可為氧化矽膜及氧化鋁膜之積層膜。阻擋絕緣膜32係於形成電極層11時，例如保護電荷儲存膜31免受蝕刻。阻擋絕緣膜32抑制電荷儲存膜31中所儲存之電荷向電極層11釋出、或電子從電極層11向柱狀部CL反向隧穿。

於柱狀部CL及絕緣層13上設有絕緣層14。絕緣層14例如包含矽氧化物。接點40位於絕緣層14內。於X-Z截面中，接點40之形狀例如為矩形狀。柱狀部CL與位元線BL之間之Z方向之距離d3例如為100奈米以上且500奈米以下。又，距離d3相當於接點40之Z方向之厚度。

如圖4A所示，於Y-Z截面中，接點40之形狀例如為矩形狀。於Y-Z截面中，接點40之形狀例如相對於朝向柱狀部CL之方向(-Z方向)為錐狀。

於從X方向觀察時，柱狀部CL1之接點40之一部分與柱狀部CL2之接點40之一部分重疊。柱狀部CL1上之連接著接點40之位元線BL與柱狀部CL2上之連接著接點40之位元線BL於X方向上相互相鄰(參照圖2)。

柱狀部CL1、CL2相當於分別位於第2列、第3列之柱狀部CL。柱狀部CL1、CL2於從X方向觀察時不具有重疊之部分，但處於複數個柱狀部CL中之柱狀部CL間之距離最短之相互相鄰之柱狀部CL之位置關係。

如圖2及圖4A所示，柱狀部CL1上之接點40與柱狀部CL2上之接點40於從X方向觀察時，於上端以距離d2重疊。距離d2係Y方向之距離，且相當於接點40彼此於上端重疊之部分之Y方向之厚度。

又，亦可為接點40並非位於柱狀部CL之正上方，而如圖4B所示於柱狀部CL及接點40之間設有接點42。於該情形時，於相鄰之柱狀部CL1、CL2中，上方接點40彼此於從X方向觀察時於上端以距離d2重疊。

接著，對本實施形態之半導體記憶裝置之製造方法進行說明。

圖5A及圖5B～圖7A及圖7B係表示半導體記憶裝置1之製造方法之剖視圖。

圖8係表示接觸孔之配置之圖。

以下，使用圖5A及圖5B說明積層體15、柱狀部CL及配線部18之形成步驟之後，使用圖6A、圖6B、圖7A及圖7B說明接點40之形成步驟。

首先，使用圖5A及圖5B對積層體15、柱狀部CL及配線部18之形成步驟進行說明。

如圖5A所示，例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法，使絕緣層12及犧牲層60沿著Z方向交替地積層於基板10上，形成積層體15a。例如，絕緣層12由矽氧化物形成，犧牲層60由矽氮化物形成。其後，於積層體15a上形成絕緣層13。

接下來，藉由RIE(Reactive Ion Etching，反應性離子蝕刻)等蝕刻處理，於積層體15a及絕緣層13形成複數個記憶體孔MH。複數個記憶體孔MH從Z方向觀察時形成為錯位狀。

接下來，例如藉由CVD法，使矽氧化物沈積於記憶體孔MH之內表面上而形成阻擋絕緣膜32，使矽氮化物沈積於阻擋絕緣膜32上而形成電荷儲存膜31。其後，使矽氧化物沈積於電荷儲存膜31上而形成隧道絕緣膜30。其後，藉由RIE等蝕刻處理，從記憶體孔MH之底面去除隧道絕緣膜30、電荷儲存膜31及阻擋絕緣膜32，使基板10之上表面10a露出。

接下來，使矽沈積而形成通道21，使矽氧化物沈積而形成核心絕緣膜20。由此，於記憶體孔MH內形成具有核心絕緣膜20、通道21、隧道絕緣膜30、電荷儲存膜31及阻擋絕緣膜32之柱狀部CL。其後，於積層體15及絕緣層13形成沿X方向及Z方向延伸之複數個狹縫ST(參照圖1)。

接著，如圖5B所示，藉由經由狹縫ST之蝕刻處理，去除積層體15a之犧牲層60。例如於利用矽氮化物形成犧牲層60之情形時，濕式蝕刻之蝕刻劑將使用磷酸。藉由經由狹縫ST去除犧牲層60而形成空洞61，經由狹縫ST使鎢等金屬沈積而將空洞61內填埋。由此，積層體15a之犧牲層60被置換為電極層11，從而形成具有電極層11及絕緣層12之積層體15。其後，於狹縫ST之內壁面上形成絕緣膜之後，於狹縫ST內形成配線部18(參照圖1)。

接下來，使用圖6A、圖6B、圖7A及圖7B，對接點40之形成步驟進行說明。又，圖6A、圖6B、圖7A及圖7B示出絕緣層13之上方之構造。

於本實施形態中，接點40係藉由使用NIL(Nano Imprint Lithography，奈米壓印微影)法之裝置形成。NIL法係藉由將刻畫著圖案之模具(模板)壓抵於所塗佈之抗蝕劑並進行UV(ultraviolet，紫外線)硬化而圖案化之方法。

使用NIL法之裝置例如設有UV光源、模板及經圖案化之對象物。模板例如包含石英。模板係於以具有凹凸等所需圖案之方式刻蝕正面，並將背面進行研磨之後，對正面之圖案進行修正而形成。由此，形成主模板。其後，亦可基於主模板形成複製模板(重複模板)。被圖案化之對象物例如設置於晶片平台上。

於狹縫ST內形成配線部18之後，如圖6A所示，於絕緣層13上，例如藉由CVD法形成絕緣層14。例如，絕緣層14由矽氧化物形成。接下來，於絕緣層14上形成膜50。膜50例如包含碳(C)，且被塗佈於絕緣層14上。

接下來，於膜50上形成抗蝕劑膜51。抗蝕劑膜51係例如藉由噴墨塗佈法形成於膜50上。其後，將模板52壓抵於抗蝕劑膜51。藉由將具有複數個凹凸52a之模板52壓抵於抗蝕劑膜51，而於抗蝕劑膜51之上表面形成複數個凹凸51a。又，凹凸51a之凸部係以如下方式形成：於柱狀部CL之上方之位置從Z方向觀察時，成為將Y方向設為長軸且將X方向設為短軸之橢圓形之形狀。

接著，如圖6B所示，於具有複數個凹凸51a之抗蝕劑膜51上形成膜53。膜53例如包含反轉材，且以覆蓋複數個凹凸51a之方式被塗佈於抗蝕劑膜51上。其後，以使凹凸51a之凸部之上表面露出之方式對膜53進行回蝕。

接著，如圖7A所示，藉由RIE等蝕刻處理，從凹凸51a之凸部形成複數個孔H1。從Z方向觀察時，孔H1以將Y方向設為長軸且將X方向設為短軸之橢圓形之形狀形成，且貫通抗蝕劑膜51、膜50及絕緣層14。又，孔H1係於柱狀部CL之正上方之位置，例如於如同Y方向(橢圓形之長軸方向)之寬度隨著接近柱狀部CL而變小此種之蝕刻條件下被加工，於Y-Z截面中，於朝向柱狀部CL之方向上成為錐狀而形成(參照圖4A)。

圖8係從Z方向觀察利用NIL法獲得之接觸孔CH之配置所得之圖。圖8中示出如下內容：於從Z方向觀察時，接觸孔CH之形狀為橢圓形，於從X方向(橢圓形之短軸方向)觀察時，於相鄰之接觸孔CH中，一接觸孔CH之一部分係以與另一接觸孔CH之一部分重疊之位置關係形成。

接著，如圖7B所示，例如藉由蝕刻處理而去除膜53、抗蝕劑膜51及膜50。由此，於絕緣層14內形成孔H2。孔H2形成著複數個，且貫通絕緣層14。孔H2係孔H1之一部分且相當於接觸孔。

接下來，例如藉由CVD法，於孔H2內填埋金屬等導電材料而形成接點40。接點40形成著複數個。接點40係以位於柱狀部CL之正上方之方式形成。

其後，於接點40上，形成於Y方向上延伸之複數條位元線BL。柱狀部CL(通道21)之上端經由接點40連接於位元線BL。

以此種方式，製造本實施形態之半導體記憶裝置1。

接著，對本實施形態之效果進行說明。

對於三維構造之半導體記憶裝置，為了以較高之密度配置於電極層，從Z方向觀察時，柱狀部存在呈錯位狀配置之情形。再者，複數條位元線於柱狀部之上方延伸，柱狀部及位元線經由複數個接點、例如2個接點連接。於柱狀部及位元線經由圓柱狀之2個接點連接之情形時，下方接點被設置於柱狀部上，且具有與柱狀部之直徑相同程度之直徑，上方接點設置於下方接點及位元線之間，且具有與位元線之寬度相同程度之直徑。

然而，隨著記憶胞之微細化發展，柱狀部之間隔變小而難以階段性地形成複數個接點。例如於使用微影法形成上方接點之情形時，於微影法中，對下方接點之上部之直徑使用3倍左右之直徑進行加工。即，於微影法之加工中，以於Y方向上具有特定距離之方式配置位於相鄰之柱狀部上之接點。因此，為了抑制曝光時之接點彼此之接觸，難以將柱狀部以較高之密度配置於電極層。

於階段性地形成複數個接點之情形時，上方接點相對於下方接點之接觸面積、亦就係上方接點之下表面之面積容易變小。由此，接觸電阻變大而使半導體記憶裝置之電特性降低。

於階段性地形成複數個接點之情形時，接點整體之Z方向之厚度會變厚。例如，當於絕緣層形成接觸孔之後，藉由填埋金屬或含金屬之物質來形成接點時，對接觸孔之填埋性降低。

針對該情形，本實施形態之半導體記憶裝置1設有相互相鄰之柱狀部CL且於從X方向觀察時位於一柱狀部CL上之接點40之一部分與位於另一柱狀部CL之接點40之一部分重疊之位置關係之柱狀部CL。再者，此種接點40例如藉由NIL法形成。

於本實施形態中，當於半導體記憶裝置1設置接點40時，能夠將柱狀部CL以較高之密度配置於電極層11。例如藉由使用NIL法形成接點40，能夠將柱狀部CL以較高之密度配置於電極層11。例如，如圖2及圖4A般，能夠以柱狀部CL1之接點40與柱狀部CL2之接點40於從X方向觀察時於上端以距離d2重疊之方式，將柱狀部CL以較高之密度配置於電極層11。

於本實施形態中，當於半導體記憶裝置1設置接點40時，能夠使接點40之接觸面積、亦就係接點40之上表面及下表面之面積變大。由此，接觸電阻變小而使半導體記憶裝置1之電特性提高。

於本實施形態中，當於半導體記憶裝置1設置接點40時，與階段性地形成複數個接點之情形相比，能夠藉由減少接點之形成步驟來減少半導體記憶裝置1之製造步驟。進而，與階段性地形成複數個接點之情形相比，能夠使接點40之Z方向之厚度變小。由此，當於絕緣層14形成接觸孔(孔H2)之後，藉由填埋金屬或含有金屬之物質來形成接點40時，對接觸孔之填埋性提高。

對本發明之若干實施形態進行了說明，但該些實施形態係作為例子提出之，並不意圖限定發明之範圍。該些新穎之實施形態能以其他多種方式加以實施，可以於不脫離發明主旨之範圍內進行各種省略、置換、變更。該些實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。 [相關申請案]

本申請案享有以日本專利申請案2018-53939號(申請日：2018年3月22日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

1‧‧‧半導體記憶裝置

10‧‧‧基板

10a‧‧‧上表面

11‧‧‧電極層

12‧‧‧絕緣層

13‧‧‧絕緣層

14‧‧‧絕緣層

15‧‧‧積層體

15a‧‧‧積層體

18‧‧‧配線部

20‧‧‧核心絕緣膜

21‧‧‧通道

30‧‧‧隧道絕緣膜

31‧‧‧電荷儲存膜

32‧‧‧阻擋絕緣膜

40‧‧‧接點

41‧‧‧接點

42‧‧‧接點

50‧‧‧膜

51‧‧‧抗蝕劑膜

51a‧‧‧凹凸

52‧‧‧模板

52a‧‧‧凹凸

53‧‧‧膜

60‧‧‧犧牲層

61‧‧‧空洞

A1‧‧‧線

A2‧‧‧線

BL‧‧‧位元線

CL‧‧‧柱狀部

CL1‧‧‧柱狀部

CL2‧‧‧柱狀部

CP‧‧‧接觸部分

DL1‧‧‧虛擬性直線

DL2‧‧‧虛擬性直線

d1‧‧‧距離

d2‧‧‧距離

d3‧‧‧距離

H1‧‧‧孔

H2‧‧‧孔

MC‧‧‧記憶胞

MH‧‧‧記憶體孔

ST‧‧‧狹縫

STD‧‧‧汲極選擇電晶體

STS‧‧‧源極側選擇電晶體

SL‧‧‧源極線

X‧‧‧方向

Y‧‧‧方向

Z‧‧‧方向

圖1係表示第1實施形態之半導體記憶裝置之立體圖。圖2係表示第1實施形態之半導體記憶裝置之俯視圖。圖3A係表示第1實施形態之半導體記憶裝置之一部分之放大俯視圖，圖3B係圖3A之A1-A2線之剖視圖。圖4A係表示第1實施形態之半導體記憶裝置之一部分之剖視圖，圖4B係表示第1實施形態之變化例之半導體記憶裝置之一部分之剖視圖。圖5A及圖5B係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。圖6A及圖6B係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。圖7A及圖7B係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。圖8係表示接觸孔之配置之圖。

Claims

一種半導體記憶裝置，其具備：基板；積層體，其具有設置於上述基板上且相互分離地積層之複數個電極層；複數個柱狀部，其等於上述積層體內於上述積層體之上述複數個電極層之積層方向上延伸，且分別具有半導體部；複數條配線，其等於與上述基板之上表面平行之第1方向上延伸，且電連接於上述複數個柱狀部之上述半導體部；以及複數個連接部，其等包含設置於上述複數個柱狀部與上述複數條配線之間，且將上述複數個柱狀部中之1個柱狀部與上述複數條配線中之1條配線建立對應而連接之連接部；且於從上述積層方向及與上述第1方向垂直之第2方向上觀察時，連接於上述複數條配線中之第1配線之第1連接部之一部分，和連接於在上述第2方向上與上述第1配線相鄰之第2配線之第2連接部之一部分重疊。
如請求項1之半導體記憶裝置，其中於從上述積層方向觀察時，上述第1連接部及上述第2連接部之形狀為橢圓形。
如請求項1之半導體記憶裝置，其中上述複數個連接部之下表面與上述複數個柱狀部之上述半導體部相接，上述複數個連接部之上表面與上述複數條配線相接。
如請求項1之半導體記憶裝置，其中上述複數個連接部之上述第1方向之寬度隨著接近上述複數個柱狀部而變小。
如請求項1之半導體記憶裝置，其中上述複數個連接部具有：第1部分，其與上述複數個柱狀部之上述半導體部相接；以及第2部分，其設置於上述第1部分上，且與上述複數條配線相接。
如請求項1之半導體記憶裝置，其中上述複數個柱狀部沿著配置於上述第1方向之複數個列設置，各列柱狀部沿著上述第2方向配置。
如請求項1之半導體記憶裝置，其中上述複數個柱狀部之上述半導體部於上述積層方向上延伸，上述複數個柱狀部分別具有設置於上述複數個電極層中之1個電極層與上述半導體部之間之電荷儲存膜。
一種半導體記憶裝置，其具備：複數個柱狀部，其等分別具有半導體部；複數條配線，其等電連接於上述複數個柱狀部之上述半導體部；以及複數個連接部，其等包含設置於上述複數個柱狀部與上述複數條配線之間，且將上述複數個柱狀部中之1個柱狀部與上述複數條配線中之1條配線建立對應而連接之連接部；且於從第1方向觀察時，上述複數個連接部中之1個連接部之形狀為橢圓形，上述第1方向係從上述複數個柱狀部中之上述1個柱狀部朝向上述複數條配線中之上述1條配線之方向。
如請求項8之半導體記憶裝置，其中上述複數個連接部之下表面與上述複數個柱狀部之上述半導體部相接，上述複數個連接部之上表面與上述複數條配線相接。
如請求項8之半導體記憶裝置，其中上述複數條配線於與上述第1方向垂直之第2方向上延伸，上述複數個連接部之上述第2方向之寬度隨著接近上述複數個柱狀部而變小。
如請求項8之半導體記憶裝置，其中上述複數個連接部具有：第1部分，其與上述複數個柱狀部之上述半導體部相接；以及第2部分，其設置於上述第1部分上，且與上述複數條配線相接。