CN110391174A - 制造具有含有多个沟槽的结构图案的半导体器件的方法 - Google Patents

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Abstract

一种制造半导体器件的方法包括在衬底上形成基底层。在基底层上形成结构层。该结构层包括至少一个材料层。在基底层上形成结构图案。结构图案包括在第一方向上延伸的第一沟槽和在垂直于第一方向的第二方向上延伸并具有交叉部分的第二沟槽。第二沟槽连接到第一沟槽。该结构图案还包括基底图案，该基底图案具有在第二沟槽的交叉部分处从基底层的表面向下凹陷的凹陷部分。

Description

制造具有含有多个沟槽的结构图案的半导体器件的方法
技术领域
本公开涉及一种制造半导体器件的方法，更具体地，涉及一种制造包括具有多个沟槽的结构图案的半导体器件的方法。
背景技术
在制造半导体器件期间，一个或更多个材料层可以形成在衬底上。各种形状或尺寸的结构图案可以通过图案化材料层来形成。各种形状或尺寸的沟槽形成在结构图案中，使得结构图案可以物理地分离或电分离。
发明内容
一种制造半导体器件的方法包括在衬底上形成基底层。在基底层上形成结构层。结构层包括至少一个材料层。在基底层上形成结构图案。结构图案包括在第一方向上延伸的第一沟槽和在垂直于第一方向的第二方向上延伸并具有交叉部分的第二沟槽。第二沟槽连接到第一沟槽。该结构图案还包括基底图案，该基底图案具有在第二沟槽的交叉部分处从基底层的表面向下凹陷的凹陷部分。
一种制造半导体器件的方法包括：在包括下布线层的下布线结构上形成基底层。在基底层上形成结构层。结构层包括至少一个绝缘层。形成包括第一沟槽、第二沟槽和基底图案的结构图案。第一沟槽在下布线结构上在第一方向上延伸。第二沟槽在垂直于第一方向的第二方向上延伸并具有连接到第一沟槽的交叉部分。基底图案具有穿过部分，该穿过部分在交叉部分处至少部分地穿过基底层。形成包括接触插塞和上布线层的上布线结构。接触插塞通过穿过部分连接到下布线层，并且上布线层掩埋在第一沟槽中并且连接到接触插塞。
一种制造半导体器件的方法包括在衬底上形成基底层。结构层通过在垂直于衬底的第三方向上在基底层上交替地堆叠层间绝缘层和牺牲层来形成。沟道结构形成在结构层中的沟道孔中。形成包括第一沟槽、第二沟槽和基底图案的结构图案。第一沟槽在垂直于第三方向的第一方向上在衬底上延伸。第二沟槽在层间绝缘层、牺牲层和基底层中的每个的一侧处在垂直于第一方向的第二方向上延伸并具有连接到衬底上的第一沟槽的交叉部分。基底图案包括穿过部分，该穿过部分在交叉部分处至少部分地穿过基底层。通过去除结构图案中的牺牲层来形成间隙。多个字线形成在结构图案中的间隙中。
附图说明
对本公开及其许多附带的方面的更全面的理解将容易获得，因为其通过参照以下结合附图的详细描述而变得更容易理解，附图中：
图1A是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的透视图；
图1B是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的剖视图；
图2A是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的透视图；
图2B是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的剖视图；
图3A是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的透视图；
图3B是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的剖视图；
图3C是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的平面图；
图4A是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的透视图；
图4B是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的剖视图；
图5A是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的透视图；
图5B是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的剖视图；
图6A是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的透视图；
图6B是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的剖视图；
图6C是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的平面图；
图7A是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的透视图；
图7B是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的剖视图；
图8是示出根据本发明构思的示范性实施方式制造的垂直型半导体存储器件的布局图；
图9是示出根据本发明构思的示范性实施方式制造的垂直型半导体存储器件的存储单元阵列的等效电路图；
图10是示出根据本发明构思的示范性实施方式制造的垂直型半导体存储器件的平面图；
图11A和图11C是沿着图10的I-I'线的剖视图；
图11B是沿着图10中的线II-II'截取的剖视图；
图12至图15B是示出制造图10、图11A和图11B的半导体器件的方法的剖视图；
图16是示出图14A和图14B的沟槽和周边沟槽的布局图；以及
图17是图16的部分EL的放大图。
具体实施方式
在描述附图所示的本公开的示范性实施方式时，为了清楚起见使用了特定术语。然而，本公开不旨在限于如此选择的特定术语，并且将理解，每个特定元件包括以类似方式操作的所有技术等同物。
在附图中，为了清楚起见，各种结构的相对尺寸、形状和厚度可以被夸大。
在下面的详细描述中，为了方便起见，诸如“第一”和“第二”的列举可以用于描述各种元件、部件和/或部分(或区域)。然而，元件、部件和/或部分(或区域)不限于此。以上术语用于将元件、部件或部分与另一元件、另一部件或其它部分区别开。
图1A至图3C是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的视图。
图1A、图2A和图3A是示出制造半导体器件的方法的透视图。图1B、图2B和图3B是沿着线I-I'、II-II'和III-III'截取的剖视图。图3C是图3A的上平面图。
在图1至图3B中，垂直于基底层10的上表面的方向可以被定义为Z方向(第三方向)，并且与基底层10的上表面平行并彼此交叉的两个方向可以被定义为X方向(第一方向)和Y方向(第二方向)。X方向和Y方向可以垂直地交叉。
参照图1A和图1B，一种制造半导体器件的方法包括在衬底上形成基底层10。基底层10可以是多晶硅层。结构层STS1形成在基底层10上。结构层STS1可以通过形成至少一个材料层(例如第一材料层12a和14a以及第二材料层12b和14b)来提供。结构层STS1可以通过在X-Y平面上沿Z方向设置至少一个材料层(例如第一材料层12a和14a以及第二材料层12b和14b)来提供。
例如，结构层STS1可以是堆叠结构层，其中第一材料层12a和14a以及相对于第一材料层12a和14a具有不同蚀刻速率的第二材料层12b和14b被交替地堆叠。结构层STS1可以是堆叠结构层，其中氧化物层和氮化物层被交替地堆叠。结构层STS1可以是绝缘结构层。下面将描述形成作为绝缘结构层的结构层STS1。
参照图2A和图2B，掩模图案16a和16b形成在结构层STS1的最上面的材料层(例如第二材料层14b)上。掩模图案16a和16b可以是硬掩模图案或光致抗蚀剂图案。掩模图案16a和16b可以通过使用光刻工艺形成。
掩模图案16b可以在X方向上延伸。掩模图案16a可以包括在X方向上彼此间隔开的多个图案。掩模图案16a和掩模图案16b可以在Y方向上彼此间隔开。
参照图3A至图3C，结构图案STSP1和STSP2以及基底图案10a通过使用掩模图案16a和16b(参照图2A和图2B)蚀刻结构层STS1而形成。结构图案STSP1和STSP2以及基底图案10a可以通过图案化结构层STS1和基底层10(参照图2A和图2B)来形成。
结构图案STSP1和STSP2可以包括在基底层10(参照图2A和图2B)上在X方向上延伸的第一沟槽TRE1和在垂直于X方向的Y方向上具有连接到第一沟槽TRE1的交叉部分CRS1的第二沟槽TRE2。
基底图案10a可以具有在交叉部分CRS1处从基底层10(参照图2A和图2B)的表面向下凹陷的凹陷部分RES1。当形成凹陷部分RES1时，在基底层10(参照图2A和图2B)被进一步蚀刻的情况下，凹陷部分RES1可以是至少部分地穿过基底层10(参照图2A和2B)的穿过部分。
结构图案STSP1和STSP2可以包括在X方向上延伸的第一结构图案STSP1和在X方向上与第二沟槽TRE2间隔开的多个第二结构图案STSP2。
第一沟槽TRE1、第二沟槽TRE2和凹陷部分RES1可以通过蚀刻工艺形成。第一沟槽TRE1的底表面BOT1形成在与第二沟槽TRE2的底表面BOT2相同的位置，并且凹陷部分RES1的底表面BOT3-2形成在比第一沟槽TRE1的底表面BOT1和第二沟槽TRE2的底表面BOT2低的位置。凹陷部分RES可以是至少部分地穿过基底层10(参照图2A和2B)的穿过部分。
在上述制造半导体器件的方法中，具有第一沟槽TRE1和在与第一沟槽TRE1不同的方向上的第二沟槽TRE2的结构图案STSP1和STSP2可以通过蚀刻工艺形成，并且可以同时形成在第一沟槽TRE1和第二沟槽TRE2的交叉部分CTS1处具有凹陷部分RES1的基底图案10a。
图4A至图7B是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的视图。
例如，制造图4A至图7B的半导体器件的方法基本上类似于制造图1至图3B的半导体器件的方法，除了结构图案STSP3和STSP4的形状和/或配置之外以及除了下布线结构33和上布线结构42被进一步形成之外。
图4A、图5A、图6A和图7A是示出制造半导体器件的方法的透视图。图4B、图5B、图6B和图7B是沿着图4A、图5A、图6A和图7A的线IV-IV'、V-V'、VI-VI'和VII”-VII'截取的剖视图。图6C是示出图6A的上部的平面图。
在图4A至图7B中，垂直于下布线结构33的上表面的方向可以被定义为Z方向(第三方向)，并且与下布线结构33的上表面平行并彼此交叉的两个方向可以被定义为X方向(第一方向)和Y方向(第二方向)。X方向和Y方向可以垂直地交叉。
参照图4A和图4B，一种制造半导体器件的方法包括在衬底上形成下布线结构33。下布线结构33可以包括下布线层30和下绝缘层32。下布线层30可以在X方向上延伸。
在下布线结构33上形成基底层34。基底层34可以是多晶硅层。结构层STS2形成在基底层34上。结构层STS2可以是包括至少一个绝缘层的绝缘结构层。结构层STS2可以通过在X-Y平面上沿Z方向形成至少一个绝缘层来提供。
参照图5A和图5B，掩模图案36a和36b形成在结构层STS2上。掩模图案36a和36b可以是硬掩模图案或光致抗蚀剂图案。掩模图案36a和36b可以通过使用光刻工艺形成。
掩模图案36a可以在X方向上延伸。掩模图案36b可以是在X方向上彼此间隔开的多个图案。掩模图案36a和掩模图案36b可以在Y方向上彼此间隔开。
参照图6A至图6C，结构图案STSP3和STSP4以及基底图案34a通过使用掩模图案36a和36b(参照图5A和图5B)蚀刻结构层STS2来形成。结构图案STSP3和STSP4以及基底图案34a可以通过图案化结构层STS2和基底层34(参照图5A和图5B)来形成。
通过以上工艺，结构图案STSP3和STSP4可以具有在基底层34(参照图5A和5B)上在X方向上延伸的第一沟槽TRE1a和在垂直于X方向的Y方向上具有连接到第一沟槽TRE1a的交叉部分CRS1a的第二沟槽TRE2a。基底图案34a可以具有在交叉部分CRS1a中至少部分地穿过基底层34(参照图5A和图5B)的穿过部分THO1a。
结构图案STSP3和STSP4可以包括多个第二沟槽TRE2a。该多个第二沟槽TRE2a包括在X方向上连接到第一沟槽TRE1a的多个交叉部分CRS1a，并且多个穿过部分THO1a可以形成在该多个交叉部分CRS1a处。
结构图案STSP3和STSP4可以包括在X方向上延伸的第一结构图案STSP3和在X方向上通过第二沟槽TRE2a彼此分隔开的多个第二结构图案STSP4。第二结构图案STSP4可以通过第一沟槽TRE1a和第二沟槽TRE2a在X方向和Y方向上彼此分隔。第一沟槽TRE1a、第二沟槽TRE2a和穿过部分THO1a可以通过蚀刻工艺形成。
例如，可以通过蚀刻工艺形成具有第一沟槽TRE1a和在与第一沟槽TRE1a不同的方向上的第二沟槽TRE2a的结构图案STSP3和STSP4，并且具有穿过部分THO1a的基底图案34a可以同时形成在第一沟槽TRE1a和第二沟槽TRE2a的交叉部分CTS1a处。
第一沟槽TRE1a的底表面BOT1a形成在与第二沟槽TRE2a的底表面BOT2a相同的位置，并且穿过部分THO1a的底表面BOT3a可以形成为低于第一沟槽TRE1a的底表面BOT1a和第二沟槽TRE2a的底表面BOT2a。
参照图7A和图7B，上布线结构42形成在具有第一沟槽TRE1a和在与第一沟槽TRE1a不同的方向上的第二沟槽TRE2a的结构图案STSP3和STSP4以及具有穿过部分THO1a的基底图案34a上。上布线结构42可以包括通过穿过部分THO1a连接到下布线层30的接触插塞38a和38b以及覆盖第一沟槽TRE1a、连接到接触插塞38a和38b并在X或Y方向上延伸的上布线层40。在图7A中，仅为了便于说明，接触插塞38a和38b被省略。
上布线结构42可以包括多个接触插塞38a和38b，并且多个接触插塞38a和38b可以电连接到在第一方向或第二方向上延伸的上布线层40。连接到下布线层30的接触插塞38a和38b以及在X或Y方向上延伸的上布线层40可以在当前工艺中形成。
在下文，描述了其中制造图1A至图3C和图4A至图7B的半导体器件的方法应用于制造垂直型半导体存储器件的方法的示例。
图8是可根据本发明构思的示范性实施方式制造的垂直型半导体存储器件SD的布局图。
垂直型半导体存储器件SD可以是非易失性存储器件。垂直型半导体存储器件SD可以具有外围上单元(COP)结构，其中存储单元阵列68堆叠在外围电路62、64和66上。存储单元阵列68和CA可以包括垂直型存储单元，该垂直型存储单元包括在垂直于衬底的上表面的方向上延伸的沟道。在垂直型半导体存储器件SD中，焊盘70和PA可以布置在存储单元阵列68和CA的一侧。
外围电路62、64和66可以包括第一外围电路62和PC、第二外围电路64和PB、以及第三外围电路66和WD。第一外围电路62和PC可以包括锁存电路、高速缓存电路、列解码器、感测放大器或数据输入/输出电路。第二外围电路64和PB可以是页缓冲器。第三外围电路66和WD可以是字线驱动器。
图9是示出可根据本发明构思的示范性实施方式制造的垂直型半导体存储器件的存储单元阵列的等效电路图。
图9是图8的存储单元阵列CA。存储单元阵列CA可以包括多个存储单元串，每个存储单元串包括“n”个串联连接的存储单元器件MC1至MCn以及在存储单元器件MC1至MCn的两端处串联连接的接地选择晶体管GST和串选择晶体管SST。
n个串联连接的存储单元器件MC1至MCn可以分别连接到字线WL1至WLn，字线WL1至WLn用于选择存储单元器件MC1至MCn中的至少一些。接地选择晶体管GST的栅极端子连接到接地选择线GSL，并且其源极端子可以连接到公共源极线CSL。
串选择晶体管SST的栅极端子连接到串选择线SSL，并且其源极端子可以连接到存储单元器件MCn的漏极端子。在附图中，示出接地选择晶体管GST和串选择晶体管SST连接到n个串联连接的存储单元器件MC1至MCn。然而，多个接地选择晶体管GST或多个串选择晶体管SST可以连接到串联连接的n个存储单元器件MC1至MCn。
串选择晶体管SST的漏极端子可以连接到位线BL1至BLn。当信号通过串选择线SSL施加到串选择晶体管SST的栅极端子时，通过位线BL1至BLn施加的信号被传输到n个串联连接的存储单元器件MC1至MCn，从而可以执行数据读取或写入操作。此外，信号被施加到栅极选择晶体管GST的栅极端子，该栅极选择晶体管GST的源极端子通过栅极选择线GSL连接到CSL，从而可以执行去除存储在n个存储单元器件MC1至MCn中的所有电荷的擦除操作。
图10是示出可根据本发明构思的示范性实施方式制造的垂直型半导体存储器件的平面图。图11A和图11C是沿着图10的线I-I'截取的剖视图。图11B是沿着线II-II'截取的剖视图。
图10和图11A至图11C可以是图8的垂直型半导体存储器件SD。在图10和图11A至图11C中，垂直于衬底100的上表面的方向被定义为Z方向(第三方向)，与衬底100的上表面平行且彼此交叉的两个方向可以被定义为X方向(第一方向)和Y方向(第二方向)。X方向和Y方向可以交叉以彼此垂直。X方向可以是图9的字线方向，Y方向可以是位线方向。
在图10中，为了方便起见，没有示出垂直型半导体存储器件SD的所有元件，并且省略了一些元件。垂直型半导体存储器件SD可以包括外围电路结构(PCS)和存储单元结构(MCS)。
在图10中，示出沟道孔210、衬垫240、字线(或栅线)260、沟槽255和255'、上接触插塞244a和244b、以及上布线层293。存储单元结构MCS的沟槽255可以包括在X方向上延伸的第一沟槽255a和在Y方向上延伸并具有与第一沟槽255a交叉的交叉部分255c的第二沟槽255b。存储单元结构MCS的第一沟槽255a和第二沟槽255b可以是字线切割区域(或栅线切割区域)。
PCS的沟槽255'可以包括在X方向上延伸的第一外围沟槽255a'和在Y方向上延伸并具有与第一外围沟槽255a'交叉的交叉部分255c'的第二外围沟槽255b'。
第一沟槽255a和第一外围沟槽255a'可以对应于之前在图3A至图3C和图6A至图6C中描述的第一沟槽TRE1和TRE1a，所以可以假设至这样的程度，这里没有提供细节，省略的细节可以至少类似于之前对于相应元件描述的那些细节。第二沟槽255b和第二外围沟槽255b'可以对应于之前在图3A至图3C和图6A至图6C中描述的第二沟槽TRE2和TRE2a'，所以可以假设至这样的程度，这里没有提供细节，省略的细节可以至少类似于之前对于相应元件描述的那些细节。
交叉部分255c可以对应于图3A至图3C和图6A至图6C中描述的交叉部分CRS1和CRS1a。上接触插塞244a和244b可以对应于图7中描述的接触插塞38a和38b。上布线层293可以对应于图7中描述的上布线层40。
在图11A至图11C中，垂直型半导体存储器件SD可以包括形成在衬底100上的PCS和堆叠在PCS上的MCS。
PCS可以包括包含形成在衬底100上的栅极结构130和源极/漏极区域103的晶体管、第一下绝缘层140和第二下绝缘层160、第一下接触插塞145和第二下接触插塞152以及下布线层150。包括单晶硅或单晶锗的半导体衬底可以用作衬底100。在图11A至图11C中，为了方便起见，仅示出一个晶体管。然而，可以形成多个晶体管。
栅极结构130可以包括顺序堆叠在衬底100上的栅极绝缘层图案110和栅电极120。栅极绝缘层图案110可以包括硅氧化物或金属氧化物。栅电极120可以包括金属、金属氮化物或掺杂的多晶硅。源极/漏极区103可以包括n型或p型杂质。
覆盖晶体管的第一下绝缘层140形成在衬底100上。第一下接触插塞145可以穿过第一下绝缘层140连接到源极/漏极区103。下布线层150布置在第一下绝缘层140上，并可以电连接到第一下接触插塞145。覆盖下布线层150的第二下绝缘层160可以形成在第一下绝缘层140上。
连接到下布线层150的第二下接触插塞152可以形成在第二下绝缘层160中。第一下绝缘层140和第二下绝缘层160可以包括绝缘材料诸如硅氧化物。第一下接触插塞145和第二下接触插塞152以及下布线层150可以包括金属、金属氮化物或掺杂的多晶硅。第一下绝缘层140和第二下绝缘层160、第一下接触插塞145和第二下接触插塞152以及下布线层150可以对应于之前描述的下布线结构33(参照图4A和图4B)，因此可以假设至这样的程度，这里没有提供细节，省略的细节可以至少类似于之前对于相应元件描述的那些细节。
MCS可以包括结构图案STSP5和STSP6，结构图案STSP5和STSP6包括层间绝缘层202a至202g和栅线260a至260f。MCS可以包括形成在第二下绝缘层160上的基底图案201a、沟道225、衬垫240、栅线260、位线接触插塞280、位线285、上接触插塞244a和244b、以及上布线层293层。基底图案201a可以包括多晶硅或单晶硅。
沟道225布置在基底图案201a上并可以在Z方向上从基底图案201a的上表面延伸。沟道225可以是未填充的圆筒形或杯形。沟道225可以包括多晶硅或单晶硅以及包括诸如硼(B)的p型杂质的杂质区域。
多个沟道225布置在X方向上并可以形成沟道行。沟道行可以以Z字形配置面对相邻的沟道225。因此，与替代配置相比，每单位面积可以在基底图案201a中容纳更多数量的沟道225。
柱形或圆筒形掩埋层图案230可以形成在沟道225的内部空间中。掩埋层图案230可以包括绝缘材料诸如硅氧化物。沟道225可以是柱形的或成形为实心圆柱形。在这种情况下，可以省略掩埋层图案230。电介质层结构220可以形成在沟道225的外壁上。
电介质层结构220可以是基本上杯形的(底表面的中心是敞开的)或吸管形的。电介质层结构220可以包括顺序堆叠在沟道225的外壁上的隧道绝缘层、电荷存储层和阻挡层。
阻挡层可以包括金属氧化物，诸如硅氧化物、铪氧化物或铝氧化物。电荷存储层可以包括氮化物，诸如硅氮化物或金属氧化物。隧道绝缘层可以包括氧化物诸如硅氧化物。阻挡层、电荷存储层和隧道绝缘层中的每个可以具有氧化物-氮化物-氧化物(ONO)结构，其中氧化物层-氮化物层-氧化物层被顺序地堆叠。
衬垫240可以形成在包括电介质层结构220、沟道225和掩埋层图案230的沟道结构上。例如，衬垫240可以覆盖电介质层结构220、沟道225和掩埋层图案230。衬垫240可以包括多晶硅或单晶硅，并且还可以包括诸如磷(P)和砷(As)的n型杂质。
衬垫240形成在X方向上以对应于沟道行，并可以形成衬垫行。衬垫240可以在Y方向上布置在多个衬垫行中。栅线260形成在电介质层结构220的外壁上，并可以在Z方向上堆叠和彼此间隔开。每条栅线260可以在X方向上延伸，同时部分地围绕包括在沟道行中的沟道225。
栅线260可以包括多条栅线260a至260f。栅线260a至260f可以通过多个层间绝缘层202a至202g绝缘。一条栅线260可以在X方向上延伸，同时在Z方向上围绕六个沟道行。然而，包括在一条栅线260中的沟道行的数量不限于六个，并且可以存在少于或多于六个的沟道行。栅线260可以包括金属或金属氮化物。例如，栅线260可以包括具有低电阻的金属或金属氮化物，诸如钨(W)、钨氮化物、钛(Ti)、钛氮化物、钽(Ta)、钽氮化物和/或铂(Pt)。栅线260可以具有多层结构，其中堆叠包括金属氮化物的阻挡层和包括金属的金属层。
最下面的栅线260可以被提供作为接地选择线(GSL)，最上面的栅线260f可以被提供作为串选择线(SSL)。布置在GSL和SSL之间的栅线260b、260c、260d和260e可以被提供作为字线。在这种情况下，GSL、字线和SSL分别布置在一个层、四个层和一个层上。然而，本发明构思不限于此。例如，GSL和SSL中的每个可以具有单层结构或双层结构。字线可以具有2n层结构，其中n等于4、8或16。
堆叠的栅线260的数量可以根据垂直型半导体存储器件SD的电路设计和/或集成度来确定。层间绝缘层202可以提供在Z方向上相邻的栅线260之间。层间绝缘层202可以包括硅氧化物诸如硅氧化物(SiO2)、碳氧化硅(SiOC)或硅氧氟化物(SiOF)。
栅线260可以通过层间绝缘层202在Z方向上隔离。在Z方向上穿过栅线260和层间绝缘层202的沟槽255和255'可以形成在相邻的沟道行之间。沟槽255和255'可以为在X和Y方向上延伸的线性沟槽的形式。
根据本发明构思的示范性实施方式，栅线260由沟槽255以特定单元切割，从而可以限定栅线块。基底图案201a的上表面可以由沟槽255和外围沟槽255'暴露。分隔图案270可以提供在沟槽255中。分隔图案270可以包括绝缘材料诸如硅氧化物。
杂质区265可以形成在由沟槽255暴露的基底图案201a的上部中。杂质区265在X方向上延伸，并可以提供到公共源极线(CSL)。杂质区265可以包括诸如P和As的n型杂质。诸如钴硅化物图案或镍硅化物图案的金属硅化物图案可以进一步形成在杂质区265上。根据本发明构思的一实施方式，可以形成穿过分隔图案270接触杂质区265的CSL接触。
上接触插塞244a和244b以及上布线层293可以配置为通过基底图案201a从外围电路施加信号或电压。上接触插塞244a和244b可以电连接到PCS的下布线层150和第二下接触插塞152。上接触插塞244a和244b可以穿过栅线260、层间绝缘层202和基底图案201a电连接到下布线层150。上接触插塞244a和244b可以包括导电材料，诸如金属或金属氮化物。
第一绝缘层图案242a和第二绝缘层图案242b可以形成在上接触插塞244a和244b的外壁上。第一绝缘层图案242a和第二绝缘层图案242b可以包括绝缘材料诸如硅氧化物。
在图11C中，上接触插塞244a和244b可以穿过绝缘结构层254电连接到下布线层150。例如，上接触插塞244a和244b可以穿过单个绝缘结构层254而不是多个层间绝缘层202电连接到下布线层150。
上绝缘层275可以形成在最上面的层间绝缘层202g、衬垫240、分隔图案270以及上接触插塞244a和244b上。位线接触插塞280可以穿过上绝缘层275接触衬垫240。形成多个位线接触插塞280，从而可以限定与沟道225或衬垫240的布置对应的阵列。
位线285布置在上绝缘层275上并可以电连接到位线接触插塞280。例如，位线285在Y方向上延伸并可以电连接到该多个位线接触插塞280。
上布线层293可以形成在上接触插塞244a和244b上。上布线层293可以连接第一上接触插塞244a和第二上接触插塞244b。根据本发明构思的一实施方式，上布线层293可以形成在上绝缘层275上。信号或电压可以通过上布线层293传输到PCS中包括的晶体管。
图12至图15B是示出制造图10、图11A和图11B的半导体器件的方法的剖视图。图16是示出图14A和图14B的沟槽和外围沟槽的布局图。图17是图16的部分EL的放大图。
图12、图13、图14A和图15A示出沿着图10的线I-I'截取的制造半导体器件的方法。图14B和图15B示出沿着图10的II-II线截取的制造半导体器件的方法。
参照图12，栅极结构130和源极/漏极区103可以形成在衬底100上。包括半导体材料诸如单晶硅或单晶锗的半导体衬底可以用作衬底100。例如，衬底100可以是硅晶片。在衬底100上形成栅极绝缘层和栅电极层之后，蚀刻栅极绝缘层和栅电极层，从而可以形成栅极绝缘层图案110和栅电极120。因此，可以形成包括顺序地堆叠在衬底100上的栅极绝缘层图案110和栅电极120的栅极结构130。
源极/漏极区103可以通过离子注入工艺形成在与栅极结构130相邻的衬底100上，在该离子注入工艺中栅极结构130用作离子注入掩模。栅极绝缘层可以通过化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、旋涂工艺或原子层沉积(ALD)工艺并采用硅氧化物或金属氧化物来形成。
或者，栅极绝缘层可以通过对衬底100的上表面执行热氧化工艺来形成。栅电极层可以通过使用金属、金属氮化物或掺杂的多晶硅并通过ALD工艺或溅射工艺来形成。然后，覆盖栅极结构130的第一下绝缘层140可以形成在衬底100上。
可以形成穿过第一下绝缘层140接触源极/漏极区103的第一下接触插塞145。与源极/漏极区103接触的第一下接触插塞145可以如此形成。电连接到第一下接触插塞145的下布线层150可以形成在第一下绝缘层140上。覆盖下布线层150的第二下绝缘层160形成在第一下绝缘层140上。
第一下绝缘层140和第二下绝缘层160可以通过使用绝缘材料诸如硅氧化物并通过CVD工艺或旋涂工艺来形成。第一下接触插塞145和下布线层150可以通过使用金属或金属氮化物并通过ALD工艺或溅射工艺来形成。
连接到下布线层150的第二下接触插塞152可以形成在第二下绝缘层160上。第二下接触插塞152可以穿过第二下绝缘层160连接到下布线层150。在图12中，仅示出下布线层150。然而，可以进一步提供额外的布线层。
基底层201可以形成在第二下绝缘层160和第二下接触插塞152上。基底层201可以通过使用多晶硅并通过溅射工艺、CCVD工艺、ALD工艺或PVD工艺形成。
基底层201可以通过使用例如p型杂质掺杂的多晶硅来形成。在这种情况下，基底层201可以被提供作为p型阱。根据本发明构思的一实施方式，基底层201可以通过在第二下绝缘层160和第二下接触插塞152上形成非晶硅层、然后通过热处理或激光束照射将非晶硅层转变为单晶硅层来形成。在这种情况下，可以去除基底层201中的缺陷，使得例如基底层201可以更好地作为p型阱工作。
参照图13，结构层STS3通过交替地且重复地堆叠层间绝缘层202a至202f和202以及牺牲层204a至204g和204来形成。结构层STS3可以是堆叠结构层。根据本发明构思的示范性实施方式，层间绝缘层202可以由基于氧化物的材料诸如硅氧化物(SiO2)、碳氧化硅(SiOC)或硅氟氧化物(SiOF)形成。牺牲层204可以相对于层间绝缘层202具有不同的蚀刻速率，并可以由可通过湿法蚀刻工艺容易地去除的材料形成。例如，牺牲层204可以由基于氮化物的材料诸如硅氮化物SiN或硅硼氮化物(SiBN)形成。
层间绝缘层202和牺牲层204可以通过CVD工艺、PECVD工艺或旋涂工艺形成。牺牲层204通过后续工艺去除，并可以提供其中形成GSL、字线和SSL的水平空间。例如，GSL和SSL中的每个由一层形成，字线可以由四层形成。在这种情况下，在牺牲层204中，总共六层被堆叠，并且在层间绝缘层202中，可以堆叠总共七层。然而，层间绝缘层202和牺牲层204中的堆叠的层的数量不限于此，并且可以存在多于六个或少于六个的堆叠的牺牲层204和/或多于七个或少于七个的堆叠的绝缘层202。
参照图14A和图14B，可以形成穿过结构层STS3的多个沟道孔210。根据本发明构思的示范性实施方式，沟道孔210可以通过在最上面的层间绝缘层202g上形成硬掩模并通过干蚀刻工艺顺序地蚀刻层间绝缘层202和牺牲层204来形成，在该干蚀刻工艺中硬掩模用作蚀刻掩模。基底层201的上表面可以通过沟道孔210暴露。
沟道孔210可以在Z方向上从基底层201的上表面延伸。硬掩模可以由例如硅或碳基旋涂硬掩模(SOH)材料或光致抗蚀剂材料形成，并可以在形成沟道孔210之后通过灰化和/或剥离工艺去除。
电介质层结构220、沟道225和掩埋层图案230可以形成在沟道孔210的侧壁和/或底表面上。电介质层结构220可以通过顺序地堆叠隧道绝缘层、电荷存储层和阻挡层来形成。电介质层结构220可以通过CVD工艺、PECVD工艺、旋涂工艺或ALD工艺形成。
沟道225可以由掺杂有杂质或未掺杂杂质的多晶硅或非晶硅形成。在通过使用多晶硅或非晶硅形成沟道225之后，通过对多晶硅或非晶硅执行热处理或激光束照射，可以将多晶硅或非晶硅转变成单晶硅。掩埋层图案230可以由绝缘材料诸如硅氧化物或硅氮化物形成。沟道225和掩埋层图案230可以通过例如CVD工艺、PECVD工艺、旋涂工艺、PVD工艺和ALD工艺形成。可以形成填充沟道孔210的上部的衬垫240。衬垫240可以由掺杂有n型杂质的多晶硅或多晶硅形成。
沟槽255和255'可以通过在相邻的部分沟道行之间部分地蚀刻层间绝缘层202和牺牲层204来形成。通过形成沟槽255和255'，MCS可以包括结构图案STSP5，结构图案STSP5包括层间绝缘层202a至202g和牺牲层204a至204f。沟槽255和255'可以在X方向和Y方向上延伸。沟槽255和255'可以是多个并在Y方向上彼此间隔开。沟槽255和255'可以为在X方向和Y方向上延伸的线性沟槽的形式。
如图11A和图11B、图16和图17所示，MCS的沟槽255可以包括在X方向上延伸的第一沟槽255a和在Y方向上延伸并具有与第一沟槽255a交叉的交叉部分255c的第二沟槽255b。MCS的第一沟槽255a和第二沟槽255b可以是字线切割区域(或栅线切割区域)。在图16中，附图标记272可以是用于形成接地选择线的沟槽。
PCS的沟槽255'可以包括在X方向上延伸的第一外围沟槽255a'和在Y方向上延伸并具有与第一外围沟槽255a'交叉的交叉部分255c'的第二外围沟槽255b'。
沟槽255和外围沟槽255'在交叉部分255c和255c'处穿过层间绝缘层202、牺牲层204和基底层201，并形成穿过部分258a和周边穿过部分258b。
杂质区265可以形成在由第一沟槽255a暴露的基底图案201a的上部中。例如，杂质区265可以通过经由第一沟槽255a执行离子注入工艺并注入n型杂质来形成。杂质区265可以在后续工艺中形成栅线之后形成。
参照图15A和图15B，其侧壁暴露的牺牲层204可以通过沟槽255和外围沟槽255'去除。根据本发明构思的示范性实施方式，牺牲层204可以通过湿法蚀刻工艺去除，其中使用具有蚀刻选择性的蚀刻溶液(例如蚀刻剂)来蚀刻硅氮化物。例如，酸溶液诸如磷酸或硫酸可以用作蚀刻溶液。当去除牺牲层204时，间隙257可以形成在层间绝缘层202之间，并且电介质层结构220的外壁的一部分可以通过间隙257暴露。
如图11A和图11B所示，栅线260形成在间隙257中。牺牲层204可以转变为栅线260。栅线260可以形成在暴露的电介质层结构220的侧壁、层间绝缘层202的表面和暴露的基底图案201a的上表面上。栅线260如上所述配置结构图案STSP6。
可以形成填充沟槽255的分隔图案270。上接触插塞244a和244b以及上布线层293可以同时形成在PCS上提供的外围分隔沟槽255'和外围穿过部分258b中。
尽管已经参照附图具体示出和描述了本发明构思的示范性实施方式，但是将理解，可以在形式和细节上进行各种改变，而没有脱离本公开的精神和范围。
本申请要求于2018年4月23日在韩国知识产权局提交的韩国专利申请第10-2018-0046983号的权益和优先权，其公开内容通过引用结合于此。

Claims (20)

1.一种制造半导体器件的方法，包括：
在衬底上形成基底层；
在所述基底层上形成结构层，所述结构层包括至少一个材料层；以及
在所述基底层上形成结构图案，所述结构图案包括在第一方向上延伸的第一沟槽和在垂直于所述第一方向的第二方向上延伸并具有交叉部分的第二沟槽，所述第二沟槽连接到所述第一沟槽，所述结构图案还包括基底图案，该基底图案具有在所述第二沟槽的所述交叉部分处从所述基底层的表面向下凹陷的凹陷部分。
2.根据权利要求1所述的方法，其中所述凹陷部分是至少部分地穿过所述基底层的穿过部分。
3.根据权利要求1所述的方法，
其中所述基底层包括多晶硅层，并且
其中所述结构层是堆叠结构层，并且所述至少一个材料层包括交替地堆叠的第一材料层和第二材料层，所述第一材料层和所述第二材料层具有彼此不同的蚀刻速率。
4.根据权利要求1所述的方法，
其中所述基底层包括多晶硅层，并且
其中所述结构层包括包含至少一个绝缘层的绝缘结构层。
5.根据权利要求1所述的方法，其中，在形成所述结构图案和所述基底图案时，所述第一沟槽、所述第二沟槽和所述凹陷部分通过图案化所述结构层和所述基底层被同时形成。
6.根据权利要求1所述的方法，
其中所述第一沟槽的底表面形成在与所述第二沟槽的底表面相同的水平处，
其中所述凹陷部分的底表面形成在比所述第一沟槽和所述第二沟槽的底表面的水平低的水平处。
7.根据权利要求1所述的方法，其中所述结构图案包括在所述第一方向上延伸的第一结构图案和在所述第一方向上通过所述第二沟槽彼此间隔开的多个第二结构图案。
8.一种制造半导体器件的方法，包括：
在包括下布线层的下布线结构上形成基底层；
在所述基底层上形成结构层，该结构层包括至少一个绝缘层；
形成包括第一沟槽、第二沟槽和基底图案的结构图案，所述第一沟槽在所述下布线结构上在第一方向上延伸，所述第二沟槽在垂直于所述第一方向的第二方向上延伸并具有连接到所述第一沟槽的交叉部分，所述基底图案具有在所述交叉部分处至少部分地穿过所述基底层的穿过部分；以及
形成包括接触插塞和上布线层的上布线结构，所述接触插塞通过所述穿过部分连接到所述下布线层，并且所述上布线层掩埋在所述第一沟槽中并且连接到所述接触插塞。
9.根据权利要求8所述的方法，其中所述基底层包括多晶硅层，并且所述结构层包括绝缘结构层。
10.根据权利要求8所述的方法，其中形成包括所述基底图案的所述结构图案包括：通过图案化所述结构层和所述基底层，同时形成所述第一沟槽、所述第二沟槽和所述穿过部分。
11.根据权利要求8所述的方法，其中所述第一沟槽的底表面在与所述第二沟槽的底表面相同的水平处。
12.根据权利要求8所述的方法，其中所述结构图案包括：
第一结构图案，在所述第一方向上延伸；和
多个第二结构图案，分别在所述第一方向和所述第二方向上通过所述第一沟槽和所述第二沟槽彼此分隔。
13.根据权利要求8所述的方法，其中，在所述上布线结构的形成中，同时形成所述接触插塞和所述上布线层。
14.根据权利要求8所述的方法，
其中所述结构图案包括多个第二沟槽，
其中所述多个第二沟槽包括在所述第一方向上连接到所述第一沟槽的多个交叉部分，
其中多个穿过部分形成在所述多个交叉部分处。
15.根据权利要求8所述的方法，
其中所述上布线结构包括多个接触插塞，并且
其中所述多个接触插塞电连接到在所述第一方向或所述第二方向上延伸的上布线层。
16.一种制造半导体器件的方法，包括：
在衬底上形成基底层；
通过在垂直于所述衬底的第三方向上在所述基底层上交替地堆叠层间绝缘层和牺牲层来形成结构层；
在所述结构层的沟道孔中形成沟道结构；
形成包括第一沟槽、第二沟槽和基底图案的结构图案，所述第一沟槽在垂直于所述第三方向的第一方向上在所述衬底上延伸，所述第二沟槽具有在所述层间绝缘层、所述牺牲层和所述基底层中的每个的一侧处在垂直于所述第一方向的第二方向上延伸并且具有连接到所述衬底上的所述第一沟槽的交叉部分，所述基底图案包括在所述交叉部分处至少部分地穿过所述基底层的穿过部分；
通过去除所述结构图案中的所述牺牲层来形成间隙；以及
在所述结构图案中的所述间隙中形成多个字线。
17.根据权利要求16所述的方法，还包括：在所述衬底上形成包括下布线层的外围电路结构，
其中对应于所述第一沟槽的第一外围沟槽、对应于所述第二沟槽的第二外围沟槽以及对应于所述穿过部分的外围穿过部分中的每个形成在所述外围电路结构上。
18.根据权利要求17所述的方法，其中接触插塞和上布线层彼同时形成，所述接触插塞通过所述外围穿过部分连接到所述下布线层，并且所述上布线层掩埋在所述第一外围沟槽中、连接到所述接触插塞并在所述第一方向或所述第二方向上延伸。
19.根据权利要求16所述的方法，其中在所述沟道结构上形成衬垫，并且在所述衬垫上进一步形成在所述第二方向上延伸的多个位线。
20.根据权利要求16所述的方法，其中，在形成所述多个字线之后，进一步形成掩埋在所述第一沟槽和所述第二沟槽中的分隔图案。
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