JP2018160531A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法 Download PDF

Info

Publication number
JP2018160531A
JP2018160531A JP2017056412A JP2017056412A JP2018160531A JP 2018160531 A JP2018160531 A JP 2018160531A JP 2017056412 A JP2017056412 A JP 2017056412A JP 2017056412 A JP2017056412 A JP 2017056412A JP 2018160531 A JP2018160531 A JP 2018160531A
Authority
JP
Japan
Prior art keywords
film
insulating film
conductive
substrate
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017056412A
Other languages
English (en)
Other versions
JP6832764B2 (ja
Inventor
祐介 押木
Yusuke Oshiki
祐介 押木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2017056412A priority Critical patent/JP6832764B2/ja
Priority to US15/696,717 priority patent/US10290595B2/en
Publication of JP2018160531A publication Critical patent/JP2018160531A/ja
Application granted granted Critical
Publication of JP6832764B2 publication Critical patent/JP6832764B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Abstract

【課題】信頼性の高い半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、基板と、絶縁膜と、複数の導電膜と、複数の積層体と、を備える。前記絶縁膜は、前記基板上に設けられる。前記複数の導電膜は、前記絶縁膜上に設けられる。前記複数の積層体は、前記複数の導電膜上に設けられ、それぞれ離れて積層された複数の電極膜を有する。前記複数の導電膜は、空隙を介して前記基板に沿った第１方向に配置される。前記複数の積層体は、空隙を介して前記第１方向に配置される。前記導電膜間に位置する前記空隙の前記第１方向の幅は、前記積層体間に位置する前記空隙の前記第１方向の幅より大きい。
【選択図】図１

Description

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
３次元構造の半導体記憶装置では、集積度を高めるために、複数の電極膜が積層された積層体にメモリホールを形成し、そのメモリホール内に電荷蓄積膜及びチャネルが積層体の積層方向に延在して設けられている。このような半導体記憶装置において、さらなる集積度を向上させるために、メモリホールの直下に配線を設ける構造が提案されている。しかしながら、電極膜の積層数が増えるにつれて、メモリホールの加工等が原因による基板及び配線間の放電が発生することが懸念として挙げられる。
特開２０１４−２７１０４号公報 特開２０１６−６２９５０号公報 特開２０１４−２５１４１号公報
本発明の実施形態は、信頼性の高い半導体記憶装置及びその製造方法を提供する。
本発明の実施形態によれば、基板と、絶縁膜と、複数の導電膜と、複数の積層体と、を備える半導体記憶装置が提供される。前記絶縁膜は、前記基板上に設けられる。前記複数の導電膜は、前記絶縁膜上に設けられる。前記複数の積層体は、前記複数の導電膜上に設けられ、それぞれ離れて積層された複数の電極膜を有する。前記複数の導電膜は、空隙を介して前記基板に沿った第１方向に配置される。前記複数の積層体は、空隙を介して前記第１方向に配置される。前記導電膜間に位置する前記空隙の前記第１方向の幅は、前記積層体間に位置する前記空隙の前記第１方向の幅より大きい。
第１実施形態に係る半導体記憶装置を示す平面図である。 図１のＡ１−Ａ２線の断面図である。 第１実施形態に係る半導体記憶装置の一部を示す断面図である。 図４（ａ）及び図４（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す平面図及び断面図である。 図５（ａ）及び図５（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す平面図及び断面図である。 図６（ａ）及び図６（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す平面図及び断面図である。 図７（ａ）及び図７（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す平面図及び断面図である。 図８（ａ）及び図８（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す平面図及び断面図である。 図９（ａ）及び図９（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す平面図及び断面図である。 第１実施形態に係る半導体記憶装置の一部を示す断面図である。 図１１（ａ）及び図１１（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す平面図及び断面図である。 図１２（ａ）及び図１２（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す平面図及び断面図である。 図１３（ａ）及び図１３（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す平面図及び断面図である。 図１４（ａ）及び図１４（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す平面図及び断面図である。 図１５（ａ）及び図１５（ｂ）は、基板への放電を説明する図である。 第１実施形態の変形例に係る半導体記憶装置を示す断面図である。 第２実施形態に係る半導体記憶装置を示す平面図である。 図１７のＢ１−Ｂ２線の断面図である。 図１９（ａ）及び図１９（ｂ）は、第２実施形態に係る半導体記憶装置の製造方法を示す平面図及び断面図である。 図２０（ａ）及び図２０（ｂ）は、第２実施形態に係る半導体記憶装置の製造方法を示す平面図及び断面図である。 図２１（ａ）及び図２１（ｂ）は、第２実施形態に係る半導体記憶装置の製造方法を示す平面図及び断面図である。 図２２（ａ）及び図２２（ｂ）は、第２実施形態に係る半導体記憶装置の製造方法を示す平面図及び断面図である。 図２３（ａ）及び図２３（ｂ）は、第２実施形態に係る半導体記憶装置の製造方法を示す平面図及び断面図である。 図２４（ａ）及び図２４（ｂ）は、第２実施形態に係る半導体記憶装置の製造方法を示す平面図及び断面図である。 図２５（ａ）及び図２５（ｂ）は、第２実施形態に係る半導体記憶装置の製造方法を示す平面図及び断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、半導体記憶装置１を示す平面図である。
図２は、図１のＡ１−Ａ２線の断面図である。
図３は、半導体記憶装置１における柱状部ＣＬを拡大して示す断面図である。
本実施形態に係る半導体記憶装置１においては、シリコン基板等の基板１０が設けられている。以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。基板１０の上面１０ａに対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、基板１０の上面１０ａに対して垂直な方向を「Ｚ方向」とする。
図１及び図２に示すように、半導体記憶装置１には、メモリセル領域Ｒｍと、周辺領域Ｒｐと、接続領域Ｒｃと、が設けられている。図１に示す例では、接続領域Ｒｃに対してＸ方向の両側に、周辺領域Ｒｐ及びメモリセル領域Ｒｍがそれぞれ配置されている。例えば、図１に示すようなメモリセル領域Ｒｍ、周辺領域Ｒｐ及び接続領域Ｒｃの配列は、Ｘ方向に周期的に配列されている。
メモリセル領域Ｒｍには、絶縁膜１１と、導電膜１２と、積層体１５と、複数の柱状部ＣＬと、が設けられている。
絶縁膜１１は、基板１０上に設けられている。絶縁膜１１は、例えば、シリコン酸化物を含む。
導電膜１２は、絶縁膜１１上に複数設けられている。導電膜１２は、例えば、タングステン（Ｗ）等の金属を含む。導電膜１２は、チタン（Ｔｉ）を含んでも良い。導電膜１２は、タングステン窒化物（ＷＮ）やチタン窒化物（ＴｉＮ）等の金属化合物を含んでも良い。また、導電膜１２は、シリコンを含んでも良く、前述した金属や金属化合物を含む膜と、ポリシリコンを含む膜との積層膜でも良い。
導電膜１２は、例えば、ソース線の一部を構成する。例えば、半導体記憶装置１の動作（書込、消去及び読出動作）において、導電膜１２を介してチャネル２０に流れる電流値が読み取られる。
積層体１５は、導電膜１２上に設けられている。積層体１５は、複数の電極膜４０と、複数の絶縁膜４１と、を有する。積層体１５の積層方向がＺ方向に相当する。例えば、複数の電極膜４０の内、最下層の電極膜４０は、ソース側選択ゲートであって、最上層の電極膜４０は、ドレイン側選択ゲートである。例えば、複数の電極膜４０の内、最下層の電極膜４０（ソース側選択ゲート）及び最上層の電極膜４０（ドレイン側選択ゲート）の間に設けられた電極膜４０は、ワード線である。なお、電極膜４０の積層数は、任意である。
電極膜４０は、導電材料、例えば、タングステン等の金属を含む。絶縁膜４１は、電極膜４０の間に設けられている。絶縁膜４１は、例えば、シリコン酸化物（ＳｉＯ）を含む。積層体１５上には、絶縁膜４２が設けられている。絶縁膜４２は、例えば、シリコン酸化物を含む。
柱状部ＣＬは、積層体１５の中央内に複数設けられている。柱状部ＣＬは、積層体１５及び絶縁膜４２内をＺ方向に延びている。柱状部ＣＬは、例えば、円柱状または楕円柱状に形成される。複数の柱状部ＣＬは、例えば、Ｘ−Ｙ平面において所定の形状に配置される。
図３に示すように、柱状部ＣＬは、コア部６０と、チャネル２０と、メモリ膜２４と、を有する。
コア部６０は、例えば、シリコン酸化物を含む。コア部６０の形状は、例えば、円柱状である。
チャネル２０は、コア部６０の側面上に設けられている。チャネル２０の形状は、例えば、底を有する筒状である。チャネル２０は、ボディ２０ａと、カバー層２０ｂと、を有する。カバー層２０ｂは、ボディ２０ａの側面上に設けられている。ボディ２０ａ及びカバー層２０ｂは、シリコン、例えば、アモルファスシリコンを結晶化させたポリシリコンを含む。チャネル２０（ボディ２０ａ）の下端は、導電膜１２に接する。
メモリ膜２４は、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３を有する。
トンネル絶縁膜２１は、チャネル２０の側面上に設けられている。トンネル絶縁膜２１は、例えば、シリコン酸化物を含む。
電荷蓄積膜２２は、トンネル絶縁膜２１の側面上に設けられている。電荷蓄積膜２２は、例えば、シリコン窒化物（ＳｉＮ）を含む。チャネル２０と電極膜４０（ワード線）との交差部分に、電荷蓄積膜２２を含むメモリセルが形成される。
トンネル絶縁膜２１は、電荷蓄積膜２２と、チャネル２０との間の電位障壁である。トンネル絶縁膜２１において、チャネル２０から電荷蓄積膜２２に電子が移動するとき（書込動作）、及び、電荷蓄積膜２２からチャネル２０に電子が移動するとき（消去動作）、これらの電荷はトンネリングする。
電荷蓄積膜２２は、膜中に、電荷をトラップするトラップサイトを有する。メモリセルのしきい値は、トラップサイトにトラップされた電荷の有無、及び、トラップされた電荷の量によって変化する。これにより、メモリセルは、情報を保持する。
ブロック絶縁膜２３は、電荷蓄積膜２２の側面上に設けられている。例えば、ブロック絶縁膜２３は、シリコン酸化物を含むシリコン酸化膜、または、アルミニウム酸化物（ＡｌＯ）を含むアルミニウム酸化膜である。ブロック絶縁膜２３は、シリコン酸化膜及びアルミニウム酸化膜の積層膜でも良い。ブロック絶縁膜２３は、電極膜４０を形成するとき、例えば、電荷蓄積膜２２を、エッチングから保護する。
柱状部ＣＬの上方には、Ｙ方向に延びる複数のビット線（図示せず）が設けられている。柱状部ＣＬの上端は、コンタクトを介して、ビット線の１つに接続されている。
積層体１５の端部１５ｔにおいて、その形状は階段状であり、電極膜４０毎にテラスが形成されている。階段状の端部１５ｔ上には、絶縁膜４３が設けられている。例えば、絶縁膜４３は端部１５ｔを覆う。絶縁膜４３は、例えば、ＴＥＯＳ(tetraethoxysilane)を含む。
コンタクト３０は、電極膜４０のテラス上に位置して、絶縁膜４３内をＺ方向に延びている。コンタクト３０において、その下端は電極膜４０に接続され、その上端は、Ｘ方向に延びる上層配線（図示せず）に接続される。コンタクト３０は、例えば、タングステン等の導電材料を含む。コンタクト３０の数及び配置は任意である。
周辺領域Ｒｐには、周辺回路（図示せず）が設けられている。周辺回路上には、コンタクト３１が複数設けられている。コンタクト３１において、その下端は周辺回路に接続され、その上端は、例えば、Ｘ方向に延びる上層配線に接続される。つまり、各電極膜４０は引き出されて、コンタクト３０、３１及び上層配線を介して、周辺回路に接続される。コンタクト３１は、例えば、タングステン等の導電材料を含む。コンタクト３１の数及び配置は任意である。
メモリセル領域Ｒｍ及び周辺領域Ｒｐには、スリットＳＴが設けられている。スリットＳＴは、積層体１５及び絶縁膜４３内をＸ方向及びＺ方向に延びている。スリットＳＴは、Ｙ方向に沿った複数の積層体１５に分離する。
スリットＳＴ内には、絶縁膜４４が設けられている。
接続領域Ｒｃには、絶縁部材５０が複数設けられている。絶縁部材５０は、例えば、シリコン酸化物を含む。絶縁部材５０は、シリコン窒化物を含んでも良い。絶縁部材５０は、第１部分５０ａ及び第２部分５０ｂを有する。
第１部分５０ａにおいて、一部が絶縁膜１１内に位置し、他部がＸ方向で隣り合う導電膜１２間に位置するように設けられている。第１部分５０ａは、例えば板状を有し、Ｙ方向に延びている。
第２部分５０ｂは、絶縁膜４３内に位置するように第１部分５０ａ上に設けられている。第２部分５０ｂは、例えば円柱状を有し、Ｚ方向に延びている。
第１部分５０ａのＸ方向の幅Ｗ１は、第２部分５０ｂのＸ方向の幅Ｗ２より大きい。
なお、絶縁部材５０の数及び配置は任意であって、第１部分５０ａ及び第２部分５０ｂの形状は任意である。また、絶縁部材５０が設けられている部分（第１部分５０ａ及び第２部分５０ｂ）は、空隙でも良い。
メモリセル領域Ｒｍにおいては、多数のメモリセルが、Ｘ方向、Ｙ方向及びＺ方向に沿って三次元マトリクス状に配列されており、各メモリセルにデータを記憶できる。周辺領域Ｒｐにおいては、メモリセル領域Ｒｍから各電極膜４０を引き出し、コンタクト３０、３１及び上層配線を介して、周辺回路に接続する。接続領域Ｒｃにおいては、Ｘ方向で隣り合う導電膜１２が絶縁部材５０によって絶縁されている。
次に、第１実施形態に係る半導体記憶装置の製造方法を説明する。
図４（ａ）及び図４（ｂ）〜図９（ａ）及び図９（ｂ）、ならびに、図１１（ａ）及び図１１（ｂ）〜図１４（ａ）及び図１４（ｂ）は、半導体記憶装置１の製造方法を示す図である。
図１０は、半導体記憶装置１の一部を示す断面図である。
図４（ａ）〜図９（ａ）及び図１１（ａ）〜図１４（ａ）は、平面図であって、図１に示された領域に相当する。図４（ｂ）〜図９（ｂ）及び図１１（ｂ）〜図１４（ｂ）は、断面図であって、図２に示された領域に相当する。図１０は、半導体記憶装置１のＸ方向の一端の断面図であって、基板１０、絶縁膜１１及び導電膜１２が露出している部分（ベベル部Ｂｐ）を示している。
先ず、図４（ａ）及び図４（ｂ）に示すように、シリコンを含む基板１０上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、絶縁膜１１及び導電膜１２を順に形成する。例えば、絶縁膜１１は、シリコン酸化物により形成され、導電膜１２は、タングステンにより形成される。
次に、図５（ａ）及び図５（ｂ）に示すように、フォトリソグラフィ法により、マスク７０の一部を除去してパターンを形成する。
次に、図６（ａ）及び図６（ｂ）に示すように、ＲＩＥ（Reactive Ion Etching）等のエッチング処理により、絶縁膜１１の一部、及び、導電膜１２の一部を除去してトレンチＴ１を形成する。トレンチＴ１は、Ｘ方向に所定の幅を有し、Ｙ方向に延びている。続いて、マスク７０を除去する。
次に、図７（ａ）及び図７（ｂ）に示すように、例えばＣＶＤ法により、トレンチＴ１内に犠牲膜７１ａを埋め込んで形成する。犠牲膜７１ａは、導電性の材料であって、後の工程（図１３の工程）による犠牲膜７１ａの除去を考慮して、絶縁膜１１及び導電膜１２との間でエッチング選択比がとれる材料により形成される。例えば、犠牲膜７１ａは、ポリシリコンにより形成される。犠牲膜７１ａは、導電性のカーボンにより形成されても良い。続いて、ＣＭＰ（Chemical Mechanical Polishing）法により、導電膜１２の上面、及び、犠牲膜７１ａの上面を平坦化する。
次に、図８（ａ）及び図８（ｂ）に示すように、導電膜１２及び犠牲膜７１ａ上に、絶縁膜４１及び犠牲膜７２をＺ方向に沿って交互に積層させて、積層体１５ａを形成する。続いて、積層体１５ａ上に絶縁膜４２を形成する。例えば、絶縁膜４１は、シリコン酸化物により形成され、犠牲膜７２は、シリコン窒化物により形成される。
次に、図９（ａ）及び図９（ｂ）に示すように、リソグラフィ法によるパターンの形成と、ＲＩＥ等のエッチング処理を複数回行うことにより、積層体１５ａの端部１５ｔを階段状に加工する。続いて、犠牲膜７１ａ上、及び、積層体１５ａの端部１５ｔ上に、絶縁膜４３を形成した後、ＣＭＰ法により、絶縁膜４３の上面を平坦化する。
次に、図１０に示すように、エッチング処理により、半導体記憶装置１のＸ方向の一端（ベベル部Ｂｐ）において絶縁膜４３の一部を除去する。除去された絶縁膜４３は、基板１０、絶縁膜１１及び導電膜１２を覆っていた部分に相当する。これにより、ベベル部Ｂｐにおいて、基板１０、絶縁膜１１及び導電膜１２が露出する。
次に、図１１（ａ）及び図１１（ｂ）に示すように、リソグラフィ法によるパターンを形成し、ＲＩＥ等のエッチング処理により積層体１５ａ内に複数のメモリホールを形成した後、メモリホール内に、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３を有するメモリ膜２４と、チャネル２０と、コア部６０と、が形成される（図３参照）。これにより、柱状部ＣＬが形成される。
続いて、リソグラフィ法によるパターンを形成し、ＲＩＥ等のエッチング処理により積層体１５ａ及び絶縁膜４３内にスリットＳＴを形成する。その後、スリットＳＴを介してウェットエッチングを施すことにより、犠牲膜７２を除去する。例えば、ウェットエッチングのエッチャントには燐酸を用いる。犠牲膜７２を除去することで空洞が形成され、スリットＳＴを介してタングステン等の金属を堆積させて空洞内を埋め込む。これにより、電極膜４０が形成され、絶縁膜４１及び電極膜４０を有する積層体１５が形成される。その後、スリットＳＴ内に絶縁膜４４を形成する。
次に、図１２（ａ）及び図１２（ｂ）に示すように、リソグラフィ法によるパターンを形成し、犠牲膜７１ａに対して開口するような複数の孔７３を形成する。なお、孔７３のかわりに溝を形成しても良い。また、孔７３の形成時にコンタクトホール７４、７５を形成する。
次に、図１３（ａ）及び図１３（ｂ）に示すように、絶縁膜１１及び導電膜１２との間でエッチング選択比がとれる薬液処理、例えばＴＭＹにより、犠牲膜７１ａを除去することで、Ｘ方向に延びている導電膜１２を分断する。犠牲膜７１ａの除去によって、トレンチＴ１が形成される。
次に、図１４（ａ）及び図１４（ｂ）に示すように、例えばＣＶＤ法により、トレンチＴ１及び孔７３内にシリコン酸化物等を埋め込んで絶縁部材５０を形成する。これにより、Ｘ方向で隣り合う導電膜１２が絶縁部材５０によって絶縁される。絶縁部材５０において、トレンチＴ１内に埋め込まれた部分が第１部分５０ａに相当し、孔７３内に埋め込まれた部分が第２部分５０ｂに相当する。なお、トレンチＴ１及び孔７３内を埋め込まなくても良く、この場合、図１３（ａ）及び図１３（ｂ）に示すように、絶縁膜４３内に空隙が形成される。
続けて、コンタクトホール７４、７５内にタングステン等をそれぞれ埋め込んで、コンタクト３０、３１を形成する。
このようにして、半導体記憶装置１が製造される。
次に、本実施形態の効果について説明する。
図１５（ａ）及び図１５（ｂ）は、基板への放電を説明する図である。
図１５（ａ）及び図１５（ｂ）に示すように、３次元構造の半導体記憶装置において、基板１０からフローティングされた導電膜１２がベベル部ＢｐでプラズマＰに対して露出されていない場合、例えば、ＲＩＥ等の異方性エッチングを用いたメモリホールＭＨ加工であって、高密度かつ高アスペクト構造の加工においては、シェーディング効果により構造直下の導電膜１２に正電荷が蓄積され易い。これにより、基板１０と導電膜１２間に電位差が発生し、基板１０及び導電膜１２間に設けられた絶縁膜１１が絶縁破壊して放電Ａｒ（アーキング）が発生する問題があった。
本実施形態の半導体記憶装置１には、接続領域Ｒｃにおいて、第１部分５０ａ及び第２部分５０ｂを有する絶縁部材５０が設けられている。また、第１部分５０ａのＸ方向の幅Ｗ１は、第２部分５０ｂのＸ方向の幅Ｗ２より大きい。
また、本実施形態では、図１０、図１１（ａ）及び図１１（ｂ）に示す工程のように、ベベル部Ｂｐまで犠牲膜７１ａによって導電膜１２を電気的に接続し、ベベル部Ｂｐで広面積をプラズマ露出させることにより、導電膜１２を基板１０と同電位とすることで、絶縁膜１１の絶縁破壊を抑制し放電Ａｒの発生を抑制する。
ベベル部Ｂｐで露出させない場合でも、導電膜１２の一部に大面積の開口部、例えば、５００ナノメートル×５００ナノメートル以上の面積を有し、アスペクト比が８以下の開口部を設けても良い。これにより、前述した同様の効果を得ることができる。
また、本実施形態では、図１３（ａ）及び図１３（ｂ）に示す工程のように、異なる導電材料によって形成された導電膜１２及び犠牲膜７１ａにより導通した後、高選択の薬液処理により分断加工することで、高アスペクト構造の底の導電膜１２の分断加工を簡便かつ、小さい体積を有する孔７３で行うことができる。
次に、本実施形態の変形例について説明する。
図１６は、半導体記憶装置２を示す断面図である。図１６に示された領域は、図２に示された領域に相当する。
図１６に示すように、本変形例に係る半導体記憶装置２は、第１実施形態に係る半導体記憶装置１と比較して、絶縁部材５０のかわりに、絶縁部材５１及び導電部材５５が設けられている点で異なっている。
接続領域Ｒｃには、絶縁部材５１及び導電部材５５が設けられている。
絶縁部材５１は、一部が絶縁膜１１内に位置し、他部がＸ方向で隣り合う導電膜１２間に位置するように設けられている。絶縁部材５１は、例えば、シリコン酸化物やシリコン窒化物を含む。
導電部材５５は、絶縁膜４３内に位置するように絶縁部材５１上に設けられている。導電部材５５は、例えば、タングステン等の金属を含む。
絶縁部材５１のＸ方向の幅Ｗ３は、導電部材５５のＸ方向の幅Ｗ４より大きい。
なお、絶縁部材５１及び導電部材５５において、数、形状及び配置は任意である。また、絶縁部材５１が設けられている部分は、空隙でも良い。導電部材５５が設けられている部分は、空隙でも良い。つまり、絶縁部材５１が設けられている部分、及び、導電部材５５が設けられている部分の少なくとも一方は、空隙でも良い。
本変形例の効果は、第１実施形態と同じである。
（第２実施形態）
図１７は、半導体記憶装置３を示す平面図である。
図１８は、図１７のＢ１−Ｂ２線の断面図である。
図１７及び図１８に示された領域は、図１及び図２に示された領域に相当する。
図１７及び図１８に示すように、本実施形態に係る半導体記憶装置３は、第１実施形態に係る半導体記憶装置１と比較して、絶縁部材５０のかわりに、層間絶縁膜８０、絶縁膜１３、導電膜１４及び絶縁部材５２が設けられている点で異なっている。なお、図１７及び図１８において、メモリセル領域Ｒｍの絶縁膜４２、及び、周辺領域Ｒｐのコンタクト３１の図示を省略している。
メモリセル領域Ｒｍには、絶縁膜１１と、層間絶縁膜８０と、導電膜１２と、絶縁膜１３と、導電膜１４と、積層体１５と、複数の柱状部ＣＬと、が設けられている。
層間絶縁膜８０は、導電膜１２内に位置し、Ｘ方向で隣り合う導電膜１２を絶縁する。層間絶縁膜８０は、例えば、シリコン酸化物を含む。
絶縁膜１３は、層間絶縁膜８０及び導電膜１２上に設けられている。絶縁膜１３は絶縁耐圧の低い材料を用いる、もしくは膜厚を薄くすることにより絶縁耐性を低くする。例えば、絶縁膜１３は、Ｚ方向の幅が３０ナノメートル以下の酸化膜である。
導電膜１４は、絶縁膜１３上に複数設けられている。導電膜１４は、例えば、タングステン等の金属を含む。導電膜１４は、例えば、ソース側選択ゲートとして機能する。
積層体１５は、導電膜１４上に設けられている。
接続領域Ｒｃには、絶縁部材５２が設けられている。絶縁部材５２は、例えば、シリコン酸化物やシリコン窒化物を含む。絶縁部材５２は、第１部分５２ａ及び第２部分５２ｂを有する。
第１部分５２ａは、Ｘ方向で隣り合う導電膜１４間に位置する。第１部分５２ａは、例えば板状を有し、Ｙ方向に延びている。
第２部分５２ｂは、第１部分５２ａ上に設けられ、絶縁膜４３内に位置する。第２部分５２ｂは、例えば板状を有し、Ｙ方向及びＺ方向に延びている。
第１部分５２ａのＸ方向の幅Ｗ５は、第２部分５０ｂのＸ方向の幅Ｗ６より大きい。
なお、絶縁部材５２において、第１部分５２ａ及び第２部分５２ｂの形状は任意である。また、絶縁部材５２が設けられている部分は、空隙でも良い。また、図１６のように、絶縁部材５２が設けられている部分において、一部を導電体によって形成しても良い。
次に、第２実施形態に係る半導体記憶装置の製造方法を説明する。
図１９（ａ）及び図１９（ｂ）〜図２５（ａ）及び図２５（ｂ）は、半導体記憶装置３の製造方法を示す図である。
図１９（ａ）〜図２５（ａ）は、平面図であって、図１７に示された領域に相当し、図１９（ｂ）〜図２５（ｂ）は、断面図であって、図１８に示された領域に相当する。
なお、図４（ａ）及び図４（ｂ）〜図６（ａ）及び図６（ｂ）に示す工程において、第１実施形態と第２実施形態は同じであるので、図示及び詳細な説明は省略する。
図６（ａ）及び図６（ｂ）に示す工程後、図１９（ａ）及び図１９（ｂ）に示すように、トレンチＴ１内に層間絶縁膜８０を埋め込んで形成する。続いて、導電膜１２の上面、及び、層間絶縁膜８０の上面を平坦化する。
次に、図２０（ａ）及び図２０（ｂ）に示すように、層間絶縁膜８０及び導電膜１２上に絶縁膜１３を形成する。続いて、絶縁膜１３上に導電膜１４を形成する。
次に、図２１（ａ）及び図２１（ｂ）に示すように、リソグラフィ法によるパターンを形成し、ＲＩＥ等のエッチング処理により導電膜１４の一部を除去してトレンチＴ２を形成する。トレンチＴ２は、Ｘ方向に所定の幅を有し、Ｙ方向に延びている。続いて、マスク７０を除去する。
次に、図２２（ａ）及び図２２（ｂ）に示すように、例えばＣＶＤ法により、トレンチＴ２内に犠牲膜７１ｂを埋め込んで形成する。犠牲膜７１ｂは、導電性の材料であって、例えば、タングステンやモリブデン（Ｍｏ）により形成される。続いて、ＣＭＰ法により、導電膜１４の上面、及び、犠牲膜７１ｂの上面を平坦化する。
次に、図２３（ａ）及び図２３（ｂ）に示すように、導電膜１４上に、絶縁膜４１及び犠牲膜７２をＺ方向に沿って交互に積層させて、積層体１５ａを形成する。続いて、積層体１５ａの端部１５ｔを階段状に加工し、犠牲膜７１ｂ上、及び、積層体１５ａの端部１５ｔ上に、絶縁膜４３を形成し、絶縁膜４３の上面を平坦化する。
続いて、エッチング処理により、半導体記憶装置１のＸ方向の一端（ベベル部Ｂｐ）において絶縁膜４３の一部を除去する。これにより、ベベル部Ｂｐにおいて、基板１０、絶縁膜１１及び導電膜１２が露出する（図１０参照）。
続いて、積層体１５ａ内に複数のメモリホールを形成した後、メモリホール内に、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３を有するメモリ膜２４と、チャネル２０と、コア部６０と、が形成される。これにより、柱状部ＣＬが形成される。その後、積層体１５ａ及び絶縁膜４３内に、Ｘ方向及びＹ方向に延びているスリットＳＴを形成する。Ｙ方向に延びているスリットＳＴは、Ｙ方向に延びている犠牲膜７１ｂに接するように形成される。
次に、図２４（ａ）及び図２４（ｂ）に示すように、Ｘ方向に延びているスリットＳＴを介してウェットエッチングを施すことにより、犠牲膜７２を除去する。犠牲膜７２を除去することで空洞が形成され、スリットＳＴを介してタングステン等の金属を堆積させて空洞内を埋め込む。これにより、電極膜４０が形成され、絶縁膜４１及び電極膜４０を有する積層体１５が形成される。
一方、犠牲膜７２の除去と同時に、Ｙ方向に延びているスリットＳＴを介して犠牲膜７１ｂを除去する。スリットＳＴは犠牲膜７１ｂに接しているので、犠牲膜７１ｂはスリットＳＴを介して除去される。犠牲膜７１ｂの除去によって、トレンチＴ２が形成される。
次に、図２５（ａ）及び図２５（ｂ）に示すように、Ｘ方向に延びているスリットＳＴ内に絶縁膜４４を形成する。
一方、Ｙ方向に延びているスリットＳＴ、及び、トレンチＴ２内にシリコン酸化物等を埋め込んで絶縁部材５２を形成する。これにより、Ｘ方向で隣り合う導電膜１４が絶縁部材５２によって絶縁される。絶縁部材５２において、トレンチＴ２内に埋め込まれた部分が第１部分５２ａに相当し、スリットＳＴ内に埋め込まれた部分が第２部分５２ｂに相当する。なお、トレンチＴ２及びスリットＳＴ内を埋め込まなくても良く、この場合、図２４（ａ）及び図２４（ｂ）に示すように、絶縁膜４３内に空隙が形成される。
続けて、コンタクトホール７４を形成し、コンタクトホール７４内にコンタクト３０を形成する。
このようにして、半導体記憶装置３が製造される。
本実施形態の半導体記憶装置３には、接続領域Ｒｃにおいて、第１部分５２ａ及び第２部分５２ｂを有する絶縁部材５２が設けられている。また、第１部分５２ａのＸ方向の幅Ｗ５は、第２部分５２ｂのＸ方向の幅Ｗ６より大きい。
また、本実施形態では、図２３（ａ）及び図２３（ｂ）に示す工程のように、ベベル部Ｂｐまで犠牲膜７１ｂ及び絶縁膜１３によって導電膜１２を電気的に接続している。つまり、犠牲膜７１ｂ及び導電膜１２の間に絶縁膜１３が設けられているが、絶縁膜１３の絶縁耐圧を低くすることで、低い電圧によって絶縁膜１３を通電するので、ベベル部Ｂｐまで犠牲膜７１ｂ及び絶縁膜１３によって導電膜１２を電気的に接続できる。そして、ベベル部Ｂｐで広面積をプラズマ露出させることにより、導電膜１２を基板１０と同電位とすることで、絶縁膜１１の絶縁破壊を抑制し放電Ａｒの発生を抑制する。
本実施形態における上記以外の効果は、前述の第１実施形態と同じである。
以上説明した実施形態によれば、信頼性の高い半導体記憶装置及びその製造方法を提供する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１〜３：半導体記憶装置、 １０：基板、 １０ａ：上面、 １１、１３、４１〜４４：絶縁膜、 １２、１４：導電膜、 １５、１５ａ：積層体、 １５ｔ：端部、 ２０：チャネル、 ２０ａ：ボディ、 ２０ｂ：カバー層、 ２１：トンネル絶縁膜、 ２２：電荷蓄積膜、 ２３：ブロック絶縁膜、 ２４：メモリ膜、 ３０、３１：コンタクト、 ４０：電極膜、 ５０〜５２：絶縁部材、 ５０ａ、５２ａ：第１部分、 ５０ｂ、５２ｂ：第２部分、 ５５：導電部材、 ６０：コア部、 ７０：マスク、 ７１ａ、７１ｂ、７２：犠牲膜、 ７３：孔、 ７４，７５：コンタクトホール、 ８０：層間絶縁膜、 Ａｒ：放電、 Ｂｐ：ベベル部、 ＣＬ：柱状部、 ＭＨ：メモリホール、 Ｐ：プラズマ、 Ｒｃ：接続領域、 Ｒｍ：メモリセル領域、 Ｒｐ：周辺領域、 ＳＴ：スリット、 Ｔ１、Ｔ２：トレンチ、 Ｗ１〜Ｗ６：幅

Claims (5)

  1. 基板と、
    前記基板上に設けられた絶縁膜と、
    前記絶縁膜上に設けられた複数の導電膜と、
    前記複数の導電膜上に設けられ、それぞれ離れて積層された複数の電極膜を有する複数の積層体と、
    を備え、
    前記複数の導電膜は、空隙を介して前記基板に沿った第１方向に配置され、
    前記複数の積層体は、空隙を介して前記第１方向に配置され、
    前記導電膜間に位置する前記空隙の前記第１方向の幅は、前記積層体間に位置する前記空隙の前記第１方向の幅より大きい半導体記憶装置。
  2. 基板と、
    前記基板上に設けられた絶縁膜と、
    前記絶縁膜上に設けられた複数の導電膜と、
    前記絶縁膜上に設けられ、前記基板に沿った第１方向において前記導電膜間に位置し、前記基板に沿って前記第１方向に交差する第２方向に延びる絶縁部材と、
    前記複数の導電膜上に設けられ、それぞれ離れて積層された複数の電極膜を有する複数の積層体と、
    前記絶縁部材上に設けられ、前記第１方向において前記積層体間に位置し、前記複数の電極膜の積層方向に延びる第１部材と、
    を備え、
    前記絶縁部材の前記第１方向の幅は、前記第１部材の前記第１方向の幅より大きい半導体記憶装置。
  3. 基板と、
    前記基板上に設けられた第１絶縁膜と、
    前記第１絶縁膜上に設けられた複数の第１導電膜と、
    前記複数の導電膜上に設けられた第２絶縁膜と、
    前記第２絶縁膜上に設けられた複数の第２導電膜と、
    前記第２絶縁膜上に設けられ、前記基板に沿った第１方向において前記第２導電膜間に位置し、前記基板に沿って前記第１方向に交差する第２方向に延びる絶縁部材と、
    前記複数の第２導電膜上に設けられ、それぞれ離れて積層された複数の電極膜を有する複数の積層体と、
    前記絶縁部材上に設けられ、前記第１方向において前記積層体間に位置し、前記第２方向、及び、前記複数の電極膜の積層方向に延びる第１部材と、
    を備え、
    前記絶縁部材の前記第１方向の幅は、前記第１部材の前記第１方向の幅より大きい半導体記憶装置。
  4. 基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に第１導電膜を形成する工程と、
    前記第１絶縁膜及び前記第１導電膜内に、前記第１導電膜を貫通して前記基板に沿った第１方向に延びるトレンチを形成する工程と、
    前記トレンチ内に第２導電膜を形成する工程と、
    前記第１導電膜上に、第２絶縁膜及び第１膜を交互に積層して積層体を形成する工程と、
    前記第２導電膜及び前記積層体上であって、前記積層体を覆う第３絶縁膜を形成する工程と、
    前記基板の端部上に位置する前記第３絶縁膜の一部を除去し、前記第１絶縁膜の一部、及び、前記第１導電膜の一部を露出させる工程と、
    前記積層体内に、前記積層体の積層方向に延びる第１貫通孔を形成する工程と、
    前記第２導電膜上に形成された前記第３絶縁膜内に、前記積層方向に延びて前記第２導電膜に達する第２貫通孔を形成する工程と、
    前記第２貫通孔を介して、前記トレンチ内の前記第２導電膜を除去する工程と、
    を備えた半導体記憶装置の製造方法。
  5. 基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に第１導電膜を形成する工程と、
    前記第１絶縁膜及び前記第１導電膜内に、前記第１導電膜を貫通して前記基板に沿った第１方向に延びる第１トレンチを形成する工程と、
    前記第１トレンチ内に第２絶縁膜を形成する工程と、
    前記第２絶縁膜上に第３絶縁膜を形成する工程と、
    前記第３絶縁膜上に第２導電膜を形成する工程と、
    前記第２導電膜の一部を除去して前記第１方向に延びる第２トレンチを形成する工程と、
    前記第２トレンチ内に第３導電膜を形成する工程と、
    前記第２導電膜上に、第４絶縁膜及び第１膜を交互に積層して積層体を形成する工程と、
    前記第３導電膜及び前記積層体上であって、前記積層体を覆う第５絶縁膜を形成する工程と、
    前記基板の端部上に位置する前記第５絶縁膜の一部を除去し、前記第１絶縁膜の一部、及び、前記第１導電膜の一部を露出させる工程と、
    前記積層体内に、前記積層体の積層方向に延びる貫通孔を形成する工程と、
    前記第３導電膜上に位置する前記第５絶縁膜内に、前記第１方向に延びるスリットを形成する工程と、
    前記スリットを介して、前記第２トレンチ内の前記第３導電膜を除去する工程と、
    を備えた半導体記憶装置の製造方法。
JP2017056412A 2017-03-22 2017-03-22 半導体記憶装置及びその製造方法 Active JP6832764B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017056412A JP6832764B2 (ja) 2017-03-22 2017-03-22 半導体記憶装置及びその製造方法
US15/696,717 US10290595B2 (en) 2017-03-22 2017-09-06 Three-dimensional semiconductor memory device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017056412A JP6832764B2 (ja) 2017-03-22 2017-03-22 半導体記憶装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2018160531A true JP2018160531A (ja) 2018-10-11
JP6832764B2 JP6832764B2 (ja) 2021-02-24

Family

ID=63581185

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017056412A Active JP6832764B2 (ja) 2017-03-22 2017-03-22 半導体記憶装置及びその製造方法

Country Status (2)

Country Link
US (1) US10290595B2 (ja)
JP (1) JP6832764B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022539668A (ja) * 2020-05-29 2022-09-13 長江存儲科技有限責任公司 半導体デバイス
US11735543B2 (en) 2020-02-20 2023-08-22 Yangtze Memory Technologies Co., Ltd. DRAM memory device with xtacking architecture

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102630926B1 (ko) * 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자
KR20210002773A (ko) 2019-06-25 2021-01-11 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20210016215A (ko) 2019-08-02 2021-02-15 삼성전자주식회사 3차원 반도체 메모리 장치
JP2021048302A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置
KR20210037053A (ko) * 2019-09-26 2021-04-06 삼성전자주식회사 반도체 장치
KR20210095293A (ko) 2020-01-22 2021-08-02 삼성전자주식회사 3차원 반도체 메모리 소자 및 그의 제조 방법
KR20220129620A (ko) * 2020-04-14 2022-09-23 양쯔 메모리 테크놀로지스 씨오., 엘티디. 후면 인터커넥트 구조물들을 갖는 3차원 메모리 디바이스

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163287A (ja) * 1997-11-25 1999-06-18 Toshiba Corp 半導体記憶装置とその製造方法
JP2011142276A (ja) * 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
US20140054674A1 (en) * 2012-08-21 2014-02-27 SK Hynix Inc. Nonvolatile memory device and method for fabricating the same
JP2015149413A (ja) * 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
JP2017045825A (ja) * 2015-08-26 2017-03-02 株式会社東芝 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078404A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
JP5150665B2 (ja) * 2010-03-03 2013-02-20 株式会社東芝 不揮発性半導体記憶装置
US20120086072A1 (en) * 2010-10-11 2012-04-12 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and related method of manufacture
KR101198253B1 (ko) * 2010-12-30 2012-11-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20130057670A (ko) * 2011-11-24 2013-06-03 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
JP2014027104A (ja) 2012-07-26 2014-02-06 Toshiba Corp 半導体装置及びその製造方法
KR20140025632A (ko) * 2012-08-21 2014-03-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP6290022B2 (ja) 2014-07-17 2018-03-07 東芝メモリ株式会社 半導体装置の製造方法
JP2016062950A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体記憶装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163287A (ja) * 1997-11-25 1999-06-18 Toshiba Corp 半導体記憶装置とその製造方法
JP2011142276A (ja) * 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
US20140054674A1 (en) * 2012-08-21 2014-02-27 SK Hynix Inc. Nonvolatile memory device and method for fabricating the same
JP2015149413A (ja) * 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
JP2017045825A (ja) * 2015-08-26 2017-03-02 株式会社東芝 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11735543B2 (en) 2020-02-20 2023-08-22 Yangtze Memory Technologies Co., Ltd. DRAM memory device with xtacking architecture
JP2022539668A (ja) * 2020-05-29 2022-09-13 長江存儲科技有限責任公司 半導体デバイス
JP7352660B2 (ja) 2020-05-29 2023-09-28 長江存儲科技有限責任公司 半導体デバイス
US11948901B2 (en) 2020-05-29 2024-04-02 Yangtze Memory Technologies Co., Ltd. Vertical memory devices

Also Published As

Publication number Publication date
US10290595B2 (en) 2019-05-14
US20180277499A1 (en) 2018-09-27
JP6832764B2 (ja) 2021-02-24

Similar Documents

Publication Publication Date Title
JP6832764B2 (ja) 半導体記憶装置及びその製造方法
TWI647821B (zh) 具有分層的導體的三維記憶體裝置的積體電路及其製造方法
US10109641B2 (en) Semiconductor device and method for manufacturing same
TWI576995B (zh) 非揮發性半導體記憶裝置及其製造方法
US8921921B2 (en) Nonvolatile memory device and method for fabricating the same
TWI644397B (zh) 半導體裝置
CN107833888B (zh) 半导体装置及其制造方法
WO2009119527A1 (ja) 半導体メモリ及びその製造方法
JP2020035921A (ja) 半導体記憶装置
US9853050B2 (en) Semiconductor memory device and method for manufacturing the same
JP6613177B2 (ja) 不揮発性半導体記憶装置及びその製造方法
KR20150116175A (ko) 소스라인 저항 감소를 위한 비휘발성 메모리 장치
JP2018137299A (ja) 半導体装置
JP2021118333A (ja) 半導体記憶装置およびその製造方法
CN104637946A (zh) 非易失性半导体存储装置
US9917101B1 (en) Semiconductor memory device
JP2019201028A (ja) 半導体装置
JP2019079853A (ja) 半導体記憶装置及びその製造方法
TW202236630A (zh) 記憶體裝置
US20230075852A1 (en) Semiconductor storage device and manufacturing method thereof
TWI804899B (zh) 半導體裝置及其製造方法
JP2019169503A (ja) 半導体記憶装置
JP2021034591A (ja) 半導体装置およびその製造方法
JP2022133126A (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170620

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180905

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190314

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200319

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200811

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200925

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210202

R150 Certificate of patent or registration of utility model

Ref document number: 6832764

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150