KR20210037053A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20210037053A
KR20210037053A KR1020190118980A KR20190118980A KR20210037053A KR 20210037053 A KR20210037053 A KR 20210037053A KR 1020190118980 A KR1020190118980 A KR 1020190118980A KR 20190118980 A KR20190118980 A KR 20190118980A KR 20210037053 A KR20210037053 A KR 20210037053A
Authority
KR
South Korea
Prior art keywords
substrate
region
width
gate electrodes
regions
Prior art date
Application number
KR1020190118980A
Other languages
English (en)
Inventor
강서구
장대현
심재룡
안종선
한지훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190118980A priority Critical patent/KR20210037053A/ko
Priority to US16/890,500 priority patent/US11515322B2/en
Priority to DE102020119491.9A priority patent/DE102020119491A1/de
Priority to CN202010986152.9A priority patent/CN112563282A/zh
Publication of KR20210037053A publication Critical patent/KR20210037053A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/11556—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H01L27/11521—
    • H01L27/11568—
    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판 및 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역, 및 상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 제2 기판의 상면에 수직하게 연장되는 채널 구조물들, 상기 채널 구조물들의 사이에서 상기 게이트 전극들을 관통하며 일 방향으로 연장되는 제1 분리 영역들, 및 상부로부터 상기 제2 기판을 관통하도록 상기 제2 기판의 상면에 수직하게 연장되며 폭이 변경되는 절곡부를 갖는 제2 분리 영역을 포함하는 메모리 셀 영역을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 및 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역, 및 상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 상기 제2 기판과 상기 게이트 전극들의 사이에 배치되는 수평 도전층, 상기 게이트 전극들을 관통하여 상기 제2 기판의 상면에 수직하게 연장되는 채널 구조물들, 상기 채널 구조물들의 사이에서 상기 게이트 전극들을 관통하며 일 방향으로 연장되는 제1 분리 영역들, 상기 게이트 전극들의 적층 구조물을 덮는 셀 영역 절연층, 및 상부로부터 상기 제2 기판을 관통하도록 상기 제2 기판의 상면에 수직하게 연장되는 제2 분리 영역을 포함하는 메모리 셀 영역을 포함하고, 상기 제2 분리 영역은, 상부로부터 트렌치 형태로 상기 제2 기판 내로 연장되는 제1 영역 및 상기 제2 기판 내에서 상기 제1 영역의 하단과 연결되어 배치되며 상기 제1 영역보다 큰 폭을 갖고 라운딩된 외면을 갖는 제2 영역을 가질 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 및 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역, 및 상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 제2 기판의 상면에 수직하게 연장되는 채널 구조물들, 상기 채널 구조물들의 사이에서 상기 게이트 전극들을 관통하며 일 방향으로 연장되는 제1 분리 영역들, 및 상부로부터 상기 제2 기판을 관통하도록 상기 제2 기판의 상면에 수직하게 연장되며 폭이 변경되는 절곡부를 갖는 제2 분리 영역을 포함하는 메모리 셀 영역을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 제공되는 회로 소자들, 상기 회로 소자들을 덮는 제1 절연층, 상기 제1 절연층 상에 배치되는 제2 기판, 상기 제2 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 상기 게이트 전극들을 덮는 제2 절연층, 및 상기 게이트 전극들로부터 이격되어 배치되며, 상기 제2 절연층 및 상기 제2 기판을 관통하여 상기 제2 기판의 상면에 수직하게 연장되고, 절곡부를 갖는 분리 영역을 포함할 수 있다.
메모리 셀 영역이 제공된 기판을 관통하는 분리 영역이 절곡부를 갖도록 형성함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 8a 내지 도 16b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 17a 내지 도 18b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다. 도 2a는 도 1의 'A' 영역을 확대하여 도시하고, 도 2b는 도 1의 'CELL' 영역을 확대하여 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 3에서는 도 2a의 절단선 Ⅰ-Ⅰ'를 따른 단면을 도시한다.
도 1 내지 도 3을 참조하면, 반도체 장치(100)는, 베이스 기판(201) 상에 제공되는 주변 회로 영역(PC) 및 상부의 기판(101) 상에 제공되는 메모리 셀 영역(MC)을 포함할 수 있다. 메모리 셀 영역(MC)은 주변 회로 영역(PC)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 메모리 셀 영역(CELL)이 주변 회로 영역(PC)의 하단에 배치될 수도 있다.
주변 회로 영역(PC)은, 베이스 기판(201), 베이스 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)을 포함할 수 있다.
베이스 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(201)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 베이스 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 베이스 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 베이스 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물을 포함할 수 있으며, 회로 게이트 전극(225)은 금속, 다결정 실리콘, 금속 실리사이드와 같은 도전성 물질을 포함할 수 있다. 스페이서층(224)은 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 배치될 수 있으며, 예를 들어, 실리콘 질화물로 이루어질 수 있다.
주변 영역 절연층(290)은 베이스 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 주변 영역 절연층(290)은 절연성 물질로 이루어질 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)은 베이스 기판(201)으로부터 순차적으로 적층되는 제1 콘택 플러그들(272), 제2 콘택 플러그들(274), 및 제3 콘택 플러그들(276)을 포함할 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다. 회로 배선 라인들(280)은 제1 회로 배선 라인(282), 제2 회로 배선 라인(284), 및 제3 회로 배선 라인(286)을 포함할 수 있다. 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
메모리 셀 영역(MC)은, 도 1 및 도 2a에 도시된 것과 같이, 복수의 셀 영역들(CELL)을 포함할 수 있으며, 복수의 셀 영역들(CELL)은 기판(101)의 셀 영역들(101M) 상에 제공될 수 있다. 기판(101)은 복수의 셀 영역들(CELL) 사이에 위치하는 연결 영역들(101D)을 더 포함할 수 있다. 연결 영역들(101D)에 의해, 기판(101)은 제조 공정 중에, 웨이퍼 상태의 베이스 기판(201)의 단부(edge)에서 베이스 기판(201)과 연결된 구조를 가질 수 있다. 이에 대해서는 하기에 도 9a 및 도 9b를 참조하여 더욱 상세히 설명한다. 다만, 연결 영역들(101D)은, 최종적인 반도체 장치(100)에서는 제2 분리 영역(170)에 의해 인접하는 복수의 셀 영역들(CELL) 사이에서 분리된 형태로 배치될 수 있다.
메모리 셀 영역(MC)은, 기판(101), 기판(101) 상에 서로 이격되어 수직하게 적층된 게이트 전극들(130), 게이트 전극들(130)의 적층 구조물을 관통하여 기판(101)의 상면에 수직하게 연장되는 채널 구조물들(CH), 게이트 전극들(130)의 적층 구조물을 관통하며 y 방향으로 연장되는 제1 분리 영역들(160), 및 기판(101)을 관통하도록 기판(101)에 수직하게 연장되는 제2 분리 영역들(170)을 포함한다. 메모리 셀 영역(MC)은 기판(101) 상에 배치되는 제1 및 제2 수평 도전층들(104, 105), 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 및 게이트 전극들(130)의 적층 구조물을 덮는 셀 영역 절연층(190)을 더 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 다결정 실리콘층 또는 에피택셜층으로 제공될 수 있다.
게이트 전극들(130)은 기판(101) 상에 수직으로 이격되어 적층되어 적층 구조물을 이룰 수 있다. 게이트 전극들(130) 중 최하부의 적어도 하나의 게이트 전극(130)은 접지 선택 트랜지스터의 게이트를 이루고, 최상부의 적어도 하나의 게이트 전극(130)은 스트링 선택 트랜지스터를 이루며, 그 사이의 게이트 전극들(130)은 메모리 셀들을 이룰 수 있다. 반도체 장치(100)의 용량에 따라서 상기 메모리 셀들을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 실시예에 따라, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터를 이루는 게이트 전극들(130)은 각각 1개 또는 2개 이상일 수 있으며, 상기 메모리 셀들을 이루는 게이트 전극들(130)과 동일하거나 상이한 구조를 가질 수 있다. 일부 게이트 전극들(130)은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은 기판(101) 상에 수직하게 서로 이격되어 적층되며, x 방향 및 y 방향을 따라 서로 다른 길이로 연장되어 계단 형상의 단차를 이룰 수 있다. 상기 단차에 의해, 게이트 전극들(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되어 상부로 노출된 패드 영역들을 제공할 수 있다. 게이트 전극들(130)은 상기 패드 영역들에서 별도의 콘택 플러그들과 연결되어 상부의 배선 라인들에 연결될 수 있다.
도 2b에 도시된 것과 같이, 게이트 전극들(130)은 y 방향으로 연장되는 제1 분리 영역들(160)에 의하여 x 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 제1 분리 영역들(160) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130) 중 일부, 예를 들어, 상기 메모리 셀들을 이루는 게이트 전극들(130)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 한 쌍의 제1 분리 영역들(160)의 사이에 배치되는 채널 구조물들(CH)의 개수는 실시예들에서 다양하게 변경될 수 있다.
채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(104)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. 한 쌍의 제1 분리 영역들(160)의 사이에서 x 방향으로 일직선 상에 배치되는 채널 구조물들(CH)은, 채널 패드(155)와 연결되는 상부 배선 구조, 별도의 분리 절연층 등의 배치에 따라 서로 다른 비트 라인에 각각 연결될 수 있다.
채널 구조물들(CH)에서 채널층(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
제1 및 제2 수평 도전층들(104, 105)은 기판(101)의 상면 상에 적층되어 배치될 수 있다. 제1 및 제2 수평 도전층들(104, 105)은 적어도 일부가 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 제1 수평 도전층(104)은 채널 구조물들(CH)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 도 3에 도시된 것과 같이, 제1 수평 도전층(104)은 기판(101)의 연결 영역들(101D) 상으로 연장되지 않고, 제2 수평 도전층(105)은 연결 영역들(101D)의 상면 상으로 연장되는 형태를 가질 수 있다. 제1 및 제2 수평 도전층들(104, 105) 및 기판(101)은, 도 2b에 도시된 것과 같이, 복수의 셀 영역들(CELL)의 단부 영역들에서, 제1 분리 영역들(160)의 양 측에 배치된 소스 콘택 플러그들(SC)에 의해 상부의 배선 구조물과 전기적으로 연결될 수 있다. 상기 단부 영역들에서, 연결 영역들(101D) 상에서와 유사하게, 제2 수평 도전층들(105)은 제1 수평 도전층들(104)에 비하여 길게 연장되어 기판(101) 상에 위치할 수 있으며, 소스 콘택 플러그들(SC)은 기판(101) 상의 제2 수평 도전층들(105)을 관통하여 기판(101)과 연결되도록 배치될 수 있다.
제1 및 제2 수평 도전층들(104, 105)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(104)은 도핑된 층일 수 있으며, 제2 수평 도전층(105)은 도핑된 층이거나 제1 수평 도전층(104)으로부터 확산된 불순물을 포함하는 층일 수 있다.
제1 분리 영역들(160)은 게이트 전극들(130)을 관통하여 y 방향을 따라 연장되도록 배치될 수 있다. 제1 분리 영역들(160)은 도 2b와 같이 평면도 상에서 서로 평행하게 배치될 수 있다. 실시예들에 따라, 제1 분리 영역들(160) 중 일부는 평면도 상에서 단속적으로 연장되거나, 일부 영역에만 배치될 수 있다. 제1 분리 영역들(160)은 높은 종횡비로 인하여 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있으나, 이에 한정되지 않으며, 기판(101)의 상면에 수직한 측면을 가질 수도 있다. 제1 분리 영역들(160)은 기판(101)의 상면까지 연장될 수 있으나, 이에 한정되지는 않는다. 제1 분리 영역들(160)은 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있다.
제2 분리 영역들(170)은, 도 2a에 도시된 것과 같이, 기판(101)의 연결 영역들(101D)의 연장 방향에 수직한 방향으로 배치되어 연결 영역들(101D)을 관통하여 분리할 수 있다. 제2 분리 영역들(170)은 평면도 상에서, 제1 분리 영역들(160)보다 길이가 짧은 라인 형태를 가지며, 연결 영역들(101D)보다 z 방향에서 길게 배치될 수 있다. 제2 분리 영역들(170)은, 도 3에 도시된 것과 같이, 상부로부터 셀 영역 절연층(190), 제2 수평 도전층(105), 및 기판(101)을 순차적으로 관통하도록 배치될 수 있다. 제2 분리 영역들(170)의 양 측에서, 게이트 전극들(130)은 대칭적으로 단차 영역을 형성하도록 배치될 수 있다. 제2 분리 영역들(170)은 게이트 전극들(130)이 연장되지 않는 연결 영역들(101D) 상에 배치되므로, 게이트 전극들(130)로부터 이격되며, 게이트 전극들(130)을 관통하지 않도록 배치될 수 있다.
제2 분리 영역들(170)은 상부로부터 셀 영역 절연층(190), 제2 수평 도전층(105), 및 기판(101)의 일부를 관통하며 트렌치 형태로 연장되는 제1 영역(170U) 및 제1 영역(170U)의 하단과 연결되어 제1 영역(170U)의 하부에 배치되며 제1 영역(170U)보다 큰 폭을 갖는 제2 영역(170L)을 포함할 수 있다. 제1 영역(170U)과 제2 영역(170L)의 경계에는 폭의 변화에 따른 절곡부가 형성될 수 있다. 특히, 상기 절곡부는 기판(101) 내에 위치할 수 있다.
제2 영역(170L)은 제1 영역(170U)을 중심으로 제1 영역(170U)으로부터 확장된 형태를 가지며, 라운딩된 외면을 가질 수 있다. 특히, 제2 영역(170L)은 상면, 하면, 및 측면들을 연결하는 영역이 라운딩된 형태의 외면을 가질 수 있다. 이러한 외면은 등방성 식각에 의한 형상일 수 있다. 제2 영역(170L)의 하면은 제1 분리 영역들(160)의 하면보다 낮은 높이 레벨에 위치할 수 있으며, 기판(101)의 하면과 실질적으로 공면일 수 있다. 다만, 실시예들에 따라, 제2 영역(170L)의 하면은 기판(101)의 하면보다 하부에 위치하는 것도 가능할 것이다.
제2 분리 영역들(170)의 상단에서의 제2 폭(W2)은 제1 분리 영역들(160)의 상단에서의 제1 폭(W1)보다 클 수 있다. 예를 들어, 제2 폭(W2)은 제1 폭(W1)의 약 2 배 내지 약 4 배의 범위일 수 있으며, 약 300 nm 내지 약 800 nm의 범위를 가질 수 있다. 제2 분리 영역들(170)은 제1 영역(170U)의 하단에서 제2 폭(W2)보다 작은 제3 폭(W3)을 가지며, 제2 영역(170L)의 하단에서 제2 폭(W2)보다 큰 제4 폭(W4)을 가질 수 있다. 제2 영역(170L)은 z 방향을 따라 제1 길이(L1)를 가질 수 있으며, 실시예들에서 제1 길이(L1)는, 제2 분리 영역들(170)이 기판(101)을 관통하는 범위 내에서, 다양하게 변경될 수 있다.
제2 분리 영역들(170)은 절연 물질로 이루어질 수 있으며, 제1 분리 영역들(160)과 동일한 물질로 이루어질 수 있다. 제2 분리 영역들(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 실시예들에 따라, 제2 분리 영역들(170)은 복수의 층들로 이루어질 수 있다.
셀 영역 절연층(190)은 기판(101), 기판(101) 상의 게이트 전극들(130), 및 기판(101)이 배치되지 않은 영역에서의 주변 영역 절연층(290)을 덮도록 배치될 수 있다. 셀 영역 절연층(190)은 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다. 도 4a 내지 도 4c는 도 3의 'B' 영역에 대응되는 영역을 확대하여 도시한다.
도 4a를 참조하면, 반도체 장치(100a)에서, 제2 분리 영역(170a)의 제1 영역(170U)은 상부로부터 기판(101)의 상면까지만 연장되고 제2 영역(170L)은 기판(101)의 상면으로부터 하면까지 기판(101)을 관통하도록 배치될 수 있다. 즉, 제2 영역(170L)은 z 방향을 따라 도 3의 실시예에의 제1 길이(L1)보다 긴 제2 길이(L2)를 가질 수 있으며, 제2 길이(L2)는 기판(101)의 두께와 실질적으로 동일할 수 있다. 이러한 구조는, 제2 영역(170L)의 형성 시의 기판(101)의 식각량에 따라 형성될 수 있다.
도 4b를 참조하면, 반도체 장치(100b)에서, 제2 분리 영역(170b)의 제1 영역(170U)은 상부로부터 기판(101)의 상면까지 연장되고 제2 영역(170L)은 기판(101)의 상면으로부터 하면까지 기판(101)을 관통하도록 배치될 수 있다. 특히, 도 4a의 실시예에서와 달리, 제2 영역(170L)은 평탄한 상면을 가지면서, 측면 및 하면이 라운딩된 형상을 가질 수 있다. 이러한 형상은 등방성 식각에 따른 것일 수 있으며, 식각 조건, 식각 두께 등에 따라 도 3 및 도 4a에서와 달리 이와 같은 형상으로 형성될 수 있다.
도 4c를 참조하면, 반도체 장치(100c)에서, 제2 분리 영역(170)은 상부로부터 셀 영역 절연층(190), 제1 소스 희생층들(182), 전극 물질층(135), 및 기판(101)을 관통하도록 연장될 수 있다. 본 실시예에서, 제2 분리 영역(170)은 제2 수평 도전층(105)이 아니라 전극 물질층(135)과 전극 물질층(135)의 상면 및 하면 상의 제1 소스 희생층들(182)을 관통하도록 배치될 수 있다. 이러한 구조는 하기에 도 8a 및 도 8b를 참조하여 설명하는 제조 공정 중에, 소스 희생층들(180)을 절단하지 않고 제조하는 경우 형성될 수 있다. 제1 소스 희생층들(182)은 실리콘 산화물과 같은 절연 물질일 수 있으며, 전극 물질층(135)은 게이트 전극들(130)과 동일한 물질로 이루어진 층일 수 있다. 이와 같이, 제2 분리 영역(170)이 제1 소스 희생층들(182) 및 전극 물질층(135)을 관통하는 구조는 다른 실시예들에도 적용될 수 있다. 또한, 실시예들에서, 제2 분리 영역(170)의 둘레에서, 기판(101)의 상면 상에 배치된 층들의 구조 및 형상은 다양하게 변경될 수 있을 것이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5를 참조하면, 반도체 장치(100d)에서, 제2 분리 영역(170d)은 상부로부터 셀 영역 절연층(190), 제2 수평 도전층(105), 및 기판(101)의 일부를 관통하며 트렌치 형태로 연장되는 제1 영역(170U) 및 제1 영역(170U)의 하단과 연결되어 제1 영역(170U)의 하부에 배치되며 제1 영역(170U)보다 작은 폭을 갖는 제2 영역(170L)을 포함할 수 있다. 제1 영역(170U)과 제2 영역(170L)의 경계에는 폭의 변화에 따른 절곡부가 형성될 수 있으며, 상기 절곡부는 기판(101) 내에 위치할 수 있다.
제2 영역(170L)은 제1 영역(170U)을 중심으로 제1 영역(170U)으로부터 축소된 형태를 가지며, 상대적으로 작은 트렌치 형태를 가질 수 있다. 또한, 제2 영역(170L)은 하부의 주변 영역 절연층(290)을 리세스한 형태로 배치될 수 있으며, 이에 따라, 제2 영역(170L)의 하면은 기판(101)의 하면보다 하부에 위치할 수 있다. 다만, 제2 영역(170L)의 하면은 기판(101)의 하면으로부터 리세스된 깊이(L3)는 실시예들에서 다양하게 변경될 수 있다. 제2 영역(170L)의 상단의 폭 및 최소 폭인 하단의 제6 폭(W6)은 제1 영역(170U)의 최소 폭인 하단에서의 제5 폭(W5)보다 작을 수 있다. 제6 폭(W6)은 예를 들어, 약 50 nm 내지 약 200 nm의 범위일 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다. 도 6은 도 5의 'C' 영역에 대응되는 영역을 확대하여 도시한다.
도 6을 참조하면, 반도체 장치(100e)에서, 제2 분리 영역(170e)의 제1 영역(170Ua, 170Ub)은 복수의 층들을 포함할 수 있다. 제1 영역(170Ua, 170Ub)은 외측 영역(170Ua) 및 내부 영역(170Ub)을 포함할 수 있으며, 내부 영역(170Ub)은 제2 영역(170L)과 연결된 형태를 가질 수 있다. 즉, 내부 영역(170Ub) 및 제2 영역(170L)은 동일 물질로 이루어질 수 있으며, 내부 영역(170Ub) 및 외측 영역(170Ua)은 동일 물질로 이루어지거나 서로 다른 물질로 이루어질 수 있다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 7a를 참조하면, 반도체 장치(100f)에서는, 게이트 전극들(130)의 적층 구조물이 수직하게 적층된 하부 및 상부 적층 구조물들로 이루어지고, 채널 구조물들(CHa)이 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2)을 포함할 수 있다. 이와 같은 채널 구조물들(CHa)의 구조는, 상대적으로 적층된 게이트 전극들(130)의 개수가 많은 경우에 채널 구조물들(CHa)을 안정적으로 형성하기 위하여 도입될 수 있다.
채널 구조물들(CHa)은 하부의 제1 채널 구조물들(CH1)과 상부의 제2 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 절연층(150)이 서로 연결된 상태일 수 있다. 채널 패드(155)는 상부의 제2 채널 구조물(CH2)의 상단에만 배치될 수 있다. 다만, 예시적인 실시예들에서, 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)은 각각 채널 패드(155)를 포함할 수도 있으며, 이 경우, 제1 채널 구조물(CH1)의 채널 패드(155)는 제2 채널 구조물(CH2)의 채널층(140)과 연결될 수 있다.
상기 하부 적층 구조물의 최상부에는 상대적으로 두께가 두꺼운 상부 층간 절연층(125)이 배치될 수 있다. 다만, 층간 절연층들(120) 및 상부 층간 절연층(125)의 형태는 실시예들에서 다양하게 변경될 수 있다.
제1 분리 영역들(160) 및 제2 분리 영역(170)은 상기 상부 및 하부 적층 구조물들을 하나로 관통하도록 배치될 수 있다. 따라서, 제1 분리 영역들(160) 및 제2 분리 영역(170)의 형상 및 구조에 대해서는 도 1 내지 도 3을 참조하여 상술한 설명이 동일하게 적용될 수 있다.
도 7b를 참조하면, 반도체 장치(100g)에서, 채널 구조물들(CHa)은 도 7a에서와 동일하게 제1 및 제2 채널 구조물들(CH1, CH2)이 적층된 구조를 가질 수 있다. 다만, 본 실시예에서는, 제1 분리 영역들(160g) 및 제2 분리 영역(170g)도 상기 하부 적층 구조물에서의 영역과 상기 상부 적층 구조물에서의 영역이 수직하게 배치된 구조를 가질 수 있다.
구체적으로, 제2 분리 영역(170g)에서, 제1 영역들(170U1, 170U2)은 두 개의 트렌치 형태의 영역들이 상하로 연결된 형태를 가질 수 있으며, 하단에서 제2 영역(170L)과 연결될 수 있다. 제2 분리 영역(170g)은, 두 개의 제1 영역들(170U1, 170U2) 사이의 연결 영역에서, 폭의 차이에 의한 제1 절곡부를 가질 수 있으며, 제1 영역들(170U1, 170U2)과 제2 영역(170L)의 사이에서도 폭의 차이에 의한 제2 절곡부를 가질 수 있다.
도 8a 내지 도 16b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 8a 내지 도 16b에서는, 도 2a 및 도 3에 도시된 영역에 대응되는 영역들이 도시된다.
도 8a 및 도 8b를 참조하면, 베이스 기판(201) 상에 회로 소자들(220) 및 배선 구조물들을 포함하는 주변 회로 영역(PC)을 형성하고, 주변 회로 영역(PC)의 상부에 메모리 셀 영역이 제공되는 기판(101)을 형성한 후, 소스 희생층들(180)을 형성하고, 수평 희생층들(185) 및 층간 절연층들(120)을 교대로 적층할 수 있다.
먼저, 회로 게이트 유전층(222)과 회로 게이트 전극(225)이 베이스 기판(201) 상에 순차적으로 형성될 수 있다. 회로 게이트 유전층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 스페이서층(224)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 베이스 기판(201) 내에 소스/드레인 영역들(205)을 형성할 수 있다.
회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(280)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(290)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(290)은 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)을 포함하는 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 최상부의 제3 회로 배선 라인(286)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(220) 및 상기 배선 구조물들을 덮도록 형성될 수 있다.
다음으로, 기판(101)은 주변 영역 절연층(290) 상에 형성될 수 있다. 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 기판(101)을 이루는 다결정 실리콘은 불순물을 포함할 수 있다. 기판(101)은 도 1과 같이 베이스 기판(201)보다 작은 크기로 패터닝되어 형성될 수 있다.
소스 희생층들(180)은 제1 및 제2 소스 희생층들(182, 184)을 포함하며, 제2 소스 희생층(184)의 상하에 제1 소스 희생층들(182)이 배치되도록 기판(101) 상에 적층될 수 있다. 제1 및 제2 소스 희생층들(182, 184)서로 다른 물질을 포함할 수 있다. 제1 및 제2 소스 희생층들(182, 184)은 후속 공정을 통해 도 3의 제1 수평 도전층(104)으로 교체되는 층들일 수 있다. 예를 들어, 제1 소스 희생층(182)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 소스 희생층(184)은 수평 희생층들(185)과 동일한 물질로 이루어질 수 있다. 제2 수평 도전층(105)은 소스 희생층들(180) 상에 증착될 수 있으며, 소스 희생층들(180)이 배치되지 않은 영역에서는 기판(101)의 상면에 접하도록 형성될 수 있다. 도 8b에 도시된 것과 같이, 제2 분리 영역(170)(도 3 참조)이 형성될 영역에서는, 기판(101) 상에 소스 희생층들(180)이 배치되지 않을 수 있다. 다만, 소스 희생층들(180)의 단부의 위치는 도면에 도시된 것에 한정되지 않는다.
수평 희생층들(185)은 후속 공정을 통해 일부가 게이트 전극들(130)(도 3 참조)로 교체되는 층일 수 있다. 수평 희생층들(185)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 수평 희생층들(185)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120) 및 수평 희생층들(185)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다. 도 8b에 도시된 영역에서, 상부의 수평 희생층들(185)이 하부의 수평 희생층들(185)보다 짧게 연장되도록, 마스크층을 이용하여 수평 희생층들(185)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 수평 희생층들(185)은 계단 형상을 이룰 수 있다.
다음으로, 수평 희생층들(185)과 층간 절연층들(120)의 적층 구조물 상부를 덮는 셀 영역 절연층(190)을 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 수평 희생층들(185) 및 층간 절연층들(120)의 적층 구조물을 관통하는 채널홀들(CHH)을 형성할 수 있다. 도 9b에서는 도 3의 좌측 영역에 대응되는 일부 영역을 베이스 기판(201)의 단부 영역과 함께 도시한다.
채널홀들(CHH)을 형성하기 위해서, 먼저 셀 영역 절연층(190) 상에 비정질 탄소층(amorphous carbon layer, ACL)을 포함하는 마스크층(MA)을 형성할 수 있다. 마스크층(MA)은, 베이스 기판(201)의 단부 영역에서, 셀 영역 절연층(190)의 상면 및 측면을 덮고, 베이스 기판(201) 상으로 연장될 수 있다. 또한, 웨이퍼 형태인 베이스 기판(201)의 단부 영역, 예를 들어 스크라이브 영역에서, 기판(101)은 굴곡진 구조를 가지며 베이스 기판(201)과 연결된 상태일 수 있다.
채널홀들(CHH)은 홀 형태를 가질 수 있으며, 이방성 식각 공정에 의해 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 채널홀들(CHH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 채널홀들(CHH)은 기판(101)의 일부를 리세스하도록 형성될 수 있다.
채널홀들(CHH)의 형성 시 플라즈마 건식 식각 공정을 이용하는 경우, 채널홀들(CHH) 내에 발생한 이온들에 의해 채널홀들(CHH)의 상하부에 전위차가 발생할 수 있다. 하지만, 실시예들에서, 기판(101)이 연결 영역들(101D)에 의해 서로 연결된 상태로 단부 영역에서 베이스 기판(201)과 연결되어 있어, 기판(101)을 통해 양이온이 베이스 기판(201)으로 흐를 수 있고, 마스크층(MA)을 통해 음이온이 베이스 기판(201)으로 흐를 수 있어 상기 전위차에 의한 아킹(arcing) 불량의 발생을 방지할 수 있다.
도 10a 및 도 10b를 참조하면, 채널홀들(CHH) 내에 게이트 유전층(145)의 적어도 일부, 채널층(140), 채널 절연층(150) 및 채널 패드들(155)을 순차적으로 형성하여 채널 구조물들(CH)을 형성할 수 있다.
게이트 유전층(145)은 ALD 또는 CVD 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널 구조물들(CH)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널층(140)은 채널 구조물들(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(150)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(150)이 아닌 도전성 물질로 채널층(140) 사이를 매립할 수도 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 11a 및 도 11b를 참조하면, 수평 희생층들(185)과 층간 절연층들(120)의 적층 구조물을 관통하는 제1 및 제2 개구부들(OP1, OP2)를 형성하고, 제1 및 제2 개구부들(OP1, OP2)의 내측벽 상에 희생 스페이서층들(187)을 형성할 수 있다.
먼저, 제1 및 제2 개구부들(OP1, OP2)의 형성 전에, 채널 구조물들(CH) 상에 셀 영역 절연층(190)을 더 형성할 수 있다. 제1 개구부들(OP1)은 도 3의 제1 분리 영역들(160)의 위치에 형성되고, 제2 개구부(OP2)는 제2 분리 영역(170)의 위치에 형성될 수 있다. 제1 및 제2 개구부들(OP1, OP2)은 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 상기 적층 구조물을 건식 식각 공정을 이용하여 이방성 식각함으로써 동시에 형성될 수 있다. 본 단계에서도, 도 9a 및 도 9b를 참조하여 상술한 것과 같이, 기판(101)이 연결 영역들(101D)에 의해 서로 연결된 상태로 단부 영역에서 베이스 기판(201)과 연결된 상태이므로, 아킹 발생이 방지될 수 있다.
제1 개구부들(OP1)은 y 방향으로 연장되는 트렌치 형태로 형성될 수 있으며, 제2 개구부(OP2)는 상대적으로 짧고 넓은 사각 트렌치 형태로 형성될 수 있다. 제1 개구부들(OP1)의 하부에서 소스 희생층들(180)이 노출되고, 제2 개구부(OP2)는 기판(101) 내로 연장되어 하부에서 기판(101)이 노출될 수 있다.
제1 및 제2 개구부들(OP1, OP2)은 동일 공정 단계에서 함께 형성되면서도, 제2 개구부(OP2)의 최소폭이 제1 개구부(OP1)의 최소 폭보다 약 2배 이상 큰 점을 이용하여 공정 조건을 조절함으로써, 서로 다른 깊이로 형성될 수 있다. 제2 개구부(OP2)는 제1 개구부들(OP1)보다 큰 폭을 가지므로 식각량이 커서 상대적으로 깊게 식각될 수 있다. 도 11a에 도시된 것과 같이, 제2 개구부(OP2)는 y 방향을 따라 기판(101)의 연결 영역(101D)의 길이(L4)보다 작은 길이(L5)로 형성될 수 있다. 이는, 제2 개구부(OP2)의 길이(L5)가 연결 영역(101D)의 길이(L4)와 동일한 경우, 공정 편차에 의해 연결 영역(101D)의 외측에서 하부의 주변 영역 절연층(290)을 리세스하며 하부로 연장되어 깊이의 제어가 어려울 수 있는 점을 고려한 것이다.
희생 스페이서층들(187)은 제1 및 제2 개구부들(OP1, OP2)의 내측벽 상에 형성될 수 있으며, 소스 희생층들(180)과 다른 물질을 포함할 수 있다. 희생 스페이서층들(187)은 후속 공정에서 수평 희생층들(185)을 보호할 수 있다.
도 12a 및 도 12b를 참조하면, 제1 개구부들(OP1)을 통해 소스 희생층들(180)을 제거하고, 소스 희생층들(180)이 제거된 영역에 제1 수평 도전층(104)을 형성할 수 있다.
제1 개구부들(OP1)을 통해 제2 소스 희생층(184)을 먼저 선택적으로 제거한 후, 제1 소스 희생층들(182)을 제거할 수 있다. 소스 희생층들(180)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 소스 희생층들(182)의 제거 공정 시에, 제2 소스 희생층(184)이 제거된 영역에서 노출된 게이트 유전층(145)의 일부도 함께 제거될 수 있다.
소스 희생층들(180)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(104)을 형성한 후, 제1 및 제2 개구부들(OP1, OP2) 내의 희생 스페이서층들(187)을 제거할 수 있다. 제1 수평 도전층(104)은 게이트 유전층(145)이 제거된 영역에서 채널층(140)과 직접 접촉될 수 있다.
도 13a 및 도 13b를 참조하면, 제1 개구부들(OP1)을 통해 수평 희생층들(185)을 제거하여 측면 개구부들(LT)을 형성할 수 있다.
수평 희생층들(185)은, 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120) 및 제1 및 제2 수평 도전층들(104, 105)에 대하여 선택적으로 제거될 수 있다. 이에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들(LT)이 형성될 수 있으며, 측면 개구부들(LT)을 통해 채널 구조물들(CH)의 측벽의 일부가 노출될 수 있다.
도 14a 및 도 14b를 참조하면, 측면 개구부들(LT)에 도전성 물질을 매립하여 게이트 전극들(130)을 형성할 수 있다.
게이트 전극들(130)을 이루는 상기 도전성 물질은 측면 개구부들(LT)을 채울 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극들(130)을 형성한 후, 제1 및 제2 개구부들(OP1, OP2) 내에 증착된 상기 도전성 물질을 추가적인 공정을 통하여 제거할 수 있다.
도 15a 및 도 15b를 참조하면, 제1 및 제2 개구부들(OP1, OP2) 내에 절연 물질을 증착하여 제1 분리 영역들(160) 및 분리 스페이서층(SP)을 형성할 수 있다.
먼저, 제1 및 제2 개구부들(OP1, OP2) 사이의 폭의 차이로 인하여, 상기 절연 물질은 제1 개구부들(OP1)에서는 제1 개구부들(OP1)을 완전히 채워 제1 분리 영역들(160)을 형성하고, 제2 개구부(OP2)에서는 내측벽 상에만 증착될 수 있다.
다음으로, 식각 조건 및 식각제의 분포를 제어하여, 제1 분리 영역들(160)의 상단을 보호하면서 제2 개구부(OP2)의 하단에서 증착된 상기 절연 물질을 제거하여 분리 스페이서층(SP)을 형성할 수 있다. 도 15b에 도시된 것과 같이, 본 단계에서 제2 개구부(OP2)는 하부로 일부 확장되어 제2 개구부(OP2)의 하단의 위치는 분리 스페이서층(SP)의 하면보다 낮게 위치할 수 있다.
도 16a 및 도 16b를 참조하면, 제2 개구부(OP2)의 하단에서 노출된 기판(101)을 제거하여 제2 개구 확장부(OP2L)를 형성할 수 있다.
기판(101)은 제2 개구부(OP2)의 하단에서 습식 식각 공정에 의해 제거되고, 제2 개구부(OP2)를 통해 하부의 주변 영역 절연층(290)이 노출될 수 있다. 식각제는 제2 개구부(OP2)를 통해 기판(101)으로 제공될 수 있다. 상기 식각 공정은 기판(101)을 이루는 물질에 대하여 선택적으로 수행될 수 있으며, 이에 따라, 분리 스페이서층(SP)은 제거되지 않고 잔존할 수 있다.
제2 개구 확장부(OP2L)는 등방성 식각 공정에 따라 외면이 라운딩된 형상을 가질 수 있다. 또한, 도 16a에 도시된 것과 같이, 제2 개구 확장부(OP2L)는 제2 개구부(OP2)로부터 x 방향 및 y 방향으로 확장될 수 있다. 이에 따라, 제2 개구 확장부(OP2L)는, y 방향을 따라, 기판(101)의 연결 영역(101D)의 길이(L4)보다 긴 길이(L6)를 가질 수 있으며, 연결 영역(101D)은 연장 방향에 수직한 방향으로 완전히 절단될 수 있다. 이에 의해 기판(101)은 복수의 셀 영역들(CELL) 사이에서 서로 분리될 수 있다.
다음으로, 도 3을 함께 참조하면, 제2 개구부(OP2) 및 제2 개구 확장부(OP2L)에 절연 물질을 증착하여 제2 분리 영역(170)을 형성할 수 있다. 실시예들에 따라, 상기 절연 물질이 분리 스페이서층(SP) 물질과 다른 물질인 경우, 제2 분리 영역(170) 내에서 그 경계가 구분될 수 있다. 이와 같이, 제2 분리 영역(170)은 제1 분리 영역들(160)을 형성하는 공정을 이용하여 형성함으로써, 포토리소그래피 공정 등의 추가 없이 형성할 수 있으며, 채널홀들(CHH) 및 제1 및 제2 개구부들(OP1, OP2)의 형성 공정 후에 기판(101)을 복수의 셀 영역들(CELL)로 분리할 수 있어, 아킹 불량을 방지할 수 있다.
도 17a 내지 도 18b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 17a 내지 도 18b에서는, 도 2a 및 도 5에 도시된 영역에 대응되는 영역들이 도시된다.
도 17a 및 도 17b를 참조하면, 먼저 도 8a 내지 도 14b를 참조하여 상술한 공정들이 동일하게 수행될 수 있다. 다만, 본 실시예에서는, 상기 공정들 수행 시에 제2 개구부(OP2')가, 도 17a에 도시된 것과 같이, y 방향을 따라 기판(101)의 연결 영역(101D)보다 y 방향에서 길게 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 제1 및 제2 개구부들(OP1, OP2') 내에 절연 물질을 증착하여 제1 분리 영역들(160) 및 분리 스페이서층(SP)을 형성하고, 제2 개구부(OP2')의 하단에서 노출된 기판(101)을 제거하여 제2 개구 확장부(OP2L')를 형성할 수 있다.
제1 분리 영역들(160) 및 분리 스페이서층(SP)은 도 15a 및 도 15b를 참조하여 상술한 것과 같이 형성할 수 있다. 제2 개구 확장부(OP2L')는 제2 개구부(OP2')의 하단에서 기판(101)을 건식 식각 공정에 의해 이방성 식각하여 형성될 수 있다. 이에 따라, 제2 개구 확장부(OP2L')는 상부의 제2 개구부(OP2')로부터 축소된 상태로 제2 개구부(OP2')와 유사한 형상을 가질 수 있다.
제2 개구 확장부(OP2L')는 제2 개구부(OP2')로부터 x 방향 및 y 방향으로 분리 스페이서층들(SP)의 두께만큼 축소되어 형성될 수 있다. 제2 개구 확장부(OP2L')를 형성함으로써, 기판(101)은 복수의 셀 영역들(CELL) 사이에서 서로 분리될 수 있다.
다음으로, 도 5를 함께 참조하면, 제2 개구부(OP2') 및 제2 개구 확장부(OP2L')에 절연 물질을 증착하여 제2 분리 영역(170d)을 형성할 수 있다. 이와 같이, 제2 분리 영역(170d)은 제1 분리 영역들(160)을 형성하는 공정을 이용하여 형성함으로써, 포토리소그래피 공정 등의 추가 없이 형성할 수 있으며, 채널홀들(CHH) 및 제1 및 제2 개구부들(OP1', OP2')의 형성 공정 후에 기판(101)을 복수의 셀 영역들(CELL)로 분리할 수 있어, 아킹 불량을 방지할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 101: 기판
104: 제1 도전층 105: 제2 도전층
120: 층간 절연층 130: 게이트 전극
140: 채널층 145: 게이트 유전층
150: 채널 절연층 155: 채널 패드
160: 제1 분리 영역 170: 제2 분리 영역
180: 소스 희생층 185: 수평 희생층
187: 희생 스페이서층 190: 셀 영역 절연층

Claims (20)

  1. 제1 기판 및 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역; 및
    상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 상기 제2 기판과 상기 게이트 전극들의 사이에 배치되는 수평 도전층, 상기 게이트 전극들을 관통하여 상기 제2 기판의 상면에 수직하게 연장되는 채널 구조물들, 상기 채널 구조물들의 사이에서 상기 게이트 전극들을 관통하며 일 방향으로 연장되는 제1 분리 영역들, 상기 게이트 전극들의 적층 구조물을 덮는 셀 영역 절연층, 및 상부로부터 상기 제2 기판을 관통하도록 상기 제2 기판의 상면에 수직하게 연장되는 제2 분리 영역을 포함하는 메모리 셀 영역을 포함하고,
    상기 제2 분리 영역은, 상부로부터 트렌치 형태로 상기 제2 기판 내로 연장되는 제1 영역 및 상기 제2 기판 내에서 상기 제1 영역의 하단과 연결되어 배치되며 상기 제1 영역보다 큰 폭을 갖고 라운딩된 외면을 갖는 제2 영역을 갖는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 분리 영역은, 상부로부터 상기 셀 영역 절연층 및 상기 수평 도전층을 관통하며 상기 제2 기판으로 연장되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 분리 영역은 상단에서 제1 폭을 갖고, 상기 제2 분리 영역은 상단에서 상기 제1 폭보다 큰 제2 폭을 갖는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제2 폭은 상기 제1 폭의 2 배 내지 4 배의 범위인 반도체 장치.
  5. 제4 항에 있어서,
    상기 제2 폭은 300 nm 내지 800 nm의 범위인 반도체 장치.
  6. 제1 항에 있어서,
    상기 제2 분리 영역은, 상기 제1 영역의 상단에서 제2 폭을 갖고, 상기 제1 영역의 하단에서 상기 제2 폭보다 작은 제3 폭을 가지며, 상기 제2 영역의 하단에서 상기 제2 폭보다 큰 제4 폭을 갖는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제2 분리 영역의 하면은 상기 제2 기판의 하면과 공면인 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 분리 영역들의 하면들은 상기 제2 분리 영역의 상기 제1 영역의 하면보다 높은 높이 레벨에 위치하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 분리 영역들 및 상기 제2 분리 영역은 절연 물질로 이루어진 반도체 장치.
  10. 제1 항에 있어서,
    상기 메모리 셀 영역은 복수의 셀 영역들을 갖고,
    상기 제2 기판은 인접하는 상기 셀 영역들의 사이에서 일 방향으로 연장되는 연결 영역을 가지며, 상기 제2 분리 영역은 상기 연결 영역을 관통하여 상기 복수의 셀 영역들 사이에서 상기 제2 기판을 분리하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 게이트 전극들은 상기 연결 영역으로 연장되지 않도록 상기 복수의 셀 영역들 내에만 배치되며, 상기 제2 분리 영역은 상기 게이트 전극들을 관통하지 않도록 배치되는 반도체 장치.
  12. 제10 항에 있어서,
    상기 메모리 셀 영역은, 상기 복수의 셀 영역들의 단부(edge) 영역들에서, 상기 제1 분리 영역들의 외측에 배치되며, 상기 수평 도전층과 전기적으로 연결되는 소스 콘택 플러그들을 더 포함하는 반도체 장치.
  13. 제1 기판 및 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역; 및
    상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 제2 기판의 상면에 수직하게 연장되는 채널 구조물들, 상기 채널 구조물들의 사이에서 상기 게이트 전극들을 관통하며 일 방향으로 연장되는 제1 분리 영역들, 및 상부로부터 상기 제2 기판을 관통하도록 상기 제2 기판의 상면에 수직하게 연장되며 폭이 변경되는 절곡부를 갖는 제2 분리 영역을 포함하는 메모리 셀 영역을 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제2 분리 영역의 상기 절곡부는 상기 제2 기판 내에 위치하는 반도체 장치.
  15. 제13 항에 있어서,
    상기 제2 분리 영역은, 상부로부터 트렌치 형태로 상기 제2 기판 상으로 또는 상기 제2 기판 내로 연장되는 제1 영역 및 상기 제1 영역의 하단과 연결되어 배치되는 제2 영역을 갖는 반도체 장치.
  16. 제15 항에 있어서,
    상기 제2 영역의 최대 폭은 상기 제1 영역의 최소 폭보다 작은 반도체 장치.
  17. 제15 항에 있어서,
    상기 제2 영역의 최대 폭은 상기 제1 영역의 최대 폭보다 큰 반도체 장치.
  18. 제1 기판;
    상기 제1 기판 상에 제공되는 회로 소자들;
    상기 회로 소자들을 덮는 제1 절연층;
    상기 제1 절연층 상에 배치되는 제2 기판;
    상기 제2 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들;
    상기 게이트 전극들을 덮는 제2 절연층; 및
    상기 게이트 전극들로부터 이격되어 배치되며, 상기 제2 절연층 및 상기 제2 기판을 관통하여 상기 제2 기판의 상면에 수직하게 연장되고, 절곡부를 갖는 분리 영역을 포함하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 분리 영역은, 상부로부터 트렌치 형태로 연장되는 제1 영역 및 상기 제2 기판 내에서 상기 제1 영역의 하단과 연결되어 배치되며 상기 제1 영역보다 큰 폭을 갖고 라운딩된 외면을 갖는 제2 영역을 갖는 반도체 장치.
  20. 제19 항에 있어서,
    상기 제2 영역은 등방성 식각에 의한 형상을 갖는 반도체 장치.
KR1020190118980A 2019-09-26 2019-09-26 반도체 장치 KR20210037053A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190118980A KR20210037053A (ko) 2019-09-26 2019-09-26 반도체 장치
US16/890,500 US11515322B2 (en) 2019-09-26 2020-06-02 Semiconductor devices
DE102020119491.9A DE102020119491A1 (de) 2019-09-26 2020-07-23 Halbleitervorrichtungen
CN202010986152.9A CN112563282A (zh) 2019-09-26 2020-09-18 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190118980A KR20210037053A (ko) 2019-09-26 2019-09-26 반도체 장치

Publications (1)

Publication Number Publication Date
KR20210037053A true KR20210037053A (ko) 2021-04-06

Family

ID=74873195

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190118980A KR20210037053A (ko) 2019-09-26 2019-09-26 반도체 장치

Country Status (4)

Country Link
US (1) US11515322B2 (ko)
KR (1) KR20210037053A (ko)
CN (1) CN112563282A (ko)
DE (1) DE102020119491A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102707458B1 (ko) * 2018-12-21 2024-09-23 삼성전자주식회사 3차원 반도체 메모리 장치
DE102020109326B4 (de) 2019-04-12 2024-07-25 Taiwan Semiconductor Manufacturing Co. Ltd. Ic-vorrichtung, verfahren zum herstellen und verfahren zum herstellen eines layout-diagramms
US11126775B2 (en) * 2019-04-12 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. IC layout, method, device, and system
US11917817B2 (en) * 2020-12-17 2024-02-27 Micron Technology, Inc. Microelectronic devices, memory devices, and electronic systems

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101907446B1 (ko) 2011-04-27 2018-10-12 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR102139944B1 (ko) 2013-11-26 2020-08-03 삼성전자주식회사 3차원 반도체 메모리 장치
KR102282138B1 (ko) 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
KR102342549B1 (ko) 2015-06-05 2021-12-24 삼성전자주식회사 메모리 장치 및 그 제조 방법
JP6832764B2 (ja) * 2017-03-22 2021-02-24 キオクシア株式会社 半導体記憶装置及びその製造方法
US10490498B2 (en) 2017-04-13 2019-11-26 Macronix International Co., Ltd. Three-dimensional semiconductor device with isolated dummy pattern
KR20180122847A (ko) 2017-05-04 2018-11-14 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10381373B2 (en) 2017-06-16 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device having a buried source line extending to scribe line and method of making thereof
US10290645B2 (en) 2017-06-30 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion barrier layer for CMOS under array architecture and method of making thereof
KR102366971B1 (ko) 2017-08-08 2022-02-24 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102442933B1 (ko) 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
JP2019054162A (ja) 2017-09-15 2019-04-04 東芝メモリ株式会社 記憶装置の製造方法および記憶装置
KR102630926B1 (ko) * 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자

Also Published As

Publication number Publication date
CN112563282A (zh) 2021-03-26
US20210098483A1 (en) 2021-04-01
US11515322B2 (en) 2022-11-29
DE102020119491A1 (de) 2021-04-01

Similar Documents

Publication Publication Date Title
US11696442B2 (en) Vertical memory devices and methods of manufacturing the same
US10854622B2 (en) Vertical memory devices and methods of manufacturing the same
JP7114327B2 (ja) 半導体装置及び半導体装置の製造方法
KR102332359B1 (ko) 수직형 메모리 장치
US8697498B2 (en) Methods of manufacturing three dimensional semiconductor memory devices using sub-plates
US11700731B2 (en) Stacked structure for a vertical memory device
KR102699603B1 (ko) 반도체 메모리 소자
KR20190053013A (ko) 3차원 반도체 메모리 장치
KR20210037053A (ko) 반도체 장치
KR102411067B1 (ko) 3차원 반도체 장치의 제조 방법
KR20210060104A (ko) 반도체 장치
US11411024B2 (en) Vertical type semiconductor devices and methods of manufacturing the same
KR20170134928A (ko) 반도체 장치의 제조 방법
KR20210116773A (ko) 반도체 장치
KR102697628B1 (ko) 수직형 메모리 장치
US11791287B2 (en) Semiconductor device including a cutting region having a height greater than a height of a channel structure
KR20210016214A (ko) 반도체 장치
EP3754708A1 (en) Vertical memory devices
KR102509920B1 (ko) 수직형 메모리 장치
KR20200141150A (ko) 수직형 메모리 장치
KR20190139528A (ko) 수직형 메모리 장치
US20240040793A1 (en) Semiconductor device
JP2021103773A (ja) 半導体装置
KR20210032271A (ko) 반도체 장치

Legal Events

Date Code Title Description
E902 Notification of reason for refusal