JP2021103773A - 半導体装置 - Google Patents
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Abstract
【課題】信頼性が向上した半導体装置を提供する。【解決手段】第１、第２領域を有する基板と、第１領域で基板に垂直な第１方向に互いに離隔して積層され、第２領域で第１方向に垂直な第２方向に互いに異なる長さに延長されて階段状のパッド領域をなす複数のゲート電極と、ゲート電極と交互に配置される層間絶縁層と、第１領域でゲート電極を貫通するよう配置され第１方向に延長されチャネル層を含むチャネル構造物と、第１、第２領域でゲート電極を貫通し第２方向に延長するよう配置される分離領域と、第１領域及び分離領域と重ならないように第２領域でパッド領域をなすゲート電極の内の最上部のゲート電極上に配置されるエッチング停止層と、ゲート電極及びエッチング停止層を覆うセル領域絶縁層と、第２領域で上部からセル領域絶縁層及びエッチング停止層を貫通するよう配置されパッド領域においてゲート電極と接続されるコンタクトプラグとを有する。【選択図】 図１
Description
本発明は、半導体装置に関し、特に、信頼性を向上させることができる垂直トランジスタ構造を有する半導体装置に関する。
半導体装置は、その体積が次第に小さくなる一方で、大容量のデータ処理を要している。
そのため、かかる半導体装置を構成する半導体素子の集積度を高める必要がある。
そこで、半導体装置の集積度を向上させるための方法の１つとして、従来の平面トランジスタ構造の代わりに垂直トランジスタ構造を有する半導体装置が提案されている。
そのため、かかる半導体装置を構成する半導体素子の集積度を高める必要がある。
そこで、半導体装置の集積度を向上させるための方法の１つとして、従来の平面トランジスタ構造の代わりに垂直トランジスタ構造を有する半導体装置が提案されている。
しかしながら、垂直トランジスタ構造を有する場合、その構造が複雑になるにつれ、品質及び装置の信頼性の確保が常に課題になっている。
本発明は上記従来の垂直トランジスタ構造を有する半導体装置における課題に鑑みてなされたものであって、本発明の目的は、信頼性が向上した半導体装置を提供することにある。
上記目的を達成するためになされた本発明による半導体装置は、第１領域及び第２領域を有する基板と、前記第１領域において第１方向に沿って互いに離隔して積層され、前記第２領域において第２方向に沿って互いに異なる長さに延長されて階段状のパッド領域をなす複数のゲート電極と、前記ゲート電極と交互に配置される層間絶縁層と、前記第１領域において、前記ゲート電極を貫通するように配置され、前記第１方向に沿って延長され、チャネル層を含むチャネル構造物と、前記第１領域及び前記第２領域において前記ゲート電極を貫通し、前記第２方向に延長されるように配置される分離領域と、前記第１領域及び前記分離領域と重ならないように、前記第２領域において前記パッド領域をなす前記ゲート電極の内の最上部の前記ゲート電極上に配置されるエッチング停止層と、前記ゲート電極及び前記エッチング停止層を覆うセル領域絶縁層と、前記第２領域において上部から前記セル領域絶縁層及び前記エッチング停止層を貫通するよう配置され、前記パッド領域において前記ゲート電極と接続されるコンタクトプラグと、を有することを特徴とする。
また、上記目的を達成するためになされた本発明による半導体装置は、第１方向に沿って互いに離隔されて積層され、第２方向に沿って互いに異なる長さに延長されて階段状のパッド領域をなす複数のゲート電極と、前記ゲート電極を貫通するよう配置され、前記第２方向に延長される分離領域と、前記パッド領域をなす前記ゲート電極の内の最上部の前記ゲート電極上に配置されるエッチング停止層と、前記エッチング停止層を貫通するよう配置され、前記パッド領域において前記ゲート電極と接続されるコンタクトプラグと、を有し、前記エッチング停止層は、前記分離領域の側面から離隔されることを特徴とする。
また、上記目的を達成するためになされた本発明による半導体装置は、第１領域及び第２領域を有する基板と、前記第１領域において第１方向に沿って互いに離隔されて積層され、前記第２領域において第２方向に沿って互いに異なる長さに延長されて階段状のパッド領域をなす複数のゲート電極と、前記第１領域において前記ゲート電極を貫通するよう配置され、前記第１方向に沿って延長され、チャネル層を含むチャネル構造物と、前記第１領域及び前記第２領域において前記ゲート電極を貫通するよう配置され、前記第２方向に延長される分離領域と、前記第２領域において前記パッド領域をなす前記ゲート電極の内の最上部の前記ゲート電極上に配置されるエッチング停止層と、前記エッチング停止層を貫通するよう配置され、前記パッド領域において前記ゲート電極と接続されるコンタクトプラグと、を有し、前記エッチング停止層において、前記第２方向に沿った第１端部は、前記第１領域と前記第２領域の境界に位置し、前記第１方向に沿った両端部は、前記分離領域の側面と接するか、又は前記分離領域から離隔されて位置することを特徴とする。
本発明に係る半導体装置によれば、エッチング停止層を一部領域に選択的に配置することにより、信頼性が向上した半導体装置を提供することができる。
次に、本発明に係る半導体装置を実施するための形態の具体例を図面を参照しながら説明する。
図１は、本発明の一実施形態による半導体装置の概略的な構成を示す平面図であり、図２ａ〜図２ｃは、本発明の一実施形態による半導体装置の部分的な概略構成を示す断面図である。
図２ａ〜図２ｃは、それぞれ、図１の切断線Ｉ−Ｉ’、ＩＩ−ＩＩ’、及びＩＩＩ−ＩＩＩ’に沿って切断した断面を示す。
図２ａ〜図２ｃは、それぞれ、図１の切断線Ｉ−Ｉ’、ＩＩ−ＩＩ’、及びＩＩＩ−ＩＩＩ’に沿って切断した断面を示す。
図１〜図２ｃを参照すると、半導体装置１００は、第１領域Ａ及び第２領域Ｂを有する基板１０１、基板１０１上に積層されたゲート電極１３０、第１領域Ａにおいてゲート電極１３０を貫通するように配置されるチャネル構造物ＣＨ、第１領域Ａ及び第２領域Ｂにおいてゲート電極１３０を貫通して延長される分離領域ＭＳ、第２領域Ｂの一部においてゲート電極１３０のうち最上部のゲート電極１３０上に配置されるエッチング停止層１６０、及びエッチング停止層１６０を貫通してゲート電極１３０と接続されるコンタクトプラグ１８０を含む。
チャネル構造物ＣＨは、それぞれ、エピタキシャル層１０５、チャネル層１４０、ゲート誘電層１４５、チャネル絶縁層１５０、及びチャネルパッド１５５を含む。
半導体装置１００は、基板１０１上にゲート電極１３０と交互に積層される層間絶縁層１２０、最上部に配置されるゲート電極１３０の一部を貫通する上部分離領域ＳＳ、及びセル領域絶縁層１９０をさらに含む。
半導体装置１００は、基板１０１上にゲート電極１３０と交互に積層される層間絶縁層１２０、最上部に配置されるゲート電極１３０の一部を貫通する上部分離領域ＳＳ、及びセル領域絶縁層１９０をさらに含む。
基板１０１の第１領域Ａは、ゲート電極１３０が垂直に積層され、チャネル構造物ＣＨが配置される領域であって、メモリセルが配置され領域である。
第２領域Ｂは、ゲート電極１３０が互いに異なる長さに延長される領域であって、上記メモリセルを駆動する周辺回路領域の回路素子と上記メモリセルを電気的に接続するための領域に該当する。
第２領域Ｂは、少なくとも一方向、例えば、Ｘ方向において第１領域Ａの少なくとも一端に配置される。
第２領域Ｂは、ゲート電極１３０が互いに異なる長さに延長される領域であって、上記メモリセルを駆動する周辺回路領域の回路素子と上記メモリセルを電気的に接続するための領域に該当する。
第２領域Ｂは、少なくとも一方向、例えば、Ｘ方向において第１領域Ａの少なくとも一端に配置される。
基板１０１は、Ｘ方向及びＹ方向に延長される上面を有する。
基板１０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ−Ｖ族化合物半導体、又はＩＩ−ＶＩ族化合物半導体を含み得る。
一例として、ＩＶ族半導体は、シリコン、ゲルマニウム、又はシリコン−ゲルマニウムを含むことができる。
基板１０１は、バルクウェハー又はエピタキシャル層として提供することもできる。
基板１０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ−Ｖ族化合物半導体、又はＩＩ−ＶＩ族化合物半導体を含み得る。
一例として、ＩＶ族半導体は、シリコン、ゲルマニウム、又はシリコン−ゲルマニウムを含むことができる。
基板１０１は、バルクウェハー又はエピタキシャル層として提供することもできる。
ゲート電極１３０は、層間絶縁層１２０と交互に積層されて積層構造物ＧＳをなす。
ゲート電極１３０は、基板１０１上から順次に接地選択トランジスタをなす下部ゲート電極１３０Ｌ、メモリセルをなすメモリセルゲート電極１３０Ｍ、及びストリング選択トランジスタをなす上部ゲート電極１３０Ｕを含む。
半導体装置１００の容量に応じて、メモリセルゲート電極１３０Ｍの個数が決定され得る。
実施形態に応じて、下部ゲート電極１３０Ｌ及び上部ゲート電極１３０Ｕは、それぞれ、１個又は２個以上であってもよく、メモリセルゲート電極１３０Ｍと同一又は異なる構造を有することができる。
本発明の一実施形態において、上部ゲート電極１３０Ｕは、上記ストリング選択トランジスタの上部に配置され、ゲート誘起漏れ電流（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ：ＧＩＤＬ）現象を用いた消去動作に利用される消去トランジスタをなす上部ゲート電極１３０Ｕをさらに含む。
本発明の一実施形態において、一部のゲート電極１３０、例えば、下部ゲート電極１３０Ｌ及び上部ゲート電極１３０Ｕに隣接するメモリセルゲート電極１３０Ｍは、ダミーゲート電極であり得る。
ゲート電極１３０は、基板１０１上から順次に接地選択トランジスタをなす下部ゲート電極１３０Ｌ、メモリセルをなすメモリセルゲート電極１３０Ｍ、及びストリング選択トランジスタをなす上部ゲート電極１３０Ｕを含む。
半導体装置１００の容量に応じて、メモリセルゲート電極１３０Ｍの個数が決定され得る。
実施形態に応じて、下部ゲート電極１３０Ｌ及び上部ゲート電極１３０Ｕは、それぞれ、１個又は２個以上であってもよく、メモリセルゲート電極１３０Ｍと同一又は異なる構造を有することができる。
本発明の一実施形態において、上部ゲート電極１３０Ｕは、上記ストリング選択トランジスタの上部に配置され、ゲート誘起漏れ電流（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ：ＧＩＤＬ）現象を用いた消去動作に利用される消去トランジスタをなす上部ゲート電極１３０Ｕをさらに含む。
本発明の一実施形態において、一部のゲート電極１３０、例えば、下部ゲート電極１３０Ｌ及び上部ゲート電極１３０Ｕに隣接するメモリセルゲート電極１３０Ｍは、ダミーゲート電極であり得る。
ゲート電極１３０は、第１領域Ａ上に垂直に互いに離隔されて積層され、第２領域Ｂにおいて互いに異なる長さに延長されて、階段状の段差構造を有するパッド領域ＰＡＤをなす。
本明細書において、パッド領域ＰＡＤとは、下部のゲート電極１３０が上部のゲート電極１３０よりも長く延長されて端部が露出するように配置された階段状の領域全体を指す用語として用いる。
ゲート電極１３０は、図２ａに示すように、下部ゲート電極１３０Ｌ及び上部ゲート電極１３０Ｕを除いた少なくとも一部のゲート電極１３０において、一定の個数、例えば、１個、２個、４個、又は６個のゲート電極１３０が１つのゲート群をなし、Ｘ方向に沿って上記ゲート群の間に段差構造を形成する。
図１及び図２ｃに示すように、１つの上記ゲート群をなすゲート電極１３０は、Ｙ方向においても互いに段差構造を有するように配置され得る。
又は、１つの上記ゲート群をなすゲート電極１３０は、Ｘ方向においてのみ互いに段差構造を有するように配置することもできる。
本明細書において、パッド領域ＰＡＤとは、下部のゲート電極１３０が上部のゲート電極１３０よりも長く延長されて端部が露出するように配置された階段状の領域全体を指す用語として用いる。
ゲート電極１３０は、図２ａに示すように、下部ゲート電極１３０Ｌ及び上部ゲート電極１３０Ｕを除いた少なくとも一部のゲート電極１３０において、一定の個数、例えば、１個、２個、４個、又は６個のゲート電極１３０が１つのゲート群をなし、Ｘ方向に沿って上記ゲート群の間に段差構造を形成する。
図１及び図２ｃに示すように、１つの上記ゲート群をなすゲート電極１３０は、Ｙ方向においても互いに段差構造を有するように配置され得る。
又は、１つの上記ゲート群をなすゲート電極１３０は、Ｘ方向においてのみ互いに段差構造を有するように配置することもできる。
図１に示すように、ゲート電極１３０は、Ｘ方向に延長される一対の分離領域ＭＳによってＹ方向において隣接するゲート電極１３０と互いに分離されて配置される。
一対の分離領域ＭＳの間のゲート電極１３０は、１つのメモリブロックをなすことができるが、メモリブロックの範囲はこれに限定されない。
ゲート電極１３０の内の一部、例えば、メモリセルゲート電極１３０Ｍは、１つのメモリブロック内において１つの層をなす。
ゲート電極１３０は、半導体物質、例えば、多結晶シリコン（Ｓｉ）を含むことができる。
一対の分離領域ＭＳの間のゲート電極１３０は、１つのメモリブロックをなすことができるが、メモリブロックの範囲はこれに限定されない。
ゲート電極１３０の内の一部、例えば、メモリセルゲート電極１３０Ｍは、１つのメモリブロック内において１つの層をなす。
ゲート電極１３０は、半導体物質、例えば、多結晶シリコン（Ｓｉ）を含むことができる。
層間絶縁層１２０は、ゲート電極１３０の間に配置される。
層間絶縁層１２０も、ゲート電極１３０と同様に、基板１０１の上面に垂直な方向において互いに離隔され、Ｘ方向に延長されるように配置される。
層間絶縁層１２０は、シリコン酸化物又はシリコン窒化物などのような絶縁性物質を含むことができる。
層間絶縁層１２０も、ゲート電極１３０と同様に、基板１０１の上面に垂直な方向において互いに離隔され、Ｘ方向に延長されるように配置される。
層間絶縁層１２０は、シリコン酸化物又はシリコン窒化物などのような絶縁性物質を含むことができる。
分離領域ＭＳは、第１領域Ａ及び第２領域Ｂにおいてゲート電極１３０を貫通してＸ方向に沿って延長されるように配置される。
分離領域ＭＳは、互いに平行に配置される。
分離領域ＭＳは、基板１０１上に積層されたゲート電極１３０の全体を貫通して基板１０１と接続される。
但し、実施形態において、分離領域ＭＳの配置位置や個数などは、図１に示したものに限定されない。
分離領域ＭＳは、互いに平行に配置される。
分離領域ＭＳは、基板１０１上に積層されたゲート電極１３０の全体を貫通して基板１０１と接続される。
但し、実施形態において、分離領域ＭＳの配置位置や個数などは、図１に示したものに限定されない。
図２ｂ及び図２ｃに示すように、分離領域ＭＳには、導電層１１０及び分離絶縁層１０７が配置される。
導電層１１０は、分離絶縁層１０７によってゲート電極１３０と離隔される。
導電層１１０は、半導体装置１００の共通ソースライン、又は共通ソースラインと接続されるコンタクトプラグとして機能する。
導電層１１０は、分離絶縁層１０７によってゲート電極１３０と離隔される。
導電層１１０は、半導体装置１００の共通ソースライン、又は共通ソースラインと接続されるコンタクトプラグとして機能する。
上部分離領域ＳＳは、分離領域ＭＳの間においてＸ方向に延長される。
上部分離領域ＳＳは、ゲート電極１３０の内の最上部のゲート電極１３０を含む一部のゲート電極１３０を貫通するように、第２領域Ｂの一部及び第１領域Ａに配置される。
上部分離領域ＳＳは、図２ｂに示すように、例えば、合計３個のゲート電極１３０をＹ方向において互いに分離させる。
但し、上部分離領域ＳＳによって分離されるゲート電極１３０の個数は、実施形態に応じて様々に変更することができる。
上部分離領域ＳＳは、上部絶縁層１０３を含む。
上部分離領域ＳＳは、ゲート電極１３０の内の最上部のゲート電極１３０を含む一部のゲート電極１３０を貫通するように、第２領域Ｂの一部及び第１領域Ａに配置される。
上部分離領域ＳＳは、図２ｂに示すように、例えば、合計３個のゲート電極１３０をＹ方向において互いに分離させる。
但し、上部分離領域ＳＳによって分離されるゲート電極１３０の個数は、実施形態に応じて様々に変更することができる。
上部分離領域ＳＳは、上部絶縁層１０３を含む。
チャネル構造物ＣＨは、それぞれ、１つのメモリセルストリングをなし、第１領域Ａ上に行と列をなして互いに離隔されて配置される。
チャネル構造物ＣＨは、格子柄を形成するように配置されるか、又は一方向においてジグザグ状に配置され得る。
チャネル構造物ＣＨは、柱形状を有し、横縦比によって基板１０１に近いほど幅が狭くなるように傾斜した側面を有する。
本発明の一実施形態において、第２領域Ｂと隣接する第１領域Ａの端部に配置されたチャネル構造物ＣＨは、ダミーチャネルであり得る。
また、上部分離領域ＳＳと重なるチャネル構造物ＣＨもダミーチャネルであり得る。
この場合、上記ダミーチャネルは、チャネル構造物ＣＨと同一又は類似の構造を有することができるが、半導体装置１００内において実質的な機能を行わなくてもよい。
チャネル構造物ＣＨは、格子柄を形成するように配置されるか、又は一方向においてジグザグ状に配置され得る。
チャネル構造物ＣＨは、柱形状を有し、横縦比によって基板１０１に近いほど幅が狭くなるように傾斜した側面を有する。
本発明の一実施形態において、第２領域Ｂと隣接する第１領域Ａの端部に配置されたチャネル構造物ＣＨは、ダミーチャネルであり得る。
また、上部分離領域ＳＳと重なるチャネル構造物ＣＨもダミーチャネルであり得る。
この場合、上記ダミーチャネルは、チャネル構造物ＣＨと同一又は類似の構造を有することができるが、半導体装置１００内において実質的な機能を行わなくてもよい。
図２ｂの拡大図を参照すると、チャネル構造物ＣＨ内にはチャネル層１４０が配置される。
チャネル構造物ＣＨ内におけるチャネル層１４０は、内部のチャネル絶縁層１５０を囲む環状（ａｎｎｕｌａｒ）に形成され得るが、実施形態に応じて、チャネル絶縁層１５０無しに円柱又は角柱などの柱形状を有することもできる。
チャネル層１４０は、下部においてエピタキシャル層１０５と接続される。
チャネル層１４０は、多結晶シリコン又は単結晶シリコンなどのような半導体物質を含むことができ、上記半導体物質は、ドープされていない物質であってもよく、ｐ型又はｎ型不純物を含む物質であってもよい。
チャネル構造物ＣＨ内におけるチャネル層１４０は、内部のチャネル絶縁層１５０を囲む環状（ａｎｎｕｌａｒ）に形成され得るが、実施形態に応じて、チャネル絶縁層１５０無しに円柱又は角柱などの柱形状を有することもできる。
チャネル層１４０は、下部においてエピタキシャル層１０５と接続される。
チャネル層１４０は、多結晶シリコン又は単結晶シリコンなどのような半導体物質を含むことができ、上記半導体物質は、ドープされていない物質であってもよく、ｐ型又はｎ型不純物を含む物質であってもよい。
ゲート誘電層１４５は、ゲート電極１３０とチャネル層１４０の間に配置される。
ゲート誘電層１４５は、チャネル層１４０に沿って基板１０１の上面に垂直に延長される。
具体的には示していないが、ゲート誘電層１４５は、チャネル層１４０から順次に積層されたトンネリング層、電荷保存層、及びブロッキング層を含む。
トンネリング層は、電荷を電荷保存層にトンネリングさせ、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、又はそれらの組み合わせを含むことができる。
電荷保存層は、電荷トラップ層又はフローティングゲート導電層である。
ブロッキング層は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、高誘電率（ｈｉｇｈ−ｋ）誘電物質、又はそれらの組み合わせを含むことができる。
ゲート誘電層１４５は、チャネル層１４０に沿って基板１０１の上面に垂直に延長される。
具体的には示していないが、ゲート誘電層１４５は、チャネル層１４０から順次に積層されたトンネリング層、電荷保存層、及びブロッキング層を含む。
トンネリング層は、電荷を電荷保存層にトンネリングさせ、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、又はそれらの組み合わせを含むことができる。
電荷保存層は、電荷トラップ層又はフローティングゲート導電層である。
ブロッキング層は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、高誘電率（ｈｉｇｈ−ｋ）誘電物質、又はそれらの組み合わせを含むことができる。
エピタキシャル層１０５は、チャネル構造物ＣＨの下端において基板１０１上に配置され、少なくとも一つのゲート電極１３０の側面に配置される。
エピタキシャル層１０５は、基板１０１のリセスした領域に配置される。
エピタキシャル層１０５の上部面の高さは、最下部のゲート電極１３０の上面よりも高く、その上部のゲート電極１３０の下面よりも低くてよいが、図に示したものに限定されない。
本発明の一実施形態において、エピタキシャル層１０５は省略することもできる。
この場合、チャネル層１４０は、基板１０１と直接接続される。
エピタキシャル層１０５は、基板１０１のリセスした領域に配置される。
エピタキシャル層１０５の上部面の高さは、最下部のゲート電極１３０の上面よりも高く、その上部のゲート電極１３０の下面よりも低くてよいが、図に示したものに限定されない。
本発明の一実施形態において、エピタキシャル層１０５は省略することもできる。
この場合、チャネル層１４０は、基板１０１と直接接続される。
チャネル構造物ＣＨにおけるチャネル層１４０の上部にはチャネルパッド１５５が配置される。
チャネルパッド１５５は、チャネル絶縁層１５０の上面を覆い、チャネル層１４０と電気的に接続されるように配置される。
チャネルパッド１５５は、例えば、ドープされた多結晶シリコンを含むことができる。
分離領域ＭＳと上部分離領域ＳＳとの間でＹ方向に一直線上に配置されるチャネル構造物ＣＨは、チャネルパッド１５５と接続される上部配線構造の配置に応じて互いに異なるビットラインにそれぞれ接続される。
チャネルパッド１５５は、チャネル絶縁層１５０の上面を覆い、チャネル層１４０と電気的に接続されるように配置される。
チャネルパッド１５５は、例えば、ドープされた多結晶シリコンを含むことができる。
分離領域ＭＳと上部分離領域ＳＳとの間でＹ方向に一直線上に配置されるチャネル構造物ＣＨは、チャネルパッド１５５と接続される上部配線構造の配置に応じて互いに異なるビットラインにそれぞれ接続される。
エッチング停止層１６０は、パッド領域ＰＡＤをなすゲート電極１３０の内の最上部のゲート電極１３０の上面上に配置される。
エッチング停止層１６０は、コンタクトプラグ１８０の形成時に、エッチング深さを制御するための層である。
エッチング停止層１６０は、上部からパッド領域ＰＡＤに沿って階段状に下方に延長される。
具体的には、エッチング停止層１６０は、最上部のゲート電極１３０の露出した上面及び側面を覆い、層間絶縁層１２０の側面を覆って延長される。
エッチング停止層１６０は、コンタクトプラグ１８０の形成時に、エッチング深さを制御するための層である。
エッチング停止層１６０は、上部からパッド領域ＰＡＤに沿って階段状に下方に延長される。
具体的には、エッチング停止層１６０は、最上部のゲート電極１３０の露出した上面及び側面を覆い、層間絶縁層１２０の側面を覆って延長される。
エッチング停止層１６０は、第２領域Ｂの内の分離領域ＭＳが配置されていない領域に配置される。
これにより、エッチング停止層１６０は、図１に示すように、平面図上において第１領域Ａ及び分離領域ＭＳと重ならない。
エッチング停止層１６０は、一対の分離領域ＭＳの間で１つの層として配置される。
エッチング停止層１６０は、第２領域Ｂと最も隣接したチャネル構造物ＣＨから第１距離Ｄ１の分だけ離隔されて位置する。
エッチング停止層１６０は、図２ｃに示すように、分離領域ＭＳの側面と接するように配置される。
これにより、エッチング停止層１６０の全体は、パッド領域ＰＡＤをなすゲート電極１３０、及び上記ゲート電極１３０の外側の基板１０１と重なるように配置される。
これにより、エッチング停止層１６０は、図１に示すように、平面図上において第１領域Ａ及び分離領域ＭＳと重ならない。
エッチング停止層１６０は、一対の分離領域ＭＳの間で１つの層として配置される。
エッチング停止層１６０は、第２領域Ｂと最も隣接したチャネル構造物ＣＨから第１距離Ｄ１の分だけ離隔されて位置する。
エッチング停止層１６０は、図２ｃに示すように、分離領域ＭＳの側面と接するように配置される。
これにより、エッチング停止層１６０の全体は、パッド領域ＰＡＤをなすゲート電極１３０、及び上記ゲート電極１３０の外側の基板１０１と重なるように配置される。
エッチング停止層１６０におけるＸ方向に沿った第１端部は、第１領域Ａと第２領域Ｂの境界、又は上記境界に隣接するように位置する。
エッチング停止層１６０におけるＸ方向に沿った第２端部は、基板１０１の上面において基板１０１と接するように配置される。
但し、本発明の一実施形態において、エッチング停止層１６０の第２端部は、基板１０１の上面上に延長されず、最下部のゲート電極１３０上に位置することもできる。
エッチング停止層１６０におけるＹ方向に沿った両端部は、分離領域ＭＳの側面と接するように位置する。
エッチング停止層１６０は、上記端部により、図１の平面図上において長方形状を有する。
エッチング停止層１６０におけるＸ方向に沿った第２端部は、基板１０１の上面において基板１０１と接するように配置される。
但し、本発明の一実施形態において、エッチング停止層１６０の第２端部は、基板１０１の上面上に延長されず、最下部のゲート電極１３０上に位置することもできる。
エッチング停止層１６０におけるＹ方向に沿った両端部は、分離領域ＭＳの側面と接するように位置する。
エッチング停止層１６０は、上記端部により、図１の平面図上において長方形状を有する。
エッチング停止層１６０は、ゲート電極１３０及びセル領域絶縁層１９０と異なる物質を含むことができる。
エッチング停止層１６０は、金属酸化物を含むことができる。
例えば、エッチング停止層１６０は、アルミニウム酸化物（ＡｌｘＯｙ）、ハフニウム酸化物（ＨｆｘＯｙ）、タンタル酸化物（ＴａｘＯｙ）、チタン酸化物（ＴｉｘＯｙ）、イットリウム酸化物（ＹｘＯｙ）、ジルコニウム酸化物（ＺｒｘＯｙ）、ランタン酸化物（ＬａｘＯｙ）、ランタンアルミニウム酸化物（ＬａＡｌｘＯｙ）、ランタンハフニウム酸化物（ＬａＨｆｘＯｙ）、ハフニウムアルミニウム酸化物（ＨｆＡｌｘＯｙ）、及びプラセオジム酸化物（Ｐｒ２Ｏ３）の内のいずれか１つを含むことができる。
エッチング停止層１６０は、金属酸化物を含むことができる。
例えば、エッチング停止層１６０は、アルミニウム酸化物（ＡｌｘＯｙ）、ハフニウム酸化物（ＨｆｘＯｙ）、タンタル酸化物（ＴａｘＯｙ）、チタン酸化物（ＴｉｘＯｙ）、イットリウム酸化物（ＹｘＯｙ）、ジルコニウム酸化物（ＺｒｘＯｙ）、ランタン酸化物（ＬａｘＯｙ）、ランタンアルミニウム酸化物（ＬａＡｌｘＯｙ）、ランタンハフニウム酸化物（ＬａＨｆｘＯｙ）、ハフニウムアルミニウム酸化物（ＨｆＡｌｘＯｙ）、及びプラセオジム酸化物（Ｐｒ２Ｏ３）の内のいずれか１つを含むことができる。
エッチング停止層１６０は、コンタクトプラグ１８０が配置されるゲート電極１３０のパッド領域ＰＡＤにのみ配置されるため、チャネル構造物ＣＨ及び分離領域ＭＳの形成時にエッチング工程が容易に行われる。
また、分離領域ＭＳの下端の位置がＸ方向に沿って実質的に同一の高さレベルに維持されるように分離領域ＭＳが形成される。
また、分離領域ＭＳの下端の位置がＸ方向に沿って実質的に同一の高さレベルに維持されるように分離領域ＭＳが形成される。
セル領域絶縁層１９０は、基板１０１、ゲート電極１３０、及びエッチング停止層１６０を覆うように配置される。
本発明の一実施形態において、セル領域絶縁層１９０は、複数の絶縁層を含み得る。
セル領域絶縁層１９０は、シリコン酸化物やシリコン窒化物などの絶縁物質を含むことができる。
本発明の一実施形態において、セル領域絶縁層１９０は、複数の絶縁層を含み得る。
セル領域絶縁層１９０は、シリコン酸化物やシリコン窒化物などの絶縁物質を含むことができる。
コンタクトプラグ１８０は、上部からセル領域絶縁層１９０及びエッチング停止層１６０の一部を貫通し、パッド領域ＰＡＤをなすゲート電極１３０の内の最上部のゲート電極１３０とそれぞれ接続される。
コンタクトプラグ１８０は、ゲート電極１３０の一部をリセスし、ゲート電極１３０と接続される。
コンタクトプラグ１８０は、上部において配線ライン１７０と接続される。
コンタクトプラグ１８０は、ゲート電極１３０を周辺回路領域の回路素子と電気的に接続する。
本発明の一実施形態において、コンタクトプラグ１８０の配置位置、個数、及び形状は多様に変更することができる。
例えば、コンタクトプラグ１８０は、１つのゲート電極１３０に１つずつだけ接続することもできる。
コンタクトプラグ１８０及び配線ライン１７０は、導電性物質を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができる。
コンタクトプラグ１８０は、ゲート電極１３０の一部をリセスし、ゲート電極１３０と接続される。
コンタクトプラグ１８０は、上部において配線ライン１７０と接続される。
コンタクトプラグ１８０は、ゲート電極１３０を周辺回路領域の回路素子と電気的に接続する。
本発明の一実施形態において、コンタクトプラグ１８０の配置位置、個数、及び形状は多様に変更することができる。
例えば、コンタクトプラグ１８０は、１つのゲート電極１３０に１つずつだけ接続することもできる。
コンタクトプラグ１８０及び配線ライン１７０は、導電性物質を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができる。
図３ａは、本発明の一実施形態による半導体装置の概略的な構成を示す平面図であり、図３ｂは、本発明の一実施形態による半導体装置の部分的な概略構成を示す断面図である。
図３ｂは、図３ａの切断線ＩＩＩ−ＩＩＩ’に沿って切断した断面を示す。
図３ｂは、図３ａの切断線ＩＩＩ−ＩＩＩ’に沿って切断した断面を示す。
図３ａ及び図３ｂを参照すると、半導体装置１００ａにおいて、エッチング停止層１６０ａは、チャネル構造物ＣＨからＸ方向に沿って第１距離Ｄ１の分だけ離隔されるだけでなく、分離領域ＭＳからＹ方向に沿って第２距離Ｄ２の分だけ離隔されて配置される。
第２距離Ｄ２は、分離領域ＭＳと隣接するコンタクトプラグ１８０の間の第３距離Ｄ３よりも小さい。
具体的には、エッチング停止層１６０ａは、分離領域ＭＳのＹ方向に沿った両側面から離隔される。
上記離隔された領域において、最上部のゲート電極１３０がエッチング停止層１６０ａから上部に露出してセル領域絶縁層１９０と接する。
第２距離Ｄ２は、分離領域ＭＳと隣接するコンタクトプラグ１８０の間の第３距離Ｄ３よりも小さい。
具体的には、エッチング停止層１６０ａは、分離領域ＭＳのＹ方向に沿った両側面から離隔される。
上記離隔された領域において、最上部のゲート電極１３０がエッチング停止層１６０ａから上部に露出してセル領域絶縁層１９０と接する。
本実施形態において、分離領域ＭＳよりも先に形成されるエッチング停止層１６０ａをなす予備エッチング停止層１６０Ｐ（図１１ａ及び図１１ｂを参照）が、分離領域ＭＳが形成される領域を含む分離領域ＭＳよりも相対的に広い領域において除去されることにより、エッチング停止層１６０ａが形成される。
これにより、分離領域ＭＳは、エッチング停止層１６０ａが形成されない領域内に安定的に形成される。
これにより、分離領域ＭＳは、エッチング停止層１６０ａが形成されない領域内に安定的に形成される。
図４は、本発明の一実施形態による半導体装置の部分的な概略構成を示す断面図である。
図４は、図２ａに対応する領域を示す。
図４を参照すると、半導体装置１００ｂにおいて、ゲート電極１３０は、パッド領域ＰＡＤにおいてコンタクトプラグ１８０と安定的に接続できるように、厚さが厚くなる端部領域ＲＲを有する。
コンタクトプラグ１８０は、ゲート電極１３０の端部領域ＲＲにおいてゲート電極１３０と接続される。
この場合、コンタクトプラグ１８０がゲート電極１３０をリセスする深さが相対的に深い場合でも、ゲート電極１３０と安定的に接続される。
図４は、図２ａに対応する領域を示す。
図４を参照すると、半導体装置１００ｂにおいて、ゲート電極１３０は、パッド領域ＰＡＤにおいてコンタクトプラグ１８０と安定的に接続できるように、厚さが厚くなる端部領域ＲＲを有する。
コンタクトプラグ１８０は、ゲート電極１３０の端部領域ＲＲにおいてゲート電極１３０と接続される。
この場合、コンタクトプラグ１８０がゲート電極１３０をリセスする深さが相対的に深い場合でも、ゲート電極１３０と安定的に接続される。
図５ａ及び図５ｂは、本発明の一実施形態による半導体装置の部分的な概略構成を示す断面図である。
図５ａは図２ａに対応する領域を示し、図５ｂは図２ｂに対応する領域を示す。
図５ａ及び図５ｂを参照すると、半導体装置１００ｃは、基板１０１の上面上において、基板１０１と最下部の層間絶縁層１２０の間に配置される第１及び第２水平導電層（１０２、１０４）をさらに含む。
また、半導体装置１００ｃは、図１〜図２ｃに示す実施形態のチャネル構造物ＣＨｃの構造が異なり、分離領域ＭＳｃが分離絶縁層１０７からなる。
図５ａは図２ａに対応する領域を示し、図５ｂは図２ｂに対応する領域を示す。
図５ａ及び図５ｂを参照すると、半導体装置１００ｃは、基板１０１の上面上において、基板１０１と最下部の層間絶縁層１２０の間に配置される第１及び第２水平導電層（１０２、１０４）をさらに含む。
また、半導体装置１００ｃは、図１〜図２ｃに示す実施形態のチャネル構造物ＣＨｃの構造が異なり、分離領域ＭＳｃが分離絶縁層１０７からなる。
第１及び第２水平導電層（１０２、１０４）は、少なくとも一部が半導体装置１００ｃの共通ソースラインの一部として機能し、基板１０１とともに共通ソースラインとして機能することもできる。
図５ｂの拡大図に示すように、第１水平導電層１０２は、チャネル層１４０の周囲において、チャネル層１４０と直接接続される。
図５ｂの拡大図に示すように、第１水平導電層１０２は、チャネル層１４０の周囲において、チャネル層１４０と直接接続される。
第１及び第２水平導電層（１０２、１０４）は、半導体物質を含むことができ、例えば、多結晶シリコンを含むことができる。
この場合、少なくとも第１水平導電層１０２は、ドープされた層であってもよく、第２水平導電層１０４は、ドープされた層であるか、又は第１水平導電層１０２から拡散された不純物を含む層であってもよい。
チャネル構造物ＣＨｃは、エピタキシャル層１０５（図２ａ参照）を含まず、下端までチャネル層１４０が延長されて、第１水平導電層１０２と接続される構造を有する。
この場合、少なくとも第１水平導電層１０２は、ドープされた層であってもよく、第２水平導電層１０４は、ドープされた層であるか、又は第１水平導電層１０２から拡散された不純物を含む層であってもよい。
チャネル構造物ＣＨｃは、エピタキシャル層１０５（図２ａ参照）を含まず、下端までチャネル層１４０が延長されて、第１水平導電層１０２と接続される構造を有する。
図６ａは、本発明の一実施形態による半導体装置の概略的な構成を示す平面図であり、図６ｂは、本発明の一実施形態による半導体装置の部分的な概略構成を示す断面図である。
図６ｂは、図６ａの切断線Ｉ−Ｉ’に沿って切断した断面を示す。
図６ｂは、図６ａの切断線Ｉ−Ｉ’に沿って切断した断面を示す。
図６ａ及び図６ｂを参照すると、半導体装置１００ｄは、ゲート電極１３０ｄの物質及びゲート誘電層１４５ｄの構造が図１〜図２ｃの実施形態と異なる。
また、半導体装置１００ｄは、ゲート電極１３０ｄを貫通してＸ方向に沿って延長される第１及び第２分離領域（ＭＳ１、ＭＳ２）を含み、第２領域Ｂに配置されるダミーチャネル構造物ＤＣＨをさらに含む。
また、半導体装置１００ｄは、ゲート電極１３０ｄを貫通してＸ方向に沿って延長される第１及び第２分離領域（ＭＳ１、ＭＳ２）を含み、第２領域Ｂに配置されるダミーチャネル構造物ＤＣＨをさらに含む。
ゲート電極１３０ｄは、金属物質、例えば、タングステン（Ｗ）を含むことができる。
本発明の一実施形態において、ゲート電極１３０ｄは、拡散防止膜（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）をさらに含む。
例えば、拡散防止膜は、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、窒化チタン（ＴｉＮ）、又はそれらの組み合わせを含むことができる。
本発明の一実施形態において、ゲート電極１３０ｄは、拡散防止膜（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）をさらに含む。
例えば、拡散防止膜は、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、窒化チタン（ＴｉＮ）、又はそれらの組み合わせを含むことができる。
ゲート誘電層１４５ｄは、第１及び第２誘電層（１４５Ａ、１４５Ｂ）を含む。
第１誘電層１４５Ａは、ゲート電極１３０ｄに沿って水平方向に延長されてゲート電極１３０ｄを囲む。
第２誘電層１４５Ｂは、チャネル構造物ＣＨに沿って基板１０１の上面に垂直に延長される。
第１誘電層１４５Ａは、ゲート電極１３０ｄに沿って水平方向に延長されてゲート電極１３０ｄを囲む。
第２誘電層１４５Ｂは、チャネル構造物ＣＨに沿って基板１０１の上面に垂直に延長される。
第１及び第２分離領域（ＭＳ１、ＭＳ２）は、互いに平行に配置される。
第１及び第２分離領域（ＭＳ１、ＭＳ２）は、基板１０１上に積層されたゲート電極１３０の全体を貫通して基板１０１と接続される。
第１分離領域ＭＳ１は、第１領域Ａ及び第２領域Ｂに沿って１つに延長され、第２分離領域ＭＳ２は、第１領域Ａ及び第２領域Ｂにおいて断続的に配置される。
但し、本発明の一実施形態において、第１及び第２分離領域（ＭＳ１、ＭＳ２）の配置順序や個数などは多様に変更することができる。
第１及び第２分離領域（ＭＳ１、ＭＳ２）は、図１〜図２ｃの分離領域ＭＳのように、導電層１１０及び分離絶縁層１０７を含む。
第１及び第２分離領域（ＭＳ１、ＭＳ２）は、基板１０１上に積層されたゲート電極１３０の全体を貫通して基板１０１と接続される。
第１分離領域ＭＳ１は、第１領域Ａ及び第２領域Ｂに沿って１つに延長され、第２分離領域ＭＳ２は、第１領域Ａ及び第２領域Ｂにおいて断続的に配置される。
但し、本発明の一実施形態において、第１及び第２分離領域（ＭＳ１、ＭＳ２）の配置順序や個数などは多様に変更することができる。
第１及び第２分離領域（ＭＳ１、ＭＳ２）は、図１〜図２ｃの分離領域ＭＳのように、導電層１１０及び分離絶縁層１０７を含む。
ダミーチャネル構造物ＤＣＨは、基板１０１の第２領域Ｂに規則的に配置される。
ダミーチャネル構造物ＤＣＨは、チャネル構造物ＣＨと同一の内部構造を有し、チャネル構造物ＣＨと同一又は異なる大きさ及び形状を有する。
ダミーチャネル構造物ＤＣＨは、チャネル構造物ＣＨと同一の内部構造を有し、チャネル構造物ＣＨと同一又は異なる大きさ及び形状を有する。
半導体装置１００ｄにおいて、エッチング停止層１６０は、第１及び第２分離領域（ＭＳ１、ＭＳ２）と重ならないように配置される。
エッチング停止層１６０は、第１及び第２分離領域（ＭＳ１、ＭＳ２）の側面と接するか、又は側面から離隔されて位置する。
本発明の一実施形態において、ダミーチャネル構造物ＤＣＨがエッチング停止層１６０よりも先に形成される場合には、ダミーチャネル構造物ＤＣＨの上面上にエッチング停止層１６０が形成される。
又は、本発明の一実施形態において、エッチング停止層１６０がダミーチャネル構造物ＤＣＨよりも先に形成される場合、ダミーチャネル構造物ＤＣＨは、エッチング停止層１６０を貫通するように配置される。
エッチング停止層１６０は、第１及び第２分離領域（ＭＳ１、ＭＳ２）の側面と接するか、又は側面から離隔されて位置する。
本発明の一実施形態において、ダミーチャネル構造物ＤＣＨがエッチング停止層１６０よりも先に形成される場合には、ダミーチャネル構造物ＤＣＨの上面上にエッチング停止層１６０が形成される。
又は、本発明の一実施形態において、エッチング停止層１６０がダミーチャネル構造物ＤＣＨよりも先に形成される場合、ダミーチャネル構造物ＤＣＨは、エッチング停止層１６０を貫通するように配置される。
半導体装置１００ｄは、後述で図１０ａ〜図１５ｂを参照して説明する図１〜図２ｃの半導体装置１００と異なる製造方法で製造することができる。
具体的には、先ずゲート犠牲層が層間絶縁層１２０と交互に積層され、第１及び第２分離領域（ＭＳ１、ＭＳ２）が配置された領域に形成される開口部を介してゲート犠牲層が除去された後、第１誘電層１４５Ａ及びゲート電極１３０ｄが形成される。
ゲート犠牲層の除去工程の際に、ゲート犠牲層を容易に除去するために、第１分離領域ＭＳ１の他に、第２分離領域ＭＳ２がさらに形成される。
また、ゲート犠牲層の除去工程の際に、層間絶縁層１２０の積層構造物を安定的に支持するために、ダミーチャネル構造物ＤＣＨが形成される。
具体的には、先ずゲート犠牲層が層間絶縁層１２０と交互に積層され、第１及び第２分離領域（ＭＳ１、ＭＳ２）が配置された領域に形成される開口部を介してゲート犠牲層が除去された後、第１誘電層１４５Ａ及びゲート電極１３０ｄが形成される。
ゲート犠牲層の除去工程の際に、ゲート犠牲層を容易に除去するために、第１分離領域ＭＳ１の他に、第２分離領域ＭＳ２がさらに形成される。
また、ゲート犠牲層の除去工程の際に、層間絶縁層１２０の積層構造物を安定的に支持するために、ダミーチャネル構造物ＤＣＨが形成される。
図７は本発明の一実施形態による半導体装置の部分的な概略構成を示す断面図である。
図７は、図２ａに対応する領域を示す。
図７を参照すると、半導体装置１００ｅにおいて、ゲート電極１３０の積層構造物は、垂直に積層された下部及び上部積層構造物（ＳＴ１、ＳＴ２）からなり、チャネル構造物ＣＨｅは、垂直に積層された第１及び第２チャネル構造物（ＣＨ１、ＣＨ２）を含む。
このようなチャネル構造物ＣＨｅの構造は、相対的に積層されたゲート電極１３０の個数が多い場合にチャネル構造物ＣＨｅを安定的に形成するために導入され得る。
図７は、図２ａに対応する領域を示す。
図７を参照すると、半導体装置１００ｅにおいて、ゲート電極１３０の積層構造物は、垂直に積層された下部及び上部積層構造物（ＳＴ１、ＳＴ２）からなり、チャネル構造物ＣＨｅは、垂直に積層された第１及び第２チャネル構造物（ＣＨ１、ＣＨ２）を含む。
このようなチャネル構造物ＣＨｅの構造は、相対的に積層されたゲート電極１３０の個数が多い場合にチャネル構造物ＣＨｅを安定的に形成するために導入され得る。
チャネル構造物ＣＨｅは、下部の第１チャネル構造物ＣＨ１と上部の第２チャネル構造物ＣＨ２が接続された形態を有し、接続領域における幅の差異による折曲部を有する。
第１チャネル構造物ＣＨ１と第２チャネル構造物ＣＨ２の間において、チャネル層１４０、ゲート誘電層１４５、及びチャネル絶縁層１５０が互いに接続された状態である。
チャネルパッド１５５は、上部の第２チャネル構造物ＣＨ２の上端にのみ配置される。
但し、本発明の一実施形態において、第１チャネル構造物ＣＨ１及び第２チャネル構造物ＣＨ２は、それぞれチャネルパッド１５５を含む。
この場合、第１チャネル構造物ＣＨ１のチャネルパッド１５５は、第２チャネル構造物ＣＨ２のチャネル層１４０と接続される。
第１チャネル構造物ＣＨ１と第２チャネル構造物ＣＨ２の間において、チャネル層１４０、ゲート誘電層１４５、及びチャネル絶縁層１５０が互いに接続された状態である。
チャネルパッド１５５は、上部の第２チャネル構造物ＣＨ２の上端にのみ配置される。
但し、本発明の一実施形態において、第１チャネル構造物ＣＨ１及び第２チャネル構造物ＣＨ２は、それぞれチャネルパッド１５５を含む。
この場合、第１チャネル構造物ＣＨ１のチャネルパッド１５５は、第２チャネル構造物ＣＨ２のチャネル層１４０と接続される。
ゲート電極１３０は、下部積層構造物ＳＴ１及び上部積層構造物ＳＴ２においてそれぞれ階段状の段差構造をなして１つの階段状のパッド領域ＰＡＤを形成する。
セル領域絶縁層１９０ｅは、下部積層構造物ＳＴ１を覆う第１絶縁層１９２、及び上部積層構造物ＳＴ２を覆う第２絶縁層１９４を含む。
セル領域絶縁層１９０ｅは、下部積層構造物ＳＴ１を覆う第１絶縁層１９２、及び上部積層構造物ＳＴ２を覆う第２絶縁層１９４を含む。
エッチング停止層１６０ｅは、下部積層構造物ＳＴ１のゲート電極１３０上の第１エッチング停止層１６０Ａ、及び上部積層構造物ＳＴ２のゲート電極１３０上の第２エッチング停止層１６０Ｂを含む。
第１エッチング停止層１６０Ａ及び第２エッチング停止層１６０Ｂは、互いに上下に離隔されて配置される。
第１エッチング停止層１６０Ａ及び第２エッチング停止層１６０Ｂは、互いに上下に離隔されて配置される。
図８は、本発明の一実施形態による半導体装置の概略的な構成を示す平面図である。
図８を参照すると、半導体装置１００ｆにおいて、基板１０１は、第１領域Ａ及び第２領域Ｂの他に、第３領域Ｃをさらに有する。
第３領域Ｃは、第２領域Ｂの第１領域Ａと向かい合わない外側に位置する。
図８を参照すると、半導体装置１００ｆにおいて、基板１０１は、第１領域Ａ及び第２領域Ｂの他に、第３領域Ｃをさらに有する。
第３領域Ｃは、第２領域Ｂの第１領域Ａと向かい合わない外側に位置する。
第３領域Ｃは、ゲート電極１３０と電気的に接続される回路素子２２０が配置された周辺回路領域である。
回路素子２２０は、それぞれ、活性領域２０５及び回路ゲート電極２２５を含む。
回路ゲート電極２２５と活性領域２０５の間には、回路ゲート絶縁層が介在する。
本発明の一実施形態において、回路素子２２０は、様々な大きさ及び配置形態を有することができる。
回路素子２２０は、それぞれ、活性領域２０５及び回路ゲート電極２２５を含む。
回路ゲート電極２２５と活性領域２０５の間には、回路ゲート絶縁層が介在する。
本発明の一実施形態において、回路素子２２０は、様々な大きさ及び配置形態を有することができる。
エッチング停止層１６０は、第３領域Ｃに配置されず、第２領域Ｂにおいて分離領域ＭＳを除いた領域にのみ配置される。
これにより、エッチング停止層１６０において、Ｘ方向に沿った第１端部は、第１領域Ａと第２領域Ｂの境界又は境界に隣接して位置し、他側の第２端部は、第２領域Ｂと第３領域Ｃの境界又は境界に隣接して位置する。
例えば、エッチング停止層１６０は、第１領域Ａと第２領域Ｂの境界から第２領域Ｂと第３領域Ｃの境界まで延長され得る。
エッチング停止層１６０において、Ｙ方向に沿った両端部は、分離領域ＭＳの側面と接するか、又は分離領域ＭＳの側面から離隔されて位置する。
これにより、エッチング停止層１６０において、Ｘ方向に沿った第１端部は、第１領域Ａと第２領域Ｂの境界又は境界に隣接して位置し、他側の第２端部は、第２領域Ｂと第３領域Ｃの境界又は境界に隣接して位置する。
例えば、エッチング停止層１６０は、第１領域Ａと第２領域Ｂの境界から第２領域Ｂと第３領域Ｃの境界まで延長され得る。
エッチング停止層１６０において、Ｙ方向に沿った両端部は、分離領域ＭＳの側面と接するか、又は分離領域ＭＳの側面から離隔されて位置する。
図９は、本発明の一実施形態による半導体装置の部分的な概略構成を示す断面図である。
図９は、図２ａに対応する領域を示す。
図９を参照すると、半導体装置１００ｇは、メモリセル領域ＣＥＬＬ及び周辺回路領域ＰＥＲＩを含む。
メモリセル領域ＣＥＬＬは、周辺回路領域ＰＥＲＩの上端に配置される。
本発明の一実施形態において、セル領域ＣＥＬＬは、周辺回路領域ＰＥＲＩの下端に配置することもできる。
図９は、図２ａに対応する領域を示す。
図９を参照すると、半導体装置１００ｇは、メモリセル領域ＣＥＬＬ及び周辺回路領域ＰＥＲＩを含む。
メモリセル領域ＣＥＬＬは、周辺回路領域ＰＥＲＩの上端に配置される。
本発明の一実施形態において、セル領域ＣＥＬＬは、周辺回路領域ＰＥＲＩの下端に配置することもできる。
メモリセル領域ＣＥＬＬは、図１〜図２ｃを参照して上述したように、基板１０１、ゲート電極１３０、チャネル構造物ＣＨ、分離領域ＭＳ、エッチング停止層１６０、及びコンタクトプラグ１８０を含む。
メモリセル領域ＣＥＬＬは、図３ａ〜図７を参照して上述したような様々な実施形態による構造を有することができる。
周辺回路領域ＰＥＲＩは、ベース基板２０１、ベース基板２０１上に配置された回路素子２２０ｇ、回路コンタクトプラグ２７０、及び回路配線ライン２８０を含む。
メモリセル領域ＣＥＬＬは、図３ａ〜図７を参照して上述したような様々な実施形態による構造を有することができる。
周辺回路領域ＰＥＲＩは、ベース基板２０１、ベース基板２０１上に配置された回路素子２２０ｇ、回路コンタクトプラグ２７０、及び回路配線ライン２８０を含む。
ベース基板２０１は、Ｘ方向及びＹ方向に延長される上面を有する。
ベース基板２０１は、別途の素子分離層が形成されて活性領域が定義される。
活性領域の一部には、不純物を含むソース／ドレイン領域２０５が配置される。
ベース基板２０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ−Ｖ族化合物半導体、又はＩＩ−ＶＩ族化合物半導体を含むことができる。
ベース基板２０１は、別途の素子分離層が形成されて活性領域が定義される。
活性領域の一部には、不純物を含むソース／ドレイン領域２０５が配置される。
ベース基板２０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ−Ｖ族化合物半導体、又はＩＩ−ＶＩ族化合物半導体を含むことができる。
回路素子２２０ｇは、水平（ｐｌａｎａｒ）トランジスタを含む。
それぞれの回路素子２２０ｇは、回路ゲート絶縁層２２２、スペーサー層２２４、及び回路ゲート電極２２５を含む。
回路ゲート電極２２５の両側におけるベース基板２０１内には、ソース／ドレイン領域２０５が配置される。
それぞれの回路素子２２０ｇは、回路ゲート絶縁層２２２、スペーサー層２２４、及び回路ゲート電極２２５を含む。
回路ゲート電極２２５の両側におけるベース基板２０１内には、ソース／ドレイン領域２０５が配置される。
周辺領域絶縁層２９０がベース基板２０１上における回路素子２２０ｇ上に配置される。
回路コンタクトプラグ２７０は、周辺領域絶縁層２９０を貫通してソース／ドレイン領域２０５に接続される。
回路コンタクトプラグ２７０を介して回路素子２２０ｇに電気信号が印加される。
図に示していない領域において、回路ゲート電極２２５にも回路コンタクトプラグ２７０が接続され得る。
回路配線ライン２８０は、回路コンタクトプラグ２７０と接続され、複数の層に配置される。
メモリセル領域ＣＥＬＬのゲート電極１３０は、図に示していない領域において、周辺回路領域ＰＥＲＩを貫通する別途の貫通領域及び貫通領域内の貫通ビアを介して周辺回路領域ＰＥＲＩの回路素子２２０ｇと接続される。
回路コンタクトプラグ２７０は、周辺領域絶縁層２９０を貫通してソース／ドレイン領域２０５に接続される。
回路コンタクトプラグ２７０を介して回路素子２２０ｇに電気信号が印加される。
図に示していない領域において、回路ゲート電極２２５にも回路コンタクトプラグ２７０が接続され得る。
回路配線ライン２８０は、回路コンタクトプラグ２７０と接続され、複数の層に配置される。
メモリセル領域ＣＥＬＬのゲート電極１３０は、図に示していない領域において、周辺回路領域ＰＥＲＩを貫通する別途の貫通領域及び貫通領域内の貫通ビアを介して周辺回路領域ＰＥＲＩの回路素子２２０ｇと接続される。
半導体装置１００ｇは、周辺回路領域ＰＥＲＩが先ず製造された後、メモリセル領域ＣＥＬＬの基板１０１がその上部に形成されて、メモリセル領域ＣＥＬＬが製造される。
基板１０１は、ベース基板２０１と同一の大きさを有するか、又はベース基板２０１よりも小さく形成することもできる。
基板１０１は、ベース基板２０１と同一の大きさを有するか、又はベース基板２０１よりも小さく形成することもできる。
図１０ａ〜図１５ｂは、本発明の一実施形態による半導体装置の製造方法を説明するための概略的な平面図及び断面図である。
図１０ａ及び図１０ｂを参照すると、基板１０１上にゲート電極１３０及び層間絶縁層１２０を交互に積層し、ゲート電極１３０がＸ方向において互いに異なる長さに延長されるように、ゲート電極１３０及び層間絶縁層１２０の一部を除去することで、上部分離領域ＳＳを形成する。
図１０ａ及び図１０ｂを参照すると、基板１０１上にゲート電極１３０及び層間絶縁層１２０を交互に積層し、ゲート電極１３０がＸ方向において互いに異なる長さに延長されるように、ゲート電極１３０及び層間絶縁層１２０の一部を除去することで、上部分離領域ＳＳを形成する。
ゲート電極１３０及び層間絶縁層１２０は、蒸着工程によって交互に蒸着されて積層構造物ＧＳをなす。
本発明の一実施形態において、積層構造物ＧＳの層間絶縁層１２０の厚さはすべて同一ではなくてもよい。
例えば、最下部の層間絶縁層１２０は、相対的に薄く形成され、最上部の層間絶縁層１２０は、相対的に厚く形成され得る。
層間絶縁層１２０及びゲート電極１３０の厚さや構成する膜の個数は、図に示したものから多様に変更することができる。
本発明の一実施形態において、積層構造物ＧＳの層間絶縁層１２０の厚さはすべて同一ではなくてもよい。
例えば、最下部の層間絶縁層１２０は、相対的に薄く形成され、最上部の層間絶縁層１２０は、相対的に厚く形成され得る。
層間絶縁層１２０及びゲート電極１３０の厚さや構成する膜の個数は、図に示したものから多様に変更することができる。
基板１０１の第２領域Ｂにおいて、上部のゲート電極１３０が下部のゲート電極１３０よりも短く延長されるように、ゲート電極１３０に対するフォトリソグラフィ工程及びエッチング工程を繰り返して行う。
これにより、ゲート電極１３０は、階段状のパッド領域ＰＡＤをなす。
本発明の一実施形態において、ゲート電極１３０は、Ｘ方向においてのみ階段状を有するか、又はＸ方向及びＹ方向の両方において階段状を有することができる。
図４の実施形態の場合、ゲート電極１３０が上部のゲート電極１３０よりも長く延長されて露出する領域にゲート電極１３０をなす物質をさらに蒸着し、ゲート電極１３０が端部領域ＲＲにおいて相対的に厚い厚さを有するように形成する。
これにより、ゲート電極１３０は、階段状のパッド領域ＰＡＤをなす。
本発明の一実施形態において、ゲート電極１３０は、Ｘ方向においてのみ階段状を有するか、又はＸ方向及びＹ方向の両方において階段状を有することができる。
図４の実施形態の場合、ゲート電極１３０が上部のゲート電極１３０よりも長く延長されて露出する領域にゲート電極１３０をなす物質をさらに蒸着し、ゲート電極１３０が端部領域ＲＲにおいて相対的に厚い厚さを有するように形成する。
上部分離領域ＳＳは、別途のマスク層を用いて上部分離領域ＳＳが形成される領域を露出させ、最上部から所定の数のゲート電極１３０及び層間絶縁層１２０を除去することによって形成する。
上部分離領域ＳＳは、図２ｂのように、上部ゲート電極１３０Ｕよりも下に延長される。
ゲート電極１３０及び層間絶縁層１２０が除去された領域に絶縁物質を蒸着し、上部絶縁層１０３を形成する。
上部絶縁層１０３は、例えば、層間絶縁層１２０と同一の物質からなり得る。
上部分離領域ＳＳは、図２ｂのように、上部ゲート電極１３０Ｕよりも下に延長される。
ゲート電極１３０及び層間絶縁層１２０が除去された領域に絶縁物質を蒸着し、上部絶縁層１０３を形成する。
上部絶縁層１０３は、例えば、層間絶縁層１２０と同一の物質からなり得る。
図１１ａ及び図１１ｂを参照すると、積層構造物ＧＳを覆う予備エッチング停止層１６０Ｐを形成する。
予備エッチング停止層１６０Ｐは、基板１０１の全体に形成される。
予備エッチング停止層１６０Ｐは、積層構造物ＧＳの内の最上部のゲート電極１３０の上面を覆うように形成される。
予備エッチング停止層１６０Ｐは、基板１０１の全体に形成される。
予備エッチング停止層１６０Ｐは、積層構造物ＧＳの内の最上部のゲート電極１３０の上面を覆うように形成される。
予備エッチング停止層１６０Ｐは、パッド領域ＰＡＤにおいてゲート電極１３０のプロファイルに沿ってゲート電極１３０の側面及び層間絶縁層１２０の側面を覆い、階段状に形成される。
予備エッチング停止層１６０Ｐは、基板１０１の第１領域Ａにおいてゲート電極１３０の上面の他に上部分離領域ＳＳを覆うように形成される。
予備エッチング停止層１６０Ｐは、基板１０１の第１領域Ａにおいてゲート電極１３０の上面の他に上部分離領域ＳＳを覆うように形成される。
予備エッチング停止層１６０Ｐは、ゲート電極１３０及び後続して形成されるセル領域絶縁層１９０（図２ａ参照）と異なる物質を含む。
予備エッチング停止層１６０Ｐは、ゲート電極１３０及びセル領域絶縁層１９０とエッチング選択性を有する物質からなる。
例えば、ゲート電極１３０は、多結晶シリコンを含み、セル領域絶縁層１９０は、シリコン酸化物又はシリコン窒化物を含み、予備エッチング停止層１６０Ｐは、金属酸化物を含む。
予備エッチング停止層１６０Ｐが金属酸化物を含む場合には、特定のエッチング条件下において湿式エッチングを介して容易に除去することができ、特定のエッチング条件下においては乾式エッチングによって容易に除去されないことがある。
予備エッチング停止層１６０Ｐは、ゲート電極１３０及びセル領域絶縁層１９０とエッチング選択性を有する物質からなる。
例えば、ゲート電極１３０は、多結晶シリコンを含み、セル領域絶縁層１９０は、シリコン酸化物又はシリコン窒化物を含み、予備エッチング停止層１６０Ｐは、金属酸化物を含む。
予備エッチング停止層１６０Ｐが金属酸化物を含む場合には、特定のエッチング条件下において湿式エッチングを介して容易に除去することができ、特定のエッチング条件下においては乾式エッチングによって容易に除去されないことがある。
図１２ａ及び図１２ｂを参照すると、予備エッチング停止層１６０Ｐをパターニングしてエッチング停止層１６０を形成する。
予備エッチング停止層１６０Ｐは、フォトリソグラフィ工程及びそれによるフォトマスク層を介してパターニングされる。
予備エッチング停止層１６０Ｐは、フォトリソグラフィ工程及びそれによるフォトマスク層を介してパターニングされる。
予備エッチング停止層１６０Ｐは、第１領域Ａ及び第２領域Ｂにおいて分離領域ＭＳ（図１参照）が形成される領域において除去される。
除去工程は、例えば、湿式エッチング工程を介して行われる。
これにより、エッチング停止層１６０は、第２領域Ｂにおいて分離領域ＭＳが形成される領域を除いた領域にのみ残存する。
図３ａ及び図３ｂの実施形態の場合、本段階では、分離領域ＭＳが形成される領域を含み、分離領域ＭＳが形成される領域よりも広い領域において予備エッチング停止層１６０Ｐを除去することにより、エッチング停止層１６０ａを形成する。
除去工程は、例えば、湿式エッチング工程を介して行われる。
これにより、エッチング停止層１６０は、第２領域Ｂにおいて分離領域ＭＳが形成される領域を除いた領域にのみ残存する。
図３ａ及び図３ｂの実施形態の場合、本段階では、分離領域ＭＳが形成される領域を含み、分離領域ＭＳが形成される領域よりも広い領域において予備エッチング停止層１６０Ｐを除去することにより、エッチング停止層１６０ａを形成する。
本発明の一実施形態において、エッチング停止層１６０に対する熱処理工程がさらに行われる。
熱処理工程により、エッチング停止層１６０は、硬化して相対的に硬い（ｈａｒｄ）フィルムの特性を有し得る。
熱処理工程により、エッチング停止層１６０は、硬化して相対的に硬い（ｈａｒｄ）フィルムの特性を有し得る。
図１３ａ及び図１３ｂを参照すると、積層構造物ＧＳを貫通するチャネル構造物ＣＨを形成する。
先ず、積層構造物ＧＳの上部を覆うセル領域絶縁層１９０を形成する。
先ず、積層構造物ＧＳの上部を覆うセル領域絶縁層１９０を形成する。
チャネル構造物ＣＨは、ゲート電極１３０及び層間絶縁層１２０を異方性エッチングして形成し、孔の形のチャネル孔を形成した後、これを埋め込むことにより、形成する。
積層構造物ＧＳの高さにより、チャネル構造物ＣＨの側壁は、基板１０１の上面に対して垂直でない。
チャネル構造物ＣＨは、基板１０１の一部をリセスするように形成される。
チャネル孔は、エッチング停止層１６０が配置されない領域に形成されるため、形成工程が容易に行われ得る。
積層構造物ＧＳの高さにより、チャネル構造物ＣＨの側壁は、基板１０１の上面に対して垂直でない。
チャネル構造物ＣＨは、基板１０１の一部をリセスするように形成される。
チャネル孔は、エッチング停止層１６０が配置されない領域に形成されるため、形成工程が容易に行われ得る。
次に、チャネル孔内に、エピタキシャル層１０５、ゲート誘電層１４５、チャネル層１４０、チャネル絶縁層１５０、及びチャネルパッド１５５を順次に形成する。
エピタキシャル層１０５は、選択的エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ、ＳＥＧ）工程を用いて形成する。
エピタキシャル層１０５は、単一層又は複数の層からなり得る。
エピタキシャル層１０５は、不純物がドープされているか、又はドープされていない多結晶シリコン、単結晶シリコン、多結晶ゲルマニウムあるいは単結晶ゲルマニウムを含むことができる。
エピタキシャル層１０５は、選択的エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ、ＳＥＧ）工程を用いて形成する。
エピタキシャル層１０５は、単一層又は複数の層からなり得る。
エピタキシャル層１０５は、不純物がドープされているか、又はドープされていない多結晶シリコン、単結晶シリコン、多結晶ゲルマニウムあるいは単結晶ゲルマニウムを含むことができる。
ゲート誘電層１４５は、原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）又は化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）を用いて均一な厚さを有するように形成する。
チャネル層１４０は、チャネル構造物ＣＨ内におけるゲート誘電層１４５上に形成される。
チャネル絶縁層１５０は、チャネル構造物ＣＨを充填するように形成され、絶縁物質であり得る。
但し、実施形態に応じて、チャネル絶縁層１５０ではない導電性物質でチャネル層１４０の間を埋め込むこともできる。
チャネルパッド１５５は、導電性物質からなり得、例えば、多結晶シリコンからなることができる。
チャネル層１４０は、チャネル構造物ＣＨ内におけるゲート誘電層１４５上に形成される。
チャネル絶縁層１５０は、チャネル構造物ＣＨを充填するように形成され、絶縁物質であり得る。
但し、実施形態に応じて、チャネル絶縁層１５０ではない導電性物質でチャネル層１４０の間を埋め込むこともできる。
チャネルパッド１５５は、導電性物質からなり得、例えば、多結晶シリコンからなることができる。
図１４ａ及び図１４ｂを参照すると、積層構造物ＧＳを貫通する分離領域ＭＳを形成する。
先ず、フォトリソグラフィ工程を用いてマスク層を形成し、積層構造物ＧＳを異方性エッチングすることにより、分離領域ＭＳが形成される領域に開口部を形成する。
開口部の形成前に、下部構造物の保護のために、チャネル構造物ＣＨ上にセル領域絶縁層１９０をさらに形成する。
次に、開口部内に導電層１１０及び分離絶縁層１０７を形成して分離領域ＭＳを形成する。
先ず、フォトリソグラフィ工程を用いてマスク層を形成し、積層構造物ＧＳを異方性エッチングすることにより、分離領域ＭＳが形成される領域に開口部を形成する。
開口部の形成前に、下部構造物の保護のために、チャネル構造物ＣＨ上にセル領域絶縁層１９０をさらに形成する。
次に、開口部内に導電層１１０及び分離絶縁層１０７を形成して分離領域ＭＳを形成する。
本段階において、分離領域ＭＳが形成される領域には、エッチング停止層１６０が配置されないため、開口部の形成工程を容易に行うことができる。
具体的には、第２領域Ｂにおけるゲート電極１３０は、パッド領域ＰＡＤをなすため、互いに異なる高さに最上部のゲート電極１３０が位置する。
これにより、互いに異なる高さに配置されるゲート電極１３０を含む積層構造物ＧＳをエッチングして開口部を形成する必要がある。
しかし、この場合にも、分離領域ＭＳが形成される領域には、エッチング工程のバリアとして作用するエッチング停止層１６０が配置されないため、開口部の下端の位置がＸ方向に沿って実質的に一定に形成される。
具体的には、第２領域Ｂにおけるゲート電極１３０は、パッド領域ＰＡＤをなすため、互いに異なる高さに最上部のゲート電極１３０が位置する。
これにより、互いに異なる高さに配置されるゲート電極１３０を含む積層構造物ＧＳをエッチングして開口部を形成する必要がある。
しかし、この場合にも、分離領域ＭＳが形成される領域には、エッチング工程のバリアとして作用するエッチング停止層１６０が配置されないため、開口部の下端の位置がＸ方向に沿って実質的に一定に形成される。
図１５ａ及び図１５ｂを参照すると、セル領域絶縁層１９０を貫通してパッド領域ＰＡＤをなすゲート電極１３０を露出させるコンタクト孔ＰＨを形成する。
コンタクト孔ＰＨの形成工程は、２段階のエッチング工程を用いて行う。
第１エッチング工程において、コンタクト孔ＰＨは、上部からセル領域絶縁層１９０を貫通してエッチング停止層１６０が露出するように延長される。
コンタクト孔ＰＨの形成工程は、２段階のエッチング工程を用いて行う。
第１エッチング工程において、コンタクト孔ＰＨは、上部からセル領域絶縁層１９０を貫通してエッチング停止層１６０が露出するように延長される。
コンタクト孔ＰＨは、エッチング停止層１６０を一部リセスしてなる。
第１エッチング工程は、例えば、乾式エッチング工程を介して行う。
第２エッチング工程において、コンタクト孔ＰＨによって露出するエッチング停止層１６０が除去されて、下部において最上部のゲート電極１３０が露出する。
コンタクト孔ＰＨは、ゲート電極１３０を一部リセスしてなる。
第２エッチング工程は、例えば、湿式エッチング工程を介して行われ、エッチング停止層１６０が選択的に除去される。
第１エッチング工程は、例えば、乾式エッチング工程を介して行う。
第２エッチング工程において、コンタクト孔ＰＨによって露出するエッチング停止層１６０が除去されて、下部において最上部のゲート電極１３０が露出する。
コンタクト孔ＰＨは、ゲート電極１３０を一部リセスしてなる。
第２エッチング工程は、例えば、湿式エッチング工程を介して行われ、エッチング停止層１６０が選択的に除去される。
本段階において、最上部のゲート電極１３０上にエッチング停止層１６０が配置されるため、互いに異なる深さのコンタクト孔ＰＨを最小回数、例えば、１回のフォトリソグラフィ工程によってパッド領域ＰＡＤに同時に形成することができる。
次に、図１〜図２ｃを再び参照すると、コンタクトプラグ１８０及び配線ライン１７０を形成する。
先ず、コンタクト孔ＰＨに導電性物質を満たしてコンタクトプラグ１８０を形成する。
その後、コンタクトプラグ１８０と接続された配線ライン１７０を形成する。
次に、図１〜図２ｃを再び参照すると、コンタクトプラグ１８０及び配線ライン１７０を形成する。
先ず、コンタクト孔ＰＨに導電性物質を満たしてコンタクトプラグ１８０を形成する。
その後、コンタクトプラグ１８０と接続された配線ライン１７０を形成する。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１００ 半導体装置
１０１ 基板
１０２ 第１水平導電層
１０３ 上部絶縁層
１０４ 第２水平導電層
１０５ エピタキシャル層
１０７ 分離絶縁層
１１０ 導電層
１２０ 層間絶縁層
１３０ ゲート電極
１３０Ｌ 下部ゲート電極
１３０Ｍ メモリセルゲート電極
１３０Ｕ 上部ゲート電極
１４０ チャネル層
１４５ ゲート誘電層
１５０ チャネル絶縁層
１５５ チャネルパッド
１６０ エッチング停止層
１７０ 配線ライン
１８０ コンタクトプラグ
１９０ セル領域絶縁層
ＣＨ チャネル構造物
ＧＳ 積層構造物
ＭＳ 分離領域
ＳＳ 上部分離領域
ＰＡＤ パッド領域
ＲＲ 端部領域
１０１ 基板
１０２ 第１水平導電層
１０３ 上部絶縁層
１０４ 第２水平導電層
１０５ エピタキシャル層
１０７ 分離絶縁層
１１０ 導電層
１２０ 層間絶縁層
１３０ ゲート電極
１３０Ｌ 下部ゲート電極
１３０Ｍ メモリセルゲート電極
１３０Ｕ 上部ゲート電極
１４０ チャネル層
１４５ ゲート誘電層
１５０ チャネル絶縁層
１５５ チャネルパッド
１６０ エッチング停止層
１７０ 配線ライン
１８０ コンタクトプラグ
１９０ セル領域絶縁層
ＣＨ チャネル構造物
ＧＳ 積層構造物
ＭＳ 分離領域
ＳＳ 上部分離領域
ＰＡＤ パッド領域
ＲＲ 端部領域
Claims (20)
- 第１領域及び第２領域を有する基板と、
前記第１領域において第１方向に沿って互いに離隔して積層され、前記第２領域において第２方向に沿って互いに異なる長さに延長されて階段状のパッド領域をなす複数のゲート電極と、
前記ゲート電極と交互に配置される層間絶縁層と、
前記第１領域において、前記ゲート電極を貫通するように配置され、前記第１方向に沿って延長され、チャネル層を含むチャネル構造物と、
前記第１領域及び前記第２領域において前記ゲート電極を貫通し、前記第２方向に延長されるように配置される分離領域と、
前記第１領域及び前記分離領域と重ならないように、前記第２領域において前記パッド領域をなす前記ゲート電極の内の最上部の前記ゲート電極上に配置されるエッチング停止層と、
前記ゲート電極及び前記エッチング停止層を覆うセル領域絶縁層と、
前記第２領域において上部から前記セル領域絶縁層及び前記エッチング停止層を貫通するよう配置され、前記パッド領域において前記ゲート電極と接続されるコンタクトプラグと、を有することを特徴とする半導体装置。 - 前記エッチング停止層は、前記チャネル構造物の側面から離隔されることを特徴とする請求項１に記載の半導体装置。
- 前記エッチング停止層は、前記第１方向及び前記第２方向に垂直な第３方向において前記分離領域の側面から離隔されることを特徴とする請求項１に記載の半導体装置。
- 前記エッチング停止層は、前記パッド領域に沿って階段状に連続的に延長されることを特徴とする請求項１に記載の半導体装置。
- 前記エッチング停止層は、金属酸化物を含むことを特徴とする請求項１に記載の半導体装置。
- 前記ゲート電極は、半導体物質を含むことを特徴とする請求項１に記載の半導体装置。
- 前記ゲート電極は、金属を含むことを特徴とする請求項１に記載の半導体装置。
- 前記第２領域において、前記ゲート電極を貫通するよう配置され、前記第１方向に沿って延長され、前記チャネル層を含むダミーチャネル構造物をさらに有することを特徴とする請求項７に記載の半導体装置。
- 前記分離領域は、導電層と、前記導電層と前記ゲート電極との間に配置される分離絶縁層と、を含むことを特徴とする請求項１に記載の半導体装置。
- 前記基板上において、前記ゲート電極及び前記層間絶縁層の下部に水平に配置され、前記チャネル層と直接接触する少なくとも一つの水平導電層をさらに有することを特徴とする請求項１に記載の半導体装置。
- 前記エッチング停止層は、一端が前記基板の上面と接することを特徴とする請求項１に記載の半導体装置。
- 前記ゲート電極及び前記層間絶縁層は、前記第１方向に沿って積層された第１積層構造物及び第２積層構造物をなし、
前記エッチング停止層は、前記パッド領域において前記第１積層構造物及び前記第２積層構造物のそれぞれの上部に配置される第１エッチング停止層及び第２エッチング停止層を含むことを特徴とする請求項１に記載の半導体装置。 - 前記基板は、前記第２領域の外側に位置し回路素子が配置される第３領域をさらに有し、
前記エッチング停止層は、前記第１領域と前記第２領域の境界から前記第２領域と前記第３領域の境界まで延長されることを特徴とする請求項１に記載の半導体装置。 - 第１方向に沿って互いに離隔されて積層され、第２方向に沿って互いに異なる長さに延長されて階段状のパッド領域をなす複数のゲート電極と、
前記ゲート電極を貫通するよう配置され、前記第２方向に延長される分離領域と、
前記パッド領域をなす前記ゲート電極の内の最上部の前記ゲート電極上に配置されるエッチング停止層と、
前記エッチング停止層を貫通するよう配置され、前記パッド領域において前記ゲート電極と接続されるコンタクトプラグと、を有し、
前記エッチング停止層は、前記分離領域の側面から離隔されることを特徴とする半導体装置。 - 前記ゲート電極を貫通するよう配置され、前記第１方向に沿って延長され、チャネル層を含むチャネル構造物をさらに有することを特徴とする請求項１４に記載の半導体装置。
- 前記基板は、第１領域、及び前記第１領域の少なくとも一側に位置する第２領域を有し、
前記チャネル構造物は、前記第１領域に配置され、前記エッチング停止層は前記第２領域の一部に配置されることを特徴とする請求項１５に記載の半導体装置。 - 前記基板と前記第１方向に沿って離隔して配置され、回路素子を提供するベース基板をさらに有することを特徴とする請求項１４に記載の半導体装置。
- 第１領域及び第２領域を有する基板と、
前記第１領域において第１方向に沿って互いに離隔して積層され、前記第２領域において第２方向に沿って互いに異なる長さに延長されて階段状のパッド領域をなす複数のゲート電極と、
前記第１領域において前記ゲート電極を貫通するよう配置され、前記第１方向に沿って延長され、チャネル層を含むチャネル構造物と、
前記第１領域及び前記第２領域において前記ゲート電極を貫通するよう配置され、前記第２方向に延長される分離領域と、
前記第２領域において前記パッド領域をなす前記ゲート電極の内の最上部の前記ゲート電極上に配置されるエッチング停止層と、
前記エッチング停止層を貫通するよう配置され、前記パッド領域において前記ゲート電極と接続されるコンタクトプラグと、を有し、
前記エッチング停止層において、前記第２方向に沿った第１端部は、前記第１領域と前記第２領域の境界に位置し、前記第１方向に沿った両端部は、前記分離領域の側面と接するか、又は前記分離領域から離隔されて位置することを特徴とする半導体装置。 - 前記エッチング停止層において、前記第２方向に沿った前記第１端部と対向する第２端部は、前記基板の上面上に位置することを特徴とする請求項１８に記載の半導体装置。
- 前記エッチング停止層は、平面図上において長方形状を有することを特徴とする請求項１８に記載の半導体装置。
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