KR20200078779A - 수직형 메모리 장치 - Google Patents

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Abstract

본 발명의 예시적인 실시예에 따른 수직형 메모리 장치는 기판 상에 서로 이격되어 적층되는 제1 게이트 전극들을 포함하는 제1 게이트 구조물, 상기 제1 게이트 구조물을 관통하며 상기 기판과 접촉하는 제1 채널 구조물들, 상기 제1 게이트 구조물을 상에 서로 이격되어 적층되는 제2 게이트 전극들을 포함하는 제2 게이트 구조물, 및 상기 제2 게이트 구조물을 관통하며 상기 제1 채널 구조물들과 접촉하는 제2 채널 구조물들을 포함하고, 각각의 상기 제1 채널 구조물들은 상기 제1 게이트 구조물을 관통하는 제1 채널층, 및 n형 불순물을 포함하는 제1 패드 영역과 p형 불순물을 포함하는 제2 패드 영역을 포함하며 상기 제1 채널층 상에 배치되는 제1 채널 패드를 포함한다.

Description

수직형 메모리 장치 {VERTICAL MEMORY DEVICE}
본 발명은 수직형 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 장치의 집적도를 증가시킬 필요가 있다. 반도체 메모리 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 셀들이 적층된 수직형 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도가 향상되고, 우수한 전기적인 특성을 가지는 수직형 메모리 장치를 제공하는 것이다
예시적인 실시예에 따른 수직형 메모리 장치는, 기판 상에 서로 이격되어 적층되는 제1 게이트 전극들을 포함하는 제1 게이트 구조물, 상기 제1 게이트 구조물을 관통하며 상기 기판과 접촉하는 제1 채널 구조물들, 상기 제1 게이트 구조물을 상에 서로 이격되어 적층되는 제2 게이트 전극들을 포함하는 제2 게이트 구조물, 및 상기 제2 게이트 구조물을 관통하며 상기 제1 채널 구조물들과 접촉하는 제2 채널 구조물들을 포함하고, 각각의 상기 제1 채널 구조물들은 상기 제1 게이트 구조물을 관통하는 제1 채널층, 및 n형 불순물을 포함하는 제1 패드 영역과 p형 불순물을 포함하는 제2 패드 영역을 포함하며 상기 제1 채널층 상에 배치되는 제1 채널 패드를 포함한다.
예시적인 실시예에 따른 수직형 메모리 장치는, 기판 상에 서로 이격되어 적층되는 제1 게이트 전극들 및 상기 제1 게이트 전극들 상에 배치된 반도체층을 포함하는 제1 게이트 구조물, 상기 제1 게이트 구조물을 상에 서로 이격되어 적층되는 제2 게이트 전극들을 포함하는 제2 게이트 구조물, 및 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물을 관통하며 상기 기판에 접촉하는 채널 구조물들을 포함하고, 상기 반도체층은 상기 기판의 상면에 평행한 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향에서 교대로 배치된 제1 반도체 영역들 및 제2 반도체 영역들을 포함한다.
예시적인 실시예에 따른 수직형 메모리 장치는, 기판 상에 서로 이격되어 적층되는 제1 게이트 전극들 및 상기 제1 게이트 전극들 상에 배치된 반도체층을 포함하는 제1 게이트 구조물, 상기 제1 게이트 구조물을 관통하며 상기 기판과 접촉하는 제1 채널 구조물, 상기 제1 게이트 구조물을 상에 서로 이격되어 적층되는 제2 게이트 전극들을 포함하는 제2 게이트 구조물, 및 상기 제2 게이트 구조물을 관통하며 상기 제1 채널 구조물과 접촉하는 제2 채널 구조물을 포함하고, 상기 제1 채널 구조물은 상기 제1 게이트 구조물을 관통하는 제1 채널층, 및 상기 반도체층과 동일한 수직 레벨이 위치하며 상기 제1 채널층의 내측면에 국부적으로 배치된 절연층을 포함한다.
본 발명의 실시예들에 따르면, 집적도가 향상되고, 우수한 전기적인 특성을 가지는 수직형 메모리 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예에 따른 수직형 메모리 장치를 개략적으로 나타내는 평면도이다.
도 2는 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 3 및 도 4는 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도들이다.
도 5 내지 도 13은 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도들이다.
도 14는 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 단면도들이다.
도 15 내지 도 17은 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도들이다.
도 18은 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 단면도들이다.
도 19 내지 도 23은 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도들이다.
도 24는 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 예시적인 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예에 따른 수직형 메모리 장치를 개략적으로 나타내는 평면도이고, 도 2는 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 수직형 메모리 장치(100)는, 기판(101), 기판(101) 상에 배치되며 게이트 전극들(130)을 포함하는 게이트 구조물들(GS), 기판(101)의 상면에 수직한 방향(예를 들어, z 방향)으로 연장되며 게이트 구조물들(GS)을 관통하고 채널층(140)이 내부에 배치되는 채널 구조물들(CH), 및 기판(101) 상에서 기판(10)의 상면에 수평한 방향(예를 들어, x 방향)으로 게이트 구조물들(GS)과 교대로 배치되는 분리 영역들(SA)을 포함할 수 있다.
게이트 구조물들(GS)은 기판(101) 상에 순차적으로 적층된 제1 게이트 구조물(GS1) 및 제2 게이트 구조물(GS2)을 포함한다. 제1 및 제2 게이트 구조물들(GS1, GS2) 각각은 교대로 적층된 몰드 절연층들(120) 및 게이트 전극들(130)을 포함할 수 있다. 제2 게이트 구조물(GS2)은 게이트 전극들(130)의 하부에 배치되는 중간 삽입층(105)을 더 포함할 수 있다. 채널 구조물들(CH)은 기판(101) 상에 순차적으로 적층된 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)을 포함할 수 있다. 제1 및 제2 채널 구조물들(CH1, CH2)은 각각 채널층(140), 채널층(140)과 게이트 전극들(130)의 사이에 배치되는 게이트 유전층(145), 채널층(140) 상에 배치되는 채널 패드(155, 155'), 및 채널층(140) 내부를 채우는 갭필 절연층(150)을 포함할 수 있다. 분리 영역들(SA)은 각각 소스 도전층(170) 및 소스 절연층(172)을 포함할 수 있다. 수직형 메모리 장치(100)에서, 각각의 채널 구조물들(CH)을 따라 복수의 메모리 셀들을 포함하는 하나의 메모리 셀 스트링이 구성될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI 화합물 반도체를 포함할 수 있다. 상기 IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 예를 들어, 단결정질 실리콘을 포함할 수 있다.
복수의 게이트 전극들(130)은 기판(101)의 상면에 수직한 방향(z 방향)에서 이격되어 배치될 수 있다. 복수의 게이트 전극들(130)은 기판(101)의 상면에 평행한 y 방향으로 연장되도록 배치될 수 있다. 게이트 전극들(130)은 스트링 선택 라인들, 워드 라인들, 및 접지 선택 라인을 이루며 연장될 수 있다. 상기 스트링 선택 라인들을 이루는 최상부의 게이트 전극(130)은 절연층(IL)에 의해 x 방향에서 서로 분리될 수 있다.
게이트 전극들(130)의 개수 및 몰드 절연층들(120)의 개수는 실시예들에서 다양하게 변경될 수 있으며, 제1 및 제2 게이트 구조물들(GS1, GS2)에 속하는 게이트 전극들(130)의 개수는 서로 동일하거나 다를 수 있다.
게이트 전극들(130)을 포함하는 게이트 구조물들(GS)은 y 방향으로 연장되는 분리 영역들(SA)에 의하여 x 방향에서 서로 이격되어 배치될 수 있다. 예를 들어, 두 개의 분리 영역들(SA) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier layer)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
몰드 절연층들(120)은 게이트 전극들(130) 사이에 배치될 수 있다. 몰드 절연층들(120)은 게이트 구조물(GS)의 상부 및 하부에 배치될 수 있다. 몰드 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 z 방향에서 서로 이격되고 기판(101)의 상면에 평행한 y 방향으로 연장되도록 배치될 수 있다. 몰드 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다. 몰드 절연층들(120)의 측면은 게이트 전극들(130)의 측면과 동일 평면을 이루는 것으로 도시되었으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 몰드 절연층들(120)의 측면은 게이트 전극들(130)의 측면으로부터 소스 절연층(172)을 향하여 돌출된 구조를 가질 수 있다.
제1 게이트 구조물(GS1) 상에 배치되는 제2 게이트 구조물(GS2)은 기판(101)의 상면에 평행하게 연장되는 중간 삽입층(105)을 더 포함할 수 있다. 중간 삽입층(105)은 제1 게이트 구조물(GS1)의 최상부의 게이트 전극(130)과 제2 게이트 구조물(GS2)의 최하부의 게이트 전극(130)의 사이에 배치될 수 있다. 중간 삽입층(105)은 제1 채널 구조물들(CH1)의 채널 패드들(155')로부터 이격되어 배치될 수 있다. 중간 삽입층(105)은 제2 게이트 구조물(GS2)의 게이트 전극들(130)과 같이 제2 채널 구조물들(CH2)을 둘러싸며 y 방향으로 연장될 수 있다. 중간 삽입층(105)은 제2 채널 구조물들(CH2)을 형성하는 공정에서, 채널 홀들의 형성 시 식각 정지층으로 이용될 수 있다. 이에 대해서는 하기에 도 10을 참조하여 더욱 상세히 설명한다.
중간 삽입층(105)은 도전성 또는 절연성 물질을 포함할 수 있다. 예를 들어, 중간 삽입층(105)이 도전성 물질로 이루어진 경우라도, 중간 삽입층(105)에는 전기적 신호가 인가되지 않아 수직형 메모리 장치(100)에서 전기적인 기능을 수행하지 않을 수 있다. 중간 삽입층(105)은 몰드 절연층들(120)과 다른 물질로 이루어질 수 있다. 예를 들어, 중간 삽입층(105)은 몰드 절연층들(120)에 대하여 식각 선택성이 있는 물질로 이루어질 수 있다. 예시적인 실시예들에서, 중간 삽입층(105)은 게이트 전극들(130)과 다른 물질을 포함할 수 있으며, 예를 들어 다결정질 실리콘으로 이루어질 수 있으나, 이에 한정되지는 않는다.
채널 구조물들(CH)은 게이트 구조물들(GS)을 관통하며, 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 형태로 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)을 구성하는 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)은 기판(101)의 수직한 z 방향에서 서로 연결되도록 배치될 수 있다.
제1 및 제2 채널 구조물들(CH1, CH2)은 각각 기판(101)에 수직한 측면을 갖거나, 또는 경사진 측면을 가질 수 있다. 제1 및 제2 채널 구조물들(CH1, CH2)은 기판(101)에 가까울수록 그 폭이 좁아질 수 있다.
게이트 전극들(130)을 관통하는 채널층(140)은 그 내부의 갭필 절연층(150)을 둘러싸는 실린더 형상으로 형성될 수 있다. 게이트 유전층(140)은 채널층(140)을 둘러싸고, 게이트 전극들(130)과 채널층(140)을 절연시킬 수 있다.
제2 채널 구조물(CH2)의 채널층(140)은 제1 채널 구조물(CH1)의 채널 패드(155')에 직접 연결되고, 제1 채널 구조물(CH1)의 채널층(140)은 기판(101)에 직접 연결될 수 있다. 예시적인 실시예에서, 제1 채널 구조물(CH1)의 채널층(140)은 기판(101)과 직접 연결되지 않고, 기판(101) 상의 에피택셜층과 연결될 수도 있다. 채널층(140)은 예를 들어, 도핑되지 않은 다결정질 실리콘을 포함할 수 있다.
제1 및 제2 채널 구조물들(CH1, CH2)에서 채널층들(140) 상에는 채널 패드들(155, 155')이 각각 배치될 수 있다. 채널 패드들(155, 155')은 갭필 절연층들(150)의 상면을 덮고 채널층들(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155, 155')은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
제1 채널 구조물들(CH1)의 채널 패드들(155')은 제2 채널 구조물들(CH2)의 채널층들(140)과 직접 접촉되어 연결될 수 있다. 제1 채널 구조물들(CH1)의 채널 패드들(155')은 n형 불순물들을 포함하는 제1 패드 영역(155n) 및 p형 불순물들을 포함하는 제2 패드 영역(155p)을 포함할 수 있다. 예를 들어, 기판(101)의 상면에 평행한 x 방향을 따라 제1 패드 영역들(155n) 및 제2 패드 영역들(155p)을 교대로 배치될 수 있다. 제1 패드 영역들(155n)과 제2 패드 영역들(155p)은 기판(101)의 상면에 평행하며 x 방향과 교차하는 y 방향에서 각각 서로 다른 직선들 상에 배치될 수 있다. 수직형 기판(101)의 상면에 평행한 평면 상에서 제1 패드 영역(155n)의 면적과 제2 패드 영역(155p)의 면적이 서로 다를 수 있다. 제2 채널 구조물들(CH2)의 채널 패드들(155)은 n형 불순물들을 포함할 수 있다.
제1 채널 구조물(CH1)의 채널층(140)과 제2 채널 구조물(CH2)의 채널층(140)은 제1 패드 영역(155n) 및 제2 패드 영역(155p)에 의해 서로 전기적으로 연결될 수 있다. 제1 채널 구조물(CH1)의 채널 패드(155')가 서로 다른 도전형을 가지는 제1 패드 영역(155n) 및 제2 패드 영역(155p)을 포함함으로써, 제1 채널 구조물(CH1)의 채널층(140)과 제2 채널 구조물(CH2)의 채널층(140) 사이에 전자들(electrons)이 전달되는 통로와 정공들(holes)이 전달되는 통로가 분리될 수 있다.
제1 패드 영역(155n)을 통해 제1 채널 구조물들(CH1)의 채널층들(140)과 제2 채널 구조물들(CH2)의 채널층들(140) 사이에 전자들(electrons)의 전달이 용이하게 이루어질 수 있다. 제2 패드 영역(155p)을 통해 제1 채널 구조물들(CH1)의 채널층들(140)과 제2 채널 구조물들(CH2)의 채널층들(140) 사이에 정공들(holes)의 전달이 용이하게 이루어질 수 있다. 정공들(holes)의 전달이 용이하게 이루어짐으로써, 수직형 메모리 장치(100)의 메모리 셀들에 대한 소거(erase) 동작이 용이하게 이루어질 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 게이트 유전층(145)은 채널층(140)의 외측면을 덮으며, z 방향으로 연장될 수 있다. 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예시적인 실시예들에서, 상기 전하 저장층이 전하 트랩층인 경우, 상기 전하 저장층은 실리콘 질화물로 이루어질 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 물질은 실리콘 산화물보다 큰 유전율을 가지는, 하프늄 산화물 또는 알루미늄 산화물 등의 금속 산화물들을 포함할 수 있다. 예시적인 실시예들에서, 상기 블록킹층 중 적어도 일부는 게이트 전극들(130)과 몰드 절연층들(120) 사이로 수평 방향으로 연장될 수 있다.
분리 영역들(SA)은 채널 구조물들(CH)의 사이에서 게이트 구조물(GS)을 관통하여 기판(101)과 연결될 수 있다. 소스 도전층(170)은 소스 절연층(172)에 의해 게이트 전극들(130)과 이격되며 전기적으로 절연될 수 있다. 따라서, 게이트 전극들(130)은 소스 도전층(170)을 사이에 두고 x 방향에서 소정 간격으로 서로 분리될 수 있다. 소스 도전층(170)은 y 방향으로 연장되는 라인 형상으로 배치될 수 있다. 소스 도전층(170)은 공통 소스 라인(CSL)일 수 있다. 소스 도전층(170)은, x 방향으로 소정 간격으로 배치될 수 있다. 소스 도전층(170)은 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있다. 소스 도전층(170)의 측면은 기판(101) 상면에 대해 경사질 수 있다. 예시적인 실시예들에서, 소스 도전층(170)과 접하는 기판(101)에는 불순물 영역이 배치될 수 있다.
도 3 및 도 4는 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도들이다.
도 3을 참조하면, 수직형 메모리 장치(100A)는 도 2의 실시예에서와 달리, 제1 내지 제3 게이트 구조물들(GS1, GS2, GS3) 및 제1 내지 제3 채널 구조물들(CH1, CH2, CH3)을 포함할 수 있다. 즉, 게이트 구조물들(GS)은 기판(101) 상에 순차적으로 적층된 세 개의 제1 내지 제3 게이트 구조물들(GS1, GS2, GS3)을 포함할 수 있으며, 채널 구조물들(CH)은 기판(101) 상에 순차적으로 제1 내지 제3 채널 구조물들(CH1, CH2, CH3)을 포함할 수 있다.
제3 게이트 구조물(GS3)은 제2 게이트 구조물(GS2)과 같이, 중간 삽입층(105), 몰드 절연층들(120), 및 게이트 전극들(130)을 포함할 수 있다. 각각의 제3 채널 구조물들(CH3)은 게이트 유전층(145), 채널층(140), 갭필 절연층(150) 및 채널 패드(155)를 포함할 수 있다.
제1 및 제2 채널 구조물들(CH1, CH2)과 동일하거나 유사한 구조를 가질 수 있다. 각각의 제1 및 제2 채널 구조물들(CH1, CH2)은 게이트 유전층(145), 채널층(140), 갭필 절연층(150) 및 채널 패드(155')를 포함할 수 있다.
제1 채널 구조물들(CH1)의 채널 패드들(155')은 제2 채널 구조물들(CH2)의 채널층들(140)과 직접 접촉되고, 제2 채널 구조물들(CH2)의 채널 패드들(155')은 제3 채널 구조물들(CH3)의 채널층들(140)과 직접 접촉될 수 있다.
제1 및 제2 채널 구조물들(CH1)의 채널 패드들(155')은 n형 불순물들을 포함하는 제1 패드 영역(155n) 및 p형 불순물들을 포함하는 제2 패드 영역(155p)을 포함할 수 있다. 예를 들어, 기판(101)의 상면에 평행한 x 방향을 따라 제1 패드 영역들(155n) 및 제2 패드 영역들(155p)을 교대로 배치될 수 있다. 제1 패드 영역들(155n)과 제2 패드 영역들(155p)은 기판(101)의 상면에 평행하며 x 방향과 교차하는 y 방향에서 각각 서로 다른 직선들 상에 배치될 수 있다. 기판(101)의 상면에 평행한 평면 상에서 제1 패드 영역(155n)의 면적과 제2 패드 영역(155p)의 면적이 서로 다를 수 있다. 제3 채널 구조물들(CH3)의 채널 패드들(155)은 n형 불순물들을 포함할 수 있다.
제1 채널 구조물(CH1)의 채널층(140)과 제2 채널 구조물(CH2)의 채널층(140)은 제1 채널 구조물(CH1)의 제1 패드 영역(155n) 및 제2 패드 영역(155p)에 의해 서로 전기적으로 연결될 수 있다. 제2 채널 구조물(CH2)의 채널층(140)과 제3 채널 구조물(CH3)의 채널층(140)은 제2 채널 구조물(CH2)의 제1 패드 영역(155n) 및 제2 패드 영역(155p)에 의해 서로 전기적으로 연결될 있다.
제1 및 제2 채널 구조물(CH1, CH2)의 채널 패드(155')가 서로 다른 도전형을 가지는 제1 패드 영역(155n) 및 제2 패드 영역(155p)을 포함함으로써, 제1 채널 구조물(CH1)의 채널층(140)과 제2 채널 구조물(CH2)의 채널층(140) 사이에 전자들(electrons)이 전달되는 통로와 정공들(holes)이 전달되는 통로가 분리될 수 있다.
제1 패드 영역들(155n)을 통해 제1 채널 구조물들(CH1)의 채널층들(140)과 제2 채널 구조물들(CH2)의 채널층들(140) 사이 및 제2 채널 구조물들(CH2)의 채널층들(140)과 제3 채널 구조물들(CH3)의 채널층들(140)사이에 전자들(electrons)의 전달이 용이하게 이루어질 수 있다. 제2 패드 영역(155p)을 통해 제1 채널 구조물들(CH1)의 채널층들(140)과 제2 채널 구조물들(CH2)의 채널층들(140) 사이 및 제2 채널 구조물들(CH2)의 채널층들(140)과 제3 채널 구조물들(CH3)의 채널층들(140)사이에 정공들(holes)의 전달이 용이하게 이루어질 수 있다. 정공들(holes)의 전달이 용이하게 이루어짐으로써, 수직형 메모리 장치(100A)의 메모리 셀들에 대한 소거(erase) 동작이 용이하게 이루어질 수 있다.
분리 영역(SA)은 제1 내지 제3 게이트 구조물들(GS1, GS2, GS3)을 관통하며 기판(101) 상으로 연장될 수 있다.
이와 같이, 실시예들에서, 수직형 메모리 장치에서 수직하게 적층되는 게이트 구조물들(GS)의 개수는 다양하게 변경될 수 있다. 일 실시예에 따른 수직형 메모리 장치에서, 4개 이상의 게이트 구조물들이 적층될 수 있고, 4개 이상의 채널 구조물들이 적층될 수 있다.
도 4를 참조하면, 수직형 메모리 장치(100B)는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI) 상에 배치될 수 있다. 예시적인 실시예들에서, 메모리 셀 영역(CELL)은 주변 회로 영역(PERI) 아래에 배치될 수도 있다.
메모리 셀 영역(CELL)은, 도 2를 참조하여 상술한 것과 같이, 기판(101), 기판(101) 상에 배치되며 게이트 전극들(130)을 포함하는 제1 및 제2 게이트 구조물들(GS1, GS2), 기판(101)의 상면에 수직한 방향으로 연장되며 제1 및 제2 게이트 구조물들(GS1, GS2)을 각각 관통하고 채널층(140)이 내부에 배치되는 제1 및 제2 채널 구조물들(CH1, CH2), 및 기판(101) 상에서 제1 및 제2 게이트 구조물들(GS1, GS2)과 교대로 배치되는 분리 영역들(SA)을 포함할 수 있다. 제2 게이트 구조물(GS2)은 게이트 전극들(130) 아래에 배치되는 중간 삽입층(105)을 더 포함할 수 있다. 제1 및 제2 채널 구조물들(CH1, CH2)은 각각 채널층(140), 채널층(140)과 게이트 전극들(130)의 사이에 배치되는 게이트 유전층(145), 채널층(140) 상에 배치되는 채널 패드(155, 155'), 및 채널층(140) 내부를 채우는 갭필 절연층(150)을 포함할 수 있다. 채널 패드(155')는 제1 패드 영역(155n) 및 제2 패드 영역(155p)을 포함할 수 있다.
이와 달리, 메모리 셀 영역(CELL)은 도 3, 도 14, 도 18, 또는 도 24를 참조하여 상술한 다양한 실시예들에 따른 구조들 중 어느 하나를 가질 수 있다.
주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(230), 회로 콘택 플러그들(250) 및 배선 라인들(260)을 포함할 수 있다.
기저 기판(201)에 소자분리층들(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화화물 반도체를 포함할 수 있다.
각각의 회로 소자들(230)은 회로 게이트 절연층(232), 회로 게이트 전극(235) 및 소스/드레인 영역들(205)을 포함하는 트랜지스터들을 포함할 수 있다. 회로 게이트 전극(235)의 양 측에는 스페이서들(234)이 배치될 수 있다. 복수의 주변 영역 절연층들(240)이 회로 소자(230)를 덮도록 기저 기판(201) 상에 배치될 수 있다. 회로 콘택 플러그들(250)은 주변 영역 절연층들(240)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(250)에 의해 회로 소자(230)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(235)에도 회로 콘택 플러그들(250)이 연결될 수 있다. 배선 라인들(260)은 회로 콘택 플러그들(250)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다. 상기 배선 라인들(260)은 메모리 셀 영역(CELL)의 제1 및 제2 게이트 구조물들(GS1, GS2)의 게이트 전극들(105)과 전기적으로 연결될 수 있다. 즉, 회로 소자들(230)은 메모리 셀 영역(CELL)의 게이트 전극들(105)과 전기적으로 연결될 수 있다.
도 5 내지 도 13은 예시적인 실시예에 따른 수직형 메모리 장치(100)의 제조 방법을 개략적으로 나타내는 단면도들이다. 도 5 내지 도 13에서는, 도 2의 단면도에 대응되는 영역이 도시될 수 있다.
도 5를 참조하면, 기판(101) 상에 몰드 절연층들(120) 및 희생층들(180)을 교대로 적층하여 제1 게이트 구조물(MS1)을 형성할 수 있다.
희생층들(180)은 후속 공정을 통해 게이트 전극들(130)로 교체되는 층일 수 있다. 희생층들(180)은 몰드 절연층들(120)과 다른 물질로 형성될 수 있다. 예를 들어, 몰드 절연층(120)은 실리콘 산화물 또는 실리콘 질화물으로 이루어질 수 있고, 희생층들(180)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되며 몰드 절연층(120)과 다른 물질로 이루어질 수 있다. 몰드 절연층들(120) 및 희생층들(180)의 개수는 도시된 것과 달리, 다양하게 변경될 수 있다.
그리고, 제1 게이트 구조물(MS1)을 관통하는 제1 채널 홀들(CHH1)을 형성할 수 있다. 제1 채널 홀들(CHH1)은 제1 게이트 구조물(MS1)을 이방성 식각하여 형성할 수 있으며, 홀 형태로 형성될 수 있다. 제1 채널 홀들(CHH1)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 제1 채널 홀들(CHH1)은 기판(101)의 일부가 리세스되도록 형성될 수도 있다. 예시적인 실시예들에서, 제1 채널 홀들(CHH1) 내에, 에피택셜층을 형성할 수도 있다.
도 6을 참조하면, 각각의 제1 채널 홀들(CHH1) 내에 게이트 유전층(145), 채널층(140), 갭필 절연층(150) 및 예비 패드(155a)를 형성할 수 있다.
게이트 유전층(145)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 콘포멀하게 형성될 수 있다. 채널층(140)은 제1 채널 홀들(CHH1) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널층(140)은 게이트 유전층(145)의 하부를 관통하여 기판(101)에 접촉할 수 있다. 갭필 절연층(150)은 채널층(140) 상에 형성될 수 있다. 갭필 절연층(150)은 제1 채널 홀들(CHH1)의 나머지 공간을 충전하도록 형성되며, 절연 물질을 포함할 수 있다. 예비 패드(155a)는 예를 들어, 도핑되지 않은 다결정질 실리콘(undoped polycrystalline silicon)으로 이루어질 수 있다.
도 7a, 도 7b 및 도 8을 함께 참조하면, 제1 패드 영역(155n) 및 제2 패드 영역(155p)을 포함하는 채널 패드(155’)를 형성할 수 있다. 이로써, 제1 채널 구조물(CH1)이 형성될 수 있다. 도 7a를 참조하면, 예비 패드들(155a)의 일부 영역들을 노출시키는 제1 보호층(P1)을 형성한 후, 이온 주입 공정에 의해 n형 불순물들을 예비 패드들(155a)의 일부 영역들에 주입시킬 수 있다. 제1 보호층(P1)은 y 방향으로 연장되며 예비 패드들(155a)의 일부 영역들을 노출시키는 제1 개구들을 포함할 수 있다. 제1 보호층(P1)은 n형 불순물들의 이온 주입 공정이 완료된 후 제거될 수 있다. 도 7b를 참조하면, 예비 패드들(155a)의 나머지 영역들을 노출시키는 제2 보호층(P2)을 형성한 후, 이온 주입 공정에 의해 p형 불순물들을 예비 패드들(155a)의 나머지 영역들에 주입시킬 수 있다. 제2 보호층(P2)은 y 방향으로 연장되며 예비 패드들(155a)의 나머지 영역들을 노출시키는 제2 개구들을 포함할 수 있다. 제2 보호층(P2)은 p형 불순물들의 이온 주입 공정이 완료된 후 제거될 수 있다. 도 7a 및 도 7b에서는 제1 및 제2 보호층(P1, P2)은 y 방향으로 연장되는 상기 제1 및 제2 개구들을 포함하였으나, 이에 한정되지 않는다. 제1 및 제2 보호층(P1, P2)은 x 방향으로 연장되거나, x 방향 및 y 방향에 대해 경사진 방향으로 연장되는 제1 및 제2 개구들을 포함할 수 있다.
도 9를 참조하면, 제1 게이트 구조물(MS1) 상에 제2 게이트 구조물(MS2)을 형성할 수 있다.
몰드 절연층(120)을 제1 게이트 구조물(MS1) 상에 먼저 형성하고, 그 위에 중간 삽입층(105P)을 형성할 수 있다. 중간 삽입층(105) 상에 몰드 절연층들(120) 및 희생층들(180)을 교대로 적층하여 제2 게이트 구조물(MS2)을 형성할 수 있다.
도 10을 참조하면, 제2 게이트 구조물(MS2)을 관통하는 제2 채널 홀들(CHH2)을 형성할 수 있다.
제2 채널 홀들(CHH2)은 제2 게이트 구조물(MS2)을 이방성 식각하여 형성할 수 있으며, 홀 형태로 형성될 수 있다. 제2 채널 홀들(CHH2)의 형성 시, 먼저 중간 삽입층(105)이 노출될 때까지 몰드 절연층들(120) 및 희생층들(180)을 식각할 수 있다. 다음으로, 도 10에 화살표로 표시한 것과 같이, 중간 삽입층(105)을 선택적으로 식각하고, 중간 삽입층(105) 아래의 몰드 절연층(120)을 식각함으로써, 제2 채널 홀들(CHH2)을 형성할 수 있다. 따라서, 중간 삽입층(105)은 제2 채널 홀들(CHH2)의 식각 깊이를 조절하기 위한 식각 정지층으로 기능할 수 있다.
제2 채널 홀들(CHH2)은 제1 채널 구조물들(CH1)의 채널 패드들(155')의 적어도 일부가 노출되도록 형성할 수 있다. 제2 채널 홀들(CHH2)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다.
도 11을 참조하면, 제2 채널 홀들(CHH2) 내에 게이트 유전층(145), 채널층(140), 갭필 절연층(150) 및 채널 패드(155)를 형성하여, 제2 채널 구조물들(CH2)을 형성할 수 있다.
제2 채널 구조물들(CH2)은 도 6을 참조하여 상술한 공정과 유사한 공정으로 형성할 수 있다. 제2 채널 패들(155)은 n형 불순물들을 포함하는 다결정질 실리콘을 포함할 수 있다. 제2 채널 구조물들(CH2)의 하단에서 채널층들(140)은 제1 채널 구조물들(CH1)의 채널 패드들(155')과 연결되도록 형성될 수 있다. 제2 채널 구조물(CH2)의 채널층(140)은 제1 채널 구조물(CH1)의 채널 패드들(155')의 제1 패드 영역(155n)과 제2 패드 영역(155p)에 연결될 수 있다.
도 12를 참조하면, 제1 및 제2 게이트 구조물들(MS1, MS2)을 관통하는 개구부(OP)를 형성할 수 있다.
개구부(OP)는 포토리소그래피 공정을 이용하여 마스크층을 형성하고, 희생층들(180), 몰드 절연층들(120), 및 중간 삽입층(105)을 이방성 식각함으로써 형성될 수 있다. 개구부(OP)의 형성 전에, 제2 게이트 구조물(MS2)의 최상부의 몰드 절연층(120) 및 채널 패드들(155) 상에 추가로 절연층을 형성하여, 제2 채널 구조물들(CH2)의 손상을 방지할 수도 있다. 개구부(OP)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 개구부(OP)는 트렌치 형태로 y 방향으로 연장될 수 있다.
그리고, 개구부(OP)를 통해 제1 및 제2 게이트 구조물들(MS1, MS2)의 희생층들(180)을 제거할 수 있다. 희생층들(180)은 예를 들어, 습식 식각을 이용하여, 몰드 절연층들(120) 및 중간 삽입층(105)에 대하여 선택적으로(selectively) 제거될 수 있다. 이로써, 몰드 절연층들(120) 사이에 복수의 측면 개구부들이 형성될 수 있으며, 상기 측면 개구부들을 통해 제1 및 제2 채널 구조물들(CH1, CH2)의 측벽들이 일부 노출될 수 있다.
도 13을 참조하면, 희생층들(180)이 제거된 영역에 게이트 전극들(130)을 형성할 수 있다.
도전성 물질을 상기 측면 개구부들이 채워지도록 형성한 후, 상기 측면 개구부들 내에만 상기 도전성 물질이 배치되도록, 개구부(OP) 내에 형성된 상기 도전성 물질을 식각 공정을 이용하여 제거할 수 있다. 예시적인 실시예들에서, 개구부(OP)를 향하여 게이트 전극들(130)보다 몰드 절연층들(120)이 돌출된 구조가 형성될 수도 있다. 게이트 전극들(130)은 금속, 금속 질화물, 도핑된 다결정질 실리콘, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다.
본 단계에서 게이트 전극들(130)을 형성함으로써, 제1 및 제2 게이트 구조물들(GS1, GS2)이 형성될 수 있다.
다시, 도 2를 참조하면, 개구부(OP) 내에 소스 절연층(172) 및 소스 도전층(170)을 형성하여 분리 영역(SA)을 형성할 수 있다.
소스 절연층(172)은 절연 물질을 형성한 후, 기판(101)의 상면이 노출되도록 상기 절연 물질을 에치백(etch back)하여 스페이서 형태로 제조될 수 있다. 소스 도전층(170)은 소스 절연층(172)이 형성된 개구부(OP)의 나머지 공간에 도전성 물질을 증착하여 형성할 수 있다. 분리 영역(SA)에 의해 게이트 전극들(130)은 x 방향에서 소정 간격으로 이격될 수 있다. 소스 도전층(170)은 금속, 금속 질화물, 도핑된 다결정질 실리콘, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다.
도 14는 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 단면도들이다.
도 14를 참조하면, 수직형 메모리 장치(100C)는, 도 2의 수직형 메모리 장치(100)와 달리, 제1 채널 구조물(CH1)의 채널 패드(155")는 제1 패드 영역(155n), 제2 패드 영역(155p), 및 제1 패드 영역(155n)과 제2 패드 영역(155p) 사이에 배치된 확산 방지층(155c)을 포함할 수 있다. 확산 방지층(155c)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 기판(101)의 상면에 평행한 평면 상에서 제1 패드 영역(155n)의 면적과 제2 패드 영역(155p)의 면적이 서로 다를 수 있다.
확산 방지층(155c)은 도 3 및 도 4의 수직형 메모리 장치들(100A, 100B)에도 채용될 수 있다.
도 15 내지 도 17은 예시적인 실시예에 따른 수직형 메모리 장치(100C)의 제조 방법을 개략적으로 나타내는 단면도들이다.
먼저, 도 5를 참조하여, 기판(101) 상에 몰드 절연층들(120) 및 희생층들(180)을 교대로 적층하여 제1 게이트 구조물(MS1)을 형성할 수 있다. 그리고, 제1 게이트 구조물(MS1)을 관통하는 제1 채널 홀들(CHH1)을 형성할 수 있다.
도 15를 참조하면, 각각의 제1 채널 홀들(CHH1) 내에 게이트 유전층(145), 채널층(140), 갭필 절연층(150) 및 제1 패드 영역(155n)을 형성할 수 있다.
먼저, 각각의 제1 채널 홀들(CHH1) 내에 게이트 유전층(145), 채널층(140) 및 갭필 절연층(150)을 순차적으로 형성할 수 있다. 다음으로, 갭필 절연층(150)의 일부 및 채널층(140)의 일부를 제거한 후, 제1 패드 영역(155n)을 국부적으로 형성할 수 있다. 제1 패드 영역(155n)은 n형 불순물들을 포함하는 다결정질 실리콘을 포함할 수 있다.
제1 패드 영역(155n)을 형성하는 것은, 갭필 절연층(150)의 일부 및 채널층(140)의 일부가 제거된 공간을 채우도록 제1 패드 영역(155n)을 구성하는 제1 반도체 물질층을 증착하는 것, 몰드 절연층(120)이 드러나도록 상기 제1 반도체 물질층을 CMP 등의 공정으로 평탄화하는 것, 그리고 상기 제1 반도체 물질의 일부를 제거하여 홀들(H)을 형성하는 것을 포함할 수 있다. 상기 반도체 물질층은 예를 들어, n형 불순물들을 포함한 다결정질 실리콘을 포함할 수 있다.
도 16을 참조하면, 제1 패드 영역(155n)의 측면에 확산 방지층(155c)을 형성할 수 있다.
도 15의 구조물 상에 확산 방지층(155c)을 구성하는 물질층을 증착하는 것, 및 상기 물질층을 에치백하는 것을 포함할 수 있다. 상기 물질층은 예를 들어, 실리콘 질화물을 포함할 수 있다.
도 17을 참조하면, 확산 방지층(155c)에 접하는 제2 패드 영역(155p)을 형성함으로써, 채널 패드(155’)를 형성할 수 있다.
제2 패드 영역(155p)을 형성하는 것은, 갭필 절연층(150)의 일부 및 채널층(140)의 일부가 제거된 공간의 일부인 홀들(H)을 채우도록 제2 패드 영역(155p)을 구성하는 제2 반도체 물질층을 증착하는 것, 및 몰드 절연층(120)이 드러나도록 상기 제2 반도체 물질층을 CMP 등의 공정으로 평탄화하는 것을 포함할 수 있다. 상기 제2 반도체 물질층은 예를 들어, p형 불순물들을 포함한 다결정질 실리콘을 포함할 수 있다.
다음으로, 도 9 내지 도 13을 참조하여 상술한 공정들을 수행할 수 있다.
그리고, 도 14를 참조하면, 개구부(OP, 도 13 참조) 내에 소스 절연층(172) 및 소스 도전층(170)을 형성하여 분리 영역(SA)을 형성할 수 있다.
도 18은 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 단면도들이다.
도 18을 참조하면, 수직형 메모리 장치(100D)는, 기판(101), 기판(101) 상에 배치되며 게이트 전극들(130)을 포함하는 게이트 구조물들(GS'), 기판(101)의 상면에 수직한 방향(예를 들어, z 방향)으로 연장되며 게이트 구조물들(GS')을 관통하는 채널 구조물들(CH)', 및 기판(101) 상에서 기판(10)의 상면에 수평한 방향(예를 들어, x 방향)으로 게이트 구조물들(GS')과 교대로 배치되는 분리 영역들(SA)을 포함할 수 있다.
게이트 구조물들(GS')은 기판(101) 상에 순차적으로 적층된 제1 게이트 구조물(GS1') 및 제2 게이트 구조물(GS2')을 포함한다. 제1 및 제2 게이트 구조물들(GS1, GS2) 각각은 교대로 적층된 몰드 절연층들(120) 및 게이트 전극들(130)을 포함할 수 있다. 제1 게이트 구조물(GS1')은 게이트 전극들(130) 상에 배치되는 반도체층(123)을 더 포함할 수 있다. 분리 영역들(SA)은 각각 소스 도전층(170) 및 소스 절연층(172)을 포함할 수 있다.
게이트 구조물(GS')을 관통하는 채널 구조물들(CH')은 게이트 유전층(145a), 채널층(140a), 갭필 절연층(150) 및 채널 패드(155)를 포함할 수 있다. 채널 구조물(CH')은 상하로 적층된 제1 채널 구조물(CH1')과 제2 채널 구조물(CH2')을 포함할 수 있다. 채널 구조물(CH')은 제2 채널 구조물(CH2')의 상부에 배치된 하나의 채널 패드(155)를 가질 수 있다. 상하로 적층된 제1 채널 구조물(CH1')과 제2 채널 구조물(CH2')에서 게이트 유전층(145a), 채널층(140a), 및 갭필 절연층(150)은 각각 연속적으로 형성될 수 있다. 제2 게이트 구조물(GS2') 및 제1 게이트 구조물(GS1')의 경계에서, 게이트 유전층(145a), 및 채널층(140a)은 수평 방향으로 꺾어졌다가 다시 기판(101)을 향해 꺾어지는 굴곡부를 가질 수 있다. 제2 게이트 구조물(GS2') 및 제1 게이트 구조물(GS1')의 경계에서, 갭필 절연층(150)의 폭이 불연속적으로 변할 수 있다. 제2 게이트 구조물(GS2') 및 제1 게이트 구조물(GS1')의 경계에서, 채널 구조물들(CH')의 폭이 불연속적으로 변할 수 있다.
반도체층(123)은 x 방향에서 교대로 배치되고, y 방향으로 연장된 제1 반도체 영역들(123n) 및 제2 반도체 영역들(123p)을 포함할 수 있다. 채널 구조물들(CH)은 제1 반도체 영역들(123n) 및 제2 반도체 영역들(123p)과 접할 수 있다. 제1 반도체 영역들(123n)은 제1 채널 구조물(CH1)의 상부 영역의 일부를 감싸고, 제2 반도체 영역들(123p)은 제1 채널 구조물(CH1)의 상부 영역의 나머지 일부를 감쌀 수 있다. 하나의 제1 채널 구조물(CH1)을 중심으로 설명하면, 제1 채널 구조물(CH1)의 상부 영역의 일측에 제1 반도체 영역(123n)이 배치되고, 제1 채널 구조물(CH1)의 상부 영역의 타측에 제2 반도체 영역(123p)이 배치될 수 있다. 제1 반도체 영역(123n)은 n형 불순물들을 포함하는 다결정질 실리콘으로 이루어지고, 제2 반도체 영역(123p)은 p형 불순물들을 포함하는 다결정질 실리콘으로 이루어질 수 있다. 제1 반도체 영역(123n)에 인접한 제1 채널 구조물(CH1)의 채널층(140)의 일부 영역은 전자들(electrons)의 전달이 더 용이하게 이루어질 수 있다. 제2 반도체 영역(123p)에 인접한 제1 채널 구조물(CH1)의 채널층(140)의 나머지 영역은 정공들(holes)의 전달이 더 용이하게 이루어질 수 있다. 정공들(holes)의 전달이 용이하게 이루어짐으로써, 수직형 메모리 장치(100D)의 메모리 셀들에 대한 소거(erase) 동작이 용이하게 이루어질 수 있다.
하나의 분리 영역(SA)를 중심으로 설명하면, 분리 영역(SA)의 일측에 제1 반도체 영역(123n)이 배치되고, 분리 영역(SA)의 타측에 제2 반도체 영역(123p)이 배치될 수 있다.
도 19 내지 도 23은 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도들이다.
도 19를 참조하면, 기판(101) 상에 몰드 절연층들(120) 및 희생층들(180)을 교대로 적층하고, 최상부의 몰드 절연층(120) 상에 예비 반도체층(123a)을 형성하여 제1 게이트 구조물(MS1')을 형성할 수 있다. 그리고, 제1 게이트 구조물(MS1')을 관통하는 제1 채널 홀들(CHH1)을 형성할 수 있다. 그리고, 제1 채널 홀들(CHH1) 내에 희생 채널층들(125)을 형성할 수 있다. 희생 채널층들(125)은 몰드 절연층들(120), 희생층들(180) 및 예비 반도체층(123)과 다른 물질로 이루어질 수 있다. 예비 반도체층(123)은 예를 들어, 도핑되지 않은 다결정질 실리콘으로 이루어질 수 있다.
도 20a, 도 20b 및 도 21을 함께 참조하면, x 방향에서 교대로 배치되고, y 방향으로 연장된 제1 반도체 영역들(123n) 및 제2 반도체 영역들(123p)을 형성할 수 있다. 제1 반도체 영역들(123n)은 희생 채널층들(125)의 상부 영역의 일부를 감싸고, 제2 반도체 영역들(123p)은 희생 채널층들(125)의 상부 영역의 나머지 일부를 감쌀 수 있다. 하나의 희생 채널층(125)을 기준으로 할 때, 희생 채널층(125)의 상부 영역의 일측에 제1 반도체 영역(123n)이 배치되고, 희생 채널층(125)의 상부 영역의 타측에 제2 반도체 영역(123p)이 배치될 수 있다. 도 20a를 참조하면, 예비 반도체층(123a)의 일부 영역들을 노출시키는 제1 보호층(P1)을 형성한 후, 이온 주입 공정에 의해 n형 불순물들을 예비 반도체층(123a)의 일부 영역들에 주입시킬 수 있다. 제1 보호층(P1)은 y 방향으로 연장되며 예비 반도체층(123a)의 일부 영역들을 노출시키는 제1 개구들을 포함할 수 있다. 제1 보호층(P1)은 n형 불순물들의 이온 주입 공정이 완료된 후 제거될 수 있다. 도 20b를 참조하면, 예비 반도체층(123a)의 나머지 영역들을 노출시키는 제2 보호층(P2)을 형성한 후, 이온 주입 공정에 의해 p형 불순물들을 예비 반도체층(123a)의 나머지 영역들에 주입시킬 수 있다. 제2 보호층(P2)은 y 방향으로 연장되며 예비 반도체층(123a)의 나머지 영역들을 노출시키는 제2 개구들을 포함할 수 있다. 제2 보호층(P2)은 p형 불순물들의 이온 주입 공정이 완료된 후 제거될 수 있다.
도 22를 참조하면, 제1 게이트 구조물(MS1') 상에 제2 게이트 구조물(MS2')을 형성할 수 있다. 제1 게이트 구조물(MS1') 상에 몰드 절연층들(120) 및 희생층들(180)을 교대로 적층하여 제2 게이트 구조물(MS2')을 형성할 수 있다.
그리고, 제2 게이트 구조물(MS2')을 관통하여 희생 채널층들(125)을 노출시키는 제2 채널 홀들(CHH2)을 형성할 수 있다.
도 23을 참조하면, 제2 채널 홀들(CHH2)을 통해 노출된 희생 채널층들(125)을 제거함으로써, 제2 게이트 구조물(MS2') 및 제1 게이트 구조물(MS1')을 관통하는 채널 홀들(CHH)을 형성할 수 있다. 채널 홀들(CHH)은 제2 게이트 구조물(MS2') 및 제1 게이트 구조물(MS1')의 경계에서, 단차를 가질 수 있다. 제2 게이트 구조물(MS2') 및 제1 게이트 구조물(MS1')의 경계에서, 채널 홀들(CHH)의 폭이 불연속적으로 변할 수 있다.
다시, 도 18을 참조하면, 도 11을 참조하여 상술할 공정들을 수행하여, 채널 홀들(CHH) 내에 게이트 유전층(145a), 채널층(140a), 갭필 절연층(150) 및 채널 패드(155)를 형성하여, 채널 구조물들(CH')을 형성할 수 있다. 채널 구조물(CH')은 상하로 적층된 제1 채널 구조물(CH1')과 제2 채널 구조물(CH2')을 포함할 수 있다. 채널 구조물(CH')은 제2 채널 구조물(CH2')의 상부에 배치된 하나의 채널 패드(155)를 가질 수 있다. 상하로 적층된 제1 채널 구조물(CH1')과 제2 채널 구조물(CH2')에서 게이트 유전층(145a), 채널층(140a), 및 갭필 절연층(150)은 각각 연속적으로 형성될 수 있다. 그리고, 도 12 및 도 13을 참조하여 상술한 공정을 수행하여, 개구부(OP, 도 13 참조)를 형성하고, 개구부(OP)에 의해 노출된 희생층들(180)을 게이트 전극들(130)으로 치환할 수 있다. 그리고, 개구부(OP, 도 13 참조) 내에 소스 절연층(172) 및 소스 도전층(170)을 형성하여 분리 영역(SA)을 형성할 수 있다.
도 24 및 도 25는 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도들이다.
도 24를 참조하면, 수직형 메모리 장치(100E)는 기판(101), 기판(101) 상에 배치되며 게이트 전극들(130)을 포함하는 게이트 구조물들(GS"), 기판(101)의 상면에 수직한 방향(예를 들어, z 방향)으로 연장되며 게이트 구조물들(GS")을 관통하는 채널 구조물들(CH"), 및 기판(101) 상에서 기판(10)의 상면에 수평한 방향(예를 들어, x 방향)으로 게이트 구조물들(GS")과 교대로 배치되는 분리 영역들(SA)을 포함할 수 있다.
게이트 구조물들(GS")은 기판(101) 상에 순차적으로 적층된 제1 게이트 구조물(GS1") 및 제2 게이트 구조물(GS2")을 포함한다. 제1 및 제2 게이트 구조물들(GS1", GS2") 각각은 교대로 적층된 몰드 절연층들(120) 및 게이트 전극들(130)을 포함할 수 있다. 제1 게이트 구조물(GS1")은 게이트 전극들(130) 상에 배치되는 반도체층(123')을 더 포함할 수 있다. 분리 영역들(SA)은 각각 소스 도전층(170) 및 소스 절연층(172)을 포함할 수 있다.
채널 구조물들(CH")을 구성하는 제1 채널 구조물(CH1") 및 제2 채널 구조물(CH2")은 기판(101)의 수직한 z 방향에서 서로 연결되도록 배치될 수 있다.
제1 채널 구조물(CH1")은 게이트 유전층(145), 채널층(140), 갭필 절연층(150), 절연층(148) 및 채널 패드(156)를 포함하고, 제2 채널 구조물(CH2")은 게이트 유전층(145), 채널층(140), 갭필 절연층(150), 및 채널 패드(155)을 포함할 수 있다.
절연층(148)은 반도체층(123')에 인접한 채널층(140)의 내측면에 국부적으로 배치될 수 있다. 절연층(148)은 알루미늄 산화물을 포함할 수 있다. 절연층(148)과 채널층(140) 사이에 계면 산화층이 형성될 수 있다. 절연층(148)과 상기 계면 산화층 내에 및 절연층(148) 내에 음의 고정전하들이 형성될 수 있다. 이 때문에, 절연층(148)에 인접한 채널층(140)의 일부는 통해 정공들(holes)의 전달이 더 용이하게 이루어질 수 있다. 절연층(148)에 인접하지 않은 채널층(140)의 나머지 일부는 상대적으로 전자들(electrons)의 전달이 더 용이하게 이루어질 수 있다.
제2 채널 구조물(CH2")의 채널층(140)은 채널 패드(156)에 의해 제1 채널 구조물(CH1")의 채널층(140)과 전기적으로 연결될 수 있다. 채널 패드(156)는 도핑되지 않은 다결정질 실리콘으로 이루어질 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판, 105: 중간 삽입층, 120: 몰드 절연층, 130: 게이트 전극, 140: 채널층, 145: 게이트 유전층, 150: 갭필 절연층, 155, 155': 채널 패드, 155n: 제1 패드 영역, 155p: 제2 패드 영역, CH: 채널 구조물, GS: 게이트 구조물

Claims (20)

  1. 기판 상에 서로 이격되어 적층되는 제1 게이트 전극들을 포함하는 제1 게이트 구조물;
    상기 제1 게이트 구조물을 관통하며 상기 기판과 접촉하는 제1 채널 구조물들;
    상기 제1 게이트 구조물을 상에 서로 이격되어 적층되는 제2 게이트 전극들을 포함하는 제2 게이트 구조물; 및
    상기 제2 게이트 구조물을 관통하며 상기 제1 채널 구조물들과 접촉하는 제2 채널 구조물들; 을 포함하고,
    각각의 상기 제1 채널 구조물들은 상기 제1 게이트 구조물을 관통하는 제1 채널층, 및 n형 불순물을 포함하는 제1 패드 영역과 p형 불순물을 포함하는 제2 패드 영역을 포함하며 상기 제1 채널층 상에 배치되는 제1 채널 패드를 포함하는 수직형 메모리 장치.
  2. 제1 항에 있어서,
    각각의 상기 제2 채널 구조물들은 상기 제2 게이트 구조물을 관통하는 제2 채널층 및 상기 제2 채널층 상에 배치되 n형 불순물을 포함하는 제2 채널 패드를 포함하는 수직형 메모리 장치.
  3. 제2 항에 있어서,
    상기 제2 채널층은 상기 제1 패드 영역 및 상기 제2 패드 영역에 접촉하는 수직형 메모리 장치.
  4. 제1 항에 있어서,
    상기 제1 패드 영역의 면적과 상기 제2 패드 영역의 면적이 서로 다른 수직형 메모리 장치.
  5. 제1 항에 있어서,
    상기 제1 패드 영역과 상기 제2 패드 영역 사이에 배치되는 확산 방지층을 더 포함하는 수직형 메모리 장치.
  6. 제5 항에 있어서,
    상기 확산 방지층은 실리콘 질화물을 포함하는 수직형 메모리 장치.
  7. 제1 항에 있어서,
    상기 기판의 상면에 평행한 제1 방향을 따라 배치된 복수의 상기 제1 채널 구조물들의 제1 패드 영역들 및 제2 패드 영역들은 상기 제1 방향에서 서로 교대로 배치되는 수직형 메모리 장치.
  8. 제7 항에 있어서,
    상기 기판의 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 배치된 복수의 상기 제1 채널 구조물들의 제1 패드 영역들과 제2 패드 영역들은 상기 제2 방향에서 각각 서로 다른 직선들 상에 배치되는 수직형 메모리 장치.
  9. 제1 항에 있어서,
    상기 제2 게이트 구조물을 상에 서로 이격되어 적층되는 제3 게이트 전극들을 포함하는 제3 게이트 구조물; 및
    상기 제3 게이트 구조물을 관통하며 상기 제2 채널 구조물들과 접촉하는 제3 채널 구조물들; 을 더 포함하는 수직형 메모리 장치.
  10. 제9 항에 있어서,
    각각의 상기 제2 채널 구조물들은 상기 제2 게이트 구조물을 관통하는 제2 채널층, 및 n형 불순물을 포함하는 제1 패드 영역과 p형 불순물을 포함하는 제2 패드 영역을 포함하며 상기 제2 채널층 상에 배치되는 제2 채널 패드를 포함하는 수직형 메모리 장치.
  11. 제10 항에 있어서,
    각각의 상기 제3 채널 구조물들은 상기 제3 게이트 구조물을 관통하는 제3 채널층 및 상기 제3 채널층 상에 배치되 n형 불순물을 포함하는 제3 채널 패드를 포함하는 수직형 메모리 장치.
  12. 제1 항에 있어서,
    상기 기판 아래에 배치되는 베이스 기판; 및
    상기 베이스 기판 상에 배치되고 주변 회로를 구성하는 트랜지스터들;을 더 포함하는 수직형 메모리 장치.
  13. 기판 상에 서로 이격되어 적층되는 제1 게이트 전극들 및 상기 제1 게이트 전극들 상에 배치된 반도체층을 포함하는 제1 게이트 구조물;
    상기 제1 게이트 구조물을 상에 서로 이격되어 적층되는 제2 게이트 전극들을 포함하는 제2 게이트 구조물; 및
    상기 제1 게이트 구조물 및 상기 제2 게이트 구조물을 관통하며 상기 기판에 접촉하는 채널 구조물들; 을 포함하고,
    상기 반도체층은 상기 기판의 상면에 평행한 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향에서 교대로 배치된 제1 반도체 영역들 및 제2 반도체 영역들을 포함하는 수직형 메모리 장치.
  14. 제13 항에 있어서,
    상기 채널 구조물들은 상기 제1 반도체 영역들 및 상기 제2 반도체 영역들과 접하고, 상기 제1 반도체 영역들은 n형 불순물들을 포함하고 상기 제2 반도체 영역들은 p형 불순물들을 포함하는 수직형 메모리 장치.
  15. 제14 항에 있어서,
    상기 제1 및 제2 게이트 구조물들을 관통하며 상기 제1 방향으로 연장되는 분리 영역을 더 포함하고,
    상기 제1 반도체 영역들 중 하나는 상기 분리 영역의 일측에 배치되고, 상기 제2 반도체 영역들 중 하나는 상기 분리 영역의 타측에 배치되는 수직형 메모리 장치.
  16. 제13 항에 있어서,
    각각의 상기 채널 구조물들은 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물을 관통하는 채널층, 상기 채널층을 둘러싸는 게이트 유전층을 포함하고,
    상기 채널층 및 상기 게이트 유전층은 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물의 경계에서, 수평 방향으로 꺾어진 부분을 가지는 수직형 메모리 장치.
  17. 기판 상에 서로 이격되어 적층되는 제1 게이트 전극들 및 상기 제1 게이트 전극들 상에 배치된 반도체층을 포함하는 제1 게이트 구조물;
    상기 제1 게이트 구조물을 관통하며 상기 기판과 접촉하는 제1 채널 구조물;
    상기 제1 게이트 구조물을 상에 서로 이격되어 적층되는 제2 게이트 전극들을 포함하는 제2 게이트 구조물; 및
    상기 제2 게이트 구조물을 관통하며 상기 제1 채널 구조물과 접촉하는 제2 채널 구조물; 을 포함하며,
    상기 제1 채널 구조물은 상기 제1 게이트 구조물을 관통하는 제1 채널층, 및 상기 반도체층과 동일한 수직 레벨이 위치하며 상기 제1 채널층의 내측면에 국부적으로 배치된 절연층을 포함하는 수직형 메모리 장치.
  18. 제17 항에 있어서,
    상기 절연층은 알루미늄 산화물인 수직형 메모리 장치.
  19. 제17 항에 있어서,
    상기 제1 채널 구조물은 상기 절연층 및 상기 제1 채널층을 덮는 채널 패드를 포함하는 수직형 메모리 장치.
  20. 제19 항에 있어서,
    상기 제2 채널 구조물은 상기 제2 게이트 구조물을 관통하는 제2 채널층을 포함하고,
    상기 제2 채널층은 상기 채널 패드에 의해 상기 제1 채널층과 연결되는 수직형 메모리 장치.
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