KR20180095499A - 3차원 메모리 디바이스를 위한 관통-메모리-레벨 비아 구조물들 - Google Patents

3차원 메모리 디바이스를 위한 관통-메모리-레벨 비아 구조물들 Download PDF

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KR20180095499A
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푸미아키 토야마
유키 미즈타니
히로유키 오가와
요코 푸리하타
징신 유
제임스 카이
진 리우
요한 알스마이어
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샌디스크 테크놀로지스 엘엘씨
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Abstract

3차원 NAND 메모리 디바이스는, 기판 상에 또는 기판 위에 배치된 워드라인 구동기 디바이스들, 워드라인 구동기 디바이스들 위에 위치한 워드라인들과 절연 층들의 교대 스택, 교대 스택을 통해 연장되는 복수의 메모리 스택 구조물 ―각각의 메모리 스택 구조물은 메모리 막과 수직 반도체 채널을 포함함―, 및 제1 메모리 블록 내의 워드라인들을 워드라인 구동기 디바이스들에 전기적으로 결합하는 관통-메모리-레벨 비아 구조물들을 포함한다. 관통-메모리-레벨 비아 구조물들은 제1 메모리 블록의 계단 영역과 또 다른 메모리 블록의 계단 영역 사이에 위치한 관통-메모리-레벨 비아 영역을 통해 연장된다.

Description

3차원 메모리 디바이스를 위한 관통-메모리-레벨 비아 구조물들
관련 출원
본 출원은, 참조로 그 전체내용이 본 명세서에 포함되는, 2015년 12월 22일 출원된 미국 가출원 번호 제62/271,210호; 2016년 9월 19일 출원된 미국 비가출원 번호 제15/269,041호; 2016년 9월 19일 출원된 미국 비가출원 번호 제15/269,112호; 2016년 9월 19일 출원된 미국 비가출원 번호 제15/269,294호; 2016년 9월 19일 출원된 미국 가출원 번호 제15/269,946호; 및 2016년 9월 19일 출원된 미국 비가출원 번호 제15/269,017호의 우선권을 주장한다.
분야
본 개시내용은 대체로 반도체 디바이스 분야에 관한 것이며, 구체적으로는, 수직 NAND 스트링 및 기타의 3차원 디바이스 등의 3차원 비휘발성 메모리 디바이스, 및 그 형성 방법에 관한 것이다.
최근, 때때로 BiCS(Bit Cost Scalable) 아키텍쳐라고도 하는 3차원(3D) 스택화된 메모리 스택 구조물을 이용한 초 고밀도 저장 디바이스가 제안되었다. 예를 들어, 3D NAND 스택화된 메모리 디바이스는, 전기 도전 층으로서 형성되거나 전기 도전 층으로 대체되는, 절연 재료와 스페이서 재료 층들의 교대 스택의 어레이로부터 형성될 수 있다. 메모리 개구들이 교대 스택을 통해 형성되고, 메모리 스택 구조물들로 채워지며, 메모리 스택 구조물들 각각은 메모리 요소들의 수직 스택과 수직 반도체 채널을 포함한다. 교대 스택 및 메모리 스택 구조물을 포함하는 메모리-레벨 어셈블리가 기판 위에 형성된다. 전기 도전 층은 3D NAND 스택화된 메모리 디바이스의 워드라인으로서 기능할 수 있고, 메모리 스택 구조물들의 어레이 위에 놓인 비트라인은 수직 반도체 채널의 드레인-측 끝단에 접속될 수 있다. 3차원 메모리 디바이스들이 더 작은 디바이스 치수로 스케일링됨에 따라, 주변 디바이스들을 위한 디바이스 구역은 전체 칩 면적의 상당 부분을 차지할 수 있다.
따라서, 전체 칩 크기를 크게 증가시키지 않으면서, 워드라인 구동기 회로 등의 다양한 주변 디바이스를 제공하는 방법이 요구된다. 또한, 메모리 스택 구조물의 어레이 내의 효율적인 전력 분배망은 3차원 메모리 디바이스의 성능을 증가시킬 수 있다. 반도체 칩의 풋프린트를 과도하게 증가시키지 않으면서 전력 분배를 향상시키는 방법이 또한 요구된다.
본 개시내용의 한 양태에 따르면, 3차원 NAND 메모리 디바이스는, 기판 상에 또는 기판 위에 배치된 워드라인 구동기 디바이스들, 워드라인 구동기 디바이스들 위에 위치한 워드라인들과 절연 층들의 교대 스택, 교대 스택을 통해 연장되는 복수의 메모리 스택 구조물 ―각각의 메모리 스택 구조물은 메모리 막과 수직 반도체 채널을 포함함―, 및 제1 메모리 블록 내의 워드라인들을 워드라인 구동기 디바이스들에 전기적으로 결합하는 관통-메모리-레벨 비아 구조물을 포함한다. 관통-메모리-레벨 비아 구조물은 제1 메모리 블록의 계단 영역과 또 다른 메모리 블록의 계단 영역 사이에 위치한 관통-메모리-레벨 비아 영역을 통해 연장된다.
본 개시내용의 한 양태에 따르면, 반도체 구조물이 제공되고, 이 반도체 구조물은 : 반도체 기판 위에 위치하고 적어도 하나의 교대 스택 ―적어도 하나의 교대 스택은 각각의 절연 층들과 각각의 전기 도전 층들의 교대 층들을 포함함― 과 적어도 하나의 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들을 포함하는 메모리-레벨 어셈블리; 메모리-레벨 어셈블리를 통해 수직으로 연장되고, 제1 수평 방향을 따라 측방향으로 연장되며, 적어도 하나의 교대 스택을 복수의 측방향으로 이격된 블록으로 측방향으로 분할하는 복수의 측방향으로 길쭉한 컨택트 비아 구조물(a plurality of laterally-elongated contact via structures) ―복수의 블록들은, 제1 수평 방향에 수직인 제2 수평 방향을 따라 배열된 제1 블록, 제2 블록 및 제3 블록을 순서대로 포함하는 3개의 이웃 블록들의 세트를 포함함―; 및 제2 블록의 길이방향 단부 상에 및 제1 블록의 계단 영역과 제3 블록의 계단 영역 사이에 위치하는 관통-메모리-레벨 비아 영역을 포함한다. 제1 및 제3 블록의 각각의 계단 영역은 테라스(terrace)들을 포함하고 테라스들에서 각각의 아래에 놓인 전기 도전 층이 메모리-레벨 어셈블리 내에서 임의의 위에 놓인 전기 도전 층보다 제1 수평 방향을 따라 더 멀리 연장된다. 관통-메모리-레벨 비아 영역은, 적어도, 메모리-레벨 어셈블리의 최상단 표면을 포함하는 제1 수평면으로부터 메모리-레벨 어셈블리의 최하단 표면을 포함하는 제2 수평면까지 수직으로 연장되는 관통-메모리-레벨 비아 구조물을 포함한다.
본 개시내용의 또 다른 양태에 따르면, 반도체 구조물을 형성하는 방법이 제공된다. 메모리-레벨 어셈블리는 반도체 기판 위에 형성된다. 메모리-레벨 어셈블리는, 적어도 하나의 교대 스택, 및 적어도 하나의 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들을 포함한다. 적어도 하나의 교대 스택은 각각의 절연 층들과 각각의 전기 도전 층들의 교대 층들을 포함하고, 적어도 하나의 교대 스택은 테라스들을 포함하는 계단 영역들을 포함하고 테라스들에서 각각의 아래에 놓인 전기 도전 층이 메모리-레벨 어셈블리 내에서 임의의 위에 놓인 전기 도전 층보다 제1 수평 방향을 따라 더 멀리 연장된다. 복수의 측방향으로 길쭉한 컨택트 비아 구조물이 메모리-레벨 어셈블리를 통해 형성된다. 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 제1 수평 방향을 따라 측방향으로 연장되고 적어도 하나의 교대 스택을 복수의 측방향으로 이격된 블록으로 측방향으로 분할한다. 복수의 블록은, 제1 수평 방향에 수직인 제2 수평 방향을 따라 배열되고, 각각, 각각의 제1 계단 영역, 제2 계단 영역, 및 제3 계단 영역을 포함하는 제1 블록, 제2 블록 및 제3 블록을 순서대로 포함한 3개의 이웃 블록들의 세트를 포함한다. 제2 계단 영역이 제거된다. 관통-메모리-레벨 비아 구조물은 제거된 제2 계단 영역의 구역에 형성되는 반면, 제1 및 제3 계단 영역은 그대로 유지된다. 관통-메모리-레벨 비아 구조물들 각각은, 적어도, 메모리-레벨 어셈블리의 최상단 표면을 포함하는 제1 수평면으로부터 메모리-레벨 어셈블리의 최하단 표면을 포함하는 제2 수평면까지 수직으로 연장된다.
본 개시내용의 역시 또 다른 양태에 따르면, 3차원 NAND 메모리 디바이스는, 기판 위에 위치한 워드라인 구동기 디바이스들, 워드라인 구동기 디바이스들 위에 위치한 워드라인들과 절연 층들의 교대 스택, 교대 스택을 통해 연장되는 복수의 메모리 스택 구조물 ―각각의 메모리 스택 구조물은 메모리 막과 수직 반도체 채널을 포함함―, 및 제1 메모리 블록 내의 워드라인들을 워드라인 구동기 디바이스들에 전기적으로 결합하는 관통-메모리-레벨 비아 구조물을 포함한다. 관통-메모리-레벨 비아 구조물은 제1 메모리 블록의 계단 영역과 또 다른 메모리 블록의 계단 영역 사이에 위치한 유전체 충전 재료 부분(dielectric fill material portion)을 통해 연장된다.
본 개시내용의 역시 또 다른 양태에 따르면, 반도체 구조물이 제공되고, 이 반도체 구조물은 : 전계 효과 트랜지스터들을 포함하고 반도체 기판 상에 위치하는 워드라인 스위칭 디바이스들; 및 반도체 기판 위에 놓이고, 적어도 하나의 교대 스택과 적어도 하나의 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들을 포함하는 메모리-레벨 어셈블리를 포함한다. 적어도 하나의 교대 스택 각각은, 각각의 절연 층들과 메모리 스택 구조물들을 위한 워드라인들을 포함하는 각각의 전기 도전 층들의 교대 층들을 포함한다. 복수의 측방향으로 길쭉한 컨택트 비아 구조물들은 메모리-레벨 어셈블리를 통해 수직으로 연장되고, 제1 수평 방향을 따라 측방향으로 연장되며, 메모리-레벨 어셈블리를 복수의 측방향으로 이격된 블록으로 측방향으로 분할한다. 복수의 블록은, 제1 수평 방향에 수직인 제2 수평 방향을 따라 배열된 제1 블록, 제2 블록 및 제3 블록을 순서대로 포함하는 3개의 이웃 블록들의 세트를 포함한다. 관통-메모리-레벨 비아 영역은 제2 블록의 길이 방향 단부 상의 워드라인 스위칭 디바이스들의 구역 바로 위에 및 제1 블록의 계단 영역과 제3 블록의 계단 영역 사이에 위치하며, 제1 블록과 제3 블록의 각각의 계단 영역은 테라스들을 포함하고 테라스들에서 각각의 아래에 놓인 전기 도전 층이 메모리-레벨 어셈블리 내에서 임의의 위에 놓인 전기 도전 층보다 제1 수평 방향을 따라 더 멀리 연장되고, 관통-메모리-레벨 비아 영역은 관통-메모리-레벨 비아 구조물들을 포함하고, 관통-메모리-레벨 비아 구조물들 각각은 각각의 워드라인 스위칭 디바이스와 각각의 워드라인 사이에 전기 도전 경로를 제공한다.
본 개시내용의 역시 또 다른 양태에 따르면, 반도체 구조물을 형성하는 방법이 제공된다. 전계 효과 트랜지스터들을 포함하는 워드라인 스위칭 디바이스들이 반도체 기판 상에 형성된다. 메모리-레벨 어셈블리는 반도체 기판 위에 형성되며, 이 메모리-레벨 어셈블리는 적어도 하나의 교대 스택 및 적어도 하나의 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들을 포함한다. 적어도 하나의 교대 스택 각각은, 각각의 절연 층들과 각각의 전기 도전 층들의 교대 층들을 포함하고, 적어도 하나의 교대 스택은 테라스들을 포함하는 계단 영역들을 포함하고 테라스들에서 각각의 아래에 놓인 전기 도전 층이 메모리-레벨 어셈블리 내에서 임의의 위에 놓인 전기 도전 층보다 제1 수평 방향을 따라 더 멀리 연장된다. 복수의 측방향으로 길쭉한 컨택트 비아 구조물이 메모리-레벨 어셈블리를 통해 형성된다. 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 제1 수평 방향을 따라 측방향으로 연장되고 적어도 하나의 교대 스택을 복수의 측방향으로 이격된 블록으로 측방향으로 분할한다. 복수의 블록은, 제1 수평 방향에 수직인 제2 수평 방향을 따라 배열되고, 각각, 각각의 제1 계단 영역, 제2 계단 영역, 및 제3 계단 영역을 포함하는, 제1 계단 영역을 포함하는 제1 블록, 제2 블록, 및 제3 블록을 순서대로 포함한 3개의 이웃 블록들의 세트를 포함한다. 워드라인 스위칭 디바이스들의 노드들은 제2 계단 영역의 구역에 형성된 관통-메모리-레벨 비아 구조물들을 이용하여 제1 및 제3 계단 영역 내의 전기 도전 층들의 부분들에 전기적으로 접속된다.
본 개시내용의 역시 또 다른 양태에 따르면, 반도체 구조물이 제공되고, 이 반도체 구조물은 : 반도체 기판 위에 위치하고, 전기적 도전 층들과 절연 층들의 제1 부분들의 적어도 하나의 제1 교대 스택을 포함하고, 적어도 하나의 제1 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들 ―메모리 스택 구조물들 각각은 메모리 막과 수직 반도체 채널을 포함하고, 전기 도전 층들은 메모리 스택 구조물들을 위한 워드라인들을 구성함― 을 더 포함하는 메모리-레벨 어셈블리; 메모리-레벨 어셈블리를 통해 수직으로 연장되고 적어도 하나의 제1 교대 스택으로부터 측방향으로 오프셋된 관통-메모리-레벨 비아 영역의 구역을 정의하는 절연 해자 트렌치 구조물(insulating moat trench structure); 관통-메모리-레벨 비아 영역에 위치하고, 유전체 스페이서 층들 ―유전체 스페이서 층들 각각은 각각의 전기 도전 층과 동일한 레벨에 위치함― 과 절연 층들의 제2 부분들의 교대 층들을 포함하는 적어도 하나의 제2 교대 스택; 및 관통-메모리-레벨 비아 영역 내에 위치하고 메모리-레벨 어셈블리의 최상단 표면과 메모리-레벨 어셈블리의 최하단 표면을 포함하는 제1 수평면으로부터 수직으로 연장되며 도전성 재료를 포함하는 관통-메모리-레벨 비아 구조물들을 포함한다.
본 개시내용의 추가의 또 다른 양태에 따르면, 반도체 구조물을 형성하는 방법이 제공된다. 절연 층들 및 유전체 스페이서 층들의 적어도 하나의 교대 스택이 반도체 기판 위에 형성된다. 메모리 스택 구조물들은 적어도 하나의 교대 스택을 통해 형성된다. 메모리 스택 구조물들 각각은 메모리 막과 수직 반도체 채널을 포함한다. 관통-메모리-레벨 비아 영역의 구역을 정의하는 해자 트렌치가 적어도 하나의 교대 스택을 통해 형성된다. 적어도 하나의 교대 스택의 일부는 관통-메모리-레벨 비아 영역 내에 존재한다. 관통-메모리-레벨 비아 영역 외부의 유전체 스페이서 층들의 부분들은 전기 도전 층들로 대체되는 반면, 해자 트렌치 내의 적어도 하나의 교대 스택의 부분은 그대로 유지된다. 전기 도전 층들은 메모리 스택 구조물들을 위한 워드라인들을 구성한다. 관통-메모리-레벨 비아 구조물들은 관통-메모리-레벨 비아 영역 내에 형성된다. 관통-메모리-레벨 비아 구조물은, 적어도 하나의 교대 스택의 나머지 부분의 최상단 표면 및 적어도 하나의 교대 스택의 최하단 표면을 포함하는 제1 수평면으로부터 수직으로 연장된다.
본 개시내용의 역시 또 다른 양태에 따르면, 반도체 구조물이 제공되고, 이 반도체 구조물은 : 반도체 기판 위에 위치하고 전기 도전 층들 및 절연 층들의 제1 부분들의 적어도 하나의 교대 스택을 포함하는 메모리-레벨 어셈블리를 포함하고, 적어도 하나의 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들을 더 포함한다. 메모리 스택 구조물들 각각은 메모리 막과 수직 반도체 채널을 포함한다. 전기 도전 층들은 메모리 스택 구조물들을 위한 워드라인들을 구성한다. 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 메모리-레벨 어셈블리를 통해 수직으로 연장되고, 제1 수평 방향을 따라 측방향으로 연장되며, 적어도 하나의 교대 스택을 메모리-레벨 어셈블리 내의 복수의 측방향으로 이격된 블록으로 측방향으로 분할한다. 적어도 하나의 관통-메모리-레벨 비아 구조물은 블록 내의 관통-메모리-레벨 비아 영역에 위치하고, 여기서, 관통-메모리-레벨 비아 영역은 한 쌍의 측방향으로 길쭉한 컨택트 비아 구조물들 사이에 및 블록에 위치한 메모리 스택 구조물들의 2개 그룹 사이에 위치하고, 적어도 하나의 관통-메모리-레벨 비아 구조물 각각은 메모리-레벨 어셈블리를 통해 수직으로 연장된다.
본 개시내용의 역시 추가의 또 다른 양태에 따르면, 반도체 구조물을 형성하는 방법이 제공된다. 메모리-레벨 어셈블리는 반도체 기판 위에 형성된다. 메모리-레벨 어셈블리는 전기 도전 층들 및 절연 층들의 제1 부분들의 적어도 하나의 교대 스택을 포함하고, 적어도 하나의 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들을 더 포함한다. 메모리 스택 구조물들 각각은 메모리 막과 수직 반도체 채널을 포함한다. 복수의 측방향으로 길쭉한 컨택트 비아 구조물이 메모리-레벨 어셈블리를 통해 형성된다. 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 제1 수평 방향을 따라 측방향으로 연장되고, 적어도 하나의 교대 스택을 메모리-레벨 어셈블리 내의 복수의 측방향으로 이격된 블록으로 측방향으로 분할한다. 적어도 하나의 관통-메모리-레벨 비아 구조물이 블록 내의 관통-메모리-레벨 비아 영역에 형성된다. 관통-메모리-레벨 비아 영역은 한 쌍의 측방향으로 길쭉한 컨택트 비아 구조물들 사이에 및 블록 내에 위치한 메모리 스택 구조물들의 2개 그룹 사이에 제공되고, 관통-메모리-레벨 비아 구조물을 포함한다. 적어도 하나의 관통-메모리-레벨 비아 구조물 각각은 메모리-레벨 어셈블리를 통해 수직으로 연장된다.
도 1a는, 본 개시내용의 제1 실시예에 따른, 반도체 기판 상에, 반도체 디바이스들, 적어도 하나의 하위 레벨 유전체 층, 및 하위 레벨 금속 상호접속 구조물들을 형성한 후의 제1 예시적인 구조물의 수직 단면도이다.
도 1b는 도 1a의 수평면 B-B'를 따른 도 1a의 제1 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 1a의 수직 단면도의 평면에 대응한다.
도 2는, 본 개시내용의 제1 실시예에 따른, 평면 반도체 재료 층, 및 제1 절연층들과 제1 스페이서 재료 층들의 제1 계층 교대 스택을 형성한 후의 제1 예시적인 구조물의 수직 단면도이다.
도 3은, 본 개시내용의 제1 실시예에 따른, 제1 계층 교대 스택 상의 제1 계층 계단 영역들을 패터닝하고 제1 계층 역-계단형 유전체 재료 부분을 형성한 후의 제1 예시적인 구조물의 수직 단면도이다.
도 4a는, 본 개시내용의 제1 실시예에 따른, 제1 계층 지지 기둥 구조물들 및 계층간 유전체 층을 형성한 후의 제1 예시적인 구조물의 수직 단면도이다.
도 4b는 도 4a의 수평면 B-B'를 따른 제1 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 4a의 수직 단면도의 평면에 대응한다.
도 5a는 본 개시내용의 제1 실시예에 따른 제1 계층 메모리 개구들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 5b는 도 5a의 수평면 B-B'를 따른 제1 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 5a의 수직 단면도의 평면에 대응한다.
도 6은 본 개시내용의 제1 실시예에 따른 희생 메모리 개구 충전 부분들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 7은, 본 개시내용의 제1 실시예에 따른, 제2 절연 층들과 제2 스페이서 재료 층들의 제2 계층 교대 스택, 제2 계층 역-계단형 유전체 재료 부분, 및 제2 절연 캡 층의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 8a는, 본 개시내용의 제1 실시예에 따른, 제2 계층 유전체 지지 기둥들 및 드레인-선택-레벨 얕은 트렌치 격리 구조물들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 8b는 도 8a의 수평면 B-B'를 따른 제1 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 8a의 수직 단면도의 평면에 대응한다.
도 9a는 본 개시내용의 제1 실시예에 따른 메모리 개구의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 9b는 도 9a의 수평면 B-B'를 따른 제1 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 9a의 수직 단면도의 평면에 대응한다.
도 10a는 본 개시내용의 제1 실시예에 따른 메모리 스택 구조물들 및 컨택트 레벨 유전체 층의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 10b는 도 10a의 수평면 B-B'를 따른 제1 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 10a의 수직 단면도의 평면에 대응한다.
도 11a는 본 개시내용의 제1 실시예에 따른 관통-메모리-레벨 개구의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 11b는 도 11a의 수평면 B-B'를 따른 제1 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 11a의 수직 단면도의 평면에 대응한다.
도 12a는 본 개시내용의 제1 실시예에 따른 유전체 충전 재료의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 12b는 도 12a의 수평면 B-B'를 따른 제1 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 12a의 수직 단면도의 평면에 대응한다.
도 13a는 본 개시내용의 제1 실시예에 따른 배면 컨택트 트렌치들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 13b는 도 13a의 수평면 B-B'를 따른 제1 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 13a의 수직 단면도의 평면에 대응한다.
도 14a는 본 개시내용의 제1 실시예에 따른 스페이서 재료 층들의 제거에 의한 배면 오목부들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 14b는 도 14a의 수평면 B-B'를 따른 제1 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 14a의 수직 단면도의 평면에 대응한다.
도 14c는 본 개시내용의 제1 실시예에 따른 도 14b의 지그재그 수직면 C-C'를 따른 제1 예시적인 구조물의 수직 단면도이다.
도 15a는, 본 개시내용의 제1 실시예에 따른, 전기 도전 층들, 절연 스페이서들, 및 배면 컨택트 비아 구조물들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 15b는 도 15a의 수평면 B-B'를 따른 제1 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 15a의 수직 단면도의 평면에 대응한다.
도 15c는 본 개시내용의 제1 실시예에 따른 도 15b의 지그재그 수직면 C-C'를 따른 제1 예시적인 구조물의 수직 단면도이다.
도 16a는, 본 개시내용의 제1 실시예에 따른, 관통-메모리-레벨 비아 구조물들, 워드라인 컨택트 비아 구조물들, 및 상위 레벨 비아 구조물들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 16b는 도 16a의 수평면 B-B'를 따른 제1 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 16a의 수직 단면도의 평면에 대응한다.
도 16c는 본 개시내용의 제1 실시예에 따른 도 16b의 지그재그 수직면 C-C'를 따른 제1 예시적인 구조물의 수직 단면도이다.
도 17a는 본 개시내용의 제1 실시예에 따른 상위 레벨 라인 구조물들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 17b는 도 17a의 수평면 B-B'를 따른 제1 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 17a의 수직 단면도의 평면에 대응한다. 상위 레벨 라인 구조물들의 패턴들은 점선 형상으로 오버레이된다.
도 17c는 본 개시내용의 제1 실시예에 따른 도 17b의 지그재그 수직면 C-C'를 따른 제1 예시적인 구조물의 수직 단면도이다.
도 17d는 본 개시내용의 제1 실시예에 따른 제1 예시적인 구조물의 평면도이다.
도 17e 및 도 17f는 본 개시내용의 제1 실시예에 따른 대안적인 예시적 구조물의 평면도이다.
도 18은 본 개시내용의 제2 실시예에 따른 반도체 디바이스들, 하위 레벨 금속 상호접속 구조물들, 적어도 하나의 하위 레벨 유전체 층의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 19a는 본 개시내용의 제2 실시예에 따른 관통-메모리-레벨 비아 구조물들 및 상위 레벨 금속 상호접속 구조물들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 19b는 본 개시내용의 제2 실시예에 따른 금속 상호접속 구조물들의 절개(cutaway) 평면도이다.
도 20은 본 개시내용의 제2 실시예에 따른 반도체 디바이스들, 하위 레벨 금속 상호접속 구조물들, 및 적어도 하나의 하위 레벨 유전체 층의 형성 후의 제2 예시적인 구조물의 변형예의 수직 단면도이다.
도 21은 본 개시내용의 제2 실시예에 따른 희생 메모리 개구 충전 부분들 및 제1 계층 지지 기둥 구조물들을 포함하는 제1 계층 구조물의 형성 후의 제2 예시적인 구조물의 변형예의 수직 단면도이다.
도 22는 본 개시내용의 제2 실시예에 따른 제2 계층 구조물, 메모리 스택 구조물들, 제2 계층 지지 기둥 구조물들, 컨택트 레벨 유전체 층, 배면 컨택트 트렌치들의 형성 후의 제2 예시적인 구조물의 변형예의 수직 단면도이다.
도 23은 본 개시내용의 제2 실시예에 따른 관통-메모리-레벨 비아 구조물들의 형성 후의 제2 예시적인 구조물의 변형예의 수직 단면도이다.
도 24a는 본 개시내용의 제3 실시예에 따른 제1 계층 교대 스택, 제1 계층 지지 기둥 구조물들, 희생 메모리 개구 충전 부분들, 및 희생 배면 컨택트 트렌치 충전 부분들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 24b는 도 24a의 수평면 B-B'를 따른 제3 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 24a의 수직 단면도의 평면에 대응한다.
도 25a는 본 개시내용의 제3 실시예에 따른 제2 계층 교대 스택, 제2 계층 지지 기둥 구조물들, 드레인-선택-레벨 얕은 트렌치 구조물들, 메모리 개구들, 및 해자 트렌치의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 25b는 도 25a의 수평면 B-B'를 따른 제3 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 25a의 수직 단면도의 평면에 대응한다.
도 26a는 본 개시내용의 제3 실시예에 따른 메모리 스택 구조물들 및 절연 해자 트렌치 구조물의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 26b는 도 26a의 수평면 B-B'를 따른 제3 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 26a의 수직 단면도의 평면에 대응한다.
도 27a는 본 개시내용의 제3 실시예에 따른 배면 컨택트 트렌치들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 27b는 도 27a의 수평면 B-B'를 따른 제3 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 27a의 수직 단면도의 평면에 대응한다.
도 28a는 본 개시내용의 제3 실시예에 따른 측방향으로 길쭉한 컨택트 비아 구조물들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 28b는 도 28a의 수평면 B-B'를 따른 제3 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 28a의 수직 단면도의 평면에 대응한다.
도 29a는 본 개시내용의 제3 실시예에 따른 관통-메모리-레벨 비아 구조물들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 29b는 도 29a의 수평면 B-B'를 따른 제3 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 29a의 수직 단면도의 평면에 대응한다.
도 29c는 본 개시내용의 제3 실시예에 따른 도 29b의 지그재그 수직면 C-C'를 따른 제3 예시적인 구조물의 수직 단면도이다.
도 30은 본 개시내용의 제3 실시예에 따른 상위 레벨 금속 상호접속 구조물들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 31a는 본 개시내용의 제3 실시예에 따른 절연 해자 트렌치 구조물의 형성 후의 제3 예시적인 구조물의 변형예의 수직 단면도이다.
도 31b는 도 31a의 수평면 B-B'를 따른 제3 예시적인 구조물의 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 31a의 수직 단면도의 평면에 대응한다.
도 32a는 본 개시내용의 제3 실시예에 따른 메모리 스택 구조물들, 측방향으로 길쭉한 컨택트 비아 구조물들, 및 관통-메모리-레벨 비아 구조물들의 형성 후의 제3 예시적인 구조물의 변형예의 수직 단면도이다.
도 32b는 도 32a의 수평면 B-B'를 따른 제3 예시적인 구조물의 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 32a의 수직 단면도의 평면에 대응한다.
도 33a는 본 개시내용의 제4 실시예에 따른 제1 계층 교대 스택, 제2 계층 교대 스택, 및 메모리 스택 구조물들의 형성 후의 제4 예시적인 구조물의 수직 단면도이다.
도 33b는 도 33a의 수평면 B-B'를 따른 제4 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 33a의 수직 단면도의 평면에 대응한다.
도 34a는 본 개시내용의 제4 실시예에 따른 관통-메모리-레벨 개구들 및 배면 컨택트 트렌치들의 형성 후의 제4 예시적인 구조물의 수평 단면도이다.
도 34b는 도 34a의 수평면 B-B'를 따른 제4 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 34a의 수직 단면도의 평면에 대응한다.
도 35a는 본 개시내용의 제4 실시예에 따른 절연 라이너 층의 퇴적 및 패터닝 후의 제4 예시적인 구조물의 수직 단면도이다.
도 35b는 도 35a의 수평면 B-B'를 따른 제4 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 35a의 수직 단면도의 평면에 대응한다.
도 36a는 본 개시내용의 제4 실시예에 따른 배면 오목부들의 형성 후의 제4 예시적인 구조물의 수직 단면도이다.
도 36b는 도 36a의 수평면 B-B'를 따른 제4 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 36a의 수직 단면도의 평면에 대응한다.
도 37a는 본 개시내용의 제4 실시예에 따른 전기 도전 층들의 형성 후의 제4 예시적인 구조물의 수직 단면도이다.
도 37b는 도 37a의 수평면 B-B'를 따른 제4 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 37a의 수직 단면도의 평면에 대응한다.
도 38a는 본 개시내용의 제4 실시예에 따른 절연 해자 트렌치 구조물들 및 측방향으로 길쭉한 컨택트 비아 구조물들의 형성 후의 제4 예시적인 구조물의 수직 단면도이다.
도 38b는 도 38a의 수평면 B-B'를 따른 제4 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 38a의 수직 단면도의 평면에 대응한다.
도 39a는 본 개시내용의 제4 실시예에 따른 관통-메모리-레벨 비아 구조물들의 형성 후의 제4 예시적인 구조물의 수직 단면도이다.
도 39b는 도 39a의 수평면 B-B'를 따른 제4 예시적인 구조물의 수평 단면도이다. 지그재그 수직면 A-A'는 도 39a의 수직 단면도의 평면에 대응한다.
도 40은 본 개시내용의 제4 실시예에 따른 상위 레벨 금속 상호접속 구조물들의 형성 후의 제4 예시적인 구조물의 수직 단면도이다.
도 41은 본 개시내용의 제4 실시예에 따른 패터닝된 절연 라이너 층들의 형성 후의 제4 예시적인 구조물의 제1 변형예의 수직 단면도이다.
도 42는 본 개시내용의 제4 실시예에 따른 절연 해자 트렌치 구조물들, 측방향으로 길쭉한 컨택트 비아 구조물들, 및 관통-메모리-레벨 비아 구조물들의 형성 후의 제4 예시적인 구조물의 제1 변형예의 수직 단면도이다.
도 43은 본 개시내용의 제4 실시예에 따른 상위 레벨 금속 상호접속 구조물들의 형성 후의 제4 예시적인 구조물의 제1 변형예의 수직 단면도이다.
도 44a는 본 개시내용의 제4 실시예에 따른 제1 계층 교대 스택, 제2 계층 교대 스택, 메모리 스택 구조물들, 및 드레인-선택-레벨 얕은 트렌치 격리 구조물들의 형성 후의 제4 예시적인 구조물의 제2 변형예의 수직 단면도이다.
도 44b는 도 44a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제2 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 44a의 수직 단면도의 평면에 대응한다.
도 45a는 본 개시내용의 제4 실시예에 따른 관통-메모리-레벨 개구들 및 배면 컨택트 트렌치들의 형성 후의 제4 예시적인 구조물의 제2 변형예의 수직 단면도이다.
도 45b는 도 45a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제2 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 45a의 수직 단면도의 평면에 대응한다.
도 46a는 본 개시내용의 제4 실시예에 따른 희생 재료 층들을 전기 도전 층들로 대체한 후의 제4 예시적인 구조물의 제2 변형예의 수직 단면도이다.
도 46b는 도 46a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제2 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 46a의 수직 단면도의 평면에 대응한다.
도 47a는 본 개시내용의 제4 실시예에 따른 컨포멀 절연 층의 퇴적, 및 컨포멀 절연 층의 수평 부분을 제거하고 관통-메모리-레벨 개구들을 깊게 하는 이방성 에칭 후의 제4 예시적인 구조물의 제2 변형예의 수직 단면도이다.
도 47b는 도 47a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제2 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 47a의 수직 단면도의 평면에 대응한다.
도 48a는 본 개시내용의 제4 실시예에 따른 측방향으로 길쭉한 컨택트 비아 구조물들 및 관통-메모리-레벨 비아 구조물들의 형성 후의 제4 예시적인 구조물의 제2 변형예의 수직 단면도이다.
도 48b는 도 48a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제2 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 48a의 수직 단면도의 평면에 대응한다.
도 49는 본 개시내용의 제4 실시예에 따른 상위 레벨 금속 상호접속 구조물들의 형성 후의 제4 예시적인 구조물의 제2 변형예의 수직 단면도이다.
도 50a는 본 개시내용의 제4 실시예에 따른 제1 계층 교대 스택, 제2 계층 교대 스택, 메모리 스택 구조물들, 및 드레인-선택-레벨 얕은 트렌치 격리 구조물들의 형성 후의 제4 예시적인 구조물의 제3 변형예의 수직 단면도이다.
도 50b는 도 50a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제3 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 50a의 수직 단면도의 평면에 대응한다.
도 51a는 본 개시내용의 제4 실시예에 따른 관통-메모리-레벨 개구들의 형성 후의 제4 예시적인 구조물의 제3 변형예의 수직 단면도이다.
도 51b는 도 51a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제3 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 51a의 수직 단면도의 평면에 대응한다.
도 52a는 본 개시내용의 제4 실시예에 따른 희생 재료 층들을 전기 도전 층들로 대체한 후의 제4 예시적인 구조물의 제3 변형예의 수직 단면도이다.
도 52b는 도 52a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제3 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 52a의 수직 단면도의 평면에 대응한다.
도 53a는 본 개시내용의 제4 실시예에 따른 절연 라이너들의 형성 후의 제4 예시적인 구조물의 제3 변형예의 수직 단면도이다.
도 53b는 도 53a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제3 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 53a의 수직 단면도의 평면에 대응한다.
도 54a는 본 개시내용의 제4 실시예에 따른 관통-메모리-레벨 비아 구조물들의 형성 후의 제4 예시적인 구조물의 제3 변형예의 수직 단면도이다.
도 54b는 도 54a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제3 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 54a의 수직 단면도의 평면에 대응한다.
도 55a는 본 개시내용의 제4 실시예에 따른 측방향으로 길쭉한 컨택트 비아 구조물들 및 상위 레벨 금속 상호접속 구조물들의 형성 후의 제4 예시적인 구조물의 제3 변형예의 수직 단면도이다.
도 55b는 도 55a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제3 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 55a의 수직 단면도의 평면에 대응한다.
도 56a는 본 개시내용의 제4 실시예에 따른 메모리 스택 구조물들 및 측방향으로 길쭉한 컨택트 비아 구조물들의 형성 후의 제4 예시적인 구조물의 제4 변형예의 수직 단면도이다.
도 56b는 도 56a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제4 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 56a의 수직 단면도의 평면에 대응한다.
도 57a는 본 개시내용의 제4 실시예에 따른 관통-메모리-레벨 개구들의 형성 후의 제4 예시적인 구조물의 제4 변형예의 수직 단면도이다.
도 57b는 도 57a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제4 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 57a의 수직 단면도의 평면에 대응한다.
도 58a는 본 개시내용의 제4 실시예에 따른 절연 라이너들의 형성 후의 제4 예시적인 구조물의 제4 변형예의 수직 단면도이다.
도 58b는 도 58a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제4 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 58a의 수직 단면도의 평면에 대응한다.
도 59a는 본 개시내용의 제4 실시예에 따른 관통-메모리-레벨 비아 구조물들 및 상위 레벨 금속 상호접속 구조물들의 형성 후의 제4 예시적인 구조물의 제4 변형예의 수직 단면도이다.
도 59b는 도 59a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제4 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 59a의 수직 단면도의 평면에 대응한다.
도 60은 본 개시내용의 제4 실시예에 따른 제4 예시적인 구조물의 제5 변형예의 수평 단면도이다.
도 61a는 본 개시내용의 제3 실시예에 따른 메모리 스택 구조물들의 형성 후의 제3 예시적인 구조물의 제2 변형예의 수직 단면도이다.
도 61b는 도 61a의 제3 예시적인 구조물의 제2 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 61a의 수직 단면도의 평면에 대응한다.
도 62a는 본 개시내용의 제3 실시예에 따른 배면 컨택트 트렌치들과 해자 트렌치들의 동시 형성 후의 제3 예시적인 구조물의 제2 변형예의 수직 단면도이다.
도 62b는 도 62a의 제3 예시적인 구조물의 제2 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 62a의 수직 단면도의 평면에 대응한다.
도 63a는 본 개시내용의 제3 실시예에 따른 상위 레벨 라인 구조물들의 형성 후의 제3 예시적인 구조물의 제2 변형예의 수직 단면도이다.
도 63b는 도 63a의 수평면 B-B'를 따른 제3 예시적인 구조물의 제2 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 63a의 수직 단면도의 평면에 대응한다.
도 63c는 본 개시내용의 제3 실시예에 따른 도 63b의 지그재그 수직면 C-C'를 따른 제3 예시적인 구조물의 제2 변형예의 수직 단면도이다.
도 64는 본 개시내용의 제3 실시예에 따른 상위 레벨 라인 구조물들의 형성 후의 제3 예시적인 구조물의 제3 변형예의 수직 단면도이다.
도 65a는 본 개시내용의 제4 실시예에 따른 희생 메모리 개구 충전 부분들 및 희생 해자 트렌치 충전 부분들의 형성 후의 제4 예시적인 구조물의 제6 변형예의 수직 단면도이다.
도 65b는 도 65a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제6 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 65a의 수직 단면도의 평면에 대응한다.
도 66a는 본 개시내용의 제4 실시예에 따른 메모리 스택 구조물들 및 더미 메모리 스택 구조물들의 형성 후의 제4 예시적인 구조물의 제6 변형예의 수직 단면도이다.
도 66b는 도 66a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제6 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 66a의 수직 단면도의 평면에 대응한다.
도 67a는 본 개시내용의 제4 실시예에 따른 배면 오목부들의 형성 후의 제4 예시적인 구조물의 제6 변형예의 수직 단면도이다.
도 67b는 도 67a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제6 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 67a의 수직 단면도의 평면에 대응한다.
도 68a는 본 개시내용의 제4 실시예에 따른 전기 도전 층들 및 측방향으로 길쭉한 컨택트 비아 구조물들의 형성 후의 제4 예시적인 구조물의 제6 변형예의 수직 단면도이다.
도 68b는 도 68a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제6 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 68a의 수직 단면도의 평면에 대응한다.
도 69a는 본 개시내용의 제4 실시예에 따른 관통-메모리-레벨 비아 구조물들 및 상위 레벨 금속 상호접속 구조물들의 형성 후의 제4 예시적인 구조물의 제6 변형예의 수직 단면도이다.
도 69b는 도 69a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제6 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 69a의 수직 단면도의 평면에 대응한다.
도 70a는 본 개시내용의 제4 실시예에 따른 메모리 스택 구조물들 및 컨택트 레벨 유전체 층의 형성 후의 제4 예시적인 구조물의 제7 변형예의 수직 단면도이다.
도 70b는 도 70a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제7 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 70a의 수직 단면도의 평면에 대응한다.
도 71a는 본 개시내용의 제4 실시예에 따른 배면 컨택트 트렌치들과 관통-메모리-레벨 비아 캐비티들의 동시 형성 후의 제4 예시적인 구조물의 제7 변형예의 수직 단면도이다.
도 71b는 도 71a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제7 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 71a의 수직 단면도의 평면에 대응한다.
도 72a는 본 개시내용의 제4 실시예에 따른 희생 재료 층들을 전기 도전 층들로 대체한 후의 제4 예시적인 구조물의 제7 변형예의 수직 단면도이다.
도 72b는 도 72a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제7 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 72a의 수직 단면도의 평면에 대응한다.
도 73a는 본 개시내용의 제4 실시예에 따른 측방향으로 연장되는 컨택트 비아 구조물들 및 관통-메모리-스택 비아 구조물들의 형성 후의 제4 예시적인 구조물의 제7 변형예의 수직 단면도이다.
도 73b는 도 73a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제7 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 73a의 수직 단면도의 평면에 대응한다.
도 73c는 본 개시내용의 제4 실시예에 따른 도 73b의 지그재그 수직면 C-C'를 따른 제4 예시적인 구조물의 제7 변형예의 수직 단면도이다.
도 74는 본 개시내용의 제4 실시예에 따른 상위 금속 상호접속 구조물들의 형성 후의 제4 예시적인 구조물의 제7 변형예의 수직 단면도이다.
도 75a는 본 개시내용의 제4 실시예에 따른 관통-메모리-스택 비아 구조물들의 형성 후의 제4 예시적인 구조물의 제8 변형예의 수직 단면도이다.
도 75b는 도 75a의 수평면 B-B'를 따른 제4 예시적인 구조물의 제8 변형예의 수평 단면도이다. 지그재그 수직면 A-A'는 도 75a의 수직 단면도의 평면에 대응한다.
도 76은 본 개시내용의 제4 실시예에 따른 상위 금속 상호접속 구조물들의 형성 후의 제4 예시적인 구조물의 제8 변형예의 수직 단면도이다.
전술된 바와 같이, 본 개시내용은 수직 NAND 스트링 및 기타의 3차원 디바이스 등의 3차원 비휘발성 메모리 구조물, 및 그 형성 방법에 관한 것으로, 그 다양한 양태들이 이하에서 설명된다. 본 개시내용의 실시예들은 복수의 NAND 메모리 스트링을 포함하는 3차원 모놀리식(three-dimensional monolithic) 메모리 어레이 디바이스 등의 다양한 반도체 디바이스를 형성하는데 이용될 수 있다. 도면은 축척비율에 따라 그려진 것은 아니다. 요소의 단일 인스턴스가 예시되어 있는 경우에, 요소의 복제판이 존재하지 않는다는 것이 명시적으로 설명되거나 기타의 방식으로 명확하게 표시되지 않는 한, 그 요소의 복수의 인스턴스가 복제될 수 있다.
"제1", "제2", 및 "제3" 등의 서수는 단지 유사한 요소들을 식별하기 위해 이용되며, 상이한 서수들이 본 개시내용의 상세한 설명 및 청구항들에 걸쳐 이용될 수 있다. 본 명세서에서 사용될 때, 제2 요소 "상에" 위치한 제1 요소는, 제2 요소의 표면의 외측 상에 또는 제2 요소의 내측 상에 위치할 수 있다. 본 명세서에서 사용될 때, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치한다. 본 명세서에서 사용될 때, "공정중" 구조물 또는 "일시적" 구조물은 후속해서 변형되는 구조물을 지칭한다.
본 명세서에서 사용될 때, "층"이란 소정의 두께를 갖는 영역을 포함하는 재료 부분을 말한다. 층은 아래에 놓인 또는 위에 놓인 구조물의 전체에 걸쳐 연장되거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조물의 두께보다 작은 두께를 갖는 균일하거나 불균일한 연속 구조물의 영역일 수 있다. 예를 들어, 층은 연속 구조물의 상단 표면과 하단 표면 사이의 또는 상단 표면과 하단 표면에 있는 임의의 쌍의 수평면들 사이에 위치할 수 있다. 층은, 수평으로, 수직으로, 및/또는 테이퍼링된 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 내부에 하나 이상의 층을 포함할 수 있거나, 및/또는 그 상에, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수도 있다.
본 명세서에서 사용될 때, "메모리 레벨" 또는 "메모리 어레이 레벨"이란, 메모리 요소들의 어레이의 최상단 표면들을 포함하는 제1 수평면(즉, 기판의 상단 표면에 평행한 평면)과 메모리 요소들의 어레이의 최하단 표면들을 포함하는 제2 수평면 사이의 일반 영역에 대응하는 레벨을 말한다. 본 명세서에서 사용될 때, "관통-메모리-레벨" 요소란, 메모리 레벨을 통해 수직으로 연장되는 요소를 지칭한다.
본 명세서에서 사용될 때, "반도체 재료"란, 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 재료를 말하며, 전기 도펀트에 의한 적절한 도핑시에 1.0 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에서 사용될 때, "전기 도펀트"란, 대역 구조 내의 가전 대역(valence band)에 홀을 추가하는 p형의 도펀트, 또는 대역 구조 내의 전도 대역에 전자를 추가하는 n형의 도펀트를 말한다. 본 명세서에서 사용될 때, "도전성 재료"란, 1.0 × 105 S/cm보다 큰 전기 전도도를 갖는 재료를 말한다. 본 명세서에서 사용될 때, "절연 재료" 또는 "유전체 재료"란, 1.0 × 10-6 S/cm 미만의 전기 전도도를 갖는 재료를 말한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
모놀리식 3차원 메모리 어레이는, 반도체 웨이퍼 등의 단일의 기판 위에, 아무런 중간 기판도 없이, 복수의 메모리 레벨이 형성되어 있는 것이다. 용어 "모놀리식"은, 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 퇴적된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별개로 형성된 다음 함께 팩키징되어 비모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 비-모놀리식 스택화된 메모리는, 발명의 명칭이 "Three-Dimensional Structure Memory"인 미국 특허 제5,915,167호에 설명된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 스택화함으로써 구성된다. 기판은 본딩 이전에 박막화(thin)되거나 메모리 레벨들로부터 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 이러한 메모리는 진정한 모놀리식 3차원 메모리 어레이가 아니다. 기판은, 메모리 디바이스용 구동기 회로 등의, 그 위에 제작된 집적 회로를 포함할 수 있다.
본 개시내용의 다양한 3차원 메모리 디바이스는, 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 여기서 설명된 다양한 실시예를 이용하여 제작될 수 있다. 모놀리식 3차원 NAND 스트링은 기판 위에 위치한 NAND 스트링들의 모놀리식 3차원 어레이에 위치한다. NAND 스트링들의 3차원 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은 NAND 스트링들의 3차원 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치한다.
도 1a 및 도 1b를 참조하면, 본 개시내용의 제1 실시예에 따른 제1 예시적인 구조물이 도시되어 있다. 제1 예시적인 구조물은 반도체 기판(9) 및 기판(9) 상에 형성된 반도체 디바이스(710)를 포함한다. 얕은 트렌치 격리 구조물(720)은 반도체 기판(9)의 상위 부분에 형성되어 반도체 디바이스들 사이에 전기적 격리를 제공할 수 있다. 반도체 디바이스(710)는, 예를 들어, 각각의 소스 영역(742), 드레인 영역(744), 채널 영역(746) 및 게이트 구조물(750)를 포함하는 전계 효과 트랜지스터를 포함할 수 있다. 전계 효과 트랜지스터들은 CMOS 구성으로 배열될 수 있다. 각각의 게이트 구조물(750)은, 예를 들어, 게이트 유전체(752), 게이트 전극(754), 유전체 게이트 스페이서(756) 및 게이트 캡 유전체(758)를 포함할 수 있다. 반도체 디바이스는 후속해서 형성될 메모리 구조물의 동작을 지원하는, 주변 회로라고도 알려진 구동기 회로라고 통상적으로 지칭되는, 임의의 반도체 회로를 포함할 수 있다. 본 명세서에서 사용될 때, 주변 회로란, 워드라인 디코더 회로, 워드라인 스위칭 회로, 비트라인 디코더 회로, 비트라인 감지 및/또는 스위칭 회로, 전원/분배 회로, 데이터 버퍼 및/또는 래치, 또는 메모리 디바이스를 위한 메모리 어레이 구조물 외부에 구현될 수 있는 기타 임의의 반도체 회로 중 임의의 것, 각각의 것, 또는 모두를 지칭한다. 예를 들어, 반도체 디바이스는 후속해서 형성될 3차원 메모리 구조물의 워드라인을 전기적으로 바이어싱하기 위한 워드라인 스위칭 디바이스를 포함할 수 있다.
반도체 디바이스 위에 적어도 하나의 유전체 층이 형성되며, 여기서는 적어도 하나의 하위 레벨 유전체 층(760)이라고 지칭된다. 적어도 하나의 하위 레벨 유전체 층(760)은, 예를 들어, 이동 이온의 확산을 차단하고 및/또는 아래에 놓인 구조물에 적절한 응력을 가하는 실리콘 질화물 라이너 등의 선택사항적인 유전체 라이너(762), 유전체 라이너(762)의 최상단 표면 또는 게이트 구조물(750)의 최상단 표면과 동일 평면 상에 있는 평면 표면을 제공하기 위해 이용되는 평탄화 유전체 층(764), 선택사항적인 평면 라이너(766), 및 반도체 디바이스들 및 랜딩 패드들의 다양한 노드들 사이에 전기 배선을 제공하는 하위 레벨 금속 상호접속 구조물(780)을 위한 매트릭스로서 집합적으로 기능하는 적어도 하나의 하위 레벨 상호접속 유전체 층(768)을 포함할 수 있다. 하위 레벨 금속 상호접속 구조물(780)은 다양한 디바이스 컨택트 비아 구조물(782)(예를 들어, 디바이스 또는 게이트 전극 컨택트의 각각의 소스 및 드레인 노드와 접촉하는 소스 및 드레인 전극), 하위 레벨 금속 라인(784), 하위 레벨 비아 구조물(786), 및 후속해서 형성될 관통-메모리-레벨 비아 구조물에 대한 랜딩 패드로서 기능하도록 구성된 하위 레벨 최상단 금속 구조물(788)을 포함할 수 있다. 반도체 디바이스들 및 적어도 하나의 하위 레벨 유전체 층(760)과 하위 레벨 금속 상호접속 구조물(780)의 조합의 영역은, 본 명세서에서는, 후속해서 형성될 메모리-레벨 어셈블리 아래에 위치하고 메모리-레벨 어셈블리를 위한 주변 디바이스들을 포함하는, 아래에 놓인 주변 디바이스 영역(700)이라고 지칭된다. 하위 레벨 금속 상호접속 구조물(780)은 적어도 하나의 하위 레벨 유전체 층(760)에 매립된다. 한 실시예에서, 하위 레벨 최상단 금속 구조물(788)의 최상단 표면은 적어도 하나의 하위 레벨 유전체 층(760)의 최상단 표면을 포함하는 수평면 또는 그 아래에 위치할 수 있다.
하위 레벨 금속 상호접속 구조물(780)은, 반도체 디바이스(710)(예를 들어, CMOS 디바이스)의 노드(예를 들어, 소스(742), 드레인(744), 또는 게이트 전극(750))에 전기적으로 단락될 수 있고, 적어도 하나의 하위 레벨 유전체 층(760)의 레벨에 위치한다. 관통-메모리-레벨 비아 구조물(도 1a 및 도 1b에 도시되지 않음)는 후속해서 하위 레벨 금속 상호접속 구조물(780) 상에 직접 형성될 수 있다. 한 실시예에서, 하위 레벨 금속 상호접속 구조물(780)의 패턴은, 하위 레벨 금속 상호접속 구조물(780)의 최상단 부분에 위치한 하위 레벨 금속 상호접속 구조물(780)의 서브셋인, 하위 레벨 최상단 금속 구조물(788)이 관통-메모리-레벨 비아 영역(400) 내에 랜딩 패드 구조물을 제공할 수 있도록 선택될 수 있다. 관통-메모리-레벨 비아 영역(400)은 메모리-레벨 어셈블리를 통해 수직으로 연장되는 관통-메모리-레벨 비아 구조물이 후속해서 형성되는 영역이다.
관통-메모리-레벨 비아 영역(400)은 도 1b에 도시된 바와 같이 메모리 디바이스들의 어레이가 후속해서 형성되는 메모리 어레이 영역(100)에 인접하여 위치할 수 있다. 워드라인 컨택트 비아 영역(200)은 관통-메모리-레벨 비아 영역(400) 및 메모리 어레이 영역(100)에 인접하여 위치할 수 있다. 한 실시예에서, 관통-메모리-레벨 비아 영역(400) 및 워드라인 컨택트 비아 영역(200)은 제1 수평 방향 h1(예를 들어, 워드라인 방향)에 수직인 메모리 어레이 영역(100)의 주변 엣지에 위치할 수 있고 제2 수평 방향 hd2(예를 들어, 비트라인 방향)에 평행하게 연장된다. 한 실시예에서, 제1 예시적인 구조물의 구역은 제2 수평 방향 hd2를 따라 측방향으로 분리되고 양의 정수들과 일대일로 맵핑될 수 있는, 즉, 양의 정수들로 인덱싱될 수 있는 복수의 블록들(B1, B2, B3, ...)로 분할될 수 있다. 주어진 디바이스 레벨의 동일한 워드라인은 각각의 대응 메모리 블록에서 동일한 디바이스 레벨의 각각의 메모리 셀에 대한 제어 게이트 전극으로서 이용될 수 있다.
관통-메모리-레벨 비아 영역(400) 및 워드라인 컨택트 비아 영역(200)의 복수의 인스턴스는 제2 수평 방향 hd2를 따라 교대할 수 있다. 예시적인 예에서, 관통-메모리-레벨 비아 영역(400)의 각각의 인스턴스는 각각의 짝수 블록(B2, B4 등)의 구역 내에 위치할 수 있고, 워드라인 컨택트 비아 영역(200)의 각각의 인스턴스는 각각의 홀수 블록(예를 들어, B1, B3 등)의 구역 내에 위치할 수 있다. 이웃하는 홀수 블록과 짝수 블록의 쌍(예를 들어, B1 및 B2)은 제2 수평 방향을 따라 주기적으로 반복될 수 있다.
하위 레벨 최상단 금속 구조물(788)에 대한 특정한 패턴이 여기에 도시되어 있지만, 하위 레벨 최상단 금속 구조물(788)이 후속해서 형성될 관통-메모리-레벨 비아 구조물을 위한 적절한 랜딩 패드 구역을 제공하는 한, 하위 레벨 최상단 금속 구조물(788)에 대한 패턴은 아래에 놓인 주변 디바이스 영역(700)에서의 배선을 최적화하도록 변경될 수 있다는 것을 이해할 것이다.
도 2를 참조하면, 선택사항적인 평면 도전성 재료 층(6) 및 평면 반도체 재료 층(10)이 아래에 놓인 주변 디바이스 영역(700) 위에 형성될 수 있다. 선택사항적인 평면 도전성 재료 층(6)은, 금속 또는 고농도 도핑된 반도체 재료 등의, 도전성 재료를 포함한다. 선택사항적인 평면 도전성 재료 층(6)은, 예를 들어, 3nm 내지 100nm의 범위의 두께를 갖는 텅스텐 층을 포함할 수 있지만, 더 작거나 더 큰 두께도 역시 이용될 수 있다. 금속 질화물 층(미도시)은 평면 도전성 재료 층(6)의 상단에 확산 장벽 층으로서 제공될 수 있다. 층 6은 완성된 디바이스에서 특별한 소스 라인으로 기능할 수 있다. 대안으로서, 층(6)은 에칭 정지 층을 포함할 수 있고 임의의 적절한 도전성, 반도체 또는 절연 층을 포함할 수 있다.
평면 반도체 재료 층(10)은 적어도 하나의 하위 레벨 유전체 층(760) 위에 형성될 수 있다. 평면 반도체 재료 층(10)은, 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 및/또는 본 기술분야에 공지된 기타의 반도체 재료를 포함할 수 있는 반도체 재료를 포함한다. 한 실시예에서, 평면 반도체 재료 층(10)은, (폴리실리콘 등의) 다결정 반도체 재료, 또는 (어닐링 단계 등의) 후속 공정 단계에서 다결정 반도체 재료로 변환되는 (비정질 실리콘 등의) 비정질 반도체 재료를 포함할 수 있다. 평면 반도체 재료 층(10)은, 반도체 기판(9)(예를 들어, 실리콘 웨이퍼) 상의 반도체 디바이스들의 서브셋 바로 위에 형성될 수 있다. 본 명세서에서 사용될 때, 제1 요소가 제2 요소의 최상단 표면을 포함한 수평면 위에 위치하고 제1 요소의 구역과 제2 요소의 구역이 평면도에서 (즉, 수직 평면을 따라 또는 기판(9)의 상단 표면에 수직인 방향을 따라) 구역적 중첩을 갖는다면 제1 요소는 제2 요소의 "바로 위"에 위치한다. 한 실시예에서, 평면 반도체 재료 층(10) 또는 그 일부는, p형 도펀트 또는 n형 도펀트일 수 있는 전기 도펀트로 도핑될 수 있다. 평면 반도체 재료 층(10)에서의 도펀트의 도전형은 본 명세서에서는 제1 도전형이라고 지칭된다. 유전체 패드 층(52)은 평면 반도체 재료 층(10)의 상단 표면 상에 형성될 수 있다.
제1 재료 층들과 제2 재료 층들의 교대 스택이 후속해서 형성된다. 각각의 제1 재료 층은 제1 재료를 포함할 수 있고, 각각의 제2 재료 층은 제1 재료와는 상이한 제2 재료를 포함할 수 있다. 재료 층들의 적어도 또 다른 교대 스택이 제1 재료 층들과 제2 재료 층들의 교대 스택 위에 후속해서 형성되는 경우, 교대 스택은 본 명세서에서는 제1 계층 교대 스택이라고 지칭된다. 제1 계층 교대 스택의 레벨은 본 명세서에서 제1 계층 레벨이라 지칭되고, 제1 계층 레벨 바로 위에 후속해서 형성되는 교대 스택의 레벨은 본 명세서에서 제2 계층 레벨이라고 지칭되는 등등이다.
제1 계층 교대 스택은, 제1 재료 층으로서의 제1 절연 층(132) 및 제2 재료 층으로서의 제1 스페이서 재료 층을 포함할 수 있다. 한 실시예에서, 제1 스페이서 재료 층은 전기 도전 층으로 후속해서 대체되는 희생 재료 층일 수 있다. 또 다른 실시예에서, 제1 스페이서 재료 층은 다른 층으로 후속해서 대체되지 않는 전기 도전 층일 수 있다. 본 개시내용은 희생 재료 층이 전기 도전 층으로 대체되는 실시예를 이용하여 설명되지만, 스페이서 재료 층이 전기 도전 층으로서 형성되는(이로써 대체 공정을 수행할 필요가 없는) 실시예도 본 명세서에서 명시적으로 고려된다.
한 실시예에서, 제1 재료 계층 및 제2 재료 층은, 각각, 제1 절연 층(132) 및 제1 희생 재료 층(142)일 수 있다. 한 실시예에서, 각각의 제1 절연 층(132)은 제1 절연 재료를 포함할 수 있고, 각각의 제1 희생 재료 층(142)은 제1 희생 재료를 포함할 수 있다. 교대하는 복수의 제1 절연 층(132) 및 제1 희생 재료 층(142)은 평면 반도체 재료 층(10) 위에 형성된다. 본원에 이용된 바와 같이, "희생 재료"란 후속 공정 단계 동안에 제거되는 재료를 지칭한다.
여기서 사용될 때, 제1 요소 및 제2 요소의 교대 스택이란, 제1 요소의 인스턴스들 및 제2 요소의 인스턴스들이 교대하는 구조물을 말한다. 교대하는 복수의 종단 요소가 아닌 제1 요소들의 각각의 인스턴스는 양측 상의 제2 요소들의 2개의 인스턴스에 의해 인접해 있고, 교대하는 복수의 종단 요소가 아닌 제2 요소들의 각각의 인스턴스는 양쪽 끝에 있는 제1 요소들의 2개의 인스턴스에 의해 인접해 있다. 제1 요소들은 그들 사이에서 동일한 두께를 가질 수 있거나, 상이한 두께를 가질 수 있다. 제2 요소들은 그들 사이에서 동일한 두께를 가질 수 있거나, 상이한 두께를 가질 수 있다. 교대하는 복수의 제1 재료 층들 및 제2 재료 층들은, 제1 재료 층의 인스턴스에서 또는 제2 재료 층의 인스턴스에서 시작할 수 있고, 제1 재료 층의 인스턴스 또는 제2 재료 층의 인스턴스에서 끝날 수 있다.
한 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교대하는 복수 내에서 주기성을 갖고 반복되는 유닛을 형성할 수 있다.
제1 계층 교대 스택(132, 142)은, 제1 재료로 구성된 제1 절연 층(132)과, 제1 재료와는 상이한 제2 재료로 구성된 제1 희생 재료 층(142)을 포함할 수 있다. 제1 절연 층(132)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 제1 절연 층(132)을 위해 이용될 수 있는 절연 재료는, (도핑되거나 언도핑된 규산염 유리를 포함하는) 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유기 규산염 유리(OSG), 스핀-온 유전체 재료, 흔히 높은 유전 상수(하이-k) 유전체 산화물이라 알려진 유전체 금속 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등) 및 그 규산염, 유전체 금속 산질화물 및 그 규산염, 및 유기 절연 재료를 포함하지만, 이것으로 제한되는 것은 아니다. 한 실시예에서, 제1 절연 층(132)의 제1 재료는 실리콘 산화물일 수 있다.
제1 희생 재료 층(142)의 제2 재료는, 제1 절연 층(132)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 여기서 사용될 때, 제거 공정이 제2 재료의 제거 속도의 적어도 2배의 속도로 제1 재료를 제거한다면, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거 속도에 대한 제1 재료의 제거 속도의 비율은, 여기서는 제2 재료에 관한 제1 재료에 대한 제거 공정의 "선택도"라고 지칭된다.
제1 희생 재료 층(142)은, 절연 재료, 반도체 재료, 또는 도전성 재료를 포함할 수 있다. 제1 희생 재료 층(142)의 제2 재료는, 후속해서, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극으로서 기능할 수 있는 전기 도전 전극으로 대체될 수 있다. 한 실시예에서, 제1 희생 재료 층(142)은 실리콘 질화물을 포함하는 재료 층일 수 있다.
한 실시예에서, 제1 절연 층(132)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층은 실리콘 질화물 희생 재료 층을 포함할 수 있다.
제1 절연 층(132)의 제1 재료는, 예를 들어, 화학적 증착(CVD; chemical vapor deposition)에 의해 퇴적될 수 있다. 예를 들어, 제1 절연 층(132)에 대해 실리콘 산화물이 이용된다면, CVD 공정을 위한 전구 재료(precursor material)로서 테트라에틸오르토실리케이트(TEOS; tetraethylorthosilicate )가 이용할 수 있다. 제1 희생 재료 층(142)의 제2 재료는, 예를 들어, CVD 또는 ALD(atomic layer deposition)로 형성될 수 있다.
제1 절연 층(132) 및 제1 희생 재료 층(142)의 두께는 20 nm 내지 50 nm의 범위일 수 있지만, 각각의 제1 절연 층(132) 및 각각의 제1 희생 재료 층(142)에 대해 더 작거나 더 큰 두께가 이용될 수 있다. 제1 절연 층(132) 및 제1 희생 재료 층(142)의 쌍들의 반복 횟수는 2 내지 1024, 통상적으로 8 내지 256의 범위일 수 있지만, 더 많은 반복 횟수도 역시 이용될 수 있다. 한 실시예에서, 제1 계층 교대 스택(132, 142) 내의 각각의 제1 희생 재료 층(142)은 각각의 대응 제1 희생 재료 층(142) 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
후속해서 스택(132, 142) 위에 제1 절연 캡 층(170)이 형성된다. 제1 절연 캡 층(170)은 제1 절연 층(132)에 이용될 수 있는 임의의 유전체 재료일 수 있는 유전체 재료를 포함한다. 한 실시예에서, 제1 절연 캡 층(170)은 제1 절연 층(132)과 동일한 유전체 재료를 포함한다. 절연 캡 층(170)의 두께는 20nm 내지 300nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 역시 이용될 수 있다.
도 3을 참조하면, 제1 절연 캡층(170) 및 제1 계층 교대 스택(132, 142)은 패터닝되어 각각의 관통-메모리-레벨 비아 영역(400) 및 각각의 워드라인 컨택트 비아 영역(200)에서 제1 계단형 표면을 형성할 수 있다.
관통-메모리-레벨 비아 영역(400) 및 워드라인 컨택트 비아 영역(200) 각각은, 제1 계단형 표면이 형성되는 각각의 제1 계단형 구역(SA1) 및 (후속해서 제1 계층 구조물 위에 형성될) 제2 계층 구조물 및/또는 추가의 계층 구조물에서 추가적인 계단형 표면들이 형성되는 제2 계단형 구역(SA2)을 포함할 수 있다. 제1 계단형 표면은, 예를 들어, 내부에 개구를 갖는 마스크 층을 형성하고, 제1 절연 캡 층(170)의 레벨들 내에서 캐비티를 에칭하고, 에칭된 구역을 반복적으로 확장하고, 에칭된 구역 내의 에칭된 캐비티의 하단 표면 바로 아래에 위치한 제1 절연 층(132) 및 제1 희생 재료 층(142)의 각각의 쌍을 에칭함으로써 캐비티를 수직으로 오목화함으로써 형성될 수 있다. 유전 재료가 제1 계단형 캐비티를 채우도록 퇴적되어 제1 계층 역-계단형 유전체 재료 부분(165)을 형성할 수 있다. 여기서 사용될 때, "역-계단형" 요소란, 요소가 존재하는 기판의 상단 표면으로부터의 수직 거리의 함수로서 단조 증가하는 수평 단면적과 계단형 표면을 갖는 요소를 말한다. 제1 계층 교대 스택(132, 142) 및 제1 계층 역-계단형 유전체 재료 부분(165)은 집합적으로 후속해서 변형되는 공정중 구조물인 제1 계층 구조물을 구성한다.
도 4a 및 도 4b를 참조하면, 제1 계층 지지 기둥 구조물(171)은, 후속 공정 단계들에서 메모리 스택 구조물이 충분히 높은 밀도로 형성되지 않는 제1 계층 교대 스택(132, 142)의 부분들에 형성될 수 있다. 예를 들어, 제1 계층 지지 기둥 구조물(171)은, 관통-메모리-레벨 비아 영역(400) 및 워드라인 컨택트 비아 영역(200)에 형성될 수 있다. 제1 계층 지지 기둥 구조물(171)은, 예를 들어, 제1 계층 교대 스택(132, 142)을 통해 비아 캐비티를 형성하고 비아 캐비티를 실리콘 산화물 및/또는 (알루미늄 산화물과 같은) 유전체 금속 산화물 등의 유전체 재료로 채움으로써 형성될 수 있다. 제1 계층 교대 스택(132, 142)에서의 계단 S의 위치는 도 4b에서 점선으로 도시되어 있다.
선택사항으로서, 계층간 유전체 층(180)이 제1 계층 구조물(132, 142, 165, 170) 위에 퇴적될 수 있다. 계층간 유전체 층(180)은 실리콘 산화물 등의 유전체 재료를 포함한다. 계층간 유전체 층(180)의 두께는 30nm 내지 300nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 역시 이용될 수 있다.
도 5a 및 도 5b를 참조하면, 평면 반도체 재료 층(10)의 적어도 상단 표면까지 연장되는 제1 계층 메모리 개구(149)가 제1 계층 교대 스택(132, 142)을 통해 형성된다. 제1 계층 메모리 개구(149)는, 메모리 어레이 영역(100)에서, 메모리 요소들의 수직 스택들을 포함하는 메모리 스택 구조물들이 후속해서 형성되는 위치들에서 형성될 수 있다. 예를 들어, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(미도시)이 제1 절연 캡층(170)(및 선택사항으로서 층(180)) 위에 형성될 수 있고, 리소그래픽 패터닝되어 리소그래피 재료 스택 내에 개구를 형성할 수 있다. 리소그래피 재료 스택 내의 패턴은, 패터닝된 리소그래피 재료 스택을 에칭 마스크로서 이용하는 적어도 하나의 이방성 에칭에 의해, 제1 절연 캡 층(170)(및 선택사항으로서 층(180))을 통해, 및 제1 계층 교대 스택(132, 142)의 전체를 통해 전사될 수 있다. 패터닝된 리소그래피 재료 스택 내의 개구 아래에 놓인 제1 절연 캡핑 층(170)(및 선택사항으로서 층(180)) 및 제1 계층 교대 스택(132, 142)의 부분들은 제1 계층 메모리 개구(149)를 형성하도록 에칭된다. 바꾸어 말하면, 제1 절연 캡 층(170) 및 제1 계층 교대 스택(132, 142)을 통한 패터닝된 리소그래피 재료 스택 내의 패턴의 전사는, 제1 계층 메모리 개구(149)를 형성한다.
한 실시예에서, 제1 계층 교대 스택(132, 142)의 재료를 에칭하기 위해 이용되는 이방성 에칭 공정의 화학 작용은 제1 계층 교대 스택(132,142)에서의 제1 및 제2 재료의 에칭을 최적화하도록 교대할 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭 또는 단일 에칭(예를 들어, CF4/O2/Ar 에칭)일 수 있다. 제1 계층 메모리 개구(149)의 측벽은 실질적으로 수직이거나, 테이퍼링될 수 있다. 후속해서, 패터닝된 리소그래픽 재료 스택은 후속해서 예를 들어 애싱에 의해 제거될 수 있다.
선택사항으로서, 계층간 유전체 층(180)의 레벨에 있는 제1 계층 메모리 개구(149)의 부분은 등방성 에칭에 의해 측방향으로 확장될 수 있다. 예를 들어, 계층간 유전체 층(180)이 (언도핑된 규산염 유리를 포함할 수 있는) 제1 절연 층(132)보다 큰 에칭 속도를 갖는 (붕규산 유리 등의) 유전체 재료를 포함한다면, (HF를 이용한 습식 에칭 등의) 등방성 에칭이 계층간 유전체 층(180)의 레벨에 있는 제1 계층 메모리 개구의 측방향 치수를 확장시키기 위해 이용될 수 있다. 계층간 유전체 층(180)의 레벨에 위치한 제1 계층 메모리 개구(149)의 부분은 선택사항으로서 확장되어, 제2 계층 메모리 개구들이 (제2 계층 메모리 개구의 형성 전에 후속해서 형성될) 제2 계층 교대 스택을 통해 후속해서 형성되기 위한 더 큰 랜딩 패드를 제공할 수 있다.
제1 계층 메모리 개구(149)에는 희생 메모리 개구 충전 부분(131)이 형성될 수 있다. 예를 들어, 희생 충전 재료 층이 제1 계층 메모리 개구(149)에 퇴적된다. 희생 충전 재료 층은 제1 절연 층(132) 및 제1 희생 재료 층(142)의 재료에 대해 선택적으로 제거될 수 있는 희생 재료를 포함한다. 한 실시예에서, 희생 충전 재료 층은, 실리콘(예를 들어, a-Si 또는 폴리실리콘), 실리콘-게르마늄 합금, 게르마늄, III-V 화합물 반도체 재료, 또는 이들의 조합 등의 반도체 재료를 포함할 수 있다. 선택사항으로서, 희생 충전 재료 층을 퇴적하기 전에 (1nm 내지 3nm 범위의 두께를 갖는 실리콘 산화물 층 등의) 얇은 에칭 정지 층이 이용될 수 있다. 희생 충전 재료 층은 비-컨포멀 퇴적 또는 컨포멀 퇴적 방법에 의해 형성될 수 있다. 또 다른 실시예에서, 희생 충전 재료 층은 애싱에 의해 후속해서 제거될 수 있는 비정질 실리콘 또는 (비정질 탄소 또는 다이아몬드 형 탄소 등의) 탄소-함유 재료를 포함할 수 있다.
퇴적된 희생 재료의 부분들은 제1 절연 캡층(170)(및 선택사항으로서 존재한다면 층(180)) 위로부터 제거될 수 있다. 예를 들어, 희생 충전 재료 층은 평탄화 공정을 이용하여 제1 절연 캡 층(170)(및 선택사항으로서 존재한다면 층(180))의 상단 표면에 대해 오목화될 수 있다. 평탄화 공정은, 오목화 에칭, 화학적 기계적 평탄화(CMP), 또는 이들의 조합을 포함할 수 있다. 제1 절연 층(170)의 상단 표면(및 선택사항으로서 존재하는 경우 층(180))은 에칭 정지 층 또는 평탄화 정지 층으로서 이용될 수 있다. 제1 계층 메모리 개구(149) 내의 희생 재료의 각각의 나머지 부분은 희생 메모리 개구 충전 부분(131)을 구성한다.
희생 메모리 개구 충전 부분(131)의 상단 표면은 계층간 유전체 층(180)의 상단 표면과 동일 평면 상에 있을 수 있다. 희생 메모리 개구 충전 부분(131)은 내부에 캐비티를 포함하거나, 포함하지 않을 수도 있다.
도 7을 참조하면, 제1 계층 구조물(132, 142, 170, 131) 위에 제2 계층 구조물이 형성될 수 있다. 제2 계층 구조물은, 절연 층과, 희생 재료 층이 될 수 있는 스페이서 재료 층의 추가적인 교대 스택을 포함할 수 있다. 예를 들어, 재료 층들의 제2 교대 스택(232, 242)이 제1 교대 스택(132, 142)의 상단 표면 상에 후속해서 형성될 수 있다. 제2 스택(232, 242)은 교대하는 복수의 제3 재료 층과 제4 재료 층을 포함한다. 각각의 제3 재료 층은 제3 재료를 포함할 수 있고, 각각의 제4 재료 층은 제3 재료와는 상이한 제4 재료를 포함할 수 있다. 한 실시예에서, 제3 재료는 제1 절연 층(132)의 제1 재료와 동일할 수 있고, 제4 재료는 제1 희생 재료 층(142)의 제2 재료와 동일할 수 있다.
한 실시예에서, 제3 재료 층은 제2 절연 층(232)일 수 있고, 제4 재료 층은 제2 절연 층(232)의 각각의 수직 이웃 쌍 사이에 수직 이격을 제공하는 제2 스페이서 재료 층일 수 있다. 한 실시예에서, 제3 재료 계층과 제4 재료 층은, 각각, 제2 절연 층(232)과 제2 희생 재료 층(242)일 수 있다. 제2 절연 층(232)의 제3 재료는 적어도 하나의 절연 재료일 수 있다. 제2 희생 재료 층(242)의 제4 재료는, 제2 절연 층(232)의 제3 재료에 선택적으로 제거될 수 있는 희생 재료일 수 있다. 제2 희생 재료 층(242)은, 절연 재료, 반도체 재료, 또는 도전성 재료를 포함할 수 있다. 제2 희생 재료 층(242)의 제4 재료는, 후속해서, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 도전성 전극들로 대체될 수 있다.
한 실시예에서, 각각의 제2 절연 층(232)은 제2 절연 재료를 포함할 수 있고, 각각의 제2 희생 재료 층(242)은 제2 희생 재료를 포함할 수 있다. 이 경우, 제2 스택(232, 242)은 교대하는 복수의 제2 절연 층(232) 및 제2 희생 재료 층(242)을 포함할 수 있다. 제2 절연 층(232)의 제3 재료는, 예를 들어, 화학적 증착(CVD)에 의해 퇴적될 수 있다. 제2 희생 재료 층(242)의 제4 재료는, 예를 들어, CVD 또는 ALD(atomic layer deposition)로 형성될 수 있다.
제2 절연 층(232)의 제3 재료는 적어도 하나의 절연 재료일 수 있다. 제2 절연 층(232)에 이용될 수 있는 절연 재료는 제1 절연 층(132)에 이용될 수 있는 임의의 재료일 수 있다. 제2 희생 재료 층(242)의 제4 재료는 제2 절연 층(232)의 제3 재료에 대해 선택적으로서 제거될 수 있는 희생 재료이다. 제2 희생 재료 층(242)에 이용될 수 있는 희생 재료는 제1 희생 재료 층(142)에 이용될 수 있는 임의의 재료일 수 있다. 한 실시예에서, 제2 절연 재료는 제1 절연 재료와 동일할 수 있고, 제2 희생 재료는 제1 희생 재료와 동일할 수 있다.
제2 절연 층(232) 및 제2 희생 재료 층(242)의 두께는 20 nm 내지 50 nm의 범위일 수 있지만, 각각의 제2 절연 층(232) 및 각각의 제2 희생 재료 층(242)에 대해 더 작거나 더 큰 두께가 이용될 수 있다. 제2 절연 층(232) 및 제2 희생 재료 층(242)의 쌍들의 반복 횟수는 2 내지 1024, 통상적으로 8 내지 256의 범위일 수 있지만, 더 많은 반복 횟수도 역시 이용될 수 있다. 한 실시예에서, 제2 스택(232, 242) 내의 각각의 제2 희생 재료 층(242)은 각각의 해당 제2 희생 재료 층(242) 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
제2 계단형 구역(SA2) 내의 제2 계단형 표면은, 적어도 하나의 마스킹 층의 패턴에 대해 적절한 조정을 통해, 제1 계단형 구역(SA1)에서 제1 계단형 표면을 형성하기 이용된 처리 단계들과 동일한 세트의 처리 단계들을 이용하여 관통-메모리-레벨 비아 영역(400) 및 워드라인 컨택트 비아 영역(200)에서 형성될 수 있다. 제2 계층 역-계단형 유전체 재료 부분(265)은, 관통-메모리-레벨 비아 영역(400) 및 워드라인 컨택트 비아 영역(200) 내의 제2 계단형 표면들 위에 형성될 수 있다.
제2 절연 캡 층(270)은 제2 교대 스택(232, 242) 위에 후속하여 형성될 수 있다. 제2 절연 캡 층(270)은 제2 희생 재료 층(242)의 재료와는 상이한 유전체 재료를 포함한다. 한 실시예에서, 제2 절연 캡 층(270)은 실리콘 산화물을 포함할 수 있다. 한 실시예에서, 제1 및 제2 희생 재료 층(142, 242)은 실리콘 질화물을 포함할 수 있다.
일반적으로 말하면, 절연 층(132,232)과 (희생 재료 층(142, 242) 등의) 스페이서 재료 층의 적어도 하나의 교대 스택은 평면 반도체 재료 층(10) 위에 형성될 수 있고, 적어도 하나의 역-계단형 유전체 재료 부분(165, 265)은 적어도 하나의 교대 스택(132, 142, 232, 242) 상의 계단 영역 위에 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 제2 계층 지지 기둥 구조물(271)은 제1 계층 지지 기둥 구조물(171) 위에 놓인 제2 계층 교대 스택(132, 142)의 부분들에 형성될 수 있다. 예를 들어, 제2 계층 지지 기둥 구조물(271)은 관통-메모리-레벨 비아 영역(400) 및 워드라인 컨택트 비아 영역(200) 내의 제1 계층 지지 기둥 구조물(171)의 상단 표면에 직접 형성될 수 있다. 제2 계층 지지 기둥 구조물(271)은, 예를 들어, 제2 계층 교대 스택(232, 242)을 통해 비아 캐비티를 형성하고 비아 캐비티를 실리콘 산화물 및/또는 (알루미늄 산화물과 같은) 유전체 금속 산화물 등의 유전체 재료로 채움으로써 형성될 수 있다.
선택사항으로서, 드레인-선택-레벨 얕은 트렌치 격리 구조물(72)은 제2 계층 교대 스택(232, 242)의 상위 부분의 층들의 서브셋을 통해 형성될 수 있다. 선택-드레인-레벨 얕은 트렌치 격리 구조물(72)에 의해 절단되는 제2 희생 재료 층(242)은 드레인-선택-레벨 전기 도전 층이 후속해서 형성되는 레벨에 대응한다. 드레인-선택-레벨 얕은 트렌치 격리 구조물(72)은 블록들(B1, B2, B3, ...)을 제1 수평 방향 hd1을 따라 복수의 서브블록으로 분할한다. 드레인-선택-레벨 얕은 트렌치 격리 구조물(72)은 실리콘 산화물 등의 유전체 재료를 포함한다. 제1 계층 교대 스택(132, 142) 및 제2 계층 교대 스택(232, 242)의 계단 S의 위치는 도 8b에서 점선으로 도시되어 있다. 제1, 제2 및 제3 메모리 블록 내의 계단 영역들은 동일한 대각선 방향(예를 들어, 좌측으로부터 우측으로)으로 상승한다.
도 9a 및 도 9b를 참조하면, 제2 계층 구조물(232, 242, 270)를 통해 연장되는 제2 계층 메모리 개구는 희생 메모리 개구 충전 부분(131) 위에 놓인 구역에 형성된다. 포토레지스트 층은 제2 계층 구조물(232, 242, 270) 위에 형성될 수 있고, 희생 메모리 개구 충전 부분(131)의 패턴, 즉, 제1 계층 메모리 개구의 패턴과 동일한 패턴을 형성하도록 리소그래픽 패터닝될 수 있다. 제1 계층 메모리 개구(149)를 패터닝하는데 이용되는 리소그래피 마스크는 제2 계층 메모리 개구를 패터닝하는데 이용될 수 있다. 리소그래픽 패터닝된 포토레지스트 층의 패턴을 제2 계층 구조물(232, 242, 270)을 통해 전사하기 위해 이방성 에칭이 수행될 수 있다. 한 실시예에서, 제2 계층 교대 스택(232, 242)의 재료를 에칭하기 위해 이용되는 이방성 에칭 공정의 화학 작용은 제2 계층 교대 스택(232, 242)에서 교대하는 재료 층들의 에칭을 최적화하도록 교대할 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 패터닝된 리소그래피 재료 스택은, 예를 들어, 이방성 에칭 공정 후에 애싱에 의해 제거될 수 있다.
아래에 놓인 희생 메모리 개구 충전 부분(131)의 상단 표면은 각각의 제2 계층 메모리 개구의 하단부에서 물리적으로 노출될 수 있다. 희생 메모리 개구 충전 부분(131)의 상단 표면이 물리적으로 노출된 후, 에칭 공정이 수행되어, 희생 메모리 개구 충전 부분(131)의 희생 재료를 제2 계층 교대 스택(232, 242) 및 제1 계층 교대 스택(132, 142)의 재료(예를 들어, C4F8/O2/Ar 에칭)에 대해 선택적으로 제거한다.
희생 메모리 개구 충전 부분(131)의 제거시, 제2 계층 메모리 개구 및 제1 계층 메모리 개구(149)의 각각의 수직 방향으로 인접한 쌍은 제1 계층 교대 스택(132, 142) 및 제2 계층 교대 스택(232, 242)을 통해 연장되는 연속 캐비티를 형성한다. 연속 캐비티는 본 명세서에서는 메모리 개구(49)라고 지칭된다. 평면 반도체 재료 층(10)의 상단 표면은 각각의 메모리 개구(49)의 하단 표면에서 물리적으로 노출될 수 있다.
도 10a 및 도 10b를 참조하면, 페데스탈 채널 부분(11)은 선택적 반도체 퇴적 공정에 의해 각각의 메모리 개구(49)의 하단부에 선택사항으로서 형성될 수 있다. 선택적 반도체 퇴적은, 반도체 표면, 즉, 평면 반도체 재료 층(10)의 물리적으로 노출된 표면으로부터만 반도체 재료를 성장시키고, 절연체 표면으로부터의 반도체 재료의 성장을 억제한다. 선택적 반도체 퇴적 공정 동안, (실란, 디클로로실란, 트리클로로실란, 디실란 등의) 반응물은 (염화수소 등의) 에칭제와 동시에 또는 교대로 퇴적 챔버 내로 유입될 수 있다. 반도체 재료는 절연체 표면보다 반도체 표면 상에서 더 큰 퇴적 속도로 퇴적되기 때문에, 반도체 표면 상의 반도체 재료의 퇴적 속도와, 절연체 표면 상의 반도체 재료의 퇴적 속도 사이의 에칭 속도를 설정함으로써 선택적 성장이 달성될 수 있다. 한 실시예에서, 페데스탈 채널 부분(11)의 상단 표면은, 소스-선택-레벨 전기 도전 층이 후속해서 형성될 수 있는 소스 선택 레벨들의 레벨들을 가로 질러 연장될 수 있다.
메모리 스택 구조물(55)은 메모리 개구(49) 내에 형성될 수 있다. 예시적인 예에서, 각각의 메모리 스택 구조물(55)은, 메모리 막(50), 수직 반도체 채널(60), 및 선택사항적인 유전체 코어(62)를 포함할 수 있다. 한 실시예에서, 각각의 메모리 막(50)은, 삽입도에 예시된 바와 같이, 선택사항적인 차단 유전체 층(51), 메모리 재료 층(54), 및 터널링 유전체 층(56)을 포함할 수 있다. 한 실시예에서, 각각의 수직 반도체 채널(60)은 제1 반도체 채널(601) 및 제2 반도체 채널(602)을 포함할 수 있다. 메모리 개구(49) 및 제1 계층 지지 기둥 구조물(171)에 대한 지지 개구가 각각 도 5a 및 도 4a에서 별개의 단계들에서 형성되는 것으로 도시되어 있지만, 또 다른 실시예에서는, 메모리 개구(49) 및 제1 계층 지지 기둥 구조물(171)에 대한 지지 개구는 동일한 단계로 형성된다. 이 실시예에서, 비트라인에 전기적으로 접속되지 않은 더미 메모리 스택 구조물을 포함하는 제1 계층 지지 기둥 구조물(171)은, 메모리 스택 구조물(55)이 메모리 개구(49)에 형성되는 것과 동시에 지지 개구 내에 형성될 수 있다.
차단 유전체 층(51)은, 실리콘 산화물, (알루미늄 산화물 등의) 유전체 금속 산화물, 또는 이들의 조합 등의 차단 유전체 재료를 포함한다. 선택사항으로서, 차단 유전체 층(51)은 이 공정 단계 동안 생략될 수 있고, 대신에 후술되는 바와 같이 배면 오목부를 통해 형성될 수 있다. 한 실시예에서, 메모리 재료 층(54)은, 예를 들어, 실리콘 질화물일 수 있는, 유전성 전하 포획 재료를 포함하는 전하 포획 재료일 수 있다.
메모리 재료 층(54)은 균질한 조성물의 단일 메모리 재료 층으로서 형성되거나, 복수의 메모리 재료 층들의 스택을 포함할 수 있다. 복수의 메모리 재료 층은, 이용되는 경우, 도전성 재료(예를 들어, 텅스텐, 몰리브덴, 탄탈, 티타늄, 백금, 루테늄, 및 이들의 합금 등의 금속, 또는 텅스텐 실리사이드, 몰리브덴 실리사이드, 몰리브덴 실리사이드, 탄탈 실리사이드, 티타늄 실리사이드, 니켈 실리사이드, 또는 이들의 조합 등의 금속 실리사이드) 및/또는 반도체 재료(예를 들어, 적어도 하나의 원소 반도체 요소 또는 적어도 하나의 화합물 반도체 재료를 포함하는 다결정 또는 비정질 반도체 재료)를 포함하는 복수의 이격된 부동 게이트 재료 층들을 포함할 수 있다. 대안으로서 또는 추가로, 메모리 재료 층(54)은, 하나 이상의 실리콘 질화물 세그먼트 등의 절연성 전하 포획 재료를 포함할 수 있다. 대안으로서, 메모리 재료 층(54)은, 예를 들어, 루테늄 나노입자일 수 있는, 금속 나노 입자 등의 도전성 나노입자를 포함할 수 있다. 메모리 재료 층(54)은, 예를 들어, 화학적 증착(CVD), 원자층 퇴적(ALD), 물리적 증착(PVD), 또는 전기 전하를 저장하기 위한 임의의 적절한 퇴적 기술에 의해 형성될 수 있다. 메모리 재료 층(54)의 두께는 2nm 내지 20nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 역시 이용될 수 있다.
터널링 유전체 층(56)은, 적절한 전기적 바이어스 조건 하에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다.
전하 터널링은, 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라 핫 캐리어 주입을 통해 또는 파울러-노르드하임(Fowler-Nordheim) 터널링 유도 전하 전송에 의해 수행될 수 있다. 터널링 유전체 층(56)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, (알루미늄 산화물 및 하프늄 산화물 등의) 유전체 금속 산화물, 유전체 금속 산화질화물, 유전체 금속 규산염, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 한 실시예에서, 터널링 유전체 층(56)은, 흔히 ONO 스택이라고 알려진, 제1 실리콘 산화물 층, 실리콘 산화질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있다. 터널링 유전체 층(56)의 두께는 2nm 내지 20nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 역시 이용될 수 있다.
제1 반도체 채널 층은, 저압 화학적 증착(LPCVD) 등의 컨포멀 퇴적 방법에 의해 메모리 막(50) 위에 퇴적될 수 있다. 제1 반도체 채널 층의 두께는 2nm 내지 10nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 역시 이용될 수 있다. 제1 반도체 채널 층 및 메모리 막(50)은 이방성 에칭되어 그 수평 부분을 제거할 수 있다. 각각의 메모리 막(50)의 수평 하단부는 각각의 메모리 개구의 하단부로부터 제거될 수 있다. 제1 반도체 채널 층의 각각의 나머지 부분은 제1 반도체 채널(601)을 구성한다. 제1 반도체 채널은, 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 본 기술분야에 공지된 기타의 반도체 재료 등의, 반도체 재료를 포함할 수 있다. 한 실시예에서, 제1 반도체 채널(601)은 비정질 실리콘 또는 폴리실리콘을 포함할 수 있다.
제2 반도체 채널 층은, 제1 반도체 채널(601)(즉, 제1 반도체 채널 층의 나머지 수직 부분) 상에 및 에피텍셜 채널 부분(11)(또는 에피텍셜 채널 부분(11)이 존재하지 않는 경우 기판 반도체 층(10))의 상단 표면 상에 퇴적될 수 있다. 제2 반도체 채널 층은, 제1 반도체 채널 층에 이용될 수 있는 임의의 반도체 재료일 수 있는, 반도체 재료를 포함한다. 제1 및 제2 반도체 채널 층들은, 제1 도전형의 도핑(즉, 기판 반도체 층(10)과 동일한 도전형)을 가지거나, 실질적으로 진성, 즉, 1.0 × 1017/㎤를 초과하지 않는 도펀트 농도를 가질 수 있다. 한 실시예에서, 제2 반도체 채널 층은 비정질 실리콘 또는 폴리실리콘을 포함할 수 있다. 제2 반도체 채널 층의 두께는 2nm 내지 10nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 역시 이용될 수 있다.
유전체 재료는 제2 반도체 채널 층에 의해 둘러싸인 캐비티들 내에 퇴적될 수 있고, 후속해서 제2 절연 캡 층(270)의 상단 표면 아래에 오목화될 수 있다. 메모리 개구 내의 유전체 재료의 각각의 나머지 부분은 유전체 코어(62)를 구성한다. 제2 도전형(제1 도전형과 반대임)을 갖는 도핑된 반도체 재료는, 유전체 코어(62) 위에 및 메모리 개구 내의 캐비티들 내에 퇴적되어 드레인 영역(63)을 형성할 수 있다. 도핑된 반도체 재료는, 예를 들어, 도핑된 폴리실리콘일 수 있다. 퇴적된 반도체 재료의 과잉 부분은, 예를 들어, 화학 기계적 평탄화(CMP) 또는 오목화 에칭에 의해, 제2 절연 캡 층(270)의 상단 표면으로부터 제거되어 드레인 영역(63)을 형성할 수 있다. 제2 반도체 채널 층의 각각의 나머지 부분은 제2 반도체 채널(602)을 구성한다. 메모리 개구 내부의 제1 반도체 채널(601)과 제2 반도체 채널(602)의 조합은 수직 반도체 채널(60)을 구성한다.
메모리 스택 구조물(55) 각각은, 메모리 막(50), 및 평면 반도체 재료 층(10) 내의 각각의 수평 채널에 인접한 수직 반도체 채널(60)을 포함한다. 각각의 메모리 막(50)은, 메모리 개구의 측벽과 접촉하는 차단 유전체 층(51), 차단 유전체 층(51)의 내측 측벽 상에 위치한 (희생 재료 층(142, 242)의 각각의 레벨에 있는 메모리 재료 층(54)의 부분들로서 구현되는) 복수의 전하 저장 영역, 및 복수의 전하 저장 영역 내부에 위치한 터널링 유전체 층(56)을 포함할 수 있다.
제1 계층 구조물(132, 142, 170, 165, 171), 제2 계층 구조물(232, 242, 270, 265, 271), 계층간 유전체 층(180), 및 메모리 스택 구조물(55)은 집합적으로 메모리-레벨 어셈블리를 구성한다. 메모리-레벨 어셈블리는, 평면 반도체 재료 층(10)이, 메모리 스택 구조물(55) 내의 수직 반도체 채널(60)에 전기적으로 접속된 수평 반도체 채널을 포함하도록 평면 반도체 재료 층(10) 위에 형성된다.
제1 컨택트 레벨 유전체 층(280)은 메모리-레벨 어셈블리 위에 형성될 수 있다. 제1 컨택트 레벨 유전체 층(280)은, 후속 공정 단계들에서 희생 재료 층(142, 242)을 대체하는 다양한 전기 도전 층들 및 드레인 영역(63)에 다양한 컨택트 비아 구조물이 후속해서 형성되는 컨택트 레벨에서 형성된다.
도 11a 및 도 11b를 참조하면, 메모리-레벨 어셈블리를 통해 각각의 관통-메모리-레벨 비아 영역(400)에 관통-메모리-레벨 개구(769)가 형성될 수 있다. 예를 들어, 메모리-레벨 어셈블리를 통해 연장되는 관통-메모리-레벨 개구(769)는 제2 계단 영역의 구역에 형성될 수 있다. 관통-메모리-레벨 개구(769)는, 예를 들어, 제1 컨택트 레벨 유전체 층(280) 위에 포토레지스트 층(767)을 형성하고, 포토레지스트 층(767)을 리소그래픽 패터닝하여 각각의 관통-메모리-레벨 비아 영역(400) 위에 개구를 형성하고, 포토레지스트 층의 개구 아래에 놓인 메모리-레벨 어셈블리 및 제1 컨택트 레벨 유전체 층(280)의 부분들을 이방성 에칭함으로써 형성될 수 있다. 한 실시예에서, 각각의 개구의 구역은 각각의 관통-메모리-레벨 비아 영역(400)의 총 면적의 우세한 부분(즉, 50% 이상)을 포함할 수 있다.
관통-메모리-레벨 개구(769)는 관통-메모리-레벨 비아 영역(400)에만 형성되고, 워드라인 컨택트 비아 영역(200) 또는 메모리 어레이 영역(100)에는 형성되지 않는다. 워드라인 컨택트 비아 영역(200) 또는 메모리 어레이 영역(100)의 구역들은 패터닝된 포토레지스트 층(767) 등의 마스킹 층으로 덮힌다.
관통-메모리-레벨 개구(769)는, 메모리-레벨 어셈블리, 평면 반도체 재료 층(10), 선택사항적인 평면 도전성 재료 층(6), 및 적어도 하나의 하위 레벨 유전체 재료 층(760) 전체를 통해 연장될 수 있다. 한 실시예에서, 각각의 관통-메모리-레벨 개구(769)의 하단 표면은 하위 레벨 금속 상호접속 구조물(780)의 최상단 표면 위에 위치할 수 있다. 대안으로서, 하위 레벨 금속 상호접속 구조물(780)의 최상단 표면은 관통-메모리-레벨 개구(769)에서 물리적으로 노출될 수 있다. 한 실시예에서, 관통-메모리-레벨 개구(769)는 메모리-레벨 어셈블리 및 평면 반도체 재료 층(10)을 통해 연장되는 실질적으로 수직인 측벽을 포함할 수 있다. 본 명세서에서 사용될 때, 측벽이 수직이거나 수직면으로부터 5도 미만의 각도만큼 벗어나는 경우, 측벽은 "실질적으로 수직"이다.
도 12a 및 12b를 참조하면, 유전체 충전 재료 부분(430)은, 예를 들어, 유전체 충전 재료의 퇴적 및 제1 컨택트 레벨 유전체 층(280)의 상단 표면을 포함하는 수평면 위로부터의 과잉 유전체 충전 재료의 제거에 의해, 각각의 관통-메모리-레벨 개구(769) 내에 형성된다. 유전체 충전 재료 부분(430)은 언도핑된 규산염 유리(예를 들어, 실리콘 산화물), 도핑된 규산염 유리, 또는 스핀-온 글래스(SOG) 등의 유전체 재료를 포함한다. 유전체 충전 재료는, 컨포멀 퇴적 공정, 비컨포멀 퇴적 공정과 리플로우 공정의 조합, 또는 스핀-온 코팅에 의해 퇴적될 수 있다. 유전체 충전 재료의 과잉 부분은, 오목화 에칭, 화학적 기계적 평탄화(CMP), 또는 이들의 조합에 의해 제거될 수 있다.
도 13a 및 도 13b를 참조하면, 배면 컨택트 트렌치(79)가 후속해서 제1 컨택트 레벨 유전체 층(280) 및 메모리-레벨 어셈블리를 통해 형성된다. 예를 들어, 포토레지스트 층은 제1 컨택트 레벨 유전체 층(280) 위에 리소그래픽 패터닝되어 제1 수평 방향 hd1을 따라 연장되는 길쭉한 개구를 형성할 수 있다. 패터닝된 포토레지스트 층 내의 개구들의 서브셋은 블록들(B0, B1, B2, B3, ...) 사이의 경계에 떨어진다. 이방성 에칭이 수행되어 패터닝된 포토레지스트 층 내의 패턴을 제1 컨택트 레벨 유전체 층(280) 및 메모리-레벨 어셈블리를 통해 평면 반도체 재료 층(10)의 상단 표면으로 전사한다. 포토레지스트 층은, 예를 들어, 애싱에 의해, 후속해서 제거될 수 있다.
배면 컨택트 트렌치(79)는 제1 수평 방향 hd1을 따라 연장되고, 따라서 제1 수평 방향 hd1을 따라 길쭉해진다. 배면 컨택트 트렌치(79)는, 메모리 어레이 영역(100), 인접하는 워드라인 컨택트 비아 영역(200), 및 인접하는 관통-메모리-레벨 비아 영역(400)을 통해 연장되는 제1 서브셋의 배면 컨택트 트렌치(79)를 포함한다. 제1 서브셋의 배면 컨택트 트렌치(79)는 메모리-레벨 어셈블리를 통해 형성되고, 제1 수평 방향 hd1을 따라 측방향으로 연장되며, (일반적으로 적어도 하나의 교대 스택(132, 142, 232, 242)을 포함하는) 메모리-레벨 어셈블리를 복수의 측방향으로 이격된 블록(B0, B1, B2, B3, ...)으로 측방향으로 분할한다.
각각의 블록(B0, B1, B2, B3, ...)은 제1 서브셋의 배면 컨택트 트렌치(79) 중 이웃하는 쌍의 배면 컨택트 트렌치(79)들 사이의 메모리 어레이 영역의 각각의 부분을 포함한다. 각각의 블록(B0, B1, B2, B3, ...)은, 메모리 어레이 영역(100)의 각각의 부분, 메모리 어레이 영역(100)의 각각의 부분의 길이방향의 한 단부 상에 위치하고 워드라인 컨택트 비아 영역(200)을 포함하는 계단 영역, 및 메모리 어레이 영역(100)의 각각의 부분의 또 다른 길이방향 단부 상에 위치하고 관통-메모리-레벨 비아 영역(400)을 포함하는 또 다른 계단 영역을 포함할 수 있다. 한 실시예에서, 연속 블록들(B0, B1, B2, B3, ...)을 따른 워드라인 컨택트 비아 영역(200)의 배치는 2개의 대향 측들 사이에서 교대할 수 있다. 한 예시적인 예에서, 모든 홀수 블록(B1, B3 등)은 (좌측 등의) 한 측 상에 각각의 워드라인 컨택트 비아 영역(200)을 가지며, 모든 짝수 블록(B2, B4 등)은 (우측 등의) 반대 측 상에 각각의 워드라인 컨택트 비아 영역(200)을 갖는다. 마찬가지로, 연속적인 블록들(B0, B1, B2, B3, ...)을 따른 관통-메모리-레벨 비아 영역(400)의 배치는, 관통-메모리-레벨 비아 영역(400)이 워드라인 컨택트 비아 영역(200)과 중첩되지 않도록 2개의 대향 측들 사이에서 교대할 수 있다. 예시적인 예에서, 모든 짝수 블록(B0, B2, B4 등)은 (좌측 등의) 한 측 상에서 각각의 관통-메모리-레벨 비아 영역(400)을 가지며, 모든 홀수 블록(B1, B3 등)은 (우측 등의) 반대측 상에서 각각의 워드라인 컨택트 비아 영역(200)을 갖는다.
한 예시적인 예에서, 복수의 블록은, 제1 수평 방향 hd1에 수직인 제2 수평 방향 hd2를 따라 배열된 제1 블록(B1), 제2 블록(B2) 및 제3 블록(B3)을 순서대로 포함한, 3개의 이웃 블록들(예를 들어, B1, B2, B3)의 세트를 포함할 수 있다. 제1 블록(B1), 제2 블록(B2), 및 제3 블록(B3)은, 각각, (도 10b에 도시된 블록 B1의 좌측 상의 워드라인 컨택트 비아 영역(200)의 영역 등의) 제1 계단 영역, (도 10b에 도시된 블록 B2의 좌측 상의 관통-메모리-레벨 비아 영역(400)의 영역 등의) 제2 계단 영역, 및 제3 계단 영역(즉, 블록 B3의 좌측의 워드라인 컨택트 비아 영역(200)의 복제물)을 포함할 수 있다. 앞서 논의된 바와 같이, (B1 및 B2 등의) 홀수 블록과 짝수 블록의 인접 쌍은 제2 수평 방향을 따라 주기적으로 반복될 수 있다.
선택사항으로서, 제2 서브셋의 배면 컨택트 트렌치(79)가 각각의 블록(B0, B1, B2, B3, ...) 내에 제공될 수 있다. 이용된다면, 제2 서브셋의 배면 컨택트 트렌치(79)는 제1 수평 방향 hd1을 따라 연장될 수 있고, 각각의 블록을 복수의 서브블록으로 적절히 분할하도록 위치할 수 있다. 배면 컨택트 트렌치(79)는 각각의 메모리 블록 내에 서브블록 경계를 포함할 수 있다. 배면 컨택트 트렌치(79)는 동일한 워드라인이 동일한 블록 내의 2개의 인접한 서브블록들 사이의 접속 영역(778)에서 연장되는 것을 허용하도록 불연속일 수 있다. 드레인-컨택트-레벨 얕은 트렌치 격리 구조물(72)이 이용된다면, 드레인-컨택트 레벨 얕은 트렌치 격리 구조물(72)은 제1 수평 방향 hd1을 따라 연장되어 각각의 서브블록 내의 또는 각각의 블록 내의 제2 계층 교대 스택(232, 242)의 상위 부분 내의 층들의 서브셋을 분할할 수 있다. 블록을 서브블록들 또는 하위 단위들로 나누기 위해 다양한 설계 최적화가 이용될 수 있다.
도 14a 내지 도 14c를 참조하면, 제1 및 제2 절연 층(132, 232), 제1 및 제2 절연 캡층(170, 270), 및 메모리 막(50)의 최외곽 층의 재료에 관해, 제1 및 제2 희생 재료 층(142, 242)의 재료를 선택적으로 에칭하는 에칭제는, 예를 들어, 등방성 에칭 공정을 이용하여 배면 컨택트 트렌치(79) 내에 도입될 수 있다. 제1 배면 오목부(143)는 제1 희생 재료 층(142)이 제거되는 체적 내에 형성된다. 제2 배면 오목부(243)는 제2 희생 재료 층(242)이 제거되는 체적 내에 형성된다. 한 실시예에서, 제1 및 제2 희생 재료 층(142, 242)은 실리콘 질화물을 포함할 수 있고, 제1 및 제2 절연 층(132, 232)의 재료는 실리콘 산화물일 수 있다. 또 다른 실시예에서, 제1 및 제2 희생 재료 층(142, 242)은 게르마늄 또는 실리콘-게르마늄 합금 등의 반도체 재료를 포함할 수 있고, 제1 및 제2 절연 층(132,232)의 재료는 실리콘 산화물 및 실리콘 질화물로부터 선택될 수 있다.
등방성 에칭 공정은 습식 에칭 용액을 이용하는 습식 에칭 공정이거나, 에칭제가 증기상으로 배면 컨택트 트렌치(79) 내로 도입되는 기상(건식) 에칭 공정일 수 있다. 예를 들어, 제1 및 제2 희생 재료 층(142, 242)이 실리콘 질화물을 포함한다면, 에칭 공정은, 실리콘 산화물, 실리콘, 및 본 기술분야에서 채용되는 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭하는 인산을 포함하는 습식 에칭 탱크 내에 예시적인 구조물이 침지되는 습식 에칭 공정일 수 있다. 희생 재료 층(142, 242)이 반도체 재료를 포함하는 경우, (KOH 용액 등의 습식 에칭제를 이용할 수 있는) 습식 에칭 공정 또는 (기상 HCl을 포함할 수 있는) 건식 에칭 공정이 이용될 수 있다.
제1 및 제2 배면 오목부(143, 243) 각각은 캐비티의 수직 범위보다 큰 측방향 치수를 갖는 측방향으로 연장되는 캐비티일 수 있다. 즉, 제1 및 제2 배면 오목부(143, 243) 각각의 측방향 치수는 각각의 배면 오목부(143, 243)의 높이보다 클 수 있다. 복수의 제1 배면 오목부(143)는, 제1 희생 재료 층(142)의 재료가 제거되는 체적 내에 형성될 수 있다. 복수의 제2 배면 오목부(243)는, 제2 희생 재료 층(242)의 재료가 제거되는 체적 내에 형성될 수 있다. 제1 및 제2 배면 오목부들(143, 243) 각각은 기판(9)의 상단 표면에 실질적으로 평행하게 연장될 수 있다. 배면 오목부(143, 243)는, 아래에 놓인 절연 층(132 또는 232)의 상단 표면과 위에 놓인 절연 층(132 또는 232)의 하단 표면에 의해 수직으로 경계가 정해질 수 있다. 한 실시예에서, 제1 및 제2 배면 오목부들(143, 243) 각각은 전체적으로 균일한 높이를 가질 수 있다.
한 실시예에서, 각각의 페데스탈 채널 부분(11)의 측벽 표면은, 제1 및 제2 희생 재료 층(142, 242)의 제거 후에 각각의 최하단 제1 배면 오목부(143)에서 물리적으로 노출될 수 있다. 또한, 평면 반도체 재료 층(10)의 상단 표면은 각각의 배면 컨택트 트렌치(79)의 하단부에서 물리적으로 노출될 수 있다. 고리형 유전체 스페이서(116)는, 페데스탈 채널 부분(11)의 물리적으로 노출된 주변 부분의 산화에 의해 각각의 페데스탈 채널 부분(11) 주위에 형성될 수 있다. 또한, 반도체 산화물 영역(616)은 고리형 유전체 스페이서(116)의 형성과 동시에 평면 반도체 재료 층(10)의 각각의 물리적으로 노출된 표면 부분으로부터 형성될 수 있다.
도 15a 내지 도 15c를 참조하면, 배면 차단 유전막(미도시)은, 배면 오목부(143, 243) 및 배면 컨택트 트렌치(79)에 및 제1 컨택트 레벨 유전체 층(280) 위에 선택사항으로서 퇴적될 수 있다. 배면 차단 유전체 층은, 메모리 스택 구조물(55)의 외측 표면의 물리적으로 노출된 부분 상에 퇴적될 수 있다. 배면 차단 유전체 층은, 유전체 금속 산화물, 실리콘 산화물, 또는 이들의 조합 등의 유전체 재료를 포함한다. 이용된다면, 배면 차단 유전체 층은, 원자층 퇴적 또는 화학적 증착 등의 컨포멀 퇴적 공정에 의해 형성될 수 있다. 배면 차단 유전체 층의 두께는 1nm 내지 60nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 역시 이용될 수 있다.
적어도 하나의 도전성 재료가, 복수의 배면 오목부(143, 243)에, 배면 컨택트 트렌치(79)의 측벽 상에, 및 제1 컨택트 레벨 유전체 층(280) 위에 퇴적될 수 있다. 적어도 하나의 도전성 재료는, 적어도 하나의 금속 재료, 즉, 적어도 하나의 금속 원소를 포함하는 전기 도전성 재료를 포함할 수 있다.
복수의 제1 전기 도전 층(146)이 복수의 제1 배면 오목부(143)에 형성될 수 있고, 복수의 제2 전기 도전 층(246)이 복수의 제2 배면 오목부(243)에 형성될 수 있으며, (도시되지 않은) 연속 금속 재료 층이 각각의 배면 컨택트 트렌치(79)의 측벽 상에 및 제1 컨택트 레벨 유전체 층(280) 위에 형성될 수 있다. 따라서, 제1 및 제2 희생 재료 층(142, 242)은, 각각, 제1 및 제2 도전성 재료 층(146, 246)으로 대체될 수 있다. 구체적으로, 각각의 제1 희생 재료 층(142)은 배면 차단 유전체 층 및 제1 전기 도전 층(146)의 선택사항적 부분으로 대체될 수 있고, 각각의 제2 희생 재료 층(242)은 배면 차단 유전체 층 및 제2 도전 층(246)의 선택사항적 부분으로 대체될 수 있다. 배면 캐비티는 연속 금속 재료 층(46L)으로 충전되지 않은 각각의 배면 컨택트 트렌치(79)의 부분에 존재한다.
금속 재료는, 예를 들어, 화학 증착(CVD), 원자층 퇴적(ALD), 무전해 도금, 전기 도금, 또는 이들의 조합일 수 있는 컨포멀 퇴적 방법에 의해 퇴적될 수 있다. 금속 재료는, 원소 금속, 적어도 2개의 원소 금속들의 금속간 합금, 적어도 하나의 원소 금속의 도전성 질화물, 도전성 금속 산화물, 도전성 도핑된 반도체 재료, 금속 규산염, 이들의 합금 및 이들의 조합 또는 스택 등의 도전성 금속-반도체 합금일 수 있다. 배면 오목부(143, 243)에 퇴적될 수 있는 비제한적인 예시적인 금속 재료는, 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 코발트, 및 루테늄을 포함한다. 한 실시예에서, 금속 재료는 텅스텐 등의 금속 및/또는 금속 질화물을 포함할 수 있다. 한 실시예에서, 배면 오목부(143, 243)를 채우기 위한 금속 재료는, 질화 티타늄 층과 텅스텐 충전 재료의 조합일 수 있다. 한 실시예에서, 금속 재료는 화학적 증착 또는 원자층 퇴적에 의해 퇴적될 수 있다.
잔류 도전성 재료는, 배면 컨택트 트렌치(79)의 내부로부터 제거될 수 있다. 구체적으로, 연속 금속 재료 층의 퇴적된 금속 재료는, 예를 들어 이방성 또는 등방성 에칭에 의해, 각각의 배면 컨택트 트렌치(79)의 측벽으로부터 및 제1 컨택트 레벨 유전체 층(280)의 위로부터 에치백될 수 있다. 제1 배면 오목부(143) 내의 퇴적된 금속 재료의 각각의 나머지 부분은 제1 전기 도전 층(146)을 구성한다. 제2 배면 오목부(243) 내의 퇴적된 금속 재료의 각각의 나머지 부분은 제2 전기 도전 층(246)을 구성한다. 각각의 전기 도전 층(146, 246)은 도전성 라인 구조물일 수 있다.
드레인-선택-레벨 얕은 트렌치 격리 구조물(72)의 레벨에 위치한 제2 전기 도전 층(246)들의 서브셋은 드레인 선택 게이트 전극을 구성한다. 고리형 유전체 스페이서(116)들의 각각의 레벨에 위치한 제1 전기 도전 층(146)들의 서브셋은 소스 선택 게이트 전극을 구성한다. 드레인 선택 게이트 전극과 소스 선택 게이트 전극 사이에 위치한 전기 도전 층(146, 246)의 서브셋은 동일한 레벨에 위치한 제어 게이트와 워드라인의 조합으로서 기능할 수 있다. 각각의 전기 도전 층(146, 246) 내의 제어 게이트 전극은 메모리 스택 구조물(55)을 포함하는 수직 메모리 디바이스를 위한 제어 게이트 전극이다.
메모리 스택 구조물(55) 각각은 전기 도전 층들(146, 246)의 각각의 레벨에 위치한 메모리 요소들의 수직 스택을 포함한다. 전기 도전 층들(146, 246)의 서브셋은 메모리 요소들을 위한 워드라인들을 포함할 수 있다. 아래에 놓인 주변 디바이스 영역(700) 내의 반도체 디바이스들은 각각의 워드라인에 대한 바이어스 전압을 제어하도록 구성된 워드라인 스위치 디바이스들을 포함할 수 있다. 메모리-레벨 어셈블리는 반도체 기판(9) 위에 위치한다. 메모리-레벨 어셈블리는, 적어도 하나의 교대 스택(132, 146, 232, 246) 및 적어도 하나의 교대 스택(132, 146, 232, 246)을 통해 수직으로 연장되는 메모리 스택 구조물(55)을 포함한다. 적어도 하나의 교대 스택(132, 146, 232, 246) 각각은 각각의 절연 층들(132 또는 232) 및 각각의 전기 도전 층들(146 또는 246)의 교대 층들을 포함한다. 적어도 하나의 교대 스택(132, 146, 232, 246)은 테라스들을 포함하는 계단 영역들을 포함하고 테라스들에서 각각의 아래에 놓인 전기 도전 층(146, 246)이 메모리-레벨 어셈블리 내에서 임의의 위에 놓인 전기 도전 층(146, 246)보다 제1 수평 방향 hd1을 따라 더 멀리 연장된다.
평면 반도체 재료 층(10)의 제1 도전형과 반대인 제2 도전형의 도펀트가 기판 반도체 층(10)의 표면 부분에 주입되어 각각의 배면 컨택트 트렌치(79)의 하단 표면 아래에 소스 영역(61)을 형성할 수 있다. 유전체 재료를 포함하는 절연 스페이서(74)는, 예를 들어 (실리콘 산화물 등의) 컨포멀 절연 재료의 퇴적 및 후속하는 이방성 에칭에 의해, 각각의 배면 컨택트 트렌치(79)의 주변부에 형성될 수 있다. 제1 컨택트 레벨 유전체 층(280)은 퇴적된 컨포멀 절연 재료의 수평 부분의 수직 부분을 제거하는 이방성 에칭 동안 2차적 에칭(collateral etch)으로 인해 얇아질 수 있다.
컨포멀 절연 재료 층은 배면 컨택트 트렌치(79)에 퇴적될 수 있고, 이방성 에칭되어 절연 스페이서(74)를 형성할 수 있다. 절연 스페이서(74)는, 실리콘 산화물, 실리콘 질화물, 및/또는 유전체 금속 산화물 등의 절연 재료를 포함한다. 제1 수평 방향 hd1을 따라 측방향으로 연장되는 캐비티는 각각의 절연 스페이서(74) 내에 존재한다.
예를 들어, 적어도 하나의 도전성 재료의 퇴적 및 이 퇴적된 적어도 하나의 도전성 재료의 과잉 부분을, 화학 기계적 평탄화 또는 오목화 에칭 등의 평탄화 공정에 의해 제1 컨택트 레벨 유전체 층(280)의 상단 표면을 포함한 수평면 위로부터 제거함으로써, 배면 컨택트 비아 구조물이 각각의 배면 컨택트 트렌치(79)의 나머지 체적에 형성될 수 있다. 배면 컨택트 비아 구조물은 모든 측방향에서 전기적으로 절연되고, 제1 수평 방향 hd1을 따라 측방향으로 길쭉해진다. 따라서, 배면 컨택트 비아 구조물은 본 명세서에서는 측방향으로 길쭉한 컨택트 비아 구조물(76)이라고 지칭된다. 본 명세서에서 사용될 때, 제1 수평 방향을 따른 구조물의 최대 측방향 치수가 제1 수평 방향에 수직인 제2 수평 방향을 따라 구조물의 최대 측방향 치수보다 적어도 5배만큼 크다면, 그 구조물은 "측방향으로 길쭉하다".
선택사항으로서, 각각의 측방향으로 길쭉한 컨택트 비아 구조물(76)은, 하위 배면 컨택트 비아 부분 및 상위 배면 컨택트 비아 부분 등의 복수의 배면 컨택트 비아 부분을 포함할 수 있다. 한 예시적인 예에서, 하위 배면 컨택트 비아 부분은 (도핑된 폴리실리콘 등의) 도핑된 반도체 재료를 포함할 수 있고, 도핑된 반도체 재료 층을 퇴적하여 배면 컨택트 트렌치(79)를 채우고 퇴적된 도핑된 반도체 재료를 배면 컨택트 트렌치(79)의 상위 부분으로부터 제거함으로써 형성될 수 있다. 상위 배면 컨택트 비아 부분은, (TiN 라이너와 W 충전 재료의 조합 등의) 적어도 하나의 금속 재료를 포함할 수 있고, 하위 배면 컨택트 비아 부분 위에 적어도 하나의 금속 재료를 퇴적하고 제1 컨택트 레벨 유전체 층(280)의 상단 표면을 포함하는 수평면 위로부터 적어도 하나의 금속 재료의 과잉 부분을 제거함으로써 형성될 수 있다. 제1 컨택트 레벨 유전체 층(280)은, 화학적 기계적 평탄화(CMP), 오목화 에칭, 또는 이들의 조합을 이용할 수 있는 평탄화 공정의 후반 부분 동안 얇아지고 제거될 수 있다. 각각의 측방향으로 길쭉한 컨택트 비아 구조물(76)은 메모리-레벨 어셈블리를 통해 및 각각의 소스 영역(61) 상에 형성될 수 있다. 각각의 측방향으로 길쭉한 컨택트 비아 구조물(76)의 상단 표면은 메모리 스택 구조물(55)의 상단 표면을 포함하는 수평면 위에 위치할 수 있다.
복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)은 제1 수평 방향 hd1을 따라 측방향으로 연장되고 적어도 하나의 교대 스택(132, 146, 232, 246)을 복수의 측방향으로 이격된 블록들(B0, B1, B2, B3, ...)로 측방향으로 분할하며, 여기서, 복수의 블록은, 제1 수평 방향 hd1에 수직인 제2 수평 방향 hd2를 따라 배열되고, 각각, (도 13b에 도시된 워드라인 컨택트 비아 영역(200) 등의) 제1 계단 영역, (도 13b에 도시된 관통-메모리-레벨 비아 영역(400) 등의) 제2 계단 영역, 및 (도 13b의 구역 외부의 제3 블록(B3) 내의 관통-메모리-레벨 비아 영역(400) 아래에 위치할 수 있는) 제3 계단 영역을 포함하는 제1 블록(B1), 제2 블록(b2) 및 제3 블록(B3)을 순서대로 포함한 3개의 이웃 블록들의 세트를 포함한다.
도 16a 내지 도 16c를 참조하면, 제2 컨택트 레벨 유전체 층(282)은 제1 컨택트 레벨 유전체 층(280) 위에 선택사항으로서 형성될 수 있다. 제2 컨택트 레벨 유전체 층(282)은 실리콘 산화물 또는 실리콘 질화물 등의 유전체 재료를 포함한다. 제2 컨택트 레벨 유전체 층(282)의 두께는 30nm 내지 300nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 역시 이용될 수 있다.
다양한 컨택트 비아 구조물이, 컨택트 레벨 유전체 층들(280, 282), 유전체 충전 재료 부분(430), 및 메모리-레벨 어셈블리 내의 메모리 디바이스의 다양한 노드들 상의 및 하위 레벨 금속 상호접속 구조물(780) 상의 아래에 놓인 유전체 재료들을 통해 형성될 수 있다. 구체적으로는, 관통-메모리-레벨 비아 구조물(488)은, 유전체 충전 재료 부분(430)을 통해, 및 선택사항으로서 컨택트 레벨 유전체 층(280, 282)을 통해 형성되어 하위 레벨 금속 상호접속 구조물(780)과 전기적으로 접촉할(즉, 전기적으로 결합될) 수 있다. 워드라인 컨택트 비아 구조물(86)은, 컨택트 레벨 유전체 층(280, 282) 및 제2 계층 역-계단형 유전체 재료 부분(265)을 통해 영역(200)에서 형성될 수 있다.
제2 전기 도전 층(246)과 접촉하는 워드라인 컨택트 비아 구조물(86)들의 서브셋은, 영역(200)에서 제2 계층 역-계단형 유전체 재료 부분(265)을 통해 연장되고, 제1 계층 역-계단형 유전체 재료 부분(165)을 통해 연장되지 않는다. 제1 전기 도전 층(146)과 접촉하는 워드라인 컨택트 비아 구조물(86)의 또 다른 서브셋은, 영역(200)에서 제2 계층 역-계단형 유전체 재료 부분(265) 및 제1 계층 역-계단형 유전 재료 부분(165)을 통해 연장한다.
드레인 영역(63)과 접촉하는 드레인 컨택트 비아 구조물(88)은, 디바이스 영역(100)에서 컨택트 레벨 유전체 층(280, 282) 및 제2 절연 캡 층(270)을 통해 연장될 수 있다. 소스 접속 비아 구조물(91)은 컨택트 레벨 유전체 층(280, 282)을 통해 연장되어 영역(100, 200 및/또는 400)에서 측방향으로 길쭉한 컨택트 비아 구조물(76)로의 전기 접속을 제공할 수 있다.
각각의 비아 구조물(488, 86, 88, 91)은 각각의 세트의 패터닝 공정 및 충전 공정을 이용하여 형성될 수 있다. 대안으로서, 2개 이상의 유형의 비아 구조물(488, 86, 88, 91)은, 이방성 에칭 공정이 동시에 형성되는 각각의 유형의 캐비티에 대한 타겟 높이 레벨에서 캐비티들의 수직 범위를 제어할 수 있다고 가정하면, 공통 세트의 패터닝 공정 및 충전 공정을 이용하여 형성될 수 있다.
한 실시예에서, (예를 들어, 짝수 블록의) (도 16b의 예시된 관통-메모리-레벨 비아 영역(400) 등의) 제2 계단 영역 위에는 어떠한 컨택트 비아 구조물도 형성하지 않으면서, 워드라인 컨택트 비아 구조물(86)이, 적어도 하나의 역-계단형 유전체 재료 부분(165, 265)을 통해, (도 16b의 예시된 워드라인 컨택트 비아 영역(200) 등의) 제1 계단 영역 및 제3 계단 영역(도 16b의 예시된 구역 아래의 워드라인 컨택트 비아 영역(200)의 또 다른 인스턴스) 위에 및 제1 및 제3 블록(B1, B3)(예를 들어, 홀수 블록들)의 전기 도전 층(146, 246)의 각각의 부분 바로 위에 형성될 수 있다.
관통-메모리-레벨 비아 구조물(488)들 각각은 (예를 들어, 짝수 블록의) 유전체 충전 재료 부분(430)을 통해 형성될 수 있다. 관통-메모리-레벨 비아 구조물(488)은, 유전체 충전 재료 부분(430)을 패터닝하고 부분(430)의 개구 내에 도전성 재료(예를 들어, TiN, WN, W, Al, Ti, Cu 등)를 퇴적하여 관통-메모리-레벨 비아 구조물(488)를 형성함으로써, 다른 비아 구조물(86, 88, 91)과 별도로 형성될 수 있다. 대안으로서, 관통-메모리-레벨 비아 구조물(488)은, 동일한 패터닝 및 퇴적 단계 동안, 하나 이상의 다른 비아 구조물(86, 88, 91) 및/또는 배면 컨택트 비아 구조물(76)로서 형성될 수 있다.
홀수 블록 및 짝수 블록이 위에서 설명되었지만, 영역(400 및 200)은 영역(100)의 한 측상에서 순차적으로 교대할 필요는 없다는 점에 유의해야 한다. 예를 들어, 한 세트의 2개의 인접한 영역(200)은, 영역(100)의 주어진 측(예를 들어, 좌측 또는 우측) 상의 하나의 영역(400) 또는 한 세트의 인접한 2개의 영역(400)에 의해 분리될 수 있다. 디바이스 영역(100)의 한 측(예를 들어, 좌측) 상에서, 관통-메모리-레벨 비아 구조물(488)들의 서브셋은, 제1 및 제3 계단 영역 등의 홀수 계단 영역들이 그대로 유지되는 반면 제2 계단 영역 등의 짝수 계단 영역들이 제거된 이후에, 영역(400)에서짝수 계단 영역의 구역들에서 형성될 수 있다. 여기서 사용될 때, 영역이나 구조물에 대해 실질적인 구조물 변경이 이루어지지 않는다면, 영역 또는 구조물은 "그대로 유지된다". 관통-메모리-레벨 비아 구조물(488)들 각각은, 적어도, 메모리-레벨 어셈블리의 최상단 표면을 포함하는 제1 수평면으로부터 메모리-레벨 어셈블리의 최하단 표면을 포함하는 제2 수평면까지 수직으로 연장된다.
대조적으로, 도 17e에 도시된 바와 같이, 영역(100)의 반대측(예를 들어, 우측)에는, 관통-메모리-레벨 비아 구조물들의 서브셋은, 제2 계단 영역 등의 짝수 계단 영역이 그대로 유지되는 반면, 제1 계단 영역 등의 홀수 계단 영역이 제거된 후에 영역(400)에서 홀수 계단 영역의 구역에서 형성될 수 있다.
따라서, 도 2 내지 도 7에 도시된 바와 같이, 복수의 교대하는 희생 층(142, 242) 및 절연 층(132, 232)이 퇴적되어 적어도 하나의 교대 스택을 형성한다. 그 다음, 도 13a 및 도 13b에 도시된 바와 같이, 적어도 하나의 교대 스택을 통해 제1 수평 방향 hd1을 따라 측방향으로 연장되는 복수의 배면 트렌치(79)가 형성된다. 희생 층(142, 242)은, 도 14a 내지 도 14c에 도시된 바와 같이, 복수의 배면 트렌치(79)를 통해 적어도 하나의 교대 스택으로부터 선택적으로서 제거되어 절연 층들(132, 232) 사이에 복수의 배면 오목부(143, 243)를 형성한다.
도 15a 내지 도 15c에 도시된 바와 같이, 복수의 전기 도전 층(146, 246)은 복수의 배면 트렌치를 통해 배면 오목부에 형성되고, 절연 스페이서(74)는 복수의 배면 트렌치(79)에 형성되며, 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)은 복수의 배면 트렌치(79)에서 절연 스페이서(74) 위에 형성된다.
복수의 배면 트렌치를 통해 배면 오목부에서 복수의 전기 도전 층을 형성하는 단계는, 도 11a 내지 도 12b에 도시된, 제2 계단 영역을 제거하고 유전체 충전 재료 부분(430)을 형성하는 단계들 후에 발생한다. 제2 계단 영역을 제거하는 단계는, 제2 계단 영역에서 절연 층 및 희생 층을 제거하여 관통-메모리-레벨 개구(769)를 형성하는 단계를 포함한다. 전기 도전 층(46)은 관통-메모리-레벨 개구(769)에 위치한 유전체 충전 재료 부분(430)에 형성되지 않는다.
도 17a 내지 도 17f를 참조하면, 라인 레벨 유전체 층(110)이 컨택트 레벨 유전체 층(280, 282) 위에 형성될 수 있다. 라인 레벨 유전체 층(110)에는 다양한 금속 상호접속 구조물(108, 103, 101)이 형성될 수 있다. 금속 상호접속 구조물(108, 103, 101)은, 워드라인 컨택트 비아 구조물(86)과 관통-메모리-레벨 비아 구조물(488)의 각각의 쌍에 전기적으로 결합되는(예를 들어, 각각의 쌍에 형성되거나 이와 물리적으로 접촉하는) 상위 레벨 금속 상호접속 구조물(108), 제2 수평 방향 hd2를 따라 연장되고 제1 수평 방향 hd1에 수직인 비트라인(103), 및 소스 접속 비아 구조물(91)와 접촉하여 측방향으로 길쭉한 컨택트 비아 구조물(76)을 소스 영역(61)을 바이어싱하기 위한 전기 도전성 경로를 제공하는 소스 접속 라인 구조물(101)을 포함할 수 있다. 드레인측 선택 게이트 전극 컨택트 비아 구조물(87)은 디바이스 영역(100)에 인접한 영역(200)에 위치한다. 인접한 디바이스 레벨들로부터 2개 이상의 수직으로 분리된 워드라인들을 노출시키는 영역(200) 내의 인접한 배면 컨택트 트렌치(79)들 사이의 각각의 서브블록에는 2개 이상의 계단이 있을 수 있다. 이 경우, 동일한 서브 블록에서 서로 평행하게 위치하여 각각의 수직으로 분리된 워드라인과 접촉하는 2개 이상의 워드라인 컨택트 비아 구조물(86)(예를 들어, 도 17e 및 도 17f에 도시된 2개의 구조물(86))이 있다.
상위 레벨 금속 상호접속 구조물(108)에 대한 예시적인 레이아웃이 도 17b 및 도 17d에 도시되어 있다. 도 17d는 평면도이고, 도 17b는 상위 레벨 금속 상호접속 구조물(108) 및 비트라인(103)의 형상들이 점선으로 도시되어 있는 수평 단면도이다. 상위 레벨 금속 상호접속 구조물(108)은 이웃 블록들을 가로 질러 연장될 수 있다, 즉, 구조물(76)을 통해 각각의 측방향으로 길쭉한 컨택트에 걸쳐 있다. 예를 들어, 상위 레벨 금속 상호접속 구조물(108)들 중 일부는 제2 블록과 제1 및 제3 블록 중 하나를 가로 질러 연장될 수 있다. 도 17e 및 도 17f는 상위 레벨 금속 상호접속 구조물의 또 다른 예시적인 레이아웃을 나타낸다. 이 실시예에서, 일부 상위 레벨 금속 상호접속 구조물(108)은, 영역(400)에 위치한 관통-메모리-레벨 비아 구조물(488)에 의해 하위 레벨 금속 상호접속 구조물(780)에 전기적으로 결합되고, 영역(200)에서 워드라인 컨택트 비아 구조물(86)에 의해 워드라인(46)에 전기적으로 결합된다. 다른 상위 레벨 금속 상호접속 구조물(208)은 영역(200)에서 워드라인 컨택트 비아 구조물(86)에 의해 워드라인(46)에 전기적으로 결합되지만, 영역(400)에 위치한 관통-메모리-레벨 비아 구조물(488)에 의해 하위 레벨 금속 상호접속 구조물(780)에는 전기적으로 결합되지 않는다. 이들 상위 레벨 금속 상호접속 구조물(208)은 영역(400) 이외의 위치에서 구동기 회로 디바이스에 전기적으로 결합될 수 있다. 비트라인(103)은 메모리-레벨 어셈블리 위에 형성되고, 드레인 컨택트 비아 구조물(88)에 의해 메모리 스택 구조물(55)의 노드(예를 들어, 드레인 영역(63))에 전기적으로 결합된다. 본 명세서에서 사용될 때, 제1 요소와 제2 요소 사이에 전기적 단락(즉, 오옴 접촉), 전자 터널링 전달, 또는 저항성(즉, 쇼트키) 접촉 중 어느 하나가 존재한다면, 제1 요소는 제2 요소에 전기적으로 결합된다. 이 경우, 상위 레벨 금속 상호접속 구조물(108)은 워드라인 컨택트 비아 구조물(86)에 의해 전기 도전 층(46)으로서 구현된 각각의 워드라인에 전기적으로 단락될 수 있다.
제1 예시적인 구조물은, 반도체 기판(9) 위에 위치하고 적어도 하나의 교대 스택(132, 146, 232, 246과 적어도 하나의 교대 스택(132, 146, 232, 246)을 통해 수직으로 연장되는 메모리 스택 구조물(55)을 포함하는 메모리-레벨 어셈블리를 포함한다. 적어도 하나의 교대 스택(132, 146, 232, 246) 각각은 각각의 절연 층들(132 또는 232) 및 각각의 전기 도전 층들(146 또는 246)의 교대 층들을 포함한다. 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)은 메모리-레벨 어셈블리를 통해 수직으로 연장되고, 제1 수평 방향 hd1을 따라 측방향으로 연장되며, 적어도 하나의 교대 스택(132, 146, 232, 246)을 복수의 측방향으로 이격된 블록(B0, B1, B2, B3, ...)으로 측방향으로 분할한다. 복수의 블록들(B0, B1, B2, B3, ...)은, 제1 수평 방향 hd1에 수직인 제2 수평 방향 hd2를 따라 배열된 제1 블록(B1), 제2 블록(B2), 및 제3 블록(B3)을 순서대로 포함하는 적어도 3개의 이웃 블록들의 세트를 포함한다. 관통-메모리-레벨 비아 영역(400)은, 제2 블록(B2)의 길이방향의 단부 상에 및 제1 블록(B1)의 계단 영역과 제3 블록(B3)의 계단 영역 사이에 위치한다.
제1 및 제3 블록(B1, B3)의 각각의 계단 영역은 테라스들을 포함하고 테라스들에서 각각의 아래에 놓인 전기 도전 층(146 또는 246)이 메모리-레벨 어셈블리 내에서 임의의 위에 놓인 전기 도전 층(146 또는 246)보다 제1 수평 방향 hd1을 따라 더 멀리 연장된다. 관통-메모리-레벨 비아 영역(400)은, 적어도, 메모리-레벨 어셈블리의 최상단 표면을 포함하는 제1 수평면으로부터 메모리-레벨 어셈블리의 최하단 표면을 포함하는 제2 수평면까지 수직으로 연장되는 관통-메모리-레벨 비아 구조물(488)을 포함한다.
적어도 하나의 하위 레벨 유전체 층(760)이 반도체 기판(9) 위에 놓인다. 평면 반도체 재료 층(10)은 적어도 하나의 하위 레벨 유전체 층(760) 위에 놓이고, 메모리 스택 구조물(55) 내의 수직 반도체 채널(60)에 전기적으로 접속된 수평 반도체 채널(58)을 포함한다. 반도체 디바이스(710)(예를 들어, 워드라인 구동기 회로(들)의 CMOS 트랜지스터)는 반도체 기판(9) 상에 위치할 수 있다. 하위 레벨 금속 상호접속 구조물(780)은, 반도체 디바이스(710)의 노드(예를 들어, 소스, 드레인, 및/또는 게이트 전극)에 전기적으로 단락될 수 있고, 평면 반도체 재료 층(10) 아래에 놓인 적어도 하나의 하위 레벨 유전체 층(760)에 매립될 수 있다. 관통-메모리-레벨 비아 구조물(488)은 하위 레벨 금속 상호접속 구조물(780)과 접촉한다.
상위 레벨 금속 상호접속 구조물(108)은 메모리-레벨 어셈블리 위에 놓이고, 적어도 하나의 상위 레벨 유전체 층(110)에 매립된다. 상위 레벨 금속 상호접속 구조물(108)의 적어도 일부는 각각, 영역(400)에 위치한 각각의 관통-메모리-레벨 비아 구조물(488)에 의해 각각의 하위 레벨 금속 상호접속 구조물(780)에 전기적으로 결합되고, 영역(200)에서 각각의 워드라인 컨택트 비아 구조물(86)에 의해 각각의 워드라인(46)에 전기적으로 결합된다. 비트라인(103)은 또한 메모리-레벨 어셈블리 위에 놓이고, (드레인 영역(63)을 통해) 메모리 스택 구조물(55)의 노드에 전기적으로 결합되며, 적어도 하나의 상위 레벨 유전체 층(110)에 매립된다. 메모리 스택 구조물(55) 각각은 전기 도전 층들(146, 246)의 각각의 레벨에 위치한 메모리 요소들의 수직 스택을 포함한다. 전기 도전 층들(146, 246)은 메모리 요소들을 위한 워드라인들을 포함한다. 한 실시예에서, 반도체 디바이스는 각각의 워드라인에 대한 바이어스 전압을 제어하도록 구성된 워드라인 스위치 디바이스를 포함할 수 있다.
한 실시예에서, 관통-메모리-레벨 비아 구조물(488)들 각각은, 각각의 아래에 놓인 하위 레벨 금속 상호접속 구조물(780)과 접촉할 수 있다. 한 실시예에서, 반도체 기판(9) 상의 반도체 디바이스(710)들의 서브셋은 평면 반도체 재료 층(10)의 구역 아래에 위치할 수 있다, 즉, 위에 놓인 평면 반도체 재료 층(10)과 구역 중첩을 갖는다.
한 실시예에서, 유전체 충전 재료 부분(430)은 관통-메모리-레벨 비아 영역(400) 내에 위치할 수 있다. 유전체 충전 재료 부분(430)은 관통-메모리-레벨 비아 구조물(488)을 측방향으로 둘러싸고, 적어도, 메모리-레벨 어셈블리의 최상단 표면을 포함하는 제1 수평면으로부터, 메모리-레벨 어셈블리의 최하단 표면 아래에 위치한 제2 수평면으로 수직으로 연장될 수 있다.
평면 반도체 재료 층(10)은 메모리-레벨 어셈블리 아래에 놓이고, 메모리 스택 구조물(55) 내의 수직 반도체 채널(60)에 전기적으로 접속된 수평 반도체 채널(58)을 포함할 수 있다. 제2 수평면은 평면 반도체 재료 층의 하단 표면 아래에 위치한다. 한 실시예에서, 유전체 충전 재료 부분(430)은 메모리-레벨 어셈블리 및 평면 반도체 재료 층(10)을 통해 연장되는 실질적으로 수직인 측벽을 포함할 수 있다.
한 실시예에서, 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)은 메모리-레벨 어셈블리를 통해 수직으로 연장될 수 있고, 제1 수평 방향 hd1을 따라 측방향으로 연장될 수 있으며, 메모리-레벨 어셈블리를 복수의 측방향으로 이격된 블록(B0, B1, B2, B3, ...)으로 측방향으로 분할할수 있다. 복수의 블록은, 예를 들어, 제1 수평 방향 hd1에 수직인 제2 수평 방향 hd2를 따라 배열된 제1 블록(B1), 제2 블록(B2), 및 제3 블록(B3)을 순서대로 포함하는 3개의 이웃 블록들의 세트를 포함할 수 있다. 유전체 충전 재료 부분(430)은, 제2 블록(B2)의 길이방향 단부 상에 및 제1 블록(B1)의 계단 영역과 제3 블록(B3)의 계단 영역 사이에 위치할 수 있다. 제1 및 제3 블록(B1, B3)의 각각의 계단 영역은 테라스들을 포함할 수 있고 테라스들에서 각각의 아래에 놓인 전기 도전 층(146 또는 246)이 메모리-레벨 어셈블리 내에서 임의의 위에 놓인 전기 도전 층(146 또는 246)보다 제1 수평 방향을 따라 더 멀리 연장된다.
메모리 스택 구조물(55)들 각각은, 메모리 막(50), 및 메모리-레벨 어셈블리 아래에 놓인 평면 반도체 재료 층(10) 내의 각각의 수평 채널(58)에 인접한 수직 반도체 채널(60)을 포함할 수 있다. 워드라인 컨택트 비아 구조물(86)은, 영역(200)에서 제1 및 제3 블록(B1, B3)의 계단 영역 위에 놓인 역-계단형 유전체 재료 부분(265, 165)을 통해 연장될 수 있고, 제1 및 제3 블록(B1, B3)의 전기 도전 층(146, 246)의 각각의 부분에 접촉할 수 있다. 상위 레벨 금속 상호접속 구조물(108)은 워드라인 컨택트 비아 구조물(86)과 관통-메모리-레벨 비아 구조물(488)의 각각의 쌍을 전기적으로 단락시킬 수 있고, 메모리-레벨 어셈블리 위에 놓일 수 있으며, 영역(400)의 제2 블록(B2)과 영역(200)의 제1 및 제3 블록들(B1, B3) 중 하나에 걸칠 수 있다.
도 18을 참조하면, 본 개시내용의 제2 실시예에 따른 제2 예시적인 구조물이 도시되어 있다. 구체적으로는, 이 제2 실시예에서, 제2 예시적인 구조물의 반도체 디바이스에 이용되는 워드라인 스위칭 디바이스(710)는 제1 실시예에서와 같이 영역(100) 아래가 아니라 영역(400)에 위치한다. 그렇지 않다면, 제1 실시예와 관련하여 전술된 단계들 및 구조물은 제2 실시예에서 이용될 수 있다. 제2 예시적인 구조물은, 반도체 디바이스 및 하위 레벨 금속 상호접속 구조물(780)의 패턴을 변경함으로써 도 1a 및 도 1b의 제1 예시적인 구조물로부터 유도될 수 있다.
예시적인 실시예에서, 워드라인 스위칭 디바이스(710)는 관통-메모리-레벨 비아 영역(400)에 형성되는 CMOS 구성의 전계 효과 트랜지스터일 수 있다. 선택사항으로서, 워드라인 스위칭 디바이스들의 서브셋은, 메모리 어레이 영역(100)의 구역 아래의 부분, 또는 워드라인 컨택트 비아 영역(200)의 구역 아래의 부분 등의, 관통-메모리-레벨 비아 영역(400)의 구역 외부에 형성될 수 있다. 워드라인 스위칭 디바이스들의 활성 영역들(730)(도 1a에 도시된 소스 영역(742) 및 드레인 영역(744))은, 얕은 트렌치 격리 구조물(720)에 의해 측방향으로 둘러싸일 수 있다.
하위 레벨 금속 상호접속 구조물(780)은 적어도 하나의 하위 레벨 유전체 층(760)에 매립될 수 있고, 반도체 기판(9) 상에 또는 그 위에 배치된 워드라인 스위칭 디바이스의 노드에 전기적으로 단락될 수 있다. 하위 레벨 금속 상호접속 구조물(780)은, 하위 레벨 최상단 금속 구조물(788)이 관통-메모리-레벨 비아 영역(400)의 각각의 구역 내에 후속해서 형성될 관통-메모리-레벨 비아 구조물을 위한 적절한 랜딩 패드를 제공하도록 구성될 수 있다.
도 19a 및 도 19b를 참조하면, 도 2 및 도 17a 내지 도 17d의 공정 단계들이 수행되어, 평면 반도체 재료 층(10), 메모리-레벨 어셈블리, 다양한 컨택트 비아 구조물(88, 86, 91, 488), 라인 레벨 유전체 층(110), 및 라인 레벨 유전체 층(110)에 내장된 금속 상호접속 구조물(108, 101) 및 비트라인(103)을 형성한다.
한 실시예에서, 워드라인 스위칭 디바이스들의 전계 효과 트랜지스터들은 도 19b에 도시된 바와 같이 CMOS 구성에서 쌍을 이루어, 전원 금속 상호접속 구조물(7802)에 접속된 소스 영역 또는 드레인 영역(730)일 수 있는 공통 전원 노드를 공유할 수 있다. 게이트 구조물(750)은 전계 효과 트랜지스터들의 채널 영역들에 걸칠 수 있다. 스위칭된 출력 노드 금속 상호접속 구조물은, 각각의 전계 효과 트랜지스터의 드레인 영역 또는 소스 영역일 수 있는 각각의 전계 효과 트랜지스터의 출력 노드에 접속될 수 있다. 전원 금속 상호접속 구조물(7802) 및 스위칭된 출력 노드 금속 상호접속 구조물은 하위 레벨 금속 상호접속 구조물(780)들의 서브셋들이다. 워드라인 스위칭 디바이스들은, (제1 블록(B1)과 제2 블록(B2)의 조합의 폭 등의) 2개의 이웃 블록들의 폭의 주기성으로 제2 수평 방향 hd2를 따라 반복되는 주기적 어레이로서 배열될 수 있다.
구체적으로, 도 19a에 도시된 바와 같이, 평면 반도체 재료 층(10)은 적어도 하나의 하위 레벨 유전체 층(760) 위에 형성될 수 있다. 메모리-레벨 어셈블리는 평면 반도체 재료 층(10) 위에 형성될 수 있고, 평면 반도체 재료 층(10)은 메모리 스택 구조물(55) 내의 수직 반도체 채널(60)에 전기적으로 접속된 수평 반도체 채널(58)을 포함할 수 있다. 메모리-레벨 어셈블리는, 반도체 기판(9) 및 평면 반도체 층(10) 위에 형성될 수 있다. 메모리-레벨 어셈블리는, 적어도 하나의 교대 스택(132, 146, 232, 246) 및 적어도 하나의 교대 스택(132, 146, 232, 246)을 통해 수직으로 연장되는 메모리 스택 구조물(55)을 포함한다. 적어도 하나의 교대 스택(132, 146, 232, 246) 각각은 각각의 절연 층들(132 또는 232) 및 각각의 전기 도전 층들(146 또는 246)의 교대 층들을 포함한다. 메모리 스택 구조물(55) 각각은 전기 도전 층들(146, 246)의 각각의 레벨에 위치한 메모리 요소들의 수직 스택을 포함한다. 전기 도전 층들(146, 246)은 메모리 요소들을 위한 워드라인들을 포함한다.
적어도 하나의 교대 스택(132, 146, 232, 246)은 테라스들을 포함하는 계단 영역을 포함하고 테라스들에서 각각의 아래에 놓인 전기 도전 층(146, 246)이 메모리-레벨 어셈블리 내에서 임의의 위에 놓인 전기 도전 층(146, 246)보다 제1 수평 방향을 따라 더 멀리 연장된다. 적어도 하나의 역-계단형 유전체 재료 부분(165, 265)은 적어도 하나의 교대 스택(132, 146, 232, 246) 상의 계단 영역 위에 형성될 수 있다.
복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)이 메모리-레벨 어셈블리를 통해 형성된다. 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)은 제1 수평 방향 hd1을 따라 측방향으로 연장되고, 적어도 하나의 교대 스택(132, 146, 232, 246)을 복수의 측방향으로 이격된 블록들(B1, B2, B3, B4, ...)로 측방향으로 분할한다. 복수의 블록들(B1, B2, B3, B4, ...)은, 제1 수평 방향 hd1에 수직인 제2 수평 방향 hd2를 따라 배열되고, (제3 및 제4 블록(B3, B4)의 나머지 계단들을 포함하는 워드라인 컨택트 비아 영역(200) 등의) 제1 계단 영역, (제1 및 제2 블록(B1, B2)의 관통-메모리-레벨 비아 영역(400) 등의 계단이 제거된) 제2 계단 영역, 및 ((명료성을 위한 도시되지 않은) B0 등의, 추가 블록들의 나머지 제3 계단을 포함하는 워드라인 컨택트 비아 영역(200) 등의) 제3 계단 영역을 각각 포함하는, 제1 블록(B1), 제2 블록(B2), 제3 블록(B3) 및 제4 블록(B4)을 순서대로 포함한 3개의 이웃 블록들의 세트를 포함한다.
메모리-레벨 어셈블리를 통해 연장되는 관통-메모리-레벨 개구(769)는 제2 계단 영역 등의 제거된 계단 영역의 구역에 형성될 수 있다. 관통-메모리-레벨 개구(769)는 적어도 하나의 하위 레벨 유전체 재료 층(760) 내로 연장될 수 있다. 관통-메모리-레벨 개구(769)는, 메모리-레벨 어셈블리 및 평면 반도체 재료 층(10)을 통해 연장되는 실질적으로 수직인 측벽을 포함할 수 있다. 유전체 충전 재료 부분(430)은 관통-메모리-레벨 개구(769)에 형성될 수 있다. 이들 단계들은, 전술된 바와 같이, 배면 트렌치(79)를 형성하고, 희생 재료 층(142, 242)을 전기 도전 층(146, 246)으로 대체하고, 배면 트렌치(79) 내에 절연 스페이서(74) 및 컨택트 비아 구조물(예를 들어, 소스 전극 또는 국지적 상호접속부)(76)을 형성하는 단계들을 동반한다.
제2 계단 영역 등의 제거된 계단 영역 위에는 어떠한 컨택트 비아 구조물도 형성하지 않으면서, 워드라인 컨택트 비아 구조물(86)이, 제1 및 제3 계단 영역 등의 나머지 계단 영역에서 전기 도전 층(146, 246)의 부분 상에 및 그 위에 형성될 수 있다. 제2 계단 영역(B2) 등의 제거된 계단 영역 위에는 어떠한 컨택트 비아 구조물도 형성하지 않으면서, 워드라인 컨택트 비아 구조물(86)이, 적어도 하나의 역-계단형 유전체 재료 부분(165,265)을 통해 제1 및 제3 계단 영역 등의 나머지 계단 영역 위에, 및 제1 및 제3 블록(B1, B3)의 전기 도전 층(146, 246)의 각각의 부분 상에 직접 형성될 수 있다.
관통-메모리-레벨 비아 구조물(488)들 각각은 이전 실시예에서 설명된 바와 같이 유전체 충전 재료 부분(430)을 통해 형성될 수 있다. 관통-메모리-레벨 비아 구조물(488)들 각각은, 적어도, 메모리-레벨 어셈블리의 최상단 표면을 포함하는 제1 수평면으로부터 메모리-레벨 어셈블리의 최하단 표면을 포함하는 제2 수평면까지 수직으로 연장된다.
워드라인 스위칭 디바이스의 노드는, 제2 계단 영역 등의 제거된 계단 영역의 구역에 형성된 관통-메모리-레벨 비아 구조물(488)을 형성하는 제1 및 제3 계단 영역 등의 나머지 계단 영역에서 전기 도전 층(146, 246)의 부분에 전기적으로 접속될 수 있다. 예를 들어, 상위 레벨 금속 상호접속 구조물(108)은, 관통-메모리-레벨 비아 구조물(488) 상에 및 메모리-레벨 어셈블리 위에 및 워드라인 컨택트 비아 구조물(86) 상에 형성될 수 있다. 예를 들어, 상위 레벨 금속 상호접속 구조물(108)은, 메모리-레벨 어셈블리 위의 관통-메모리-레벨 비아 구조물(488) 및 워드라인 컨택트 비아 구조물(86)의 각각의 쌍들 상에 형성될 수 있다. 상위 레벨 금속 상호접속 구조물(108)들 중 적어도 하나는 제2 블록(B2) 및 제3 블록(B3)을 가로 질러 연장될 수 있다. 한 실시예에서, 상위 레벨 금속 상호접속 구조물(108)들 각각은 제1 블록(B1)과 제3 블록(B3) 사이에 위치한 각각의 측방향으로 길쭉한 컨택트 비아 구조물(76)에 걸칠 수 있다.
도 20을 참조하면, 워드라인 스위칭 디바이스, 적어도 하나의 하위 레벨 유전체 층(760), 및 하위 레벨 금속 상호접속 구조물(780)과 동일한 레벨에서 선택사항적 유전체 패드 층(52) 및 제1 계층 교대 스택(132, 142)의 서브셋을 형성함으로써 도 18의 제2 예시적인 구조물로부터 도출될 수 있는 제2 예시적인 구조물의 변형예가 도시되어 있다. 예를 들어, 워드라인 스위칭 디바이스 및 하위 레벨 금속 상호접속 구조물(780)은 관통-메모리-레벨 비아 영역(400)에 및 메모리 어레이 영역(100)의 구역 외부에 형성될 수 있다.
한 실시예에서, 유전체 패드 층(52) 및 제1 계층 교대 스택(132, 142)의 서브셋은 기판(9) 상에 형성될 수 있다. 후속해서, 제1 계층 교대 스택(132, 142)의 서브셋의 부분들은 메모리 어레이 영역(100)의 외부로부터 제거될 수 있고, 제1 계층 교대 스택(132, 142)의 서브셋의 테라스를 갖는 계단 영역은 관통-메모리-스택 비아 영역(400) 또는 워드라인 컨택트 비아 영역(200)에 인접하는 메모리 어레이 영역(100)의 주변 부분들에 형성될 수 있다. 하위 레벨 역-계단형 유전체 재료 부분(765)은 각각의 계단 영역 위에 형성되고 영역(700)에서 제거될 수 있다. 반도체 디바이스(710), 적어도 하나의 하위 레벨 유전체 층(760) 및 하위 레벨 금속 상호접속 구조물(780)은 영역(700) 내의 기판(9) 위에 형성된다. 하위 레벨 역-계단형 유전체 재료 부분(765)은, 제1 계층 교대 스택의 퇴적된 서브셋의 상단 표면 및 적어도 하나의 하위 레벨 유전체 층(760)의 상단 표면과 실질적으로 동일한 레벨에 있는 상단 표면을 가질 수 있다.
도 21을 참조하면, 제1 계층 교대 스택(132, 142)의 상보적 서브셋이 제1 계층 교대 스택(132, 142)의 퇴적된 서브셋 위에 형성될 수 있다. 도 3, 도 4a 및 도 4b, 도 5a 및 도 5b, 및 도 6a 및 도 6b의 처리 단계들 수행되어 제1 계층 구조물을 형성할 수 있다. 도 22를 참조하면, 도 7a 및 도 7b의 처리 단계들 내지 도 10a 및 도 10b의 처리 단계들이 수행되어 제2 계층 구조물을 형성할 수 있다. 이 실시예에서, 층(10)은 이 실시예에서는 생략될 수 있기 때문에 수평 채널은 메모리-레벨 어셈블리 아래에 놓인 기판(9) 내에 위치한다. 대안으로서, 층(10)은 영역(10) 외부의 기판(9) 상에 직접 형성된다.
도 23을 참조하면, 도 11a 및 도 11b의 처리 단계들 내지 도 17a ~ 도 17d의 처리 단계들이 수행되어 워드라인 스위칭 디바이스의 노드를, 제2 계단 영역 등의 제거된 계단 영역의 구역에 형성된 관통-메모리-레벨 비아 구조물(488)을 이용하는 제1 및 제3 계단 영역 등의 나머지 계단 영역 내의 전기 도전 층(146, 246)의 부분에 전기적으로 접속할 수 있다.
도 24a 및 도 24b를 참조하면, 본 개시내용의 제3 실시예에 따른 제3 예시적인 구조물은, 절연 층들 및 희생 절연 재료 층들의 교대 스택의 제1 부분을, 희생 절연 재료 층들이 전기적 도전성 워드라인 층들로 대체된 절연 스택의 교대 스택의 제2 부분으로부터 분리하는 해자 트렌치를 포함한다. 제3 예시적인 구조물은, 제1 계층 교대 스택의 형성까지 처리 단계들을 수행함으로써 제1 예시적인 구조물, 제2 예시적인 구조물 또는 이들의 변형으로부터 도출될 수 있다. 제1 및 제2 실시예에서와 같이, 하위 레벨 금속 상호접속 구조물(780)은 반도체 디바이스의 노드에 전기적으로 단락될 수 있고, 반도체 기판(9) 위에 형성되는 적어도 하나의 하위 레벨 유전체 층(760)에 매립될 수 있다. 선택사항으로서 제1 계층 지지 기둥 구조물(171)을 각각의 관통-메모리-스택 비아 영역(400)의 중심부로부터 제거하도록, 제1 계층 지지 기둥 구조물(171)의 패턴에 대한 레이아웃은 선택사항으로서 변경될 수 있다. 도 5a, 도 5b 및 도 6의 처리 단계들은 제1 계층 메모리 개구(149)를 형성하기 위해 이용되는 패턴을 수정하여 수행될 수 있다. 선택사항적인 평면 도전성 재료 층(6) 및 평면 반도체 재료 층(10)은 패터닝되어 이들 층들을 통해 아래에 놓인 절연 층(760)까지 연장되는 개구(151)를 형성할 수 있다. 개구(151)는 영역(400) 아래에 위치하고, 또 다른 절연 재료 층(예를 들어, 실리콘 산화물 또는 도핑된 규산염 유리)(760)으로 채워질 수 있다.
구체적으로, 제1 계층 메모리 개구(149)의 형성과 동시에, 제1 계층 해자 트렌치가 각각의 관통-메모리-스택 비아 영역(400)에 형성될 수 있다. 예를 들어, 포토레지스트 층은 제1 절연 캡 층(170) 또는 계층간 유전체 층(180)의 형성 후에 형성될 수 있고, 리소그래픽 패터닝되어 제1 계층 교대 스택(132, 142)을 통해 형성될 제1 계층 해자 트렌치의 패턴과 메모리 개구의 패턴을 포함하는 패터닝된 포토레지스트 층을 형성할 수 있다. 제1 계층 교대 스택(132, 142)을 통해 이방성 에칭이 수행되어 제1 계층 메모리 개구(149) 및 제1 계층 해자 트렌치를 형성한다.
희생 메모리 개구 충전 부분(131)은 제1 계층 메모리 개구(149)에 형성될 수 있고, 희생 해자 트렌치 충전 부분(141)는 제1 계층 해지 트렌치에 형성될 수 있다. 예를 들어, 희생 충전 재료 층은 제1 계층 메모리 개구(149) 및 제1 계층 해자 트렌치에 퇴적되고, 희생 충전 재료 층의 과잉 부분은 스택간 유전체 층(180)의 상단 표면 위로부터 제거될 수 있다. 희생 충전 재료는 제1 및 제2 실시예에서와 동일한 재료를 포함할 수 있다.
제1 계층 메모리 개구(149) 내의 희생 재료의 각각의 나머지 부분은 희생 메모리 개구 충전 부분(131)을 구성한다. 제1 계층 해자 트렌치 내의 희생 재료의 각각의 나머지 부분은 희생 해자 트렌치 충전 부분(141)을 구성한다. 희생 메모리 개구 충전 부분(131) 및 희생 해자 트렌치 충전 부분(141)의 상단 표면들은 제1 절연 캡층(170)의 상단 표면과 동일 평면 상에 있을 수 있다. 희생 메모리 개구 충전 부분(131)은 내부에 캐비티를 포함하거나, 포함하지 않을 수도 있다.
도 25a 및 도 25b를 참조하면, 도 7, 도 8a, 도 8b, 도 9a, 및 도 9b의 처리 단계들은 제2 계층 개구를 형성하기 위해 이용된 패턴을 수정하여 수행될 수 있다. 구체적으로, 제1 계층 해자 트렌치에 대한 패턴이 제2 계층 메모리 개구에 대한 패턴에 추가될 수 있다. 제2 계층 교대 스택(232, 242)을 통해 포토레지스트 층 내의 패턴을 전사하는 이방성 에칭 공정 후에, 제2 계층 해자 트렌치가 제1 계층 해자 트렌치 위에 형성된다. 제2 계층 해자 트렌치 패턴은 제1 계층 해자 트렌치 패턴과 동일할 수 있다. (부분들(131 및 141)이 탄소계 재료를 포함한다면) 희생 메모리 개구 충전 부분(131) 및 희생 해자 트렌치 충전 부분(141)은, 그 다음, 선택적 에칭 또는 애싱에 의해 제거된다. 제1 계층 해자 트렌치와 제2 계층 해자 트렌치의 각각의 스택은 해자 트렌치(449)를 구성한다. 해자 트렌치(449)의 형성과 동시에 적어도 하나의 교대 스택(132, 142, 232, 242)을 통해 연장되는 메모리 개구(49)가 형성될 수 있다.
한 실시예에서, 각각의 해자 트렌치(449)는, U-형상의 2개의 개방 단부가 적어도 하나의 역-계단형 유전체 재료 부분(165, 265)의 표면으로 구성된 수직 측벽을 포함하도록, U-형상의 수평 단면 형상을 가질 수 있다. 이 경우, 각각의 해자 트렌치(449)의 양측은 배면 컨택트 트렌치(79)의 길이방향에 평행한 제1 수평 방향 hd1을 따라 연장될 수 있고, 해자 트렌치(449)의 접속부를 통해 서로 인접할 수 있다. 양 측은 해자 트렌치(449)의 근위 측에서 제2 길이방향 hd2에 평행하게 연장되고, 해자 트렌치(449)의 원단 측에 있는 제1 계층 교대 스택(132, 142)의 최하단 층의 구역을 넘어서 제1 수평 방향을 따라 연장될 수 있다. 본 명세서에서 사용될 때, 해자 트렌치(449)의 "근위 측"은 메모리 어레이 영역(100)에 가까운 측을 지칭하고, 해자 트렌치(449)의 "원위 측"은 메모리 어레이 영역(100)으로부터 먼 측을 지칭한다.
또 다른 실시예에서, 각각의 해자 트렌치(449)는, 메모리-레벨 어셈블리의 구역이 각각의 해자 트렌치(449) 내부에 위치하도록 닫힌 형상(예를 들어, 다각형, 원형, 타원형, 불규칙한 형상 등)을 가질 수 있고, 메모리-레벨 어셈블리의 상보적 구역은 각각의 해자 트렌치(449)의 외부에 위치한다. 이 경우, 해자 트렌치(449)는, 해자 트렌치(449)의 구역에 대응하는 닫힌 형상 구역을 갖는 해자 트렌치(449)의 외부로부터 해자 트렌치(449)의 내부를 분리한다. 본 명세서에서 사용될 때, 닫힌 형상은, 닫힌 외주(outer periphery)와, 닫힌 내주(inner periphery)에 의해 정의된 닫힌 외주를 갖는 개구를 갖는 형상이다. 해자 트렌치(449)의 개구는 층(10) 내의 개구(151) 위에 위치하고, 개구(151)와 동일하거나 유사한 형상 및/또는 치수를 가질 수 있다.
해자 트렌치(449)는 대응하는 관통-메모리-레벨 비아 영역(400)의 구역을 정의하고, 적어도 하나의 교대 스택(132, 142, 232, 242)을 통해 연장된다. 적어도 하나의 교대 스택(132, 142, 232, 242)의 일부는 관통-메모리-레벨 비아 영역(400) 내에 존재한다. 구체적으로, 절연 희생 재료 층(142, 242)을 포함하는 적어도 하나의 교대 스택(132, 142, 232, 242)의 일부는, 해자 트렌치(449)가 닫힌 형상을 갖는 경우 해자 트렌치(449)의 한 세트의 내측 측벽 내에, 또는 해자 트렌치(449)가 U-형상인 경우 해자 트렌치(449)의 원단(distal end)에 위치한 해자 트렌치(449)의 한 쌍의 수직 엣지를 접속하는 평면을 포함하는 수직면과 해자 트렌치(449)의 한 세트의 내측 측벽의 조합 내에, 측방향으로 에워싸일 수 있다.
도 26a 및 도 26b를 참조하면, 도 10a 및 도 10b의 처리 단계들의 서브셋이 수행되어 선택사항적 페데스탈 채널 부분(11) 및 메모리 스택 구조물(55)을 형성할 수 있다. 드레인 영역(63)은 각각의 수직 반도체 채널(60)의 상단에 형성될 수 있다.
한 실시예에서, 해자 트렌치(449)의 모든 표면은 유전체 표면일 수 있다. 페데스탈 채널 부분(11)이 각각의 메모리 개구(49)의 하단부에서 평면 반도체 재료 층(10)의 물리적으로 노출된 반도체 표면으로부터만 성장하는 반면, 해자 트렌치(449)에는 어떠한 반도체 재료로 퇴적되지 않도록, 선택적 반도체 퇴적 프로세스가 채용되어 페데스탈 채널 부분(11)을 형성한다.
메모리 스택 구조물(55)의 형성과 동시에, 더미 메모리 스택 구조물(155)이 각각의 해자 트렌치(449) 내에 형성된다. 예를 들어, 메모리 막(50)은, 적어도 하나의 유전체 재료 층(51, 54, 56)을 포함하는 층들의 스택을 퇴적하고 이방성으로 에칭함으로써, 각각의 해자 트렌치(449)에서의 절연 라이너(50)의 형성과 동시에 각각의 메모리 개구(49) 내에서 형성될 수 있다. 이어서, 컨포멀 반도체 재료 층이 메모리 막(50) 및 절연 라이너(50) 상에 퇴적될 수 있고, 컨포멀 반도체 재료 층의 부분들은 평탄화 공정을 이용하여 적어도 하나의 교대 스택(132, 142, 232, 242) 위로부터 제거될 수 있다. 컨포멀 반도체 재료 층의 각각의 나머지 부분은, 해자 트렌치(449) 내부의 더미 메모리 스택 구조물(155) 내에 존재한다면 반도체 충전 재료 부분(60)의 또는 메모리 스택 구조물(55) 내에 존재한다면 수직 전계 효과 트랜지스터의 활성 채널일 수 있는 수직 반도체 채널(60)을 구성한다.
각각의 더미 메모리 스택 구조물(155)은 메모리 스택 구조물(55)과 동일한 세트의 요소들을 가질 수 있다. 해자 트렌치(449)에 형성되고 메모리 막(50)과 동일한 재료 스택을 갖는 한 세트의 절연 막은 본 명세서에서는 절연 라이너(50)라고 지칭된다. 더미 드레인 영역(463)은 각각의 더미 메모리 스택 구조물(155)의 상단에 형성될 수 있다. 더미 메모리 스택 구조물(155)은 모든 아래에 놓인 요소들 및 측방향으로 둘러싸는 요소들로부터 전기적으로 격리될 수 있다. 예를 들어, 각각의 더미 메모리 스택 구조물(155)은, (개구(151)를 채우는 적어도 하나의 하위 레벨 상호접속 유전체 층(768) 등의) 적어도 하나의 하위 레벨 유전체 층(760)의 상단 표면 및 적어도 하나의 교대 스택(132, 142, 232, 242)의 측벽들, 스택간 유전체 층(180), 제1 절연 캡 층(170), 및 제2 절연 캡 층(270)과 접촉할 수 있다.
더미 메모리 스택 구조물(155)과 더미 드레인 영역(463)의 각각의 조합은, 각각의 해자 트렌치(449)를 채우는 절연 해자 트렌치 구조물(155, 463)을 구성한다. 각각의 관통-메모리-레벨 비아 영역(400)의 구역은 각각의 절연 해자 트렌치 구조물(155, 463)의 닫힌 내주에 의해 정의된 구역을 포함한다.
도 27a 및 도 27b를 참조하면, 도 13a 및 도 13b의 처리 단계들의 상보적인 서브셋이 수행되어 제1 컨택트 레벨 유전체 층(280) 및 배면 컨택트 트렌치(79)를 형성할 수 있다.
도 28a 및 도 28b를 참조하면, 도 14b, 14c, 15b 및 15c의 처리 단계들이 수행되어 희생 재료 층(142, 242)을 전기 도전 층(246, 246)으로 대체할 수 있다. 한 실시예에서, 희생 재료 층들(142, 242)은, 유전체 스페이서 층들, 즉, 절연 층들(132, 232)을 수직으로 이격시키는 유전체 재료 층들을 포함할 수 있다. 절연 해자 트렌치 구조물(155, 463)은, 어떠한 배면 오목부(143, 243)도 해자 트렌치 구조물(155, 463)에 의해 둘러싸인 영역(400) 내부에 형성되지 않도록, 단독으로 또는 역-계단형 유전체 재료 부분(165, 265)과 조합하여, 절연 해자 트렌치 구조물(155, 463)에 의해 측방향으로 에워싸인 구역 내로의 에칭제의 측면 전파를 차단한다. 해자 트렌치 구조물 외부(즉, 관통-메모리-레벨 비아 영역(400) 외부)에 위치한 유전체 스페이서 층(즉, 희생 재료 층(142, 242))의 부분들은 전기 도전 층(146, 246)으로 대체되는 반면, 각각의 해자 트렌치(449) 내의 적어도 하나의 교대 스택(132, 142, 232, 242)의 부분들은 그대로 유지된다. 전기 도전 층(146,246)은, 해자 트렌치 구조물 외부(즉, 영역(400) 외부)에 형성되지만 해자 트렌치 구조물 내부(즉, 영역(400) 내부)에는 형성되지 않는 메모리 스택 구조물(55)을 위한 워드라인을 구성한다.
후속하여, 컨포멀 절연 재료 층이 퇴적되고 각각의 배면 컨택트 트렌치(79) 내에서 이방성으로 에칭되어 절연 스페이서(74)를 형성한다. 각각의 배면 컨택트 트렌치(79) 내의 측방향으로-연장되는 컨택트 비아 구조물(76). 제1 수평 방향 hd1을 따라 연장되는 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)은, 메모리-레벨 어셈블리를 복수의 측방향으로 이격된 블록들(B1, B2, B3, ...)로 측방향으로 분할한다. 복수의 블록들(B1, B2, B3, ...)은, 제1 수평 방향 hd1에 수직인 제2 수평 방향 hd2를 따라 배열된 제1 블록(B1), 제2 블록(B2), 및 제3 블록(B3)을 순서대로 포함하는 적어도 3개의 이웃 블록들의 세트를 포함할 수 있다.
해자 트렌치(449)가 U-형상인 경우, 역-계단형 유전체 재료 부분(265 또는 165)의 나머지 부분은 (도 28b의 제1 블록(B1)의 도시된 워드라인 컨택트 비아 영역(200) 등의) 제1 계단 영역의 전기 도전 층(146, 246)의 부분, 및 도 28b의 제2 블록(B2)의 관통-메모리-레벨 비아 영역(400) 등의, 제2 계단 영역의 유전체 스페이서 층(즉, 희생 재료 층(142, 242))의 나머지 부분 위로 계속 연장될 수 있다.
도 29a 내지 도 29c를 참조하면, 관통-메모리-레벨 비아 구조물(488)은 각각의 관통-메모리-레벨 비아 영역(400)에 형성될 수 있다. 예를 들어, 제1 컨택트 레벨 유전체 층(280), 제2 절연 층(232)과 제2 희생 층(242)의 제2 계층 교대 스택의 나머지 부분, 제1 절연 층(132)과 제1 희생 층(142)의 제1 계층 교대 스택의 나머지 부분, 및 적어도 하나의 하위 레벨 유전체 층(760)의 상위 부분을 통해 연장되는 비아 캐비티들이 형성될 수 있다. 일반적으로, 관통-메모리-레벨 비아 구조물(488)은 적어도 하나의 교대 스택(132, 142, 232, 242)의 나머지 부분의 최상단 표면 및 적어도 하나의 교대 스택(132, 142, 232, 242)의 최하단 표면을 포함하는 제1 수평면으로부터 수직으로 연장될 수 있다. 다양한 추가 비아 구조물(86, 87, 88)은, 도 16a 내지 도 16c의 처리 단계들과 동일한 처리 단계들을 이용하여 형성될 수 있다. 영역(400)의 교대 스택 재료는 전기 절연성이기 때문에, 영역(400)의 교대 스택의 절연 층을 통해 연장되는 관통-메모리-레벨 비아 구조물(488)은 서로 또는 영역(400) 외부의 스택 내의 모든 워드라인으로 단락되지 않는다.
도 30을 참조하면, 라인 레벨 유전체 층(110)이 컨택트 레벨 유전체 층(280, 282) 위에 형성될 수 있다. 다양한 금속 상호접속 구조물(108, 101) 및 비트라인(103)이 도 17a 내지 도 17d의 처리 단계들을 이용하여 라인 레벨 유전체 층(110)에 형성될 수 있다. 제1 및 제2 실시예들에서와 같이, 비트라인(103)은 메모리-레벨 어셈블리 위에 놓일 수 있고 메모리 스택 구조물(55)의 노드(예를 들어, 드레인 영역(63))에 전기적으로 결합될 수 있고, 라인 레벨 유전체 층(110) 등의 적어도 하나의 상위 레벨 유전체 층에 매립될 수 있다. 관통-메모리-레벨 비아 구조물(488)은 상위 레벨 금속 상호접속 구조물(108) 및 하위 레벨 금속 상호접속 구조물(780)의 각각의 쌍들과 접촉할 수 있다. 상위 레벨 금속 상호접속 구조물(108)은 비아 구조물(86, 488) 및(87, 488)의 각각의 쌍을 상호접속시킨다.
도 31a 및 도 31b를 참조하면, 제3 예시적인 구조물의 변형예는, 각각의 메모리 개구(49) 및 메모리 스택 구조물(55)을 형성하는 것과는 별개의 단계들에서 해자 트렌치(149) 및 절연 해자 트렌치 구조물(466)을 형성함으로써 제3 예시적인 구조물로부터 도출될 수 있다. 제3 예시적인 구조물을 형성하는 방법은, 제2 계층 메모리 개구를 형성하기 전에 해자 트렌치를 형성함으로써 도 8a 및 도 8b에 도시된 방법 단계들로부터 유도될 수 있다. 예를 들어, 도 8a 및 도 8b의 제1 예시적인 구조물 위에 포토레지스트 층이 형성될 수 있고, 리소그래픽 패터닝되어 도 25a 및 도 25b에 도시된 해자 트렌치의 패턴에 대응하는 개구를 형성할 수 있다. 이방성 에칭이 제2 계층 교대 스택(232, 242) 및 제1 계층 교대 스택(132, 142)을 통해 수행되어 해자 트렌치를 형성한다.
해자 트렌치는 후속해서 실리콘 산화물 등의 유전체 재료로 채워져, 해자 트렌치를 채우는 해자 트렌치 충전 구조물(466)인 깊은 트렌치 격리 구조물을 형성할 수 있다. 한 실시예에서, 해자 트렌치 충전 구조물(466)은 본질적으로 유전체 재료로 구성될 수 있다. 한 실시예에서, 관통-메모리-레벨 비아 영역(400)의 구역은 절연 해자 트렌치 구조물(466)의 닫힌 내주를 포함할 수 있다.
도 32a 및 도 32b를 참조하면, 도 9a 내지 도 15c의 처리 단계들이 순차적으로 수행되어 희생 재료 층(142, 242)을 전기 도전 층(246, 246)으로 대체하고 절연 스페이서(74) 및 측방향 연장되는 컨택트 비아 구조물(76)을 형성한다. 후속해서, 도 29a 내지 도 29c의 처리 단계들을 이용하여 각각의 관통-메모리-레벨 비아 영역(400)에서 관통-메모리-레벨 비아 구조물(488)이 형성될 수 있다. 다양한 추가 비아 구조물(86, 87, 88)은, 도 16a 내지 도 16c의 처리 단계들과 동일한 처리 단계들을 이용하여 형성될 수 있다. 후속해서, 라인 레벨 유전체 층(110)이 컨택트 레벨 유전체 층(280, 282) 위에 형성될 수 있고, 다양한 상호접속 구조물(108, 101) 및 비트라인(103)이 도 17a 내지 도 17d의 처리 단계들을 이용하여 라인 레벨 유전체 층(110)에 형성될 수 있다.
도 30에 도시된 제3 예시적인 구조물 및 도 32a 및 도 32b에 도시된 변형예는, 반도체 기판(9) 위에 위치하고 전기 도전 층들(146, 246) 및 절연 층들(132, 232)의 제1 부분의 적어도 하나의 제1 교대 스택을 포함하고, 상기 적어도 하나의 제1 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물(55)을 더 포함하는 메모리-레벨 어셈블리를 포함하는, 반도체 구조물을 포함한다. 메모리 스택 구조물(55)들 각각은 메모리 막(50) 및 수직 반도체 채널(60)을 포함한다. 전기 도전 층(146, 246)은 메모리 스택 구조물(55)을 위한 워드라인을 구성한다. 반도체 구조물은, 메모리-레벨 어셈블리를 통해 수직으로 연장되고 적어도 하나의 제1 교대 스택(132, 146, 232, 246)으로부터 측방향으로 이격된 관통-메모리-레벨 비아 영역(400)의 구역을 정의하는 절연 해자 트렌치 구조물{466 또는 (155, 463)}을 더 포함한다. 반도체 구조물은 또한, 관통-메모리-레벨 비아 영역(400)에 위치한 적어도 하나의 제2 교대 스택을 더 포함한다. 적어도 하나의 제2 교대 스택은, 유전체 스페이서 층들(142, 242)과 절연 층들(132, 232)의 제2 부분의 교대 층들을 포함하고, 유전체 스페이서 층들(142, 242) 각각은 각각의 전기 도전 층(146, 246)과 동일한 레벨에 위치한다. 반도체 구조물은, 관통-메모리-레벨 비아 영역(400) 내에 위치하고 메모리-레벨 어셈블리의 최상단 표면 및 메모리-레벨 어셈블리의 최하단 표면을 포함하는 제1 수평면으로부터 수직으로 연장되고 도전성 재료를 포함하는 관통-메모리-레벨 비아 구조물(488)을 더 포함한다.
한 실시예에서, 관통-메모리-레벨 비아 영역(400)의 구역은 절연 해자 트렌치 구조물 {466 또는 (155, 463)}의 닫힌 내주를 포함한다. 이 경우에, 적어도 하나의 제2 교대 스택(132, 142, 232, 242)의 외측 측벽의 전체 세트는 절연 해자 트렌치 구조물{466 또는 (155, 463)}의 내측 측벽과 접촉할 수 있다.
한 실시예에서, 복수의 측방향으로 길쭉한 컨택트 비아 구조물들(76)은 제1 수평 방향 hd1을 따라 연장될 수 있고, 메모리-레벨 어셈블리를 복수의 측방향으로 이격된 블록들(B1, B2, B3, ...)로 측방향으로 분할할 수 있다. 한 실시예에서, 복수의 블록들(B1, B2, B3, ...)은, 제1 수평 방향 hd1에 수직인 제2 수평 방향 hd2를 따라 배열된 제1 블록(B1), 제2 블록(B2), 및 제3 블록(B3)을 순서대로 포함한 적어도 3개의 이웃 블록들의 세트를 포함할 수 있다. 절연 해자 트렌치 구조물{466 또는 (155, 463)}은, 제2 블록(B2)의 길이방향 단부 상에 및 제1 블록(B1)의 계단 영역과 제3 블록(B3)의 계단 영역 사이에 위치할 수 있다. 제1 및 제3 블록(B1, B3)의 각각의 계단 영역은 테라스들을 포함할 수 있고 테라스들에서 각각의 아래에 놓인 전기 도전 층(146 또는 246)이 메모리-레벨 어셈블리 내에서 임의의 위에 놓인 전기 도전 층(146, 246)보다 제1 수평 방향 hd1을 따라 더 멀리 연장된다.
한 실시예에서, 역-계단형 유전체 재료 부분(265 또는 165)의 계단형 하단 표면은 각각의 제1 및 제3 블록(B1, B3)에서 제1 및 제3 계단 영역의 계단형 상단 표면과 접촉할 수 있다. 한 실시예에서, 추가적인 역-계단형 유전체 재료 부분(265 또는 165)이 절연 해자 트렌치 구조물{466 또는 (155, 463)}의 내측 측벽 내에 존재할 수 있다. 이 경우에, 추가의 역-계단형 유전체 재료 부분의 계단형 하단 표면은 역-계단형 유전체 재료 부분(165, 265)과 동일한 재료를 포함할 수 있고, 절연 해자 트렌치 구조물 {466 또는(155, 463)}에 의해 역-계단형 유전체 재료 부분으로부터 측방향으로 이격될 수 있으며, 적어도 하나의 제2 교대 스택(132, 142, 232, 242)의 계단형 상단 표면과 접촉할 수 있다.
한 실시예에서, 절연 해자 트렌치 구조물(466 또는 (155, 463))은 U-형상일 수 있다. 이 경우, 역-계단형 유전체 재료 부분(165 또는 265)의 추가적인 계단형 하단 표면은 적어도 하나의 제2 교대 스택(132, 142, 232, 242)의 계단형 상단 표면과 접촉할 수 있다.
한 실시예에서, 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)들 각각은 절연 스페이서(74)에 의해 측방향으로 둘러싸일 수 있다. 절연 해자 트렌치 구조물(155, 463)은 메모리 스택 구조물(55) 내의 메모리 막(50)과 동일한 재료를 포함하는 절연 라이너(50)를 포함할 수 있다.
한 실시예에서, 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)은 각각의 수평 채널(58)과 접촉하는 각각의 아래에 놓인 소스 영역(61)과 접촉하는 소스 라인을 포함할 수 있다.
한 실시예에서, 절연 해자 구조물(155, 463)은, 각각의 메모리 스택 구조물(55), 즉, 메모리 막(50) 및 수직 반도체 채널(60)에 포함된 층들과 동일한 세트의 층들을 포함하는 층 스택을 포함할 수 있다.
한 실시예에서, 절연 해자 구조물(466)은 본질적으로 유전체 충전 재료 부분으로 구성될 수 있다.
반도체 구조물은, 반도체 기판(9) 상에 위치한 반도체 디바이스, 반도체 디바이스의 노드에 전기적으로 단락되고 반도체 기판(9) 위에 놓인 적어도 하나의 하위 레벨 유전체 층(760)에 매립된 하위 레벨 금속 상호접속 구조물(780), 및 적어도 하나의 하위 레벨 유전체 층(760) 위에 놓이고 메모리 스택 구조물(55) 내의 수직 반도체 채널(60)에 접속된 수평 반도체 채널(58)을 포함하는 평면 반도체 재료 층(10)을 더 포함할 수 있다.
한 실시예에서, 반도체 구조물은, 메모리-레벨 어셈블리 위에 놓이고, 메모리 스택 구조물(55)의 노드에 전기적으로 결합되며, 적어도 하나의 상위 레벨 유전체 층(110)에 매립된 상위 레벨 금속 상호접속 구조물(108)를 더 포함할 수 있다. 관통-메모리-레벨 비아 구조물(488)은 메모리-레벨 어셈블리를 통해 수직으로 연장될 수 있고, 상위 레벨 금속 상호접속 구조물(108) 및 하위 레벨 금속 상호접속 구조물(780)의 각각의 쌍들과 접촉할 수 있다.
도 33a 및 도 33b를 참조하면, 본 개시내용의 제4 실시예에 따른 제4 예시적인 구조물은, 제1, 제2 및 제3 예시적인 구조물 또는 그 변형의 형성과 동시에 형성될 수 있거나, 독립적인 구조물로서 형성될 수 있다. 도 33a 및 도 33b에 도시된 제4 예시적인 구조물은, 배면 컨택트 트렌치(79)를 형성하지 않고 도 10a 및 도 10b의 제1 예시적인 구조물을 형성하는데 이용된 처리 단계들과 동일한 처리 단계들을 이용하여 형성될 수 있다. 관통-메모리-레벨 비아 영역(500)은 메모리 어레이 영역(100) 내에 형성될 수 있다. 각각의 관통-메모리-레벨 비아 영역(500)은 완전히 블록(B1, B2 등) 내에 형성될 수 있다. 관통-메모리-레벨 비아 영역(500)은, 제1, 제2, 및 제3 실시예의 관통-메모리-레벨 비아 영역(400)을 형성하지 않고 형성될 수 있거나, 동일한 메모리-레벨 어셈블리를 통해 제1, 제2, 및 제3 실시예의 관통-메모리-레벨 비아 영역(400)에 추가하여 형성될 수 있다.
절연 층들(132, 232) 및 희생 재료 층들(142, 242)의 적어도 하나의 교대 스택 각각은 후속 처리 단계들에서 수정되는 공정중 교대 스택이다. 관통-메모리-레벨 비아 영역(500)이 메모리 어레이 영역(100) 내에 형성되는 실시예가 본 명세서에서 설명되었지만, 추가적인 또는 대체성의 관통-메모리-레벨 비아 영역(500)이 계단 영역에 형성되는 실시예들도 역시 고려된다. 다양한 더미 메모리 스택 구조물(55D)은 디바이스 컴포넌트들로서 전기적으로 접속되지 않지만 후속 처리 단계들에서 배면 오목부의 형성 동안 구조적 지지를 위해 이용되는 관통-메모리-레벨 비아 영역(500) 주위에 형성될 수 있다.
도 34a 및 도 34b를 참조하면, 배면 컨택트 트렌치(79) 및 해자 트렌치(579)는 메모리-레벨 어셈블리를 통해 동시에 형성될 수 있다. 예를 들어, 포토레지스트 층은 제1 컨택트 레벨 유전체 층(280) 위에 형성될 수 있고, 리소그래픽 패터닝되어, 이전 실시예들에서와 같은 배면 컨택트 트렌치(79)의 패턴, 및 제3 실시예 또는 그 변형의 해자 트렌치의 패턴과 동일할 수 있는 해자 트렌치의 패턴을 포함하는 개구를 형성할 수 있다. 이방성 에칭이 수행되어 메모리-레벨 어셈블리를 통해 패터닝된 포토레지스트 층의 패턴을 전사함으로써, 배면 컨택트 트렌치(79) 및 해자 트렌치(579)를 형성할 수 있다. 포토레지스트 층은, 예를 들어, 애싱에 의해, 후속해서 제거될 수 있다. 각각의 해자 트렌치(579)는 그 외주 내에 관통-메모리-레벨 비아 영역(400)의 구역을 포함할 수 있다.
도 35a 및 도 35b를 참조하면, 절연 라이너 층(572L)은 해자 트렌치(579) 및 배면 컨택트 트렌치(79)에 퇴적될 수 있다. 절연 라이너 층(572L)은, 실리콘 산화물, 실리콘 질화물, 및/또는 알루미늄 산화물 등의 유전체 금속 산화물 등의 유전체 재료를 포함한다. 절연 라이너 층(572L)은, 화학 증착 또는 원자층 퇴적 등의 컨포멀 퇴적 방법에 의해 컨포멀 재료 층으로서 퇴적될 수 있다. 절연 라이너 층(572L)의 두께는 3nm 내지 60nm 범위일 수 있지만, 더 작거나 더 큰 두께도 역시 이용될 수 있다.
포토레지스트 층(577)은 절연 라이너 층(572L) 위에 형성될 수 있고, 리소그래픽 패터닝되어 관통-메모리-레벨 비아 영역(500) 내의 절연 라이너 층(572L)을 덮는 반면, 절연 라이너 층(572L)은 관통-메모리-레벨 비아 영역(500) 외부의 포토레지스트 층에 의해 덮이지 않는다. (등방성 에칭 또는 이방성 에칭일 수 있는) 에칭 공정이 이용되어 관통-메모리-레벨 비아 영역(500)의 외부로부터 절연 라이너 층(572L)의 물리적으로 노출된 부분들을 제거할 수 있다. 패터닝된 절연 라이너 층(572L)은 해자 트렌치(579)의 측벽 상에 및 관통-메모리-레벨 비아 영역(500) 내의 제1 컨택트 레벨 유전체 층(280)의 부분 위에 형성된다. 배면 컨택트 트렌치(76)의 측벽은 물리적으로 환경에 노출된다. 본 명세서에서 사용될 때, "환경(ambient)"은 제조 시퀀스 동안 반도체 기판이 물리적으로 노출될 수 있는 임의의 기체 환경을 말하며, 공기, 진공, 비활성 환경, 및 감압 환경을 포함한다. 포토레지스트 층(577)은 예를 들어 애싱에 의해 후속해서 제거된다.
도 36a 및 도 37a를 참조하면, 절연 층(132, 232)에 대해 선택적인 희생 재료 층(142, 242)을 제거하기 위해 도 11a 및 도 11b의 처리 단계들이 수행될 수 있다. 구체적으로는, 에칭제가 배면 컨택트 트렌치(79)를 통해 도입되어 배면 오목부(143, 243)를 형성할 수 있다. 패터닝된 절연 라이너 층(572L)은 각각의 해자 트렌치(579)의 모든 측벽을 덮고, 에칭제가 그 내부에 에워싸인 적어도 하나의 교대 스택(132, 142, 232, 242)의 부분을 에칭하는 것을 방지한다. 따라서, 각각의 패터닝된 절연 라이너 층(572L)의 수직 부분에 의해 측방향으로 에워싸인 적어도 하나의 교대 스택(132, 142, 232, 242)의 각각의 부분은 배면 오목부(143, 243)의 형성 동안 그대로 유지된다.
도 37a 및 도 37b를 참조하면, 도 12a 및 도 12b의 처리 단계들이 수행되어 배면 오목부(143, 243)에 전기 도전 층(146, 246)을 형성할 수 있다. 전기 도전 층(146, 246)이 배면 컨택트 트렌치(79)를 통해 반응물을 도입함으로써 형성되어, 절연 층들(132, 232) 및 전기 도전 층들(146, 246)의 적어도 하나의 교대 스택을 형성할 수 있다. 트렌치 캐비티(579')는 각각의 패터닝된 절연 라이너 층(572L) 내에 존재한다. 적어도 하나의 공정중 교대 스택(132, 142, 232, 242)의 나머지 부분은 해자 트렌치(579)에 의해 에워싸인 각각의 영역 내에 유지된다.
도 38a 및 도 38b를 참조하면, 도 13a 및 도 13b의 처리 단계들이 수행되어 절연 스페이서(74) 및 측방향으로 길쭉한 컨택트 비아 구조물(76)을 형성할 수 있다. 구체적으로, 절연 재료 층은 컨포멀 퇴적되고 이방성 에칭되어 각각의 배면 컨택트 트렌치(79) 내의 절연 스페이서(74) 및 각각의 트렌치 캐비티(579') 내의 내측 절연 라이너(574)를 형성할 수 있다. 내측 절연 라이너(574)는 절연 스페이서(74)의 형성과 동시에 각각의 패터닝된 절연 라이너 층(572L) 내에 형성될 수 있다. 절연 스페이서(74) 및 절연 라이너(즉, 내측 절연 라이너(574))는 각각 배면 컨택트 트렌치(79) 및 해자 트렌치(579)에 동시에 형성될 수 있다. 내측 절연 라이너(574) 및 절연 스페이서(74)는 동일한 유전체 재료를 포함할 수 있고, 동일한 두께를 가질 수 있다.
도전성 재료가 퇴적되어 배면 컨택트 트렌치(79) 및 트렌치 캐비티(579')의 나머지 체적을 채운다. 화학적 기계적 평탄화 등의 평탄화 공정에 의해 제1 컨택트 레벨 유전체 층(280)의 상단 표면을 포함하는 수평면 위로부터 도전성 재료의 과잉 부분이 제거될 수 있다. 절연 스페이서(74) 내의 도전성 재료의 각각의 나머지 부분은 측방향으로 길쭉한 컨택트 비아 구조물(76)을 구성한다. 내측 절연 라이너(574) 내의 도전성 재료의 각각의 나머지 부분은 도전성 충전 부분(576)을 구성한다. 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76) 및 도전성 충전 재료 부분(576)은, 각각, 절연 스페이서(74) 및 절연 라이너 상에 동시에 형성될 수 있다. 패터닝된 절연 라이너 층(572L)의 수평 부분은 제1 컨택트 레벨 유전체 층(280)의 상단 표면 위로부터 제거될 수 있다. 패터닝된 절연 라이너 층(572L)의 각각의 나머지 부분은 외측 절연 라이너(572)를 구성한다.
복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)이 메모리-레벨 어셈블리를 통해 형성된다. 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)은 제1 수평 방향 hd1을 따라 측방향으로 연장되고, 적어도 하나의 교대 스택을 메모리-레벨 어셈블리 내의 복수의 측방향으로 이격된 블록들(B1, B2, B3, ...)로 측방향으로 분할한다.
도 39a 및 도 39b를 참조하면, 적어도 하나의 관통-메모리-레벨 개구가 각각의 관통-메모리-레벨 비아 영역(500)의 구역 내의 메모리-레벨 어셈블리를 통해 형성된다. 관통-메모리-레벨 비아 영역(500)의 구역들에서 개구를 포함하는 리소그래픽 패터닝된 마스크는, 도 2 및 도 7의 처리 단계들에서 처음 형성되는 적어도 하나의 교대 스택(132, 142, 232, 242)의 재료 및 적어도 하나의 하위 레벨 유전체 층(760)의 재료를 에칭하는 이방성 에칭 동안 이용될 수 있다. 하위 레벨 금속 상호접속 구조물(780)의 상단 표면은 각각의 관통-메모리-레벨 개구의 하단에서 물리적으로 노출될 수 있다. 도전성 재료가 관통-메모리-레벨 캐비티에 퇴적되고, 도전성 재료의 과잉 부분이 제1 컨택트 레벨 유전체 층(280)의 상단 표면을 포함하는 수평면 위로부터 제거될 수 있다. 관통-메모리-레벨 개구 내의 도전성 재료의 각각의 나머지 부분은, 각각의 아래에 놓인 하위 레벨 금속 상호접속 구조물(780)과 접촉할 수 있는 관통-메모리-레벨 비아 구조물(588)을 구성한다.
한 실시예에서, 적어도 하나의 관통-메모리-레벨 비아 구조물(588)이 한 블록 내의 관통-메모리-레벨 비아 영역(500)에 형성될 수 있다. 관통-메모리-레벨 비아 영역(500)은 한 쌍의 측방향으로 길쭉한 컨택트 비아 구조물(76)들 사이에, 및 블록 내에 위치한 메모리 스택 구조물(55)들의 2개 그룹 사이에 제공될 수 있다. 관통-메모리-레벨 비아 영역(500)은 관통-메모리-레벨 비아 구조물(588)을 포함할 수 있다. 적어도 하나의 관통-메모리-레벨 비아 구조물(588) 각각은 메모리-레벨 어셈블리를 통해 수직으로 연장된다.
도 40을 참조하면, 드레인 컨택트 비아 구조물(88) 및 워드라인 컨택트 비아 구조물이 제1 내지 제3 실시예에서와 같이 형성될 수 있다. 라인 레벨 유전체 층(110)이 제1 컨택트 레벨 유전체 층(280) 위에 형성될 수 있다. 제1 내지 제3 실시예에서와 같이 라인 레벨 유전체 층(110)에 다양한 금속 상호접속 구조물이 형성될 수 있다. 금속 상호접속 구조물은, 워드라인 컨택트 비아 구조물(86)과 관통-메모리-레벨 비아 구조물(588)의 각각의 쌍에 형성될 수 있는 상위 레벨 금속 상호접속 구조물(108), 제1 수평 방향 hd1에 수직인 제2 수평 방향 hd2를 따라 연장되는 비트라인(103), 및 (도시되지 않은) 소스 접속 라인 구조물을 포함할 수 있다. 대안으로서, 상위 레벨 금속 상호접속 구조물(108)은 관통-메모리-레벨 비아 구조물(588)과 접촉하는 소스 션트 라인(source shunt line) 또는 전력 스트랩(power strap)을 포함할 수 있다. 소스 션트 라인은 비트라인(103)들 사이에서 이와 평행하게 연장되는 션트 라인일 수 있다. 전력 스트랩은 구동기 회로를 외부 전원에 접속하는 임의의 도전성 라인일 수 있다.
도 40에 도시된 제4 예시적인 구조물은, 반도체 기판(9) 위에 위치하고 전기 도전 층들(146, 246) 및 절연 층들(132, 232)의 제1 부분의 적어도 하나의 제1 교대 스택을 포함하고, 상기 적어도 하나의 제1 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물(55)을 더 포함하는 메모리-레벨 어셈블리를 포함하는, 반도체 구조물을 포함한다. 메모리 스택 구조물(55)들 각각은 메모리 막(50) 및 수직 반도체 채널(60)을 포함한다. 전기 도전 층(146, 246)은 메모리 스택 구조물(55)을 위한 워드라인을 구성한다. 반도체 구조물은, 메모리-레벨 어셈블리를 통해 수직으로 연장되고 적어도 하나의 제1 교대 스택(132, 146, 232, 246)으로부터 측방향으로 오프셋된 관통-메모리-레벨 비아 영역(500)의 구역을 정의하는 절연 해자 트렌치 구조물(572, 574, 576)을 더 포함한다. 반도체 구조물은 또한, 관통-메모리-레벨 비아 영역(500)에 위치한 적어도 하나의 제2 교대 스택을 더 포함한다. 적어도 하나의 제2 교대 스택은, 유전체 스페이서 층들(142, 242)과 절연 층들(132, 232)의 제2 부분의 교대 층들을 포함하고, 유전체 스페이서 층들(142, 242) 각각은 각각의 전기 도전 층(146, 246)과 동일한 레벨에 위치한다. 반도체 구조물은, 관통-메모리-레벨 비아 영역(500) 내에 위치하고 메모리-레벨 어셈블리의 최상단 표면 및 메모리-레벨 어셈블리의 최하단 표면을 포함하는 제1 수평면으로부터 수직으로 연장되고 도전성 재료를 포함하는 관통-메모리-레벨 비아 구조물(588)을 더 포함한다.
한 실시예에서, 제1 수평 방향 hd1을 따라 연장되는 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)은 메모리-레벨 어셈블리를 복수의 측방향으로 이격된 블록으로 측방향으로 분할할 수 있고, 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)들 각각은 절연 스페이서(74)에 의해 측방향으로 둘러싸일 수 있다. 절연 해자 트렌치 구조물(572, 574, 576)은 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)과 동일한 도전성 재료를 포함하는 도전성 충전 부분(576)을 포함할 수 있다.
도 41을 참조하면, 절연 라이너 층(572L)의 두께를 증가시킴으로써 도 37a 및 도 37b에 도시된 제4 예시적인 구조물로부터 도출될 수 있는 제4 예시적인 구조물의 제1 변형예가 도시되어 있다. 구체적으로, 절연 라이너 층(572L)의 두께는 절연 라이너 층(572L)의 형성 후의 트렌치 캐비티(579')의 최대 폭이 배면 컨택트 트렌치(79)에 절연 스페이서를 형성하도록 퇴적될 절연 재료 층의 2배보다 작도록 증가된다.
도 42를 참조하면, 절연 재료 층은, 절연 재료 층이 배면 컨택트 트렌치(79)를 완전히 채우면서 해자 트렌치(579)를 완전히 채우도록 하는 두께로 퇴적된다. 이방성 에칭이 수행되어 절연 재료 층의 수평 부분을 제거한다. 배면 컨택트 트렌치(79) 내의 절연 재료 층의 각각의 나머지 수직 부분은 절연 스페이서를 구성한다. 절연 라이너 층(572) 내부의 체적을 채우는 절연 재료 층의 각각의 나머지 부분은 절연 재료 충전 부분(575)을 구성한다. 후속해서, 도전성 재료가 퇴적되고 평탄화되어 측방향으로 연장되는 컨택트 비아 구조물(76)을 형성한다. 각각의 절연 라이너 층(572L)의 나머지 부분은 외측 절연 라이너(572)를 구성한다.
한 실시예에서, 절연 스페이서(74)는 해자 트렌치(579) 내의 절연 재료 충전 부분(575)의 형성과 동시에 배면 컨택트 트렌치(79)에 형성될 수 있다. 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)이 절연 스페이서(74) 상에 형성될 수 있다. 적어도 하나의 공정중 교대 스택(132, 142, 232, 242)의 나머지 부분은 각각의 해자 트렌치(579)에 의해 에워싸인 구역 내에 유지된다.
후속해서, 도 39a 및 도 39b의 처리 단계들이 수행되어 각각의 관통-메모리-레벨 비아 영역(500) 내부에 적어도 하나의 관통-메모리-레벨 비아 구조물(588)을 형성할 수 있다.
도 43을 참조하면, 드레인 컨택트 비아 구조물(88) 및 워드라인 컨택트 비아 구조물이 제1 내지 제3 실시예에서와 같이 형성될 수 있다. 라인 레벨 유전체 층(110)이 제1 컨택트 레벨 유전체 층(280) 위에 형성될 수 있다. 제1 내지 제3 실시예에서와 같이 라인 레벨 유전체 층(110)에 다양한 금속 상호접속 구조물이 형성될 수 있다. 금속 상호접속 구조물은, 워드라인 컨택트 비아 구조물(86)과 관통-메모리-레벨 비아 구조물(588)의 각각의 쌍에 형성되거나 구조물(588)에 접속된 션트 라인이나 전력 스트랩을 포함하는 상위 레벨 금속 상호접속 구조물(108), 제1 수평 방향 hd1에 수직인 제2 수평 방향 hd2를 따라 연장되는 비트라인(103), 및 (도시되지 않은) 소스 접속 라인 구조물을 포함할 수 있다.
도 43에 도시된 제4 예시적인 구조물의 제1 변형예는, 반도체 기판(9) 위에 위치하고 전기 도전 층들(146, 246) 및 절연 층들(132, 232)의 제1 부분의 적어도 하나의 제1 교대 스택을 포함하고, 상기 적어도 하나의 제1 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물(55)을 더 포함하는 메모리-레벨 어셈블리를 포함하는, 반도체 구조물을 포함한다. 메모리 스택 구조물(55)들 각각은 메모리 막(50) 및 수직 반도체 채널(60)을 포함한다. 전기 도전 층(146, 246)은 메모리 스택 구조물(55)을 위한 워드라인을 구성한다. 반도체 구조물은, 메모리-레벨 어셈블리를 통해 수직으로 연장되고 적어도 하나의 제1 교대 스택(132, 146, 232, 246)으로부터 측방향으로 오프셋된 관통-메모리-레벨 비아 영역(500)의 구역을 정의하는 절연 해자 트렌치 구조물(572, 575)을 더 포함한다. 반도체 구조물은 또한, 관통-메모리-레벨 비아 영역(500)에 위치한 적어도 하나의 제2 교대 스택을 더 포함한다. 적어도 하나의 제2 교대 스택은, 유전체 스페이서 층들(142, 242)과 절연 층들(132, 232)의 제2 부분의 교대 층들을 포함하고, 유전체 스페이서 층들(142, 242) 각각은 각각의 전기 도전 층(146, 246)과 동일한 레벨에 위치한다. 반도체 구조물은, 관통-메모리-레벨 비아 영역(500) 내에 위치하고 메모리-레벨 어셈블리의 최상단 표면 및 메모리-레벨 어셈블리의 최하단 표면을 포함하는 제1 수평면으로부터 수직으로 연장되고 도전성 재료를 포함하는 관통-메모리-레벨 비아 구조물(588)을 더 포함한다.
한 실시예에서, 제1 수평 방향 hd1을 따라 연장되는 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)은 메모리-레벨 어셈블리를 복수의 측방향으로 이격된 블록으로 측방향으로 분할할 수 있고, 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)들 각각은 절연 스페이서(74)에 의해 측방향으로 둘러싸일 수 있다. 절연 해자 트렌치 구조물(572, 575)은 본질적으로 유전체 재료로 구성될 수 있다.
도 44a 및 도 44b를 참조하면, 제4 예시적인 구조물의 제2 변형예는 도 33a 및 33b에 도시된 제4 예시적인 구조물과 동일할 수 있다. 제4 예시적인 구조물의 제2 변형예는 제1, 제2 및 제3 예시적인 구조물 또는 그 변형 중 임의의 것의 형성과 동시에 형성될 수 있거나, 독립형 구조물로서 형성될 수 있다. 전술된 실시예에서와 같이 반도체 기판(9) 위에 절연 층들(132, 232) 및 (희생 재료 층들(142, 242)일 수 있는) 유전체 스페이서 층들의 적어도 하나의 공정중 교대 스택이 형성될 수 있다.
그 각각의 중심 영역에서 메모리 스택 구조물(55)을 포함하지 않는 관통-메모리-레벨 비아의 영역(600)들이 메모리 어레이 영역(100) 내에 형성될 수 있다. 각각의 관통-메모리-레벨 비아 영역(600)은 완전히 블록(B1, B2 등) 내에 형성될 수 있다. 더미 메모리 스택 구조물(55D)은 관통-메모리-레벨 비아 영역(600)의 주변부에 제공될 수 있다. 더미 메모리 스택 구조물(55)은 반도체 구조물의 활성 컴포넌트가 아니지만, 배면 오목부(143, 243)의 형성 동안에 구조적 지지를 제공하기 위해 이용된다. 관통-메모리-레벨 비아 영역(600)은, 제1, 제2, 및 제3 실시예의 관통-메모리-레벨 비아 영역(400)을 형성하지 않고 형성될 수 있거나, 동일한 메모리-레벨 어셈블리를 통해 제1, 제2, 및 제3 실시예의 관통-메모리-레벨 비아 영역(400)에 추가하여 형성될 수 있다.
도 45a 및 도 45b를 참조하면, 포토레지스트 층(677)은 제1 컨택트 레벨 유전체 층(280) 위에 형성될 수 있고, 리소그래픽 패터닝되어 그 내부에 개구를 형성할 수 있다. 개구의 패턴은, 전술된 배면 컨택트 트렌치(79)의 패턴, 및 후속해서 관통-메모리-레벨 영역(600)에 형성될 관통-메모리-레벨 비아 구조물의 패턴을 포함한다.
포토레지스트 층(677)의 패턴은, 제1 컨택트 레벨 유전체 층(280)을 통해, 및 절연 층들(132, 232) 및 유전체 스페이서 재료 층들(142, 242)의 공정중 교대 스택을 통해 전사되어 메모리 어레이 영역(100)의 배면 컨택트 트렌치(79) 및 관통-메모리-레벨 비아 영역들(600)의 관통-메모리-레벨 개구(679)를 형성할 수 있다. 평면 반도체 층(10)의 상단 표면은 각각의 배면 컨택트 트렌치(79)의 하단에서 물리적으로 노출될 수 있다. 배면 컨택트 트렌치(79)는 관통-메모리-레벨 개구(679)의 형성과 동시에 형성될 수 있다.
적어도 하나의 하위 레벨 유전체 층(760)의 상단 표면은 각각의 관통-메모리-레벨 개구(679)의 하단에서 물리적으로 노출될 수 있다. 하위 레벨 금속 상호접속 구조물(780)의 상단 표면은 관통-메모리-레벨 개구(679)의 하단에 물리적으로 노출되거나 또는 물리적으로 노출되지 않을 수 있다. 한 실시예에서, 관통-메모리-레벨 개구(679)의 폭은 배면 컨택트 트렌치(79)의 폭보다 클 수 있다. 이 경우, 이방성 에칭 동안 더 많은 반응물이 관통-메모리-레벨 개구(679)에 공급될 수 있고, 관통-메모리-레벨 개구(679)의 하단 표면은 배면 컨택트 트렌치(79)의 하단 표면 아래에 위치할 수 있다.
도 46a 및 도 46b를 참조하면, 포토레지스트 층(677)은 예를 들어 애싱에 의해 제거될 수 있다. 도 11a 및 도 11b의 처리 단계들이 수행되어 절연 층(132, 232)에 대해 선택적으로 희생 재료 층(142, 242)을 제거할 수 있다. 이 경우, 배면 컨택트 트렌치(79) 및 관통-메모리-레벨 개구(679)는, 절연 층(132, 232)에 대해 선택적으로 희생 재료 층(142, 242)을 에칭하는 에칭제를 도입하는데 이용될 수 있다. 후속해서, 도 12a 및 도 12b의 처리 단계들이 수행되어 전기 도전 층(146, 246)을 형성할 수 있다. 반응물이 배면 컨택트 트렌치(79) 및 관통-메모리-레벨 개구(679)를 통해 도입되어 전기 도전 층(146, 246)을 퇴적할 수 있다. 퇴적된 도전성 재료의 과잉 부분은 에치-백 공정을 이용하여 배면 컨택트 트렌치(79) 및 관통-메모리-레벨 개구(679) 내부로부터 및 제1 컨택트 레벨 유전체 층(280) 위로부터 제거될 수 있다. 따라서, 절연 층들(232, 232) 및 전기 도전 층들(146, 246)의 교대 스택(132, 146, 232, 246)이 형성된다.
도 47a 및 도 47b를 참조하면, 컨포멀 절연 재료 층이, 화학적 증착 또는 원자층 퇴적 등의 컨포멀 퇴적 공정에 의해 배면 컨택트 트렌치(79) 및 관통-메모리-레벨 개구(689)에 퇴적된다. 컨포멀 절연 재료 층은, 실리콘 산화물, 실리콘 질화물, 유전체 금속 산화물, 또는 이들의 조합 등의 유전체 재료를 포함한다.
이방성 에칭이 수행되어 컨포멀 절연 재료 층의 수평 부분을 제거한다. 하위 레벨 금속 상호접속 구조물(780)의 상단 표면이 이방성 에칭 전에 관통-메모리-레벨 개구(679)의 하단부에서 물리적으로 노출되지 않는 경우, 이방성 에칭은 적어도 하나의 하위 레벨 유전체 층(760)의 추가 재료를 제거하여 하위 레벨 금속 상호접속 구조물(780)의 상단 표면을 물리적으로 노출시킬 수 있다. 이 경우, 컨포멀 절연 재료 층이 이방성 에칭되는 동안 관통-메모리-레벨 개구(679)는 아래쪽으로 연장될 수 있다. 하위 레벨 금속 상호접속 구조물(780)은 이방성 에칭 동안 하나 이상의 관통-메모리-레벨 개구(679)의 하단부에서 물리적으로 노출될 수 있다.
배면 컨택트 트렌치(79) 내의 컨포멀 절연 재료 층의 각각의 나머지 부분은 절연 스페이서(74)를 구성한다. 관통-메모리-레벨 개구(679) 내의 컨포멀 절연 재료 층의 각각의 나머지 부분은 절연 라이너(674)를 구성한다. 절연 스페이서(74) 및 절연 라이너(674)는, 전기 도전 층(146, 246)의 형성 후에, 각각, 배면 컨택트 트렌치(79) 및 관통-메모리-레벨 개구(679)에 동시에 형성된다. 배면 캐비티(79')는 각각의 절연 스페이서(74) 내에 존재한다. 관통-메모리-레벨 캐비티(679')는 각각의 절연 라이너(674) 내에 존재한다.
도 48a 및 도 48b를 참조하면, 적어도 하나의 도전성 재료가 배면 캐비티(79') 및 관통-메모리-레벨 캐비티(679')에 퇴적될 수 있다. 화학적 기계적 평탄화 등의 평탄화 공정에 의해 제1 컨택트 레벨 유전체 층(280)의 상단 표면을 포함하는 수평면 위로부터 적어도 하나의 도전성 재료의 과잉 부분이 제거될 수 있다. 배면 컨택트 트렌치(79) 내의 적어도 하나의 도전성 재료의 각각의 나머지 부분은 측방향으로 길쭉한 컨택트 비아 구조물(76)을 구성한다. 관통-메모리-레벨 개구(679) 내의 적어도 하나의 도전성 재료의 각각의 나머지 부분은 관통-메모리-레벨 비아 구조물(676)을 구성한다. 각각의 관통-메모리-레벨 비아 구조물(676)은 도전성 충전 재료 부분이다. 측방향으로 길쭉한 컨택트 비아 구조물(76) 및 관통-메모리-레벨 비아 구조물(676)은, 배면 컨택트 트렌치(79)에 및 관통-메모리-레벨 개구(679) 내에 동시에 형성될 수 있다.
도 49를 참조하면, 드레인 컨택트 비아 구조물(88) 및 워드라인 컨택트 비아 구조물이 제1 내지 제3 실시예에서와 같이 형성될 수 있다. 라인 레벨 유전체 층(110)이 제1 컨택트 레벨 유전체 층(280) 위에 형성될 수 있다. 제1 내지 제3 실시예에서와 같이 라인 레벨 유전체 층(110)에 다양한 금속 상호접속 구조물이 형성될 수 있다. 금속 상호접속 구조물은, 워드라인 컨택트 비아 구조물(86)과 관통-메모리-레벨 비아 구조물(588)의 각각의 쌍에 형성되거나 구조물(588)에 접속된 션트 라인이나 전력 스트랩을 포함하는 상위 레벨 금속 상호접속 구조물(108), 제1 수평 방향 hd1에 수직인 제2 수평 방향을 따라 연장되는 비트라인(103), 및 (도시되지 않은) 소스 접속 라인 구조물을 포함할 수 있다.
도 50a 및 도 50b를 참조하면, 제4 예시적인 구조물의 제3 변형예는, 도 44a 및 도 44b에 도시된 제4 예시적인 구조물의 제2 변형과 동일할 수 있지만, 드레인-선택-레벨 얕은 트렌치 격리 구조물(72)을 위한 패턴에서의 선택사항적 수정을 동반한다. 전술된 바와 같이, 제1 계층 교대 스택(132,242), 제2 계층 교대 스택(232,242), 메모리 스택 구조물(55), 및 드레인-선택-레벨 얕은 트렌치 격리 구조물(72)이 형성될 수 있다.
도 51a 및 도 51b를 참조하면, 포토레지스트 층(677)이 형성되고, 도 45a 및 도 45b에 도시된 배면 컨택트 트렌치(79)의 패턴없이 관통-메모리-레벨 개구(679)의 패턴만으로 패터닝될 수 있다. 이방성 에칭이 도 45a 및 도 45b의 처리 단계들에서와 같이 수행되어 포토레지스트 층(677) 내의 패턴을 교대 스택(132, 142, 232, 242)을 통해 적어도 하나의 유전체 층(760)의 상위 부분 내로 전사할 수 있다. 관통-메모리-레벨 개구(679)는 반도체 구조물에 배면 컨택트 트렌치를 형성하지 않고 관통-메모리-레벨 영역(600)에 형성된다.
도 52a 및 도 52b를 참조하면, 포토레지스트 층(677)은 예를 들어 애싱에 의해 제거될 수 있다. 도 11a 및 도 11b의 처리 단계들이 수행되어 절연 층(132, 232)에 대해 선택적으로 희생 재료 층(142, 242)을 제거할 수 있다. 이 경우, 관통-메모리-레벨 개구(679)는, 절연 층(132, 232)에 대해 선택적으로 희생 재료 층(142, 242)을 에칭하는 에칭제를 도입하는데 이용될 수 있다. 후속해서, 도 12a 및 도 12b의 처리 단계들이 수행되어 전기 도전 층(146, 246)을 형성할 수 있다. 반응물이 관통-메모리-레벨 개구(679)를 통해 도입되어 전기 도전 층(146, 246)을 퇴적할 수 있다. 퇴적된 도전성 재료의 과잉 부분은 에치-백 공정을 이용하여 관통-메모리-레벨 개구(679) 내부로부터 및 제1 컨택트 레벨 유전체 층(280) 위로부터 제거될 수 있다. 따라서, 절연 층들(232, 232) 및 전기 도전 층들(146, 246)의 교대 스택(132, 146, 232, 246)이 형성된다.
도 53a 및 도 54b를 참조하면, 컨포멀 절연 재료 층이, 화학적 증착 또는 원자층 퇴적 등의 컨포멀 퇴적 공정에 의해 관통-메모리-레벨 개구(689)에 퇴적된다. 컨포멀 절연 재료 층은, 실리콘 산화물, 실리콘 질화물, 유전체 금속 산화물, 또는 이들의 조합 등의 유전체 재료를 포함한다.
이방성 에칭이 수행되어 컨포멀 절연 재료 층의 수평 부분을 제거한다. 하위 레벨 금속 상호접속 구조물(780)의 상단 표면이 이방성 에칭 전에 관통-메모리-레벨 개구(679)의 하단부에서 물리적으로 노출되지 않는 경우, 이방성 에칭은 적어도 하나의 하위 레벨 유전체 층(760)의 추가 재료를 제거하여 하위 레벨 금속 상호접속 구조물(780)의 상단 표면을 물리적으로 노출시킬 수 있다. 이 경우, 컨포멀 절연 재료 층이 이방성 에칭되는 동안 관통-메모리-레벨 개구(679)는 아래쪽으로 연장될 수 있다. 하위 레벨 금속 상호접속 구조물(780)은 이방성 에칭 동안 하나 이상의 관통-메모리-레벨 개구(679)의 하단부에서 물리적으로 노출될 수 있다. 관통-메모리-레벨 개구(679) 내의 컨포멀 절연 재료 층의 각각의 나머지 부분은 절연 라이너(674)를 구성한다. 관통-메모리-레벨 캐비티(679')는 각각의 절연 라이너(674) 내에 존재한다.
도 54a 및 도 54b를 참조하면, 적어도 하나의 도전성 재료가 관통-메모리-레벨 캐비티(679')에 퇴적될 수 있다. 화학적 기계적 평탄화 등의 평탄화 공정에 의해 제1 컨택트 레벨 유전체 층(280)의 상단 표면을 포함하는 수평면 위로부터 적어도 하나의 도전성 재료의 과잉 부분이 제거될 수 있다. 관통-메모리-레벨 개구(679) 내의 적어도 하나의 도전성 재료의 각각의 나머지 부분은 관통-메모리-레벨 비아 구조물(676)을 구성한다. 각각의 관통-메모리-레벨 비아 구조물(676)은 도전성 충전 재료 부분이다.
도 55a 및 도 55b를 참조하면, 각각의 절연 스페이서(74) 내에 위치한 복수의 절연 스페이서(74) 및 측방향으로 연장되는 컨택트 비아 구조물(76)이 형성될 수 있다. 배면 컨택트 트렌치는, 도 11b에 도시된 패턴을 이용하여 절연 층들(132, 232) 및 전기 도전 층들(146, 246)의 교대 스택(132, 146, 232, 246)을 통해 형성될 수 있다. 절연 스페이서(74)는 유전체 재료의 퇴적 및 이방성 에칭에 의해 형성될 수 있다. 소스 영역(61)은 각각의 배면 컨택트 트렌치 아래에 형성될 수 있다. 측방향으로 연장되는 컨택트 비아 구조물(76)은, 적어도 하나의 도전성 재료의 퇴적 및 평탄화 공정을 이용한 적어도 하나의 도전성 재료의 과잉 부분의 제거에 의해 형성될 수 있다.
후속해서, 드레인 컨택트 비아 구조물(88) 및 워드라인 컨택트 비아 구조물이 제1 내지 제3 실시예에서와 같이 형성될 수 있다. 라인 레벨 유전체 층(110)이 제1 컨택트 레벨 유전체 층(280) 위에 형성될 수 있다. 제1 내지 제3 실시예에서와 같이 라인 레벨 유전체 층(110)에 다양한 금속 상호접속 구조물이 형성될 수 있다. 금속 상호접속 구조물은, 워드라인 컨택트 비아 구조물(86)과 관통-메모리-레벨 비아 구조물(588)의 각각의 쌍에 형성되거나 구조물(588)에 접속된 션트 라인이나 전력 스트랩을 포함하는 상위 레벨 금속 상호접속 구조물(108), 제1 수평 방향에 수직인 제2 수평 방향을 따라 연장되는 비트라인(103), 및 (도시되지 않은) 소스 접속 라인 구조물을 포함할 수 있다.
도 56a 및 도 56b를 참조하면, 제4 예시적인 구조물의 제4 변형예는, 도 13a 및 도 13b에 도시된 제1 예시적인 구조물, 또는 도 13a 및 도 13b의 처리 단계들에 대응하는 전술된 제2, 제3 및 제4 예시적인 구조물 또는 그 변형 중 임의의 것으로부터 도출될 수 있다.
그 각각의 중심 영역에서 메모리 스택 구조물(55)을 포함하지 않는 관통-메모리-레벨 비아의 영역(600)들이 메모리 어레이 영역(100) 내에 형성될 수 있다. 각각의 관통-메모리-레벨 비아 영역(600)은 완전히 블록(B1, B2 등) 내에 형성될 수 있다. 더미 메모리 스택 구조물(55D)은 관통-메모리-레벨 비아 영역(600)의 주변부에 제공될 수 있다. 더미 메모리 스택 구조물(55)은 반도체 구조물의 활성 컴포넌트가 아니지만, 배면 오목부(143, 243)의 형성 동안에 구조적 지지를 제공하기 위해 이용된다. 관통-메모리-레벨 비아 영역(600)은, 제1, 제2, 및 제3 실시예의 관통-메모리-레벨 비아 영역(400)을 형성하지 않고 형성될 수 있거나, 동일한 메모리-레벨 어셈블리를 통해 제1, 제2, 및 제3 실시예의 관통-메모리-레벨 비아 영역(400)에 추가하여 형성될 수 있다.
도 57a 및 도 57b를 참조하면, 포토레지스트 층(677)이 형성되고 도 51a 및 도 51b에 도시된 관통-메모리-레벨 개구(679)의 패턴으로 패터닝될 수 있다. 이방성 에칭이 수행되어 포토레지스트 층(677) 내의 패턴을 교대 스택(132, 146, 232, 246)을 통해 적어도 하나의 유전체 층(760)의 상위 부분 내로 전사할 수 있다. 관통-메모리-레벨 개구(679)는 관통-메모리-레벨 영역(600)에 형성되는 반면, 복수의 측방향으로 연장되는 컨택트 비아 구조물(76) 및 절연 스페이서(74)는 반도체 구조물 내에 존재한다. 하래에 놓인 하위 레벨 금속 상호접속 구조물(780)의 상단 표면은 관통-메모리-레벨 개구(679)의 하단에서 물리적으로 노출될 수 있다.
도 58a 및 도 58b를 참조하면, 도 53a 및 도 53b의 처리 단계들은 수행되어 각각의 관통-메모리-레벨 캐비티(679')를 측방향으로 둘러싸는 절연 라이너(674)를 형성할 수 있다.
도 59a 및 도 59b를 참조하면, 드레인 컨택트 비아 구조물(88) 및 워드라인 컨택트 비아 구조물이 제1 내지 제3 실시예에서와 같이 형성될 수 있다. 라인 레벨 유전체 층(110)이 제1 컨택트 레벨 유전체 층(280) 위에 형성될 수 있다. 제1 내지 제3 실시예에서와 같이 라인 레벨 유전체 층(110)에 다양한 금속 상호접속 구조물이 형성될 수 있다. 금속 상호접속 구조물은, 워드라인 컨택트 비아 구조물(86)과 관통-메모리-레벨 비아 구조물(588)의 각각의 쌍에 형성되거나 구조물(588)에 접속된 션트 라인이나 전력 스트랩을 포함하는 상위 레벨 금속 상호접속 구조물(108), 제1 수평 방향에 수직인 제2 수평 방향을 따라 연장되는 비트라인(103), 및 (도시되지 않은) 소스 접속 라인 구조물을 포함할 수 있다.
도 60을 참조하면, 본 개시내용의 제4 실시예에 따른 제4 예시적인 구조물의 제5 변형예가 도시되어 있고, 이것은, 드레인-컨택트-레벨의 얕은 트렌치 격리 구조물(72)을 분할하지 않는 방식으로 관통-메모리-레벨 개구(679)를 패터닝함으로써 제4 예시적인 구조물의 제2, 제3 및 제4 변형 중 임의의 것으로부터 도출될 수 있다. 이 경우, 관통-메모리-레벨 비아 구조물(676)은 2차원 어레이로서 형성될 수 있다.
도 61a 및 도 61b를 참조하면, 제3 예시적인 구조물의 제2 변형예가 도 10a 및 도 10b의 구조물 또는 도 22의 구조물로부터 도출될 수 있다. 메모리 스택 구조물(55) 및 제1 컨택트 레벨 유전체 층(280)은 전술된 방법들 중 임의의 것을 이용하여 형성될 수 있다.
도 62a 및 도 62b를 참조하면, 도 34a 및 도 34b의 처리 단계들이 수행되어 메모리-레벨 어셈블리를 통해 배면 컨택트 트렌치(79) 및 해자 트렌치(579)를 동시에 형성할 수 있다. 이 실시예에서, 해자 트렌치(579)의 위치는, 메모리 어레이 영역(100) 외부, 및 제1, 제2 및 제3 실시예의 관통-메모리-레벨 비아 영역(400)과 동일한 위치를 가질 수 있는, 각각의 관통-메모리-레벨 비아 영역(400) 내에 있도록 선택된다.
예를 들어, 포토레지스트 층은 제1 컨택트 레벨 유전체 층(280) 위에 형성될 수 있고, 리소그래픽 패터닝되어, 이전 실시예들에서와 같이 배면 컨택트 트렌치(79)의 패턴 및 해자 트렌치(579)의 패턴을 포함하는 개구를 형성할 수 있다. 이방성 에칭이 수행되어 메모리-레벨 어셈블리를 통해 패터닝된 포토레지스트 층의 패턴을 전사함으로써, 배면 컨택트 트렌치(79) 및 해자 트렌치(579)를 형성할 수 있다. 포토레지스트 층은, 예를 들어, 애싱에 의해, 후속해서 제거될 수 있다. 각각의 해자 트렌치(579)는 그 외주 내에 관통-메모리-레벨 비아 영역(400)의 구역을 포함할 수 있다.
도 63a 내지 도 63c를 참조하면, 도 35a 및 도 35b, 도 36a 및 도 36b, 도 37a 및 도 37b, 도 38a 및 도 38b, 도 39a 및 도 39b 및 도 40의 처리 단계들이 순차적으로 수행되어, 메모리-레벨 어셈블리를 통해 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)을 형성하고, 메모리-레벨 어셈블리를 통해 수직으로 연장되는 절연 해자 트렌치 구조물(572, 574, 576)로 각각의 해자 트렌치(579)를 채울 수 있다. 관통-메모리-레벨 비아 구조물(488)은, 각각의 절연 해자 트렌치 구조물(572, 573, 576)에 의해 측방향으로 에워싸인 각각의 유전체 재료 어셈블리를 통해 형성될 수 있다. 각각의 유전체 재료 어셈블리는, 절연 층들(132, 232) 및 스페이서 유전체 층들(142, 242)의 적어도 하나의 교대 스택, 제2 계층 역-계단형 유전체 재료 부분(265), 및 선택사항적인 제1 계층 역-계단형 유전체 재료 부분(165)을 포함할 수 있다.
다양한 컨택트 비아 구조물(88, 86), 라인 레벨 유전체 층(110), 및 라인 레벨 유전체 층(110)을 통해 연장되는 다양한 금속 상호접속 구조물 및 비트라인(103)이 형성될 수 있다. 금속 상호접속 구조물은 상위 레벨 금속 상호접속 구조물(108)을 포함할 수 있다. 한 실시예에서, 상위 레벨 금속 상호접속 구조물(108)의 서브셋은 워드라인 컨택트 비아 구조물(86) 및 관통-메모리-레벨 비아 구조물(488)의 각각의 쌍에 전기적으로 결합될 수 있다(예를 들어, 각각의 쌍에 형성되거나 이와 물리적으로 접촉할 수 있다). 비트라인(103)은 제1 수평 방향 hd1에 수직인 제2 수평 방향 hd2를 따라 연장된다. 워드라인 상호접속 구조물(106)은 관통-메모리-레벨 비아 구조물(488)에 전기적으로 단락되는 상위 레벨 금속 상호접속 구조물(108)의 부분을 포함하거나, 및/또는 메모리 어레이 영역(100) 내의 메모리 스택 구조물(55)의 워드라인을 구동하기 위한 주변 회로에 접속된 금속 라인을 포함할 수 있다. 대안으로서 또는 추가적으로, 관통-메모리-레벨 비아 구조물(488)의 적어도 한 서브셋은 전원 전압, 전기적 접지 제공 등의 상이한 목적들에 이용될 수 있다.
도 64를 참조하면, 제3 예시적인 구조물의 제3 변형예는, 도 41 및 도 42의 처리 단계들을 수행하여 각각이 한 쌍의 절연 라이너(572) 및 절연 재료 충전 부분(575)을 포함하는 절연 해자 트렌치 구조물들(572, 575)을 형성함으로써 제3 예시적인 구조물의 제2 변형예로부터 도출될 수 있다.
도 65a 및 도 65b를 참조하면, 제4 예시적인 구조물의 제6 변형예는, 도 44b에 도시된 관통-메모리-레벨 비아 영역(600) 내에 제1 계층 해자 트렌치를 형성함으로써, 도 24a 및 도 24b의 제3 예시적인 구조물로부터 도출될 수 있다. 희생 해자 트렌치 충전 부분(141)은 도 24a 및 도 24b의 처리 단계들을 이용하여 제1 계층 해자 트렌치에 형성될 수 있다.
도 66a 및 도 66b를 참조하면, 도 25a, 도 25b, 도 26a 및 도 26b의 처리 단계들을 수행함으로써 제2 계층 교대 스택(232, 242) 및 메모리 스택 구조물(55) 및 더미 메모리 스택 구조물(155)이 형성된다. 더미 메모리 스택 구조물(155)은, 더미 메모리 스택 구조물(155)의 내부와 외부 사이에 전기적 격리를 제공하는 절연 해자 트렌치 구조물이다.
도 67a 및 도 67b를 참조하면, 도 27a 및 도 27b의 처리 단계들 및 도 28a 및 도 28b의 처리 단계들의 서브셋이 수행되어 배면 오목부(143, 243)를 형성할 수 있다.
도 68a 및 도 68b를 참조하면, 도 28a 및 도 28b의 처리 단계들의 상보적인 서브셋이 수행되어 관통-메모리-레벨 비아 영역(600) 외부에 전기 도전 층(146, 246)을 형성할 수 있다. 절연 스페이서(74) 및 측방향으로 연장되는 컨택트 비아 구조물(76)은 배면 컨택트 트렌치(79)에 형성될 수 있다.
도 69a 및 도 69b를 참조하면, 적어도 하나의 관통-메모리-레벨 개구가 각각의 관통-메모리-레벨 비아 영역(600)의 구역 내의 메모리-레벨 어셈블리를 통해 형성된다. 관통-메모리-레벨 비아 영역(600)의 구역들에서 개구를 포함하는 리소그래픽 패터닝된 마스크는, 도 2 및 도 7의 처리 단계들에서 처음 형성되는 적어도 하나의 교대 스택(132, 142, 232, 242)의 재료 및 적어도 하나의 하위 레벨 유전체 층(760)의 재료를 에칭하는 이방성 에칭 동안 이용될 수 있다. 하위 레벨 금속 상호접속 구조물(780)의 상단 표면은 각각의 관통-메모리-레벨 개구의 하단에서 물리적으로 노출될 수 있다. 도전성 재료가 관통-메모리-레벨 캐비티에 퇴적되고, 도전성 재료의 과잉 부분이 제1 컨택트 레벨 유전체 층(280)의 상단 표면을 포함하는 수평면 위로부터 제거될 수 있다. 관통-메모리-레벨 개구 내의 도전성 재료의 각각의 나머지 부분은, 각각의 아래에 놓인 하위 레벨 금속 상호접속 구조물(780)과 접촉할 수 있는 관통-메모리-레벨 비아 구조물(588)을 구성한다.
한 실시예에서, 적어도 하나의 관통-메모리-레벨 비아 구조물(588)이 한 블록 내의 관통-메모리-레벨 비아 영역(600)에 형성될 수 있다. 관통-메모리-레벨 비아 영역(600)은 한 쌍의 측방향으로 길쭉한 컨택트 비아 구조물(76)들 사이에, 및 블록 내에 위치한 메모리 스택 구조물(55)들의 2개 그룹 사이에 제공될 수 있다. 관통-메모리-레벨 비아 영역(600)은 관통-메모리-레벨 비아 구조물(588)을 포함할 수 있다. 적어도 하나의 관통-메모리-레벨 비아 구조물(588) 각각은 메모리-레벨 어셈블리를 통해 수직으로 연장된다.
드레인 컨택트 비아 구조물(88) 및 워드라인 컨택트 비아 구조물이 제1 내지 제3 실시예에서와 같이 형성될 수 있다. 라인 레벨 유전체 층(110)이 제1 컨택트 레벨 유전체 층(280) 위에 형성될 수 있다. 제1 내지 제3 실시예에서와 같이 라인 레벨 유전체 층(110)에 다양한 금속 상호접속 구조물이 형성될 수 있다. 금속 상호접속 구조물은, 워드라인 컨택트 비아 구조물(86)과 관통-메모리-레벨 비아 구조물(588)의 각각의 쌍에 형성되거나 구조물(588)에 접속된 션트 라인이나 전력 스트랩을 포함하는 상위 레벨 금속 상호접속 구조물(108), 제1 수평 방향 hd1에 수직인 제2 수평 방향 hd2를 따라 연장되는 비트라인(103), 및 (도시되지 않은) 소스 접속 라인 구조물을 포함할 수 있다.
도 70a 및 도 70b를 참조하면, 제4 예시적인 구조물의 제7 변형예는 도 10a 및 도 10b에 도시된 제1 예시적인 구조물로부터 도출될 수 있다. 메모리 스택 구조물(55) 및 제1 컨택트 레벨 유전체 층(280)은 전술된 방법들을 이용하여 형성될 수 있다. 지지 기둥 구조물(171, 271)의 패턴은 후속하여 형성될 관통-메모리-레벨 비아 구조물의 구역을 피하도록 수정될 수 있다.
도 71a 및 도 71b를 참조하면, 포토레지스트 층이 형성되고 리소그래픽 패터닝되어 전술된 배면 컨택트 트렌치(79)의 패턴 및 각각의 관통-메모리-레벨 비아 영역(400)에 형성될 관통-메모리-레벨 비아 구조물의 패턴을 포함하는 개구를 형성한다. 포토레지스트 층 내의 패턴이 메모리-레벨 어셈블리를 통해 전사되어 배면 컨택트 트렌치(79)와 관통-메모리-레벨 비아 캐비티(479)를 동시에 형성한다. 한 실시예에서, 이방성 에칭은 적어도 하나의 하위 레벨 유전체 층(760)의 물리적으로 노출된 부분의 에칭을 가능하게 하기 위해 평면 반도체 층(10)의 반도체 재료에 대해 선택적일 수 있다. 한 실시예에서, 하위 레벨 금속 상호접속 구조물(780)의 상단 표면은 관통-메모리-레벨 비아 캐비티(479)의 하단에서 물리적으로 노출될 수 있다.
도 72a 및 도 72b를 참조하면, 도 52a 및 도 52b의 처리 단계들은 수행되어 희생 재료 층(142, 242)을 전기 도전 층(146, 246)으로 대체할 수 있다. 관통-메모리-레벨 비아 캐비티(479) 및 배면 컨택트 트렌치(79) 각각은, 희생 재료 층(142, 242)의 재료를 제거하여 배면 오목부(143, 243)를 형성하는 에칭제를 제공하고 전기 도전 층(146, 246)의 도전성 재료를 퇴적시키는 반응물을 제공하기 위해 이용된다.
도 73a 내지 도 73c를 참조하면, (실리콘 산화물 등의) 유전체 재료를 포함하는 컨포멀 절연 재료 층이 퇴적되고 이방성 에칭되어, 관통-메모리-레벨 비아 캐비티(479) 내의 절연 라이너(474) 및 배면 컨택트 트렌치(79) 내의 절연 스페이서(74)를 동시에 형성할 수 있다. 소스 영역(61)은 평면 반도체 재료 층(10)의 물리적으로 노출된 부분에 전기 도펀트를 주입함으로써 형성될 수 있다. 관통-메모리-레벨 비아 구조물(476)은 관통-메모리-레벨 비아 캐비티(479)의 각각의 나머지 체적에 형성될 수 있고, 측방향으로 연장되는 컨택트 비아 구조물(76)은, TiN 및 W 등의 적어도 하나의 도전성 재료의 퇴적 및 평탄화에 의해 배면 컨택트 트렌치(79)의 각각의 나머지 체적에 형성될 수 있다. 전술된 방법을 이용하여 다양한 컨택트 비아 구조물(86, 88)이 형성될 수 있다.
도 74를 참조하면, 라인 레벨 유전체 층(110), 및 라인 레벨 유전체 층(110)을 통해 연장되는 다양한 금속 상호접속 구조물 및 비트라인(103)이 형성될 수 있다. 금속 상호접속 구조물은 상위 레벨 금속 상호접속 구조물(108)을 포함할 수 있다. 한 실시예에서, 상위 레벨 금속 상호접속 구조물(108)의 서브셋은 워드라인 컨택트 비아 구조물(86) 및 관통-메모리-레벨 비아 구조물(476)의 각각의 쌍에 전기적으로 결합될 수 있다(예를 들어, 각각의 쌍에 형성되거나 이와 물리적으로 접촉할 수 있다). 비트라인(103)은 제1 수평 방향 hd1에 수직인 제2 수평 방향 hd2를 따라 연장된다. 워드라인 상호접속 구조물은 관통-메모리-레벨 비아 구조물(476)에 전기적으로 단락되는 상위 레벨 금속 상호접속 구조물(108)의 부분을 포함하거나, 및/또는 메모리 어레이 영역(100) 내의 메모리 스택 구조물(55)의 워드라인을 구동하기 위한 주변 회로에 접속된 금속 라인을 포함할 수 있다. 대안으로서 또는 추가적으로, 관통-메모리-레벨 비아 구조물(476)의 적어도 한 서브셋은 전원 전압, 전기적 접지 제공 등의 상이한 목적들에 이용될 수 있다.
도 75a 및 도 75b를 참조하면, 제4 예시적인 구조물의 제8 변형예는, 배면 컨택트 트렌치(79)의 형성을 절연 라이너(474) 및 관통-메모리-레벨 비아 구조물(476)의 형성 후까지 연기함으로써, 도 70a 및 도 70b의 제4 예시적인 구조물의 제7 변형예로부터 도출될 수 있다.
도 76을 참조하면, 배면 컨택트 트렌치(79), 절연 스페이서(74), 소스 영역(61), 측방향으로 연장되는 컨택트 비아 구조물(76), 추가 컨택트 비아 구조물(88), 라인 레벨 유전체 층(110), 및 이를 통해 연장되는 다양한 금속 상호접속 구조물(108) 및 비트라인(103)이 형성될 수 있다.
제4 예시적인 구조물 또는 그 변형예의 다양한 관통-메모리-레벨 비아 구조물(588, 676)이 이용되어 메모리 어레이 영역(100)의 선택된 구역 내부에 수직 전기 도전성 경로를 제공할 수 있다. 관통-메모리-레벨 비아 구조물(588, 676)은 전력 분배망의 일부로서 이용될 수 있거나, 신호 경로를 단축하여 그에 따라 신호 손실 및 용량성 결합을 최소화하는 방식으로 3차원 메모리 디바이스에 대한 다양한 제어 신호를 제공하는데 이용될 수 있다.
제4 예시적인 구조물 또는 그 임의의 변형예는, 반도체 기판(9) 위에 위치하고 전기 도전 층들(146, 246) 및 절연 층들(132, 232)의 제1 부분들의 적어도 하나의 교대 스택을 포함하고, 상기 적어도 하나의 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물(55)을 더 포함하는 메모리-레벨 어셈블리를 포함하는, 반도체 구조물을 포함할 수 있다. 메모리 스택 구조물(55)들 각각은 메모리 막(50) 및 수직 반도체 채널(60)을 포함한다. 전기 도전 층(146, 246)은 메모리 스택 구조물(55)을 위한 워드라인을 구성한다. 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)은 메모리-레벨 어셈블리를 통해 수직으로 연장되고, 제1 수평 방향 hd1을 따라 측방향으로 연장되며, 적어도 하나의 교대 스택을 메모리-레벨 어셈블리 내의 복수의 측방향으로 이격된 블록들(B1, B2, B3, ...)로 측방향으로 분할한다. 적어도 하나의 관통-메모리-레벨 비아 구조물(588, 676)은 한 블록 내의 관통-메모리-레벨 비아 영역(400)에 위치한다. 관통-메모리-레벨 비아 영역(400)은, 한 쌍의 측방향으로 길쭉한 컨택트 비아 구조물(76)들 사이에, 및 블록 내에 위치한 메모리 스택 구조물(55)들의 2개 그룹 사이에 위치한다. 적어도 하나의 관통-메모리-레벨 비아 구조물(588, 676) 각각은 메모리-레벨 어셈블리를 통해 수직으로 연장된다.
반도체 디바이스는 반도체 기판(9) 상에 위치할 수 있다. 하위 레벨 금속 상호접속 구조물(680)은 반도체 디바이스의 노드에 전기적으로 단락될 수 있고, 반도체 기판(9) 위에 놓인 적어도 하나의 하위 레벨 유전체 층(760)에 매립될 수 있다. 하위 레벨 금속 상호접속 구조물(680)은 적어도 하나의 관통-메모리-레벨 비아 구조물(588, 676)과 접촉할 수 있다. 평면 반도체 재료 층(10)은 적어도 하나의 하위 레벨 유전체 층(760) 위에 놓일 수 있고, 메모리 스택 구조물(55) 내의 수직 반도체 채널(60)에 전기적으로 접속된 수평 반도체 채널(58)을 포함할 수 있다.
한 실시예에서, 적어도 하나의 관통-메모리-레벨 비아 구조물(676) 각각은, 각각의 절연 라이너(674)에 의해 전기 도전 층(146, 246)으로부터 측방향으로 전기적으로 격리될 수 있다. 한 실시예에서, 적어도 하나의 관통-메모리-레벨 비아 구조물(588, 676)의 각각의 측벽의 하단 부분은 적어도 하나의 하위 레벨 유전체 층(760)과 물리적으로 접촉한다. 일부 실시예에서, 각각의 절연 라이너(674)는 도 49에 도시된 바와 같이 절연 라이너(674)에 의해 에워싸인 각각의 관통-메모리-레벨 비아 구조물(676)보다 작은 수직 범위를 가질 수 있다.
한 실시예에서, 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76) 각각은 절연 스페이서(74)에 의해 적어도 하나의 교대 스택(132, 246, 232, 246)으로부터 측방향으로 전기적으로 격리된다. 한 실시예에서, 적어도 하나의 관통-메모리-레벨 비아 구조물(676) 각각은, 절연 스페이서(74)와 동일한 재료 조성 및 동일한 두께를 갖는 절연 라이너(674)에 의해 적어도 하나의 교대 스택(132, 246, 232, 246)으로부터 측방향으로 전기적으로 격리된다.
평면 반도체 재료 층(10)은 반도체 기판(9) 위에 놓일 수 있고, 메모리 스택 구조물(55) 내의 수직 반도체 채널(60)에 접속된 수평 반도체 채널(58)을 포함할 수 있다. 적어도 하나의 관통-메모리-레벨 비아 구조물(588, 686)은 평면 반도체 재료 층(10)의 개구를 통해 연장될 수 있다. 한 실시예에서, 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)은 평면 반도체 재료 층(10)의 상단 표면에서 종단될 수 있다. 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)은 평면 반도체 재료 층(10) 내에 위치한 각각의 수평 채널(58)과 접촉하는 각각의 아래에 놓인 소스 영역(61)과 접촉하는 소스 라인을 포함할 수 있다.
일부 실시예에서, 적어도 하나의 제2 교대 스택(132, 142, 232, 242)은 관통-메모리-레벨 비아 영역(400)에 위치할 수 있다. 적어도 하나의 제2 교대 스택(132, 142, 232, 242)은, 유전체 스페이서 층들(142, 242)과 절연 층들(132, 232)의 제2 부분의 교대 층들을 포함하고, 유전체 스페이서 층들(142, 242) 각각은 각각의 전기 도전 층(146, 246)과 동일한 레벨에 위치한다. 관통-메모리-레벨 비아 영역(400)은, 적어도 하나의 제2 교대 스택(132, 142, 232, 242)을 측방향으로 에워싸는 절연 해자 트렌치 구조물{(572, 574, 576), (572, 575)}을 포함할 수 있다.
절연 해자 트렌치 구조물{(572, 574, 576), (572, 575)}의 내측 측벽과 적어도 하나의 관통-메모리-레벨 비아 구조물(588)의 측벽은 적어도 하나의 제2 교대 스택(132, 142, 232, 242)과 물리적으로 접촉한다.
한 실시예에서, 절연 해자 트렌치 구조물(572, 574, 576)은 외측 절연 라이너(572) 및 내측 절연 라이너(574)를 포함할 수 있다. 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)들 각각은 내측 절연 라이너(574)와 동일한 조성 및 동일한 두께를 갖는 유전체 재료를 포함하는 절연 스페이서(74)에 의해 측방향으로 둘러싸일 수 있다.
한 실시예에서, 절연 해자 트렌치 구조물(572, 574, 576)은 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)과 동일한 재료 조성을 갖는 도전성 충전 부분(576)을 포함할 수 있다.
한 실시예에서, 절연 해자 트렌치 구조물(572, 575)은 외부 절연 라이너(572) 및 내측 절연 충전 부분(565)으로 구성될 수 있고, 복수의 측방향으로 길쭉한 컨택트 비아 구조물(76)들 각각은 내측 절연 충전 부분(574)과 동일한 유전체 재료를 포함하는 절연 스페이서(74)에 의해 측방향으로 둘러싸일 수 있다.
예시적인 구조물들 및 변형예들 각각은 3차원 메모리 구조물을 포함할 수 있다. 메모리 스택 구조물(55)은 수직 NAND 디바이스의 메모리 요소들을 포함할 수 있다. 전기 도전 층들(146, 246)은, 수직 NAND 디바이스의 각각의 워드라인을 포함할 수 있거나, 이에 전기적으로 접속될 수 있다. 반도체 기판(9)은 실리콘 기판을 포함할 수 있다. 수직 NAND 디바이스는 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함할 수 있다. 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨에서의 적어도 하나의 메모리 셀은, 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨에서의 또 다른 메모리 셀 위에 위치한다. 실리콘 기판은, 메모리 디바이스를 위한 워드라인 구동기 회로 및 비트라인 구동기 회로를 포함하는 집적 회로를 포함할 수 있다. 모놀리식 3차원 NAND 스트링들의 어레이는, 복수의 반도체 채널 ―복수의 반도체 채널(58, 11, 60) 각각의 (수직 반도체 채널(60) 등의) 적어도 하나의 끝 부분은 반도체 기판(9)의 상단 표면에 실질적으로 수직으로 연장됨―, (각각의 워드라인 레벨에 위치한 메모리 재료 층(54)의 부분들로 구현된) 복수의 전하 저장 요소 ―각각의 전하 저장 요소는 복수의 반도체 채널(58, 11, 60) 중의 각각의 것에 인접하게 위치함―, 및 (반도체 기판(9)의 상단 표면에 실질적으로 평행하게 (예를 들어, 제1 수평 방향 hd1을 따라) 연장되는 스트립 형상을 갖는 전기 도전 층들(146, 246)의 서브셋으로서 구현된) 복수의 제어 게이트 전극 ―복수의 제어 게이트 전극들은, 적어도, 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 제2 디바이스 레벨에 위치하는 제2 제어 게이트 전극을 포함함― 을 포함할 수 있다.
전술된 영역들(400, 500 및/또는 600)에 위치한 비아 컨택트 구조물은 메모리 어레이 아래에 배치된 구동기 회로 디바이스들에 전기적 접촉을 제공하여 기판에 대한 전체 디바이스 크기/풋프린트를 감소시키고, 종래 기술에서 완전히 이용되지 않은 디바이스 구역을 이용하여 디바이스 비용을 감소시킨다.
전술된 내용이 특정한 실시예들을 참조하고 있지만, 본 개시내용은 이것으로 제한되지 않는다는 것을 이해할 것이다. 본 기술분야의 통상의 기술자라면, 개시된 실시예들에 대해 다양한 수정이 이루어질 수 있고 이러한 수정은 본 개시내용의 범위 내에 있다는 것을 이해할 것이다. 특정한 구조물 및/또는 구성을 이용하는 실시예가 본 개시내용에 예시되어 있지만, 본 개시내용은, 기능적으로 동등한 기타 임의의 호환되는 구조물 및/또는 구성들에 의한 대체가 명백하게 금지되거나 본 기술분야의 통상의 기술자에게 불가능한 것으로 알려지지 않는 한, 이런 기능적으로 동등한 기타 임의의 호환되는 구조물 및/또는 구성들에 의해 실시될 수 있다는 것을 이해할 것이다. 본 출원에 인용된 모든 간행물, 특허 출원, 및 특허는 그 전체가 참조로 본 명세서에 포함된다.

Claims (115)

  1. 3차원 NAND 메모리 디바이스로서,
    기판 상에 또는 기판 위에 위치한 워드라인 구동기 디바이스들;
    상기 워드라인 구동기 디바이스들 위에 위치한 워드라인들과 절연 층들의 교대 스택;
    상기 교대 스택을 통해 연장되는 복수의 메모리 스택 구조물 ―각각의 메모리 스택 구조물은 메모리 막과 수직 반도체 채널을 포함함―; 및
    제1 메모리 블록의 워드라인들을 상기 워드라인 구동기 디바이스들에 전기적으로 결합하는 관통-메모리-레벨 비아 구조물들
    을 포함하고,
    상기 관통-메모리-레벨 비아 구조물들은 상기 제1 메모리 블록의 계단 영역과 또 다른 메모리 블록의 계단 영역 사이에 위치한 관통-메모리-레벨 비아 영역을 통해 연장되는, 디바이스.
  2. 제1항에 있어서, 상기 관통-메모리-레벨 비아 구조물들은 상기 관통-메모리-레벨 비아 영역에 위치한 유전체 충전 재료 부분을 통해 연장되는, 디바이스.
  3. 제1항에 있어서, 워드라인들과 절연 층들의 상기 교대 스택, 및 상기 복수의 메모리 스택 구조물은 상기 워드라인 구동기 디바이스들 위에 위치하는, 디바이스.
  4. 제2항에 있어서, 상기 워드라인 구동기 디바이스들은 상기 관통-메모리-레벨 비아 영역에 위치하는 상기 유전체 충전 재료 부분 아래에 위치하는, 디바이스.
  5. 제1항에 있어서, 상기 관통-메모리-레벨 비아 구조물들은 상기 관통-메모리-레벨 비아 영역에 위치하는 적어도 하나의 제2 교대 스택을 통해 연장되는, 디바이스.
  6. 제5항에 있어서,
    상기 적어도 하나의 제2 교대 스택은 유전체 스페이서 층들과 상기 절연 층들의 제2 부분들의 교대 층들을 포함하고, 상기 유전체 스페이서 층들 각각은 각각의 워드라인과 동일한 레벨에 위치하며;
    상기 적어도 하나의 제2 교대 스택은 절연 해자 트렌치 구조물(insulating moat trench structure)에 의해 적어도 부분적으로 둘러싸인, 디바이스.
  7. 제1항에 있어서,
    상기 관통-메모리-레벨 비아 구조물들은 상기 관통-메모리-레벨 비아 영역 내로 연장되는 워드라인들과 절연 층들의 상기 교대 스택을 통해 연장되고;
    상기 적어도 하나의 관통-메모리-레벨 비아 구조물들 각각은 각각의 절연 라이너(insulating liner)에 의해 상기 워드라인들로부터 측방향으로 전기적으로 격리되는, 디바이스.
  8. 제1항에 있어서,
    상기 제1 메모리 블록의 계단 영역 위에 놓이는 유전체 재료 부분을 통해 연장되고 상기 제1 메모리 블록 내의 워드라인들과 접촉하는 워드라인 컨택트 비아 구조물들; 및
    워드라인 컨택트 비아 구조물과 관통-메모리-레벨 비아 구조물의 각각의 쌍들을 전기적으로 단락시키는 상위 레벨 금속 상호접속 구조물들 ―상기 상위 레벨 금속 상호접속 구조물들은 상기 교대 스택 위에 놓이고, 상기 제1 메모리 블록 및 상기 유전체 충전 재료 부분에 걸쳐 있음 ―
    을 더 포함하는 디바이스.
  9. 제8항에 있어서, 상기 관통-메모리-레벨 비아 영역은 메모리 어레이 영역의 제1 단부(end)에 있는 제2 메모리 블록에 위치하고, 어떠한 워드라인 컨택트 비아 구조물도 상기 메모리 어레이 영역의 상기 제1 단부에 있는 상기 제2 메모리 블록의 상기 관통-메모리-레벨 비아 영역에 위치하지 않는, 디바이스.
  10. 제9항에 있어서,
    메모리 어레이 영역의 제2 단부에 있는 상기 제2 메모리 블록 내의 제2 계단 영역; 및
    상기 제2 메모리 블록의 상기 계단 영역 위에 놓인 유전체 재료 부분을 통해 연장되고 상기 제2 메모리 블록 내의 워드라인들과 접촉하는 제2 워드라인 컨택트 비아 구조물들
    을 더 포함하는 디바이스.
  11. 제1항에 있어서, 상기 제1 메모리 블록의 계단 영역과 또 다른 메모리 블록의 계단 영역은 동일한 대각선 방향으로 상승하는, 디바이스.
  12. 반도체 구조물로서,
    반도체 기판 위에 위치하고 적어도 하나의 교대 스택 ―상기 적어도 하나의 교대 스택은 각각의 절연 층들과 각각의 전기 도전 층들의 교대 층들을 포함함― 및 상기 적어도 하나의 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들을 포함하는 메모리-레벨 어셈블리;
    상기 메모리-레벨 어셈블리를 통해 수직으로 연장되고, 제1 수평 방향을 따라 측방향으로 연장되며, 상기 적어도 하나의 교대 스택을 복수의 측방향으로 이격된 블록으로 측방향으로 분할하는 복수의 측방향으로 길쭉한 컨택트 비아 구조물 ―상기 복수의 블록은, 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 배열된 제1 블록, 제2 블록 및 제3 블록을 순서대로 포함하는 3개의 이웃 블록들의 세트를 포함함―; 및
    상기 제2 블록의 길이방향 단부에 인접하게 및 상기 제1 블록의 계단 영역과 상기 제3 블록의 계단 영역 사이에 위치하며, 유전체 충전 재료 부분에 매립된 수직으로 연장되는 관통-메모리-레벨 비아 구조물들을 포함하는 관통-메모리-레벨 비아 영역
    을 포함하는 반도체 구조물.
  13. 제12항에 있어서,
    상기 반도체 기판 위에 놓인 적어도 하나의 하위 레벨 유전체 층; 및
    상기 적어도 하나의 하위 레벨 유전체 층 위에 놓이고, 상기 메모리 스택 구조물들 내의 수직 반도체 채널들에 전기적으로 접속된 수평 반도체 채널들을 포함하는 평면 반도체 재료 층
    을 더 포함하는 반도체 구조물.
  14. 제13항에 있어서,
    상기 반도체 기판 상에 위치하는 반도체 디바이스들; 및
    상기 반도체 디바이스들의 노드들에 전기적으로 단락되고 상기 평면 반도체 재료 층 아래에 놓인 상기 적어도 하나의 하위 레벨 유전체 층에 매립된 하위 레벨 금속 상호접속 구조물들
    을 더 포함하며,
    상기 관통-메모리-레벨 비아 구조물들은 상기 하위 레벨 금속 상호접속 구조물들과 접촉하는, 반도체 구조물.
  15. 제14항에 있어서,
    상기 메모리 스택 구조물들 각각은 상기 전기 도전 층들의 각각의 레벨에 위치한 메모리 요소들의 수직 스택을 포함하고;
    상기 전기 도전 층들은 상기 메모리 요소들을 위한 워드라인들을 포함하고;
    상기 반도체 디바이스들은 각각의 워드라인들에 대한 바이어스 전압을 제어하도록 구성된 워드라인 스위치 디바이스들을 포함하는, 반도체 구조물.
  16. 제15항에 있어서,
    상기 제1 및 상기 제3 블록의 계단 영역들 위에 놓인 역-계단형 유전체 재료 부분을 통해 연장되고 상기 워드라인들과 접촉하는 워드라인 컨택트 비아 구조물들; 및
    워드라인 컨택트 비아 구조물과 관통-메모리-레벨 비아 구조물의 각각의 쌍들을 전기적으로 단락시키는 상위 레벨 금속 상호접속 구조물들 ―상기 상위 레벨 금속 상호접속 구조물들은 상기 메모리-레벨 어셈블리 위에 놓이고, 상기 제2 블록, 및 상기 제1 블록과 상기 제3 블록 중 하나에 걸침―
    을 더 포함하는 반도체 구조물.
  17. 제16항에 있어서, 상기 관통-메모리-레벨 비아 구조물들 각각은 각각의 위에 놓인 상위 레벨 금속 상호접속 구조물과 접촉하는, 반도체 구조물.
  18. 제16항에 있어서, 상기 반도체 기판 상의 상기 반도체 디바이스들의 서브셋은 상기 평면 반도체 재료 층의 구역 아래에 위치하는, 반도체 구조물.
  19. 제12항에 있어서, 상기 유전체 충전 재료 부분은, 적어도, 상기 메모리-레벨 어셈블리의 최상단 표면을 포함하는 제1 수평면으로부터 상기 메모리-레벨 어셈블리의 최하단 표면 아래에 위치한 제2 수평면까지 수직으로 연장되는, 반도체 구조물.
  20. 제19항에 있어서, 상기 메모리-레벨 어셈블리 아래에 놓이고 상기 메모리 스택 구조물들 내의 수직 반도체 채널들에 전기적으로 접속된 수평 반도체 채널들을 포함하는 평면 반도체 재료 층을 더 포함하고, 상기 제2 수평면은 상기 평면 반도체 재료 층의 하단 표면 아래에 위치하는, 반도체 구조물.
  21. 제20항에 있어서,
    상기 유전체 충전 재료 부분은 상기 메모리-레벨 어셈블리 및 상기 평면 반도체 재료 층을 통해 연장되는 실질적으로 수직인 측벽들을 포함하고;
    상기 제1 및 상기 제3 블록의 각각의 계단 영역은 테라스(terrace)들을 포함하고 상기 테라스들에서 각각의 아래에 놓인 전기 도전 층이 상기 메모리-레벨 어셈블리 내에서 임의의 위에 놓인 전기 도전 층보다 상기 제1 수평 방향을 따라 더 멀리 연장되고;
    상기 메모리 스택 구조물들 각각은, 메모리 막, 및 상기 메모리-레벨 어셈블리 아래에 놓인 평면 반도체 재료 층 내의 각각의 수평 채널에 인접한 수직 반도체 채널을 포함하는, 반도체 구조물.
  22. 제21항에 있어서, 상기 메모리 스택 구조물들의 드레인 영역들에 전기적으로 결합되는 복수의 비트라인을 더 포함하는 반도체 구조물.
  23. 제12항에 있어서,
    상기 메모리 스택 구조물들은 수직 NAND 디바이스의 메모리 요소들을 포함하고;
    상기 전기 도전 층들은 상기 수직 NAND 디바이스의 각각의 워드라인을 포함하거나, 상기 수직 NAND 디바이스의 각각의 워드라인에 전기적으로 접속되고;
    상기 반도체 기판은 실리콘 기판을 포함하고;
    상기 수직 NAND 디바이스는 상기 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은, 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치하며;
    상기 실리콘 기판은, 상기 메모리 디바이스를 위한 워드라인 구동기 회로 및 비트라인 구동기 회로를 포함하는 집적 회로를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이는 :
    복수의 반도체 채널 ―상기 복수의 반도체 채널 각각의 적어도 하나의 끝 부분은 상기 반도체 기판의 상단 표면에 실질적으로 수직으로 연장됨―;
    복수의 전하 저장 요소 ―각각의 전하 저장 요소는 상기 복수의 반도체 채널 중의 각각의 반도체 채널에 인접하여 위치함―; 및
    상기 반도체 기판의 상기 상단 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극 ―상기 복수의 제어 게이트 전극은, 적어도, 상기 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 상기 제2 디바이스 레벨에 위치한 제2 제어 게이트 전극을 포함함―
    을 포함하는, 반도체 구조물.
  24. 3차원 NAND 메모리 디바이스로서,
    기판 상에 또는 기판 위에 위치한 워드라인 구동기 디바이스들;
    상기 워드라인 구동기 디바이스들 위에 위치한 워드라인들과 절연 층들의 교대 스택;
    상기 교대 스택을 통해 연장되는 복수의 메모리 스택 구조물 ―각각의 메모리 스택 구조물은 메모리 막과 수직 반도체 채널을 포함함―; 및
    제1 메모리 블록의 워드라인들을 상기 워드라인 구동기 디바이스들에 전기적으로 결합하는 관통-메모리-레벨 비아 구조물들
    을 포함하고,
    상기 관통-메모리-레벨 비아 구조물들은 상기 제1 메모리 블록의 계단 영역과 또 다른 메모리 블록의 계단 영역 사이에 위치한 유전체 충전 재료 부분을 통해 연장되는, 디바이스.
  25. 제24항에 있어서,
    상기 제1 메모리 블록의 계단 영역 위에 놓인 유전체 재료 부분을 통해 연장되고 상기 제1 메모리 블록 내의 워드라인들과 접촉하는 워드라인 컨택트 비아 구조물들; 및
    워드라인 컨택트 비아 구조물과 관통-메모리-레벨 비아 구조물의 각각의 쌍들을 전기적으로 단락시키는 상위 레벨 금속 상호접속 구조물들 ―상기 상위 레벨 금속 상호접속 구조물들은 상기 교대 스택 위에 놓이고, 상기 제1 메모리 블록 및 상기 유전체 충전 재료 부분에 걸쳐 있음 ―
    을 더 포함하고,
    상기 제1 메모리 블록의 계단 영역과 또 다른 메모리 블록의 계단 영역은 동일한 대각선 방향으로 상승하는, 디바이스.
  26. 반도체 구조물을 형성하는 방법으로서,
    반도체 기판 위에 메모리-레벨 어셈블리 ―상기 메모리-레벨 어셈블리는 적어도 하나의 교대 스택 및 상기 적어도 하나의 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들을 포함함― 를 형성하는 단계;
    상기 메모리-레벨 어셈블리를 통해 복수의 측방향으로 길쭉한 컨택트 비아 구조물 ―상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 제1 수평 방향을 따라 측방향으로 연장되고 상기 적어도 하나의 교대 스택을 복수의 측방향으로 이격된 블록으로 측방향으로 분할하며, 상기 복수의 블록은, 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 배열되고, 각각, 제1 계단 영역, 제2 계단 영역, 및 제3 계단 영역을 포함하는 제1 블록, 제2 블록, 및 제3 블록을 순서대로 포함하는 적어도 3개의 이웃 블록들의 세트를 포함함― 을 형성하는 단계;
    상기 제2 계단 영역을 제거하는 단계; 및
    상기 제1 및 상기 제3 계단 영역은 그대로 유지되면서 상기 제거된 제2 계단 영역의 구역에 관통-메모리-레벨 비아 구조물들을 형성하는 단계
    를 포함하는 방법.
  27. 제26항에 있어서,
    상기 반도체 기판 위에 적어도 하나의 하위 레벨 유전체 층을 형성하는 단계; 및
    상기 적어도 하나의 하위 레벨 유전체 층 위에 평면 반도체 재료 층 ―상기 메모리-레벨 어셈블리는 상기 평면 반도체 재료 층 위에 형성되고, 상기 평면 반도체 재료 층은 상기 메모리 스택 구조물들 내의 수직 반도체 채널들에 전기적으로 접속된 수평 반도체 채널들을 포함함― 을 형성하는 단계
    를 더 포함하는 방법.
  28. 제27항에 있어서,
    상기 반도체 기판 상에 반도체 디바이스들을 형성하는 단계; 및
    상기 적어도 하나의 하위 레벨 유전체 층의 레벨에서 상기 반도체 디바이스들의 노드들에 전기적으로 단락된 하위 레벨 금속 상호접속 구조물들 ―상기 관통-메모리-레벨 비아 구조물들은 상기 하위 레벨 금속 상호접속 구조물들 상에 직접 형성됨― 을 형성하는 단계
    를 더 포함하는 방법.
  29. 제28항에 있어서,
    상기 메모리 스택 구조물들 각각은 메모리 요소들의 수직 스택을 포함하고;
    상기 적어도 하나의 교대 스택에 전기 도전 층들을 형성하는 단계;
    상기 전기 도전 층들은 상기 메모리 요소들을 위한 워드라인들을 포함하고;
    상기 반도체 디바이스들은 각각의 워드라인에 대한 바이어스 전압을 제어하도록 구성된 워드라인 스위치 디바이스들을 포함하는, 방법.
  30. 제29항에 있어서,
    상기 제1 및 상기 제3 계단 영역 위에 적어도 하나의 역-계단형 유전체 재료 부분을 형성하는 단계;
    상기 제거된 제2 계단 영역의 구역 위에는 어떠한 컨택트 비아 구조물도 형성하지 않으면서, 상기 적어도 하나의 역-계단형 유전체 재료 부분을 통해 상기 제1 및 상기 제3 계단 영역 위에 및 상기 제1 및 상기 제3 블록들 내의 상기 워드라인들 상에 직접 워드라인 컨택트 비아 구조물들을 형성하는 단계; 및
    상기 메모리-레벨 어셈블리 위의 워드라인 컨택트 비아 구조물과 관통-메모리-레벨 비아 구조물의 각각의 쌍들 상에 상위 레벨 금속 상호접속 구조물들 ―상기 상위 레벨 금속 상호접속 구조물들은, 상기 제2 블록, 및 상기 제1 블록과 상기 제3 블록 중 하나를 가로질러 연장됨― 을 형성하는 단계
    를 더 포함하는 방법.
  31. 제29항에 있어서, 상기 평면 반도체 재료 층은 상기 반도체 기판 상의 상기 반도체 디바이스들의 서브셋 바로 위에 형성되는, 방법.
  32. 제29항에 있어서,
    상기 제2 계단 영역의 구역에서 상기 메모리-레벨 어셈블리를 통해 연장되는 관통-메모리-레벨 개구를 형성함으로써 상기 제2 계단 영역을 제거하는 단계; 및
    상기 관통-메모리-레벨 개구 내에 유전체 충전 재료 부분 ―상기 관통-메모리-레벨 비아 구조물들 각각은 상기 유전체 충전 재료 부분을 통해 형성됨― 을 형성하는 단계
    를 더 포함하는 방법.
  33. 제32항에 있어서, 상기 관통-메모리-레벨 개구는 상기 적어도 하나의 하위 레벨 유전체 재료 층 내로 연장되는, 방법.
  34. 제33항에 있어서,
    상기 관통-메모리-레벨 개구는 상기 메모리-레벨 어셈블리 및 상기 평면 반도체 재료 층을 통해 연장되는 실질적으로 수직인 측벽들을 포함하고;
    상기 메모리 스택 구조물들 각각은, 메모리 막, 및 상기 평면 반도체 재료 층 내의 각각의 수평 채널에 인접한 수직 반도체 채널을 포함하는, 방법.
  35. 제32항에 있어서,
    상기 적어도 하나의 교대 스택을 형성하기 위해 복수의 교대하는 각각의 희생 층 및 절연 층을 형성하는 단계;
    상기 적어도 하나의 교대 스택을 통해 상기 제1 수평 방향을 따라 측방향으로 연장되는 복수의 트렌치를 형성하는 단계;
    상기 절연 층들 사이에 복수의 오목부를 형성하기 위해 상기 복수의 트렌치를 통해 상기 적어도 하나의 교대 스택으로부터 상기 희생 층들을 선택적으로서 제거하는 단계;
    상기 복수의 트렌치를 통해 상기 오목부들에 상기 복수의 전기 도전 층을 형성하는 단계;
    상기 복수의 트렌치에 절연 스페이서들을 형성하는 단계; 및
    상기 복수의 트렌치에 상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물들을 형성하는 단계
    를 더 포함하는 방법.
  36. 제35항에 있어서,
    상기 복수의 트렌치를 통해 상기 오목부들에 상기 복수의 전기 도전 층을 형성하는 단계는, 상기 제2 계단 영역을 제거하는 단계 및 상기 유전체 충전 재료 부분을 형성하는 단계 후에 발생하며;
    상기 제2 계단 영역을 제거하는 단계는 상기 제2 계단 영역에서 상기 절연 층들과 상기 희생 층들을 제거하는 단계를 포함하고;
    상기 전기 도전 층들은 상기 관통-메모리-레벨 개구에 위치한 상기 유전체 충전 재료 부분에 형성되지 않는, 방법.
  37. 제26항에 있어서,
    상기 메모리 스택 구조물들은 수직 NAND 디바이스의 메모리 요소들을 포함하고;
    상기 전기 도전 층들은 상기 수직 NAND 디바이스의 각각의 워드라인을 포함하거나, 상기 수직 NAND 디바이스의 각각의 워드라인에 전기적으로 접속되고;
    상기 반도체 기판은 실리콘 기판을 포함하고;
    상기 수직 NAND 디바이스는 상기 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은, 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치하며;
    상기 실리콘 기판은, 상기 메모리 디바이스를 위한 워드라인 구동기 회로 및 비트라인 구동기 회로를 포함하는 집적 회로를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이는 :
    복수의 반도체 채널 ―상기 복수의 반도체 채널 각각의 적어도 하나의 끝 부분은 상기 반도체 기판의 상단 표면에 실질적으로 수직으로 연장됨―;
    복수의 전하 저장 요소 ―각각의 전하 저장 요소는 상기 복수의 반도체 채널 중의 각각의 반도체 채널에 인접하여 위치함―; 및
    상기 반도체 기판의 상기 상단 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극 ―상기 복수의 제어 게이트 전극은, 적어도, 상기 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 상기 제2 디바이스 레벨에 위치한 제2 제어 게이트 전극을 포함함―
    을 포함하는, 방법.
  38. 반도체 구조물로서,
    반도체 기판 위에 위치하고 적어도 하나의 교대 스택 ―상기 적어도 하나의 교대 스택은 각각의 절연 층들과 각각의 전기 도전 층들의 교대 층들을 포함함― 및 상기 적어도 하나의 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들을 포함하는 메모리-레벨 어셈블리;
    상기 메모리-레벨 어셈블리를 통해 수직으로 연장되고, 제1 수평 방향을 따라 측방향으로 연장되며, 상기 적어도 하나의 교대 스택을 복수의 측방향으로 이격된 블록으로 측방향으로 분할하는 복수의 측방향으로 길쭉한 컨택트 비아 구조물 ―상기 복수의 블록은, 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 배열된 제1 블록, 제2 블록 및 제3 블록을 순서대로 포함하는 3개의 이웃 블록들의 세트를 포함함―;
    상기 제2 블록의 길이방향 단부에 인접하게 및 상기 제1 블록의 계단 영역과 상기 제3 블록의 계단 영역 사이에 위치하며, 유전체 충전 재료 부분에 매립된 수직으로 연장되는 관통-메모리-레벨 비아 구조물들을 포함하는 관통-메모리-레벨 비아 영역; 및
    상기 수직으로 연장되는 관통-메모리-레벨 비아 구조물들 및 상기 유전체 충전 재료 부분 아래의 상기 관통-메모리-레벨 비아 영역 내의 상기 기판 상에 또는 상기 기판 위에 위치한 워드라인 스위치 디바이스들
    을 포함하는 반도체 구조물.
  39. 제38항에 있어서,
    상기 반도체 기판 위에 놓인 적어도 하나의 하위 레벨 유전체 층; 및
    상기 워드라인 스위치 디바이스들의 노드들에 전기적으로 단락되고 상기 적어도 하나의 하위 레벨 유전체 층에 매립된 하위 레벨 금속 상호접속 구조물들 ―상기 관통-메모리-레벨 비아 구조물들은 상기 하위 레벨 금속 상호접속 구조물들과 접촉함―
    을 더 포함하는 반도체 구조물.
  40. 제39항에 있어서,
    상기 메모리 스택 구조물들 각각은 상기 전기 도전 층들의 각각의 레벨에 위치한 메모리 요소들의 수직 스택을 포함하고;
    상기 전기 도전 층들은 상기 메모리 요소들을 위한 워드라인들을 포함하고;
    상기 워드라인 스위치 디바이스들은 각각의 워드라인들에 대한 바이어스 전압을 제어하도록 구성된, 반도체 구조물.
  41. 제40항에 있어서,
    상기 제1 및 상기 제3 블록의 계단 영역들 위에 놓인 역-계단형 유전체 재료 부분을 통해 연장되고 상기 워드라인들과 접촉하는 워드라인 컨택트 비아 구조물들; 및
    워드라인 컨택트 비아 구조물과 관통-메모리-레벨 비아 구조물의 각각의 쌍들을 전기적으로 단락시키는 상위 레벨 금속 상호접속 구조물들 ―상기 상위 레벨 금속 상호접속 구조물들은 상기 메모리-레벨 어셈블리 위에 놓이고, 상기 제2 블록, 및 상기 제1 블록과 상기 제3 블록 중 하나에 걸침―
    을 더 포함하는 반도체 구조물.
  42. 제41항에 있어서, 상기 관통-메모리-레벨 비아 구조물들 각각은 각각의 위에 놓인 상위 레벨 금속 상호접속 구조물과 접촉하는, 반도체 구조물.
  43. 제38항에 있어서,
    상기 유전체 충전 재료 부분은 상기 메모리-레벨 어셈블리를 통해 연장되는 실질적으로 수직인 측벽들을 포함하고;
    상기 제1 및 상기 제3 블록의 각각의 계단 영역은 테라스들을 포함하고 테라스들에서 각각의 아래에 놓인 전기 도전 층이 상기 메모리-레벨 어셈블리 내에서 임의의 위에 놓인 전기 도전 층보다 상기 제1 수평 방향을 따라 더 멀리 연장되고;
    상기 메모리 스택 구조물들 각각은, 메모리 막, 및 상기 메모리-레벨 어셈블리 아래에 놓인 상기 기판 내의 각각의 수평 채널에 인접한 수직 반도체 채널을 포함하는, 반도체 구조물.
  44. 제43항에 있어서, 상기 메모리 스택 구조물들의 드레인 영역들에 전기적으로 결합되는 복수의 비트라인을 더 포함하는 반도체 구조물.
  45. 제38항에 있어서,
    상기 메모리 스택 구조물들은 수직 NAND 디바이스의 메모리 요소들을 포함하고;
    상기 전기 도전 층들은 상기 수직 NAND 디바이스의 각각의 워드라인을 포함하거나, 상기 수직 NAND 디바이스의 각각의 워드라인에 전기적으로 접속되고;
    상기 반도체 기판은 실리콘 기판을 포함하고;
    상기 수직 NAND 디바이스는 상기 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은, 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치하며;
    상기 실리콘 기판은, 상기 메모리 디바이스를 위한 워드라인 구동기 회로 및 비트라인 구동기 회로를 포함하는 집적 회로를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이는 :
    복수의 반도체 채널 ―상기 복수의 반도체 채널 각각의 적어도 하나의 끝 부분은 상기 반도체 기판의 상단 표면에 실질적으로 수직으로 연장됨―;
    복수의 전하 저장 요소 ―각각의 전하 저장 요소는 상기 복수의 반도체 채널 중의 각각의 반도체 채널에 인접하여 위치함―; 및
    상기 반도체 기판의 상기 상단 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극 ―상기 복수의 제어 게이트 전극은, 적어도, 상기 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 상기 제2 디바이스 레벨에 위치한 제2 제어 게이트 전극을 포함함―
    을 포함하는, 반도체 구조물.
  46. 3차원 NAND 메모리 디바이스로서,
    기판 상에 또는 기판 위에 위치한 워드라인 구동기 디바이스들;
    상기 워드라인 구동기 디바이스들 위에 위치한 워드라인들과 절연 층들의 교대 스택;
    상기 교대 스택을 통해 연장되는 복수의 메모리 스택 구조물 ―각각의 메모리 스택 구조물은 메모리 막과 수직 반도체 채널을 포함함―; 및
    제1 메모리 블록의 워드라인들을 상기 워드라인 구동기 디바이스들에 전기적으로 결합하는 관통-메모리-레벨 비아 구조물들
    을 포함하고,
    상기 관통-메모리-레벨 비아 구조물들은 상기 제1 메모리 블록의 계단 영역과 또 다른 메모리 블록의 계단 영역 사이에 위치한 유전체 충전 재료 부분을 통해 연장되고, 상기 워드라인 구동기 디바이스들은 상기 관통-메모리-레벨 비아 구조물들 및 상기 유전체 충전 재료 부분 아래에 위치하는, 디바이스.
  47. 제46항에 있어서,
    상기 제1 메모리 블록의 계단 영역들 위에 놓인 유전체 재료 부분을 통해 연장되고 상기 제1 메모리 블록 내의 워드라인들과 접촉하는 워드라인 컨택트 비아 구조물들; 및
    워드라인 컨택트 비아 구조물과 관통-메모리-레벨 비아 구조물의 각각의 쌍들을 전기적으로 단락시키는 상위 레벨 금속 상호접속 구조물들 ―상기 상위 레벨 금속 상호접속 구조물들은 상기 교대 스택 위에 놓이고, 상기 제1 메모리 블록 및 상기 유전체 충전 재료 부분에 걸쳐 있음 ―
    을 더 포함하는 디바이스.
  48. 반도체 구조물을 형성하는 방법으로서,
    반도체 기판 위에 메모리-레벨 어셈블리 ―상기 메모리-레벨 어셈블리는 적어도 하나의 교대 스택 및 상기 적어도 하나의 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들을 포함함― 를 형성하는 단계;
    상기 메모리-레벨 어셈블리를 통해 복수의 측방향으로 길쭉한 컨택트 비아 구조물 ―상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 제1 수평 방향을 따라 측방향으로 연장되고 상기 적어도 하나의 교대 스택을 복수의 측방향으로 이격된 블록으로 측방향으로 분할하며, 상기 복수의 블록은, 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 배열되고, 각각, 제1 계단 영역, 제2 계단 영역, 및 제3 계단 영역을 포함하는 제1 블록, 제2 블록, 및 제3 블록을 순서대로 포함하는 적어도 3개의 이웃 블록들의 세트를 포함함― 을 형성하는 단계;
    상기 제2 계단 영역을 제거하는 단계;
    상기 제거된 제2 계단 영역의 구역에서 상기 기판 상에 또는 상기 기판 위에 워드라인 스위치 디바이스들을 형성하는 단계; 및
    상기 제1 및 상기 제3 계단 영역은 그대로 유지되면서 상기 워드라인 스위치 디바이스들 위의 상기 제거된 제2 계단 영역의 구역에 관통-메모리-레벨 비아 구조물들을 형성하는 단계
    를 포함하는 방법.
  49. 제48항에 있어서,
    상기 반도체 기판 위에 적어도 하나의 하위 레벨 유전체 층을 형성하는 단계; 및
    상기 적어도 하나의 하위 레벨 유전체 층의 레벨에서 상기 워드라인 스위칭 디바이스들의 노드들에 전기적으로 단락된 하위 레벨 금속 상호접속 구조물들 ―상기 관통-메모리-레벨 비아 구조물들은 상기 하위 레벨 금속 상호접속 구조물들 상에 직접 형성됨―을 형성하는 단계
    를 더 포함하는 방법.
  50. 제49항에 있어서,
    상기 메모리 스택 구조물들 각각은 메모리 요소들의 수직 스택을 포함하고;
    상기 적어도 하나의 교대 스택에 전기 도전 층들을 형성하는 단계;
    상기 전기 도전 층들은 상기 메모리 요소들을 위한 워드라인들을 포함하고;
    상기 워드라인 스위치 디바이스들은 각각의 워드라인에 대한 바이어스 전압을 제어하도록 구성된, 방법.
  51. 제50항에 있어서,
    상기 제1 및 상기 제3 계단 영역 위에 적어도 하나의 역-계단형 유전체 재료 부분을 형성하는 단계;
    상기 제거된 제2 계단 영역의 구역 위에는 어떠한 컨택트 비아 구조물도 형성하지 않으면서, 상기 적어도 하나의 역-계단형 유전체 재료 부분을 통해 상기 제1 및 상기 제3 계단 영역 위에 및 상기 제1 및 상기 제3 블록들 내의 상기 워드라인들 상에 직접 워드라인 컨택트 비아 구조물들을 형성하는 단계; 및
    상기 메모리-레벨 어셈블리 위의 워드라인 컨택트 비아 구조물과 관통-메모리-레벨 비아 구조물의 각각의 쌍들 상에 상위 레벨 금속 상호접속 구조물들 ―상기 상위 레벨 금속 상호접속 구조물들은, 상기 제2 블록, 및 상기 제1 블록과 상기 제3 블록 중 하나를 가로질러 연장됨― 을 형성하는 단계
    를 더 포함하는 방법.
  52. 제50항에 있어서,
    상기 제2 계단 영역의 구역에서 상기 메모리-레벨 어셈블리를 통해 연장되는 관통-메모리-레벨 개구를 형성함으로써 상기 제2 계단 영역을 제거하는 단계; 및
    상기 관통-메모리-레벨 개구 내에 유전체 충전 재료 부분 ―상기 관통-메모리-레벨 비아 구조물들 각각은 상기 유전체 충전 재료 부분을 통해 형성됨― 을 형성하는 단계
    를 더 포함하는 방법.
  53. 제52항에 있어서, 상기 관통-메모리-레벨 개구는 상기 적어도 하나의 하위 레벨 유전체 재료 층 내로 연장되는, 방법.
  54. 제53항에 있어서,
    상기 관통-메모리-레벨 개구는 상기 메모리-레벨 어셈블리를 통해 연장되는 실질적으로 수직인 측벽들을 포함하고;
    상기 메모리 스택 구조물들 각각은, 메모리 막, 및 상기 기판 내의 각각의 수평 채널에 인접한 수직 반도체 채널을 포함하는, 방법.
  55. 제54항에 있어서,
    상기 적어도 하나의 교대 스택을 형성하기 위해 복수의 교대하는 각각의 희생 층 및 절연 층을 형성하는 단계;
    상기 적어도 하나의 교대 스택을 통해 상기 제1 수평 방향을 따라 측방향으로 연장되는 복수의 트렌치를 형성하는 단계;
    상기 절연 층들 사이에 복수의 오목부를 형성하기 위해 상기 복수의 트렌치를 통해 상기 적어도 하나의 교대 스택으로부터 상기 희생 층들을 선택적으로서 제거하는 단계;
    상기 복수의 트렌치를 통해 상기 오목부들에 상기 복수의 전기 도전 층을 형성하는 단계;
    상기 복수의 트렌치에 절연 스페이서들을 형성하는 단계; 및
    상기 복수의 트렌치에 상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물들을 형성하는 단계
    를 더 포함하는 방법.
  56. 제55항에 있어서,
    상기 복수의 트렌치를 통해 상기 오목부들에 상기 복수의 전기 도전 층을 형성하는 단계는, 상기 제2 계단 영역을 제거하는 단계 및 상기 유전체 충전 재료 부분을 형성하는 단계 후에 발생하고;
    상기 제2 계단 영역을 제거하는 단계는 상기 제2 계단 영역에서 상기 절연 층들과 상기 희생 층들을 제거하는 단계를 포함하고;
    상기 전기 도전 층들은 상기 관통-메모리-레벨 개구에 위치한 상기 유전체 충전 재료 부분에 형성되지 않는, 방법.
  57. 제48항에 있어서,
    상기 메모리 스택 구조물들은 수직 NAND 디바이스의 메모리 요소들을 포함하고;
    상기 전기 도전 층들은 상기 수직 NAND 디바이스의 각각의 워드라인을 포함하거나, 상기 수직 NAND 디바이스의 각각의 워드라인에 전기적으로 접속되고;
    상기 반도체 기판은 실리콘 기판을 포함하고;
    상기 수직 NAND 디바이스는 상기 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은, 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치하며;
    상기 실리콘 기판은, 상기 메모리 디바이스를 위한 워드라인 구동기 회로 및 비트라인 구동기 회로를 포함하는 집적 회로를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이는 :
    복수의 반도체 채널 ―상기 복수의 반도체 채널 각각의 적어도 하나의 끝 부분은 상기 반도체 기판의 상단 표면에 실질적으로 수직으로 연장됨―;
    복수의 전하 저장 요소 ―각각의 전하 저장 요소는 상기 복수의 반도체 채널 중의 각각의 반도체 채널에 인접하여 위치함―; 및
    상기 반도체 기판의 상기 상단 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극 ―상기 복수의 제어 게이트 전극은, 적어도, 상기 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 상기 제2 디바이스 레벨에 위치한 제2 제어 게이트 전극을 포함함―
    을 포함하는, 방법.
  58. 반도체 구조물로서,
    반도체 기판 위에 위치하고 전기 도전 층들과 절연 층들의 제1 부분들의 적어도 하나의 제1 교대 스택을 포함하고, 상기 적어도 하나의 제1 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들 ―상기 메모리 스택 구조물들 각각은 메모리 막과 수직 반도체 채널을 포함하고, 상기 전기 도전 층들은 상기 메모리 스택 구조물들을 위한 워드라인들을 포함함― 을 더 포함하는 메모리-레벨 어셈블리;
    상기 메모리-레벨 어셈블리를 통해 수직으로 연장되고 상기 적어도 하나의 제1 교대 스택으로부터 측방향으로 이격된 관통-메모리-레벨 비아 영역의 구역을 정의하는 절연 해자 트렌치 구조물;
    상기 관통-메모리-레벨 비아 영역 내에 위치하고, 유전체 스페이서 층들 ―상기 유전체 스페이서 층들 각각은 각각의 전기 도전 층과 동일한 레벨에 위치함― 과 상기 절연 층들의 제2 부분들의 교대 층들을 포함하는 적어도 하나의 제2 교대 스택; 및
    상기 관통-메모리-레벨 비아 영역 내에 위치하고 도전성 재료를 포함하는 관통-메모리-레벨 비아 구조물들
    을 포함하는 반도체 구조물.
  59. 제58항에 있어서,
    상기 관통-메모리-레벨 비아 영역의 구역은 상기 절연 해자 트렌치 구조물의 닫힌 내주(closed inner periphery) 내의 구역을 포함하고;
    상기 관통-메모리-레벨 비아 구조물들은 상기 메모리-레벨 어셈블리의 최상단 표면 및 상기 메모리-레벨 어셈블리의 최하단 표면을 포함하는 제1 수평면으로부터 수직으로 연장되는, 반도체 구조물.
  60. 제58항에 있어서, 제1 수평 방향을 따라 연장되고 상기 메모리-레벨 어셈블리를 복수의 측방향으로 이격된 블록으로 측방향으로 분할하는 복수의 측방향으로 길쭉한 컨택트 비아 구조물을 더 포함하는 반도체 구조물.
  61. 제60항에 있어서,
    상기 복수의 블록은 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 배열된 제1 블록, 제2 블록 및 제3 블록을 순서대로 포함하는 적어도 3개의 이웃 블록들의 세트를 포함하고;
    상기 절연 해자 트렌치 구조물은 상기 제2 블록의 길이방향 단부 상에 및 상기 제1 블록의 계단 영역과 상기 제3 블록의 계단 영역 사이에 위치하며, 상기 제1 블록 및 상기 제3 블록의 각각의 계단 영역은 테라스들을 포함하고 상기 테라스들에서 각각의 아래에 놓인 전기 도전 층이 상기 메모리-레벨 어셈블리 내에서 임의의 위에 놓인 전기 도전 층보다 상기 제1 수평 방향을 따라 더 멀리 연장되는, 반도체 구조물.
  62. 제61항에 있어서, 역-계단형 유전체 재료 부분의 계단형 하단 표면들은 상기 제1 블록 및 상기 제3 블록의 계단 영역들의 계단형 상단 표면들과 접촉하는, 반도체 구조물.
  63. 제62항에 있어서, 상기 역-계단형 유전체 재료 부분과 동일한 재료를 포함하고 상기 절연 해자 트렌치 구조물에 의해 상기 역-계단형 유전체 재료 부분으로부터 측방향으로 이격된 추가의 역-계단형 유전체 재료 부분의 계단형 하단 표면들은 상기 적어도 하나의 제2 교대 스택의 계단형 상단 표면들과 접촉하는, 반도체 구조물.
  64. 제60항에 있어서,
    상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물들 각각은 절연 스페이서에 의해 측방향으로 둘러싸이고;
    상기 절연 해자 트렌치 구조물은 상기 메모리 막과 동일한 재료를 포함하는 절연 라이너를 포함하는, 반도체 구조물.
  65. 제64항에 있어서, 상기 절연 해자 구조물은 상기 메모리 스택 구조물들 각각에 포함된 층들과 동일한 세트의 층들을 포함하는 층 스택(layer stack)을 포함하는, 반도체 구조물.
  66. 제60항에 있어서,
    상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물들 각각은 절연 스페이서에 의해 측방향으로 둘러싸이고;
    상기 절연 해자 트렌치 구조물은 상기 절연 스페이서와 동일한 재료를 포함하는 절연 라이너를 포함하는, 반도체 구조물.
  67. 제66항에 있어서, 상기 절연 해자 트렌치 구조물은 상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물과 동일한 도전성 재료를 포함하는 도전성 충전 부분을 포함하는, 반도체 구조물.
  68. 제60항에 있어서, 상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 각각의 수평 채널들과 접촉하는 각각의 아래에 놓인 소스 영역들과 접촉하는 소스 라인들을 포함하는, 반도체 구조물.
  69. 제58항에 있어서, 상기 절연 해자 구조물은 본질적으로 유전체 충전 재료 부분으로 구성된, 반도체 구조물.
  70. 제58항에 있어서,
    반도체 기판 상에 위치하는 반도체 디바이스들;
    상기 반도체 디바이스들의 노드들에 전기적으로 단락되고 상기 반도체 기판 위에 놓인 적어도 하나의 하위 레벨 유전체 층에 매립된 하위 레벨 금속 상호접속 구조물들; 및
    상기 적어도 하나의 하위 레벨 유전체 층 위에 놓이고, 상기 메모리 스택 구조물들 내의 수직 반도체 채널들에 접속된 수평 반도체 채널들을 포함하는 평면 반도체 재료 층
    을 더 포함하는 반도체 구조물.
  71. 제70항에 있어서, 상기 메모리-레벨 어셈블리 위에 놓이고, 상기 각각의 워드라인들에 전기적으로 결합되고, 적어도 하나의 상위 레벨 유전체 층에 매립된, 상위 레벨 금속 상호접속 구조물들을 더 포함하고,
    상기 관통-메모리-레벨 비아 구조물들은 상기 메모리-레벨 어셈블리를 통해 수직으로 연장되고, 상위 레벨 금속 상호접속 구조물과 하위 레벨 금속 상호접속 구조물의 각각의 쌍들과 접촉하며;
    상기 반도체 디바이스들은 워드라인 스위치 디바이스들을 포함하는, 반도체 구조물.
  72. 제58항에 있어서,
    상기 메모리 스택 구조물들은 수직 NAND 디바이스의 메모리 요소들을 포함하고;
    상기 전기 도전 층들은 상기 수직 NAND 디바이스의 각각의 워드라인을 포함하거나, 상기 수직 NAND 디바이스의 각각의 워드라인에 전기적으로 접속되고;
    상기 반도체 기판은 실리콘 기판을 포함하고;
    상기 수직 NAND 디바이스는 상기 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은, 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치하며;
    상기 실리콘 기판은, 상기 메모리 디바이스를 위한 워드라인 구동기 회로 및 비트라인 구동기 회로를 포함하는 집적 회로를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이는 :
    복수의 반도체 채널 ―상기 복수의 반도체 채널 각각의 적어도 하나의 끝 부분은 상기 반도체 기판의 상단 표면에 실질적으로 수직으로 연장됨―;
    복수의 전하 저장 요소 ―각각의 전하 저장 요소는 상기 복수의 반도체 채널 중의 각각의 반도체 채널에 인접하여 위치함―; 및
    상기 반도체 기판의 상기 상단 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극 ―상기 복수의 제어 게이트 전극은, 적어도, 상기 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 상기 제2 디바이스 레벨에 위치한 제2 제어 게이트 전극을 포함함―
    을 포함하는, 반도체 구조물.
  73. 반도체 구조물을 형성하는 방법으로서,
    반도체 기판 위에 절연 층들과 유전체 스페이서 층들의 적어도 하나의 교대 스택을 형성하는 단계;
    상기 적어도 하나의 교대 스택을 통해 메모리 스택 구조물들 ―상기 메모리 스택 구조물들 각각은 메모리 막과 수직 반도체 채널을 포함함― 을 형성하는 단계;
    상기 적어도 하나의 교대 스택을 통해 관통-메모리-레벨 비아 영역의 구역을 정의하는 해자 트렌치 ―상기 적어도 하나의 교대 스택의 일부는 상기 관통-메모리-레벨 비아 영역 내에 존재함― 를 형성하는 단계;
    상기 해자 트렌치 내의 상기 적어도 하나의 교대 스택의 부분은 그대로 유지하면서 상기 관통-메모리-레벨 비아 영역 외부의 상기 유전체 스페이서 층들의 부분들을 전기 도전 층들 ―상기 전기 도전 층들은 상기 메모리 스택 구조물들을 위한 워드라인들을 구성함― 로 대체하는 단계; 및
    상기 관통-메모리-레벨 비아 영역 내에 관통-메모리-레벨 비아 구조물들을 형성하는 단계
    를 포함하는 방법.
  74. 제73항에 있어서, 상기 관통-메모리-레벨 비아 영역 외부의 상기 유전체 스페이서 층들의 부분을 상기 전기 도전 층들로 대체하기 전에 상기 해자 트렌치 내에 절연 해자 트렌치 구조물을 형성하는 단계를 더 포함하고, 상기 관통-메모리-레벨 비아 영역의 구역은 상기 절연 해자 트렌치 구조물의 닫힌 내주 내의 구역을 포함하는, 방법.
  75. 제73항에 있어서,
    상기 해자 트렌치의 형성과 동시에 상기 적어도 하나의 교대 스택을 통해 배면 컨택트 트렌치를 형성하는 단계; 및
    상기 절연 층들을 상기 전기 도전 층들로 대체하기 전에 상기 배면 컨택트 트렌치를 통해 상기 해자 트렌치에 절연 라이너를 퇴적하는 단계
    를 더 포함하는 방법.
  76. 제75항에 있어서, 상기 배면 컨택트 트렌치 내의 측방향으로 길쭉한 컨택트 비아 구조물 및 상기 절연 라이너 내의 도전성 충전 재료 부분을 동시에 형성하는 단계를 더 포함하는 방법.
  77. 제75항에 있어서, 절연 재료를 퇴적하고 이방성 에칭함으로써 상기 배면 컨택트 트렌치 내의 절연 스페이서 및 상기 절연 층 상의 또 다른 절연 라이너를 동시에 형성하는 단계를 더 포함하는 방법.
  78. 제73항에 있어서,
    상기 해자 트렌치의 형성과 동시에 상기 적어도 하나의 교대 스택을 통해 연장되는 메모리 개구들을 형성하는 단계; 및
    적어도 하나의 유전체 재료 층을 포함하는 층들의 스택을 퇴적하고 이방성 에칭함으로써 각각의 메모리 개구 내의 메모리 막과 상기 해자 트렌치 내의 절연 라이너를 동시에 형성하는 단계
    를 더 포함하는 방법.
  79. 제78항에 있어서,
    상기 메모리 막들 및 상기 절연 라이너 상에 컨포멀 반도체 재료 층을 퇴적하는 단계; 및
    상기 적어도 하나의 교대 스택 위로부터 상기 컨포멀 반도체 재료 층의 부분들을 제거하는 단계
    를 더 포함하고,
    상기 컨포멀 반도체 재료 층의 각각의 나머지 부분은 각각의 메모리 스택 구조물의 수직 반도체 채널을 구성하고;
    상기 해자 트렌치 내의 상기 컨포멀 반도체 재료 층의 나머지 부분은 반도체 충전 재료 부분을 구성하는, 방법.
  80. 제73항에 있어서, 상기 관통-메모리-레벨 비아 영역 외부의 상기 유전체 스페이서 층들의 부분을 상기 전기 도전 층들로 대체하기 전에 본질적으로 상기 유전체 재료로 구성된 해자 트렌치 충전 구조물을 형성하기 위해 상기 해자 트렌치를 유전체 재료로 채우는 단계를 더 포함하는 방법.
  81. 제73항에 있어서,
    상기 적어도 하나의 교대 스택의 주변부에 테라스들을 포함하는 계단 영역들 ―각각의 아래에 놓인 유전체 스페이서 층은 상기 적어도 하나의 교대 스택 내에서 임의의 위에 놓인 유전체 스페이서 층보다 제1 수평 방향을 따라 더 멀리 연장됨― 을 형성하는 단계; 및
    상기 계단 영역들 위에 역-계단형 유전체 재료 부분 ―상기 해자 트렌치는 제1 계단 영역 외부 및 제2 계단 영역 내부에 형성됨― 을 형성하는 단계
    를 더 포함하는 방법.
  82. 제81항에 있어서,
    상기 관통-메모리-레벨 비아 구조물들은, 상기 적어도 하나의 교대 스택의 나머지 부분의 최상단 표면 및 상기 적어도 하나의 교대 스택의 최하단 표면을 포함하는 제1 수평면으로부터 수직으로 연장되고;
    상기 역-계단형 유전체 재료 부분의 나머지 부분은 상기 제1 계단 영역 내의 상기 전기 도전 층들의 부분들 및 상기 제2 계단 영역 내의 상기 유전체 스페이서 층들의 나머지 부분들 위로 계속 연장되는, 방법.
  83. 제73항에 있어서, 제1 수평 방향을 따라 연장되고 상기 메모리-레벨 어셈블리를 복수의 측방향으로 이격된 블록으로 측방향으로 분할하는 복수의 측방향으로 길쭉한 컨택트 비아 구조물을 형성하는 단계를 더 포함하고,
    상기 복수의 블록은 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 배열된 제1 블록, 제2 블록 및 제3 블록을 순서대로 포함하는 적어도 3개의 이웃 블록들의 세트를 포함하고;
    상기 해자 트렌치는 상기 제2 블록의 길이방향 단부 상에 및 상기 제1 블록의 계단 영역과 상기 제3 블록의 계단 영역 사이에 형성되며, 상기 제1 블록 및 상기 제3 블록의 각각의 계단 영역은 테라스들을 포함하고 테라스들에서 각각의 아래에 놓인 전기 도전 층이 상기 메모리-레벨 어셈블리 내에서 임의의 위에 놓인 전기 도전 층보다 상기 제1 수평 방향을 따라 더 멀리 연장되는, 방법.
  84. 제73항에 있어서,
    상기 반도체 기판 상에 워드라인 스위치 반도체 디바이스들을 형성하는 단계;
    상기 워드라인 스위치 반도체 디바이스들의 노드들에 전기적으로 단락되고 상기 반도체 기판 위의 적어도 하나의 하위 레벨 유전체 층에 매립된 하위 레벨 금속 상호접속 구조물들을 형성하는 단계;
    상기 적어도 하나의 하위 레벨 유전체 층 위에 평면 반도체 재료 층 ―상기 평면 반도체 재료 층은 상기 메모리 스택 구조물들 내의 수직 반도체 채널들에 접속된 수평 반도체 채널들을 포함함― 을 형성하는 단계; 및
    상기 메모리-레벨 어셈블리 위에 놓이고, 상기 워드라인들에 전기적으로 결합되며, 적어도 하나의 상위 레벨 유전체 층에 매립된 상위 레벨 금속 상호접속 구조물들 ―상기 관통-메모리-레벨 비아 구조물들은 상위 레벨 금속 상호접속 구조물과 하위 레벨 금속 상호접속 구조물의 각각의 쌍들과 접촉함― 을 형성하는 단계
    를 더 포함하는 방법.
  85. 제73항에 있어서,
    상기 메모리 스택 구조물들은 수직 NAND 디바이스의 메모리 요소들을 포함하고;
    상기 전기 도전 층들은 상기 수직 NAND 디바이스의 각각의 워드라인을 포함하거나, 상기 수직 NAND 디바이스의 각각의 워드라인에 전기적으로 접속되고;
    상기 반도체 기판은 실리콘 기판을 포함하고;
    상기 수직 NAND 디바이스는 상기 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은, 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치하며;
    상기 실리콘 기판은, 상기 메모리 디바이스를 위한 워드라인 구동기 회로 및 비트라인 구동기 회로를 포함하는 집적 회로를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이는 :
    복수의 반도체 채널 ―상기 복수의 반도체 채널 각각의 적어도 하나의 끝 부분은 상기 반도체 기판의 상단 표면에 실질적으로 수직으로 연장됨―;
    복수의 전하 저장 요소 ―각각의 전하 저장 요소는 상기 복수의 반도체 채널 중의 각각의 반도체 채널에 인접하여 위치함―; 및
    상기 반도체 기판의 상기 상단 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극 ―상기 복수의 제어 게이트 전극은, 적어도, 상기 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 상기 제2 디바이스 레벨에 위치한 제2 제어 게이트 전극을 포함함―
    을 포함하는, 방법.
  86. 반도체 구조물로서,
    반도체 기판 위에 위치하고 전기 도전 층들과 절연 층들의 제1 부분들의 적어도 하나의 교대 스택을 포함하고, 상기 적어도 하나의 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들을 더 포함하는 메모리-레벨 어셈블리 ―상기 메모리 스택 구조물들 각각은 메모리 막과 수직 반도체 채널을 포함하고, 상기 전기 도전 층들은 상기 메모리 스택 구조물들을 위한 워드라인들을 구성하고, 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 상기 메모리-레벨 어셈블리를 통해 수직으로 연장되고, 제1 수평 방향을 따라 측방향으로 연장되며, 상기 적어도 하나의 교대 스택을 상기 메모리-레벨 어셈블리 내의 복수의 측방향으로 이격된 블록으로 측방향으로 분할함―; 및
    블록 내의 관통-메모리-레벨 비아 영역에 위치한 적어도 하나의 관통-메모리-레벨 비아 구조물
    을 포함하고,
    상기 관통-메모리-레벨 비아 영역은 한 쌍의 측방향으로 길쭉한 컨택트 비아 구조물들 사이에 및 상기 블록 내에 위치한 메모리 스택 구조물들의 2개 그룹 사이에 위치하며;
    상기 적어도 하나의 관통-메모리-레벨 비아 구조물 각각은 상기 메모리-레벨 어셈블리를 통해 수직으로 연장되고;
    상기 적어도 하나의 관통-메모리-레벨 비아 구조물 각각은 각각의 절연 라이너에 의해 상기 전기 도전 층들로부터 측방향으로 전기적으로 격리되는, 반도체 구조물.
  87. 제86항에 있어서,
    상기 메모리-레벨 어셈블리 아래의 상기 반도체 기판 상에 또는 상기 반도체 기판 위에 위치하는 반도체 디바이스들; 및
    상기 반도체 디바이스들의 노드들에 전기적으로 단락되고 상기 반도체 기판 위에 놓인 적어도 하나의 하위 레벨 유전체 층에 매립되며 상기 적어도 하나의 관통-메모리-레벨 비아 구조물과 접촉하는 하위 레벨 금속 상호접속 구조물들
    을 더 포함하는 반도체 구조물.
  88. 제87항에 있어서, 상기 적어도 하나의 하위 레벨 유전체 층 위에 놓이고, 상기 메모리 스택 구조물들 내의 수직 반도체 채널들에 접속된 수평 반도체 채널들을 포함하는 평면 반도체 재료 층
    을 더 포함하는 반도체 구조물.
  89. 제87항에 있어서,
    상기 적어도 하나의 관통-메모리-레벨 비아 구조물은 소스 션트 라인(source shunt line) 또는 전력 스트랩(power strap) 중 적어도 하나에 전기적으로 결합되고;
    상기 반도체 디바이스들은 워드라인 스위치 트랜지스터들을 포함하는, 반도체 구조물.
  90. 제89항에 있어서, 상기 적어도 하나의 관통-메모리-레벨 비아 구조물의 각각의 측벽의 하단 부분은 상기 적어도 하나의 하위 레벨 유전체 층과 물리적으로 접촉하는, 반도체 구조물.
  91. 제89항에 있어서, 각각의 절연 라이너는 상기 절연 라이너에 의해 에워싸인 각각의 관통-메모리-레벨 비아 구조물보다 작은 수직 범위를 갖는, 반도체 구조물.
  92. 제86항에 있어서,
    상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물들 각각은 절연 스페이서에 의해 상기 적어도 하나의 교대 스택으로부터 측방향으로 전기적으로 격리되고; 상기 적어도 하나의 관통-메모리-레벨 비아 구조물 각각은, 상기 절연 스페이서와 동일한 재료 조성 및 동일한 두께를 갖는 절연 라이너에 의해 상기 적어도 하나의 교대 스택으로부터 측방향으로 전기적으로 격리된, 반도체 구조물.
  93. 제86항에 있어서, 상기 반도체 기판 위에 놓이고, 상기 메모리 스택 구조물들 내의 수직 반도체 채널들에 접속된 수평 반도체 채널들을 포함하는 평면 반도체 재료 층
    을 더 포함하고,
    상기 적어도 하나의 관통-메모리-레벨 비아 구조물은 상기 평면 반도체 재료 층의 개구를 통해 연장되며;
    상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 상기 평면 반도체 재료 층의 상단 표면에서 종단되는, 반도체 구조물.
  94. 제93항에 있어서, 상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 상기 평면 반도체 재료 층 내에 위치한 각각의 수평 채널들과 접촉하는 각각의 아래에 놓인 소스 영역들과 접촉하는 소스 라인들을 포함하는, 반도체 구조물.
  95. 제86항에 있어서, 상기 관통-메모리-레벨 비아 영역 내에 위치하고, 유전체 스페이서 층들 ―상기 유전체 스페이서 층들 각각은 각각의 전기 도전층과 동일한 레벨에 위치함― 과 상기 절연 층들의 제2 부분들의 교대 층들을 포함하는 적어도 하나의 제2 교대 스택
    을 더 포함하는 반도체 구조물.
  96. 제95항에 있어서,
    상기 관통-메모리-레벨 비아 영역은 상기 적어도 하나의 제2 교대 스택을 측방향으로 에워싸는 절연 해자 트렌치 구조물을 포함하는, 반도체 구조물.
  97. 제96항에 있어서, 상기 절연 해자 트렌치 구조물의 내측 측벽들과 상기 적어도 하나의 관통-메모리-레벨 비아 구조물의 측벽들은 상기 적어도 하나의 제2 교대 스택과 물리적으로 접촉하는, 반도체 구조물.
  98. 제96항에 있어서,
    상기 절연 해자 트렌치 구조물은 외측 절연 라이너 및 내측 절연 라이너를 포함하고;
    상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물들 각각은 상기 내측 절연 라이너와 동일한 조성 및 동일한 두께를 갖는 유전체 재료를 포함하는 절연 스페이서에 의해 측방향으로 둘러싸인, 반도체 구조물.
  99. 제96항에 있어서, 상기 절연 해자 트렌치 구조물은 상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물과 동일한 재료 조성을 갖는 도전성 충전 부분을 포함하는, 반도체 구조물.
  100. 제96항에 있어서,
    상기 절연 해자 트렌치 구조물은 외측 절연 라이너와 내측 절연 충전 부분으로 구성되고;
    상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물들 각각은 내측 절연 충전 부분과 동일한 유전체 재료를 포함하는 절연 스페이서에 의해 측방향으로 둘러싸인, 반도체 구조물.
  101. 제86항에 있어서,
    상기 메모리 스택 구조물들은 수직 NAND 디바이스의 메모리 요소들을 포함하고;
    상기 전기 도전 층들은 상기 수직 NAND 디바이스의 각각의 워드라인을 포함하거나, 상기 수직 NAND 디바이스의 각각의 워드라인에 전기적으로 접속되고;
    상기 반도체 기판은 실리콘 기판을 포함하고;
    상기 수직 NAND 디바이스는 상기 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은, 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치하며;
    상기 실리콘 기판은, 상기 메모리 디바이스를 위한 워드라인 구동기 회로 및 비트라인 구동기 회로를 포함하는 집적 회로를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이는 :
    복수의 반도체 채널 ―상기 복수의 반도체 채널 각각의 적어도 하나의 끝 부분은 상기 반도체 기판의 상단 표면에 실질적으로 수직으로 연장됨―;
    복수의 전하 저장 요소 ―각각의 전하 저장 요소는 상기 복수의 반도체 채널 중의 각각의 반도체 채널에 인접하여 위치함―; 및
    상기 반도체 기판의 상기 상단 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극 ―상기 복수의 제어 게이트 전극은, 적어도, 상기 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 상기 제2 디바이스 레벨에 위치한 제2 제어 게이트 전극을 포함함―
    을 포함하는, 반도체 구조물.
  102. 반도체 구조물을 형성하는 방법으로서,
    반도체 기판 위에 위치한 메모리-레벨 어셈블리를 형성하는 단계 ―상기 메모리-레벨 어셈블리는 전기 도전 층들과 절연 층들의 제1 부분들의 적어도 하나의 교대 스택을 포함하고, 상기 적어도 하나의 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들을 더 포함하며, 상기 메모리 스택 구조물들 각각은 메모리 막과 수직 반도체 채널을 포함함― ;
    상기 메모리-레벨 어셈블리를 통해 복수의 측방향으로 길쭉한 컨택트 비아 구조물을 형성하는 단계 ―상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 제1 수평 방향을 따라 측방향으로 연장되고, 상기 적어도 하나의 교대 스택을 상기 메모리-레벨 어셈블리 내의 복수의 측방향으로 이격된 블록으로 측방향으로 분할함―; 및
    블록 내의 관통-메모리-레벨 비아 영역에 적어도 하나의 관통-메모리-레벨 비아 구조물을 형성하는 단계 ―상기 관통-메모리-레벨 비아 영역은 한 쌍의 측방향으로 길쭉한 컨택트 비아 구조물들 사이에 및 상기 블록에 위치한 메모리 스택 구조물들의 2개 그룹 사이에 위치하고 관통-메모리-레벨 비아 구조물들을 포함하고, 상기 적어도 하나의 관통-메모리-레벨 비아 구조물 각각은 상기 메모리-레벨 어셈블리를 통해 수직으로 연장됨―
    를 포함하는 방법.
  103. 제102항에 있어서,
    상기 반도체 기판 상에 또는 상기 반도체 기판 위에 위치하는 반도체 디바이스들을 형성하는 단계; 및
    상기 반도체 디바이스들의 노드들에 전기적으로 단락되고 상기 반도체 기판 위의 적어도 하나의 하위 레벨 유전체 층에 매립된 하위 레벨 금속 상호접속 구조물들 ―상기 적어도 하나의 관통-메모리-레벨 비아 구조물은 상기 하위 레벨 금속 상호접속 구조물들 상에 형성됨― 을 형성하는 단계
    를 더 포함하는 방법.
  104. 제103항에 있어서, 상기 적어도 하나의 하위 레벨 유전체 층 위에 평면 반도체 재료 층을 형성하는 단계를 더 포함하고, 상기 평면 반도체 재료 층은 상기 메모리 스택 구조물들 내의 수직 반도체 채널들에 접속된 수평 반도체 채널들을 포함하는, 방법.
  105. 제102항에 있어서,
    상기 메모리-레벨 어셈블리를 통해 적어도 하나의 관통-메모리-레벨 개구를 형성하는 단계;
    각각의 관통-메모리-레벨 개구의 주변 둘레에 절연 라이너를 형성하는 단계; 및
    각각의 절연 라이너 상에 관통-메모리-레벨 비아 구조물을 형성하는 단계
    를 더 포함하는 방법.
  106. 제105항에 있어서,
    상기 적어도 하나의 관통-메모리-레벨 개구의 형성과 동시에 상기 적어도 하나의 교대 스택을 통해 배면 컨택트 트렌치를 형성하는 단계; 및
    컨포멀 절연 재료 층을 퇴적하고 이방성 에칭함으로써 상기 적어도 하나의 절연 라이너의 형성과 동시에 상기 배면 컨택트 트렌치의 측벽 상에 절연 스페이서를 형성하는 단계
    를 더 포함하고,
    상기 컨포멀 절연 재료 층이 이방성 에칭되는 동안 상기 적어도 하나의 관통-메모리-레벨 개구는 아래쪽으로 연장되고;
    하위 레벨 금속 상호접속 구조물은 상기 적어도 하나의 관통-메모리-레벨 개구 중 하나의 하단에서 물리적으로 노출되는, 방법.
  107. 제106항에 있어서, 상기 배면 컨택트 트렌치 내의 측방향으로 길쭉한 컨택트 비아 구조물 및 각각의 절연 라이너 내의 도전성 충전 재료 부분을 동시에 형성하는 단계를 더 포함하는 방법.
  108. 제102항에 있어서, 상기 반도체 기판 위에 평면 반도체 재료 층을 형성하는 단계를 더 포함하고, 상기 평면 반도체 재료 층은 상기 메모리 스택 구조물들 내의 수직 반도체 채널들에 접속된 수평 반도체 채널들을 포함하며,
    상기 관통-메모리-레벨 비아 구조물들은 상기 평면 반도체 재료 층의 개구를 통해 연장되고;
    상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물들은 상기 평면 반도체 재료 층의 상단 표면에서 종단되며;
    상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 상기 평면 반도체 재료 층 내에 위치한 각각의 수평 채널들과 접촉하는 각각의 아래에 놓인 소스 영역들과 접촉하는 소스 라인들을 포함하는, 방법.
  109. 제102항에 있어서,
    상기 반도체 기판 위에 절연 층들과 희생 재료 층들의 적어도 하나의 공정중(in-process) 교대 스택을 형성하는 단계;
    상기 관통-메모리-레벨 비아 영역에 적어도 하나의 관통-메모리-레벨 개구를 형성하는 단계;
    배면 오목부들을 형성하기 위해 상기 절연 층들에 대해 선택적으로 상기 희생 재료 층들을 제거하는 단계; 및
    상기 배면 오목부들을 상기 전기 도전 층으로 채움으로써, 상기 적어도 하나의 교대 스택을 형성하는 단계
    를 더 포함하는 방법.
  110. 제109항에 있어서,
    상기 적어도 하나의 관통-메모리-레벨 개구의 형성과 동시에 배면 컨택트 트렌치들을 형성하는 단계;
    상기 전기 도전 층들의 형성 후에 상기 배면 컨택트 트렌치들 각각 내의 절연 스페이서 및 상기 적어도 하나의 관통-메모리-레벨 개구 각각 내의 절연 라이너를 동시에 형성하는 단계; 및
    상기 적어도 하나의 관통-메모리-레벨 비아 구조물 및 상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물을 동시에 형성하는 단계
    를 더 포함하는 방법.
  111. 제109항에 있어서, 상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물의 형성 전에, 상기 적어도 하나의 관통-메모리-레벨 개구 각각을, 각각의 절연 라이너 및 각각의 관통-메모리-레벨 비아 구조물로 채우는 단계를 더 포함하는 방법.
  112. 제102항에 있어서,
    상기 반도체 기판 위에 절연 층들과 희생 재료 층들의 적어도 하나의 공정중 교대 스택을 형성하는 단계;
    외주부 내에 상기 관통-메모리-레벨 비아 영역의 구역을 포함하는 해자 트렌치 및 상기 적어도 하나의 공정중 교대 스택을 통해 배면 컨택트 트렌치들을 형성하는 단계;
    상기 배면 컨택트 트렌치들의 측벽들이 물리적으로 환경에 노출되면서, 상기 해자 트렌치의 측벽들 상에 패터닝된 절연 라이너 층을 형성하는 단계;
    상기 관통-메모리-레벨 비아 영역에 적어도 하나의 관통-메모리-레벨 개구를 형성하는 단계;
    상기 배면 컨택트 트렌치들을 통해 에칭제를 도입함으로써 상기 절연 층들에 대해 선택적으로 상기 희생 재료 층들을 제거함으로써, 배면 오목부들을 형성하는 단계; 및
    상기 배면 컨택트 트렌치들을 통해 반응물을 도입함으로써 상기 배면 오목부들을 상기 전기 도전 층으로 채움으로써, 상기 적어도 하나의 교대 스택을 형성하는 단계
    를 더 포함하는 방법.
  113. 제112항에 있어서,
    상기 배면 컨택트 트렌치들 내의 절연 스페이서들 및 상기 해자 트렌치 내의 상기 패터닝된 절연 라이너를 동시에 형성하는 단계; 및
    상기 패터닝된 절연 스페이서들 상의 상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물 및 상기 절연 라이너 상의 도전성 충전 재료 부분을 동시에 형성하는 단계
    를 더 포함하고,
    상기 적어도 하나의 공정중 교대 스택의 나머지 부분은 상기 해자 트렌치에 의해 에워싸인 구역 내에 남아있는, 방법.
  114. 제112항에 있어서,
    상기 배면 컨택트 트렌치들 내의 절연 스페이서들 및 상기 해자 트렌치 내의 절연 재료 충전 부분을 동시에 형성하는 단계; 및
    상기 절연 스페이서들 상에 복수의 측방향으로 길쭉한 컨택트 비아 구조물을 형성하는 단계
    를 더 포함하고,
    상기 적어도 하나의 공정중 교대 스택의 나머지 부분은 상기 해자 트렌치에 의해 에워싸인 구역 내에 남아있는, 방법.
  115. 제102항에 있어서,
    상기 메모리 스택 구조물들은 수직 NAND 디바이스의 메모리 요소들을 포함하고;
    상기 전기 도전 층들은 상기 수직 NAND 디바이스의 각각의 워드라인을 포함하거나, 상기 수직 NAND 디바이스의 각각의 워드라인에 전기적으로 접속되고;
    상기 반도체 기판은 실리콘 기판을 포함하고;
    상기 수직 NAND 디바이스는 상기 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은, 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치하며;
    상기 실리콘 기판은, 상기 메모리 디바이스를 위한 워드라인 구동기 회로 및 비트라인 구동기 회로를 포함하는 집적 회로를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이는 :
    복수의 반도체 채널 ―상기 복수의 반도체 채널 각각의 적어도 하나의 끝 부분은 상기 반도체 기판의 상단 표면에 실질적으로 수직으로 연장됨―;
    복수의 전하 저장 요소 ―각각의 전하 저장 요소는 상기 복수의 반도체 채널 중의 각각의 반도체 채널에 인접하여 위치함―; 및
    상기 반도체 기판의 상기 상단 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극 ―상기 복수의 제어 게이트 전극은, 적어도, 상기 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 상기 제2 디바이스 레벨에 위치한 제2 제어 게이트 전극을 포함함―
    을 포함하는, 방법.
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