KR20190119155A - 3 차원 메모리 디바이스의 조인트 개구부 구조 및 그 제조 방법 - Google Patents

3 차원 메모리 디바이스의 조인트 개구부 구조 및 그 제조 방법 Download PDF

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KR20190119155A
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Abstract

3D 메모리 디바이스의 조인트 개구부 구조 및 제조 방법이 제공된다. 조인트 개구부 구조는 제 1 스택 층 및 제 1 절연 접속 층을 관통하는 제 1 관통 홀, 제 1 관통 홀의 하단에서의 제 1 채널 구조, 제 1 관통 홀의 측벽 상의 제 1 기능 층, 제 1 기능 층의 측벽 상의 제 2 채널 구조, 제 1 관통 홀 위의 제 3 채널 구조, 제 3 채널 구조 상의 제 2 스택 층, 제 2 스택 층 상의 제 2 절연 접속 층, 제 2 스택 층 및 제 2 절연 접속 층을 관통하는 제 2 관통 홀, 제 2 관통 홀의 측벽 상에 배치된 제 2 기능 층, 제 2 기능 층의 측벽 상의 제 4 채널 구조, 및 제 2 관통 홀 위의 제 5 채널 구조를 포함한다.

Description

3 차원 메모리 디바이스의 조인트 개구부 구조 및 그 제조 방법
본 출원은 2017 년 3 월 8 일자로 출원된 중국 특허 출원 제201710134782.1호 및 2017 년 3 월 8 일자로 출원된 중국 특허 출원 제201710134783.6호의 우선권을 주장하며, 이들의 전체 내용은 본원에 참고로 포함된다.
본 개시 내용은 일반적으로 반도체 기술 분야에 관한 것으로, 보다 상세하게는 3 차원(3D) 메모리 디바이스의 조인트 개구부 구조 및 이를 형성하는 방법에 관한 것이다.
반도체 기술이 발전함에 따라, 3D NAND 메모리 디바이스와 같은 3 차원(3D) 메모리 디바이스는 보다 많은 산화물/질화물(oxide/nitride)(ON) 층을 지속적으로 스케일링하게 된다. 이에 따라, 단일 에칭 공정을 사용하여 상당한 깊이를 갖는 3D 메모리 디바이스에 채널 홀을 형성하는 것은 어려워진다. 채널 홀 종횡비(channel hole aspect ratio)가 증가함에 따라, 채널 홀 에칭은 기하급수적으로 느려지게 된다. 또한, 보우-프리(bow-free)의 직선형 프로파일, 임계 치수(critical dimension)(CD) 균일성, 최소 비틀림 등을 포함하여 형성된 채널 홀의 공정 능력 제어(process capability control)는 더욱 어려워지는 경향이 있다. 따라서, 단일 에칭 방법은 비용 및 공정 능력 모두에서 효율적일 수 없다.
본 개시 내용의 일부 실시예에 따르면, 3 차원(3D) 메모리 디바이스의 조인트 개구부 구조 및 그 형성 방법이 제공된다.
본 개시 내용의 일 양태는 3 차원(3D) 메모리 디바이스에서 조인트 개구부 구조를 형성하는 방법을 제공한다. 상기 방법은, 제 1 스택 층(first stacked layer)을 형성하고, 상기 제 1 스택 층 상에 제 1 절연 접속 층을 형성하는 단계, 상기 제 1 스택 층 및 상기 제 1 절연 접속 층을 관통하는 제 1 관통 홀을 형성하는 단계, 상기 제 1 관통 홀에 의해 노출되는 기판의 표면에 오버레이되는 제 1 채널 구조를 형성하는 단계, 상기 제 1 관통 홀의 측벽 상에 제 1 기능 층을 형성하는 단계, 상기 제 1 기능 층의 측벽 및 상기 제 1 채널 구조의 노출된 표면 상에 제 2 채널 구조를 형성하고 제 1 충전 구조를 형성하는 단계, 및 상기 제 1 관통 홀 위에서 상기 제 2 채널 구조와 접촉하는 제 3 채널 구조를 형성하는 단계를 포함한다. 기판 상의 상기 제 3 채널 구조의 돌출부는 상기 기판 상의 상기 제 1 관통 홀의 돌출부를 덮는다. 상기 방법은, 상기 제 1 절연 접속 층 상에 제 2 스택 층을 형성하고 제 2 절연 접속 층을 형성하는 단계, 상기 제 2 스택 층 및 상기 제 2 절연 접속 층을 관통하는 제 2 관통 홀을 형성하는 단계를 더 포함한다. 상기 기판 상의 제 2 관통 홀의 돌출부는 상기 기판 상의 제 1 관통 홀의 돌출부와 적어도 부분적으로 중첩된다. 상기 방법은, 상기 제 2 관통 홀의 측벽 상에 제 2 기능 층을 형성하는 단계, 상기 제 2 기능 층의 측벽 및 상기 제 3 채널 구조의 노출된 표면 상에 제 4 채널 구조를 형성하고 제 2 충전 구조를 형성하는 단계, 및 상기 제 2 관통 홀 위에 상기 제 4 채널 구조와 접촉하는 제 5 채널 구조를 형성하는 단계를 더 포함한다.
일부 실시예에서, 상기 제 1 스택 층은 제 1 개수의 산화물/질화물 층 페어(first number of oxide/nitride layer pairs)를 포함하고, 상기 제 2 스택 층은 제 2 개수의 산화물/질화물 층 페어를 포함한다. 상기 제 1 개수와 상기 제 2 개수는 32 이상이다.
상기 제 1 기능 층을 형성하는 단계는 상기 제 1 관통 홀의 측벽 및 상기 제 1 채널 구조의 노출된 표면 상에 제 1 터널링 층을 형성하는 단계를 포함한다. 상기 제 1 터널링 층은 동작 중에 전하를 생성하도록 구성된다. 상기 제 1 기능 층을 형성하는 단계는 상기 제 1 터널링 층에 의해 생성된 전하를 저장하기 위해 상기 제 1 터널링 층의 표면 상에 제 1 저장 층을 형성하는 단계, 상기 제 1 저장 층에서 전하의 유출(outflow)을 차단하기 위해 상기 제 1 저장 층의 표면 상에 제 1 장벽 층을 형성하는 단계, 후속 제거 공정에서 상기 제 1 장벽 층이 손상되는 것을 방지하기 위해, 상기 제 1 장벽 층의 표면 상에 제 1 패시베이션 층을 형성하는 단계, 및 상기 제 1 채널 구조의 표면 상의 상기 제 1 패시베이션 층, 상기 제 1 장벽 층, 상기 제 1 저장 층 및 상기 제 1 터널링 층의 부분들을 제거하는 단계를 더 포함한다. 상기 제 1 관통 홀의 측벽 상의 상기 제 1 패시베이션 층, 상기 제 1 장벽 층, 상기 제 1 저장 층 및 상기 제 1 터널링 층의 남아 있는 부분들은 상기 제 1 기능 층을 형성한다.
상기 제 2 채널 구조 및 상기 제 1 충전 구조를 형성하는 단계는 상기 제 1 패시베이션 층의 측벽 및 제 1 채널 층의 노출된 표면을 덮는 제 2 채널 층을 형성하는 단계, 상기 제 2 채널 층의 표면을 덮는 제 1 충전 층을 형성하는 단계, 상기 제 1 충전 층의 일부를 제거하여 상기 제 1 충전 구조를 형성하는 단계 - 상기 제 1 충전 구조의 상단 표면은 상기 제 1 절연 접속 층의 상단 표면보다 낮음 - , 및 상기 제 2 채널 층의 일부를 제거하여 상기 제 2 채널 구조를 형성하는 단계를 포함한다. 상기 제 2 채널 구조의 상단 표면은 상기 제 1 절연 접속 층의 상단 표면보다 낮다.
상기 제 3 채널 구조를 형성하는 단계는 상기 제 1 절연 접속 층을 에칭하여 제 1 그루브를 형성하는 단계를 포함한다. 일부의 다른 실시예에서, 상기 제 3 채널 구조를 형성하는 단계는 상기 제 1 절연 접속 층 및 상기 제 1 스택 층의 상단 질화물 층의 적어도 일부를 에칭하여 제 1 그루브를 형성하는 단계를 포함한다. 기판 상의 상기 제 1 그루브의 돌출부는 상기 기판 상의 상기 제 1 관통 홀의 돌출부를 덮는다. 상기 제 3 채널 구조를 형성하는 단계는 상기 제 1 그루브 내에 제 3 채널 층을 형성하는 단계 - 상기 제 3 채널 층은 상기 제 2 채널 구조와 접촉함 -, 및 상기 제 1 절연 접속 층 및 상기 제 3 채널 층의 상단 표면을 평탄화하여 상기 제 3 채널 구조를 형성하는 단계를 더 포함한다.
일부 실시예에서, 상기 방법은 상기 제 1 관통 홀을 형성하기 전에 상기 제 1 절연 접속 층 위에 오버레이되는 제 1 마스크 층을 형성하는 단계, 및 상기 제 3 채널 구조를 형성한 후에 상기 제 1 마스크 층을 제거하는 단계, 및 상기 제 2 관통 홀을 형성하기 전에 상기 제 2 절연 접속 층 상에 제 2 마스크 층을 형성하는 단계, 및 상기 제 5 채널 구조를 형성한 후 상기 제 1 마스크 층을 제거하는 단계를 더 포함한다.
상기 제 4 채널 구조 및 상기 제 2 충전 구조를 형성하는 단계는 상기 제 2 기능 층의 측벽 및 상기 제 3 채널 층의 노출된 표면을 덮는 제 4 채널 층을 형성하는 단계, 상기 제 4 채널 층의 표면을 덮는 제 2 충전 층을 형성하는 단계, 상기 제 2 충전 층의 일부를 제거하여 상기 제 2 충전 구조를 형성하는 단계, 및 상기 제 4 채널 층의 일부를 제거하여 상기 제 4 채널 구조를 형성하는 단계를 포함하고, 상기 제 4 채널 구조의 상단 표면은 상기 제 2 절연 접속 층의 상단 표면보다 낮다. 상기 제 2 충전 구조의 상단 표면은 상기 제 2 절연 접속 층의 상단 표면보다 낮다.
상기 제 5 채널 구조를 형성하는 단계는 상기 제 2 절연 접속 층을 에칭하여 제 2 그루브를 형성하는 단계, 상기 제 2 그루브 내에 제 5 채널 층을 형성하는 단계 - 상기 제 5 채널 층은 상기 제 4 채널 구조와 접촉함 -, 및 상기 제 2 절연 접속 층 및 상기 제 5 채널 층의 상단 표면을 평탄화하여 상기 제 5 채널 구조를 형성하는 단계를 포함한다. 기판 상의 상기 제 2 그루브의 돌출부는 상기 기판 상의 상기 제 2 관통 홀의 돌출부를 덮는다.
본 개시 내용의 다른 양태는 3 차원(3D) 메모리 디바이스에서 조인트 개구부 구조를 형성하는 방법을 제공한다. 상기 방법은 3D 메모리 디바이스의 기판 상에 제 1 스택 층을 형성하고 제 1 절연 접속 층을 형성하는 단계를 포함한다. 3D 메모리 디바이스는 복수의 채널 홀을 형성하기 위한 제 1 영역, 복수의 계단 구조 더미 홀을 형성하기 위한 제 2 영역, 및 복수의 관통 어레이 컨택 장벽을 형성하기 위한 제 3 영역을 포함한다. 상기 방법은, 복수의 제 1 관통 홀을 형성하는 단계 - 각각의 제 1 관통 홀은 상기 제 1 영역, 상기 제 2 영역 및 상기 제 3 영역에서 상기 제 1 스택 층 및 상기 제 1 절연 접속 층을 관통함 -, 각각의 제 1 관통 홀에서 기판의 표면에 오버레이되는 제 1 채널 구조를 형성하는 단계, 각각의 제 1 관통 홀의 측벽 상에 제 1 기능 층을 형성하는 단계, 각각의 제 1 관통 홀 내의 상기 제 1 기능 층의 측벽 및 상기 제 1 채널 구조의 노출된 표면 상에 제 2 채널 구조를 형성하고 제 1 충전 구조를 형성하는 단계, 각각의 제 1 관통 홀 위에 상기 제 2 채널 구조와 접촉하는 제 3 채널 구조를 형성하는 단계를 더 포함한다. 기판 상의 상기 제 3 채널 구조의 돌출부는 상기 기판 상의 대응하는 제 1 관통 홀의 돌출부를 덮는다. 상기 방법은, 상기 제 1 절연 접속 층 상에 제 2 스택 층을 형성하는 단계, 상기 제 2 스택 층 상에 제 2 절연 접속 층을 형성하는 단계, 복수의 제 2 관통 홀을 형성하는 단계 - 각각의 제 2 관통 홀은 상기 제 2 스택 층 및 상기 제 2 절연 접속 층을 관통함 - 를 더 포함한다. 상기 기판 상의 상기 복수의 제 2 관통 홀의 각각의 돌출부는 상기 기판 상의 대응하는 제 1 관통 홀의 돌출부와 적어도 부분적으로 중첩된다. 상기 방법은 각각의 제 2 관통 홀의 측벽 상에 제 2 기능 층을 형성하는 단계, 상기 제 1 영역 내의 각각의 제 2 관통 홀에서 상기 제 2 기능 층의 측벽 및 상기 제 3 채널 구조의 노출된 표면 상에 제 4 채널 구조를 형성하고 제 2 충전 구조를 형성하는 단계, 상기 제 2 영역 및 상기 제 3 영역에서 각각의 제 2 관통 홀 내의 상기 제 2 기능 층의 측벽 상에 제 2 충전 구조를 형성하는 단계, 및 상기 제 1 영역, 상기 제 2 영역 및 상기 제 3 영역 내의 각각의 제 2 관통 홀 위에 제 5 채널 구조를 형성하는 단계를 더 포함한다. 각각의 제 5 채널 구조는 상기 제 1 영역에서 각각의 제 2 관통 홀 내의 대응하는 제 4 채널 구조와 접촉한다.
상기 제 4 채널 구조 및 상기 제 2 충전 구조를 형성하는 단계는 상기 제 1 패시베이션 층의 측벽 및 제 3 채널 층의 노출된 표면을 덮는 제 4 채널 층을 형성하는 단계, 상기 제 4 채널 층의 표면을 덮는 제 3 충전 층을 형성하는 단계, 상기 제 1 영역에서 상기 제 3 충전 층을 덮는 제 3 마스크 층을 형성하고, 상기 제 3 마스크 층을 마스크로서 사용하여 상기 제 2 영역 및 상기 제 3 영역에서 상기 제 3 충전 층을 제거하는 단계, 상기 제 3 마스크 층을 제거하는 단계, 상기 제 1 영역의 제 3 충전 층을 마스크로서 사용하여 상기 제 2 영역 및 상기 제 3 영역에서 상기 제 4 채널 층을 제거하는 단계, 상기 제 2 영역 및 상기 제 3 영역 내의 상기 제 2 기능 층의 표면 상에 제 4 충전 층을 형성하는 단계, 상기 제 1 영역에서 상기 제 3 충전 층을 제거하는 단계, 상기 제 1 영역, 상기 제 2 영역 및 상기 제 3 영역에서 각각의 제 2 관통 홀 내에 제 2 충전 층을 형성하는 단계, 상기 제 2 충전 층의 일부를 제거하여 각각의 제 2 관통 홀 내에 상기 제 2 충전 구조를 형성하는 단계, 및 상기 제 4 채널 층의 일부를 제거하여 각각의 제 2 관통 홀 내에 상기 제 4 채널 구조를 형성하는 단계를 포함한다. 상기 제 2 충전 구조의 상단 표면은 상기 제 2 절연 접속 층의 상단 표면보다 낮고, 상기 제 4 채널 구조의 상단 표면은 상기 제 2 절연 접속 층의 상단 표면보다 낮다.
본 개시 내용의 또 다른 양태는 3 차원(3D) 메모리 디바이스에서 조인트 개구부 구조를 형성하는 다른 방법을 제공한다. 상기 방법은, 기판 상에 제 1 스택 층을 형성하고 제 1 절연 접속 층을 형성하는 단계, 상기 제 1 스택 층 및 상기 제 1 절연 접속 층을 관통하는 제 1 관통 홀을 형성하는 단계, 상기 제 1 관통 홀에 의해 노출되는 기판의 표면에 오버레이되는 제 1 채널 구조를 형성하는 단계, 상기 제 1 관통 홀의 측벽 상에 제 1 기능 층을 형성하는 단계, 상기 제 1 기능 층의 측벽 및 상기 제 1 채널 구조의 노출된 표면 상에 제 2 채널 구조를 형성하는 단계, 상기 제 1 관통 홀 위에 상기 제 2 채널 구조와 접촉하는 제 3 채널 구조를 형성하는 단계를 포함한다. 기판 상의 상기 제 3 채널 구조의 돌출부는 상기 기판 상의 상기 제 1 관통 홀의 돌출부를 덮는다. 상기 방법은, 상기 제 3 채널 구조 상에 제 2 스택 층을 형성하고 제 2 절연 접속 층을 형성하는 단계, 상기 제 2 스택 층 및 상기 제 2 절연 접속 층을 관통하는 제 2 관통 홀을 형성하는 단계를 더 포함한다. 상기 기판 상의 제 2 관통 홀의 돌출부는 상기 기판 상의 제 1 관통 홀의 돌출부와 적어도 부분적으로 중첩된다. 상기 방법은 상기 제 2 관통 홀의 측벽 상에 제 2 기능 층을 형성하는 단계, 상기 제 2 관통 홀의 하단에서 상기 제 2 기능 층 및 상기 제 3 채널 구조의 일부를 제거하여 상기 제 2 관통 홀과 상기 제 1 관통 홀을 상호 접속함으로써 조인트 관통 홀을 형성하는 단계, 상기 제 3 채널 구조 및 상기 제 2 채널 구조의 남아 있는 부분을 제거하는 단계, 상기 조인트 관통 홀의 측벽 및 상기 제 1 절연 접속 층의 노출된 표면 상에서 상기 제 1 채널 구조와 접촉하는 제 4 채널 구조를 형성하는 단계, 상기 제 4 채널 구조의 표면을 덮는 제 1 충전 구조를 형성하는 단계, 및 상기 조인트 관통 홀 위에 상기 제 4 채널 구조와 접촉하는 제 5 채널 구조를 형성하는 단계를 더 포함한다.
본 개시 내용의 또 다른 양태는 3 차원(3D) 메모리 디바이스에서 조인트 개구부 구조를 형성하는 또 다른 방법을 제공한다. 상기 방법은 3D 메모리 디바이스의 기판 상에 제 1 스택 층을 형성하고 제 1 절연 접속 층을 형성하는 단계를 포함한다. 3D 메모리 디바이스는 복수의 채널 홀을 형성하기 위한 제 1 영역, 복수의 계단 구조 더미 홀을 형성하기 위한 제 2 영역, 및 복수의 관통 어레이 컨택 장벽을 형성하기 위한 제 3 영역을 포함한다. 상기 방법은, 복수의 제 1 관통 홀을 형성하는 단계 - 각각의 제 1 관통 홀은 상기 제 1 영역, 상기 제 2 영역 및 상기 제 3 영역에서 상기 제 1 스택 층 및 상기 제 1 절연 접속 층을 관통함 -, 각각의 제 1 관통 홀에서 기판의 표면 상에 제 1 채널 구조를 형성하는 단계, 각각의 제 1 관통 홀의 측벽 상에 제 1 기능 층을 형성하는 단계, 각각의 제 1 관통 홀 내의 상기 제 1 기능 층의 측벽 및 상기 제 1 채널 구조의 노출된 표면 상에 제 2 채널 구조를 형성하는 단계, 각각의 제 1 관통 홀 위에 상기 제 2 채널 구조와 접촉하는 제 3 채널 구조를 형성하는 단계를 더 포함한다. 기판 상의 상기 제 3 채널 구조의 돌출부는 상기 기판 상의 대응하는 제 1 관통 홀의 돌출부를 덮는다. 상기 방법은, 상기 복수의 제 3 채널 구조 상에 제 2 스택 층을 형성하고 제 2 절연 접속 층을 형성하는 단계, 복수의 제 2 관통 홀을 형성하는 단계 - 각각의 제 2 관통 홀은 상기 제 2 스택 층 및 상기 제 2 절연 접속 층을 관통함 - 를 더 포함한다. 상기 기판 상의 상기 복수의 제 2 관통 홀의 각각의 돌출부는 상기 기판 상의 대응하는 제 1 관통 홀의 돌출부와 적어도 부분적으로 중첩된다. 상기 방법은 각각의 제 2 관통 홀의 측벽 상에 제 2 기능 층을 형성하는 단계, 각각의 제 2 관통 홀의 하단에서 상기 제 2 기능 층 및 상기 제 3 채널 구조의 일부를 제거하여 상기 제 2 관통 홀과 대응하는 제 1 관통 홀을 상호 접속함으로써 복수의 조인트 관통 홀을 형성하는 단계, 각각의 조인트 관통 홀에서 상기 제 3 채널 구조 및 상기 제 2 채널 구조의 남아 있는 부분들을 제거하는 단계, 각각의 조인트 관통 홀의 측벽 및 상기 제 1 절연 접속 층의 노출된 표면 상에서 상기 제 1 채널 구조와 접촉하는 제 4 채널 구조를 형성하는 단계, 각각의 조인트 관통 홀에서 상기 제 4 채널 구조의 표면을 덮는 제 1 충전 구조를 형성하는 단계, 및 상기 제 1 영역, 상기 제 2 영역 및 상기 제 3 영역 내의 각각의 조인트 관통 홀 위에 제 5 채널 구조를 형성하는 단계를 더 포함한다. 각각의 제 5 채널 구조는 상기 제 1 영역에서 각각의 조인트 관통 홀 내의 대응하는 제 4 채널 구조와 접촉한다.
본 개시 내용의 또 다른 양태는 3 차원(3D) 메모리 디바이스의 조인트 개구부 구조를 제공하며, 이 조인트 개구부 구조는 기판에 오버레이되어 배치된 제 1 스택 층, 상기 제 1 스택 층 상에 배치된 제 1 절연 접속 층, 상기 제 1 스택 층 및 상기 제 1 절연 접속 층을 관통하는 제 1 관통 홀, 상기 제 1 관통 홀의 하단에 배치되고 기판의 표면에 오버레이되는 제 1 채널 구조, 상기 제 1 관통 홀의 측벽에 배치된 제 1 기능 층, 상기 제 1 기능 층의 측벽 상에 배치된 상기 제 1 채널 구조와 접촉하는 제 2 채널 구조, 상기 제 1 관통 홀 위에 배치된 상기 제 2 채널 구조와 접촉하는 제 3 채널 구조를 포함한다. 기판 상의 상기 제 3 채널 구조의 돌출부는 상기 기판 상의 상기 제 1 관통 홀의 돌출부를 덮는다. 상기 조인트 개구부 구조는 상기 제 3 채널 구조 상에 배치된 제 2 스택 층, 및 상기 제 2 스택 층 상에 배치된 제 2 절연 접속 층을 더 포함한다. 제 2 관통 홀은 상기 제 2 스택 층 및 상기 제 2 절연 접속 층을 관통한다. 상기 기판 상의 제 2 관통 홀의 돌출부는 상기 기판 상의 제 1 관통 홀의 돌출부와 적어도 부분적으로 중첩된다. 상기 조인트 개구부 구조는 상기 제 2 관통 홀의 측벽 상에 배치된 제 2 기능 층, 상기 제 2 기능 층의 측벽 상에 배치된 상기 제 3 채널 구조와 접촉하는 제 4 채널 구조, 및 상기 제 2 관통 홀 위에 배치된 제 4 채널 구조와 접촉하는 제 5 채널 구조를 더 포함한다.
일부 실시예에서, 제 1 충전 구조는 상기 제 2 채널 구조의 표면을 덮고, 제 2 충전 구조는 상기 제 4 채널 구조의 표면을 덮는다. 상기 제 1 관통 홀은 상기 제 2 관통 홀과는 상호 접속되지 않는다.
일부의 다른 실시예에서, 제 1 충전 구조는 상기 제 2 채널 구조 및 상기 제 4 채널 구조의 표면을 덮는다. 상기 제 1 관통 홀은 상기 제 2 관통 홀과 상호 접속된다.
일부 실시예에서, 상기 제 1 스택 층은 제 1 개수의 도체/유전체 층 페어를 포함하고, 상기 제 2 스택 층은 제 2 개수의 도체/유전체 층 페어를 포함한다.
일부의 다른 실시예에서, 상기 제 1 스택 층은 제 1 개수의 산화물/질화물 층 페어를 포함하고, 상기 제 2 스택 층은 제 2 개수의 산화물/질화물 층 페어를 포함한다. 상기 제 1 개수와 상기 제 2 개수는 32 이상이다.
상기 제 3 채널 구조의 두께는 30nm 내지 70nm의 범위에 있다. 상기 제 1 관통 홀의 상단 애퍼처(top aperture)와 하단 애퍼처 사이의 사이즈 차이는 30nm 이하이다. 상기 제 2 관통 홀의 상단 애퍼처와 하단 애퍼처 사이의 사이즈 차이는 30nm 이하이다.
본 개시 내용의 또 다른 양태는 3 차원(3D) 메모리 디바이스를 제공하며, 이 메모리 디바이스는 기판 상에 배치된 제 1 스택 층, 상기 제 1 스택 층 상에 배치된 제 1 절연 접속 층, 상기 제 1 절연 접속 층 상에 배치된 제 2 스택 층, 상기 제 2 스택 층 상에 배치된 제 2 절연 접속 층, 상기 3D 메모리 디바이스의 제 1 영역 내의 복수의 채널 홀, 상기 3D 메모리 디바이스의 제 2 영역 내의 복수의 계단 구조 더미 홀, 및 상기 3D 메모리 디바이스의 제 3 영역 내의 복수의 관통 어레이 컨택 장벽을 포함한다. 상기 복수의 채널 홀의 각각은 상기 개시된 조인트 개구부 구조를 포함한다.
본 개시 내용의 또 다른 양태는 본 개시 내용의 설명, 청구범위 및 도면에 비추어 본 기술 분야의 기술자에 의해 이해될 수 있다.
본 개시 내용의 다양한 목적, 특징 및 장점은, 이하의 도면과 관련하여 고려될 때 본 개시 내용의 상세한 설명을 참조하여 보다 완전하게 이해될 수 있으며, 도면에서 유사한 참조 번호는 유사한 요소를 식별한다. 이하의 도면은 개시된 다양한 실시예에 따른 예시적인 목적을 위한 예에 불과할 뿐이며 본 개시 내용의 범위를 제한하려는 것이 아님에 주목해야 한다.
도 1 내지 도 22는 본 개시 내용의 일부 실시예에 따른 제조 공정의 특정 스테이지에서 3 차원(3D) 메모리 디바이스의 예시적인 조인트 개구부 구조의 개략적인 구조적 단면도를 도시한다.
도 23a 및 도 23b는 본 개시 내용의 일부 실시예에 따라 3 차원(3D) 메모리 디바이스의 조인트 개구부 구조를 형성하기 위한 예시적인 제조 공정의 개략적인 흐름도를 도시한다.
도 24 내지 도 49는 본 개시 내용의 일부 실시예에 따라 또 다른 제조 공정의 특정 스테이지에서 3 차원(3D) 메모리 디바이스의 또 다른 예시적인 조인트 개구부 구조의 개략적인 구조적 단면도를 도시한다.
도 50a 및 도 50b는 본 개시 내용의 일부 실시예에 따라 3 차원(3D) 메모리 디바이스의 조인트 개구부 구조를 형성하기 위한 또 다른 예시적인 제조 공정의 개략적인 흐름도를 도시한다.
도 51 내지 도 73은 본 개시 내용의 일부 실시예에 따라 또 다른 제조 공정의 특정 스테이지에서 3 차원(3D) 메모리 디바이스의 또 다른 예시적인 조인트 개구부 구조의 개략적인 구조적 단면도를 도시한다.
도 74a 및 도 74b는 본 개시 내용의 일부 실시예에 따라 3 차원(3D) 메모리 디바이스의 조인트 개구부 구조를 형성하기 위한 또 다른 예시적인 제조 공정의 개략적인 흐름도를 도시한다.
도 75 내지 도 102는 본 개시 내용의 일부 실시예에 따라 또 다른 제조 공정의 특정 스테이지에서 3 차원(3D) 메모리 디바이스의 또 다른 예시적인 조인트 개구부 구조의 개략적인 구조적 단면도를 도시한다.
도 103a 및 도 103b는 본 개시 내용의 일부 실시예에 따라 3 차원(3D) 메모리 디바이스의 조인트 개구부 구조를 형성하기 위한 또 다른 예시적인 제조 공정의 개략적인 흐름도를 도시한다.
본 개시 내용의 실시예는 첨부 도면을 참조하여 설명될 것이다.
이제, 본 개시 내용을 이해 및 구현하고 기술적 효과를 실현하기 위해 첨부 도면에 도시된 본 발명의 예시적인 실시예를 상세하게 참조한다. 이하의 설명은 단지 예로서만 행해졌지만 본 개시 내용을 제한하는 것이 아님을 이해할 수 있다. 본 개시 내용의 다양한 실시예 및 서로 충돌하지 않는 실시예들의 다양한 특징들은 다양한 방식으로 결합 및 재 배열될 수 있다. 본 개시 내용의 사상 및 범위를 벗어나지 않으면서, 본 개시 내용의 수정, 균등물 또는 개선은 본 기술 분야의 기술자에게 이해 가능하고 본 개시 내용의 범위 내에 포함되도록 의도된다.
주목되는 것은, 본 명세서에서의 "일 실시예", "실시예", "예시적인 실시예", "일부 실시예" 등의 언급은 설명된 실시예가 특정의 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정의 특징, 구조 또는 특성을 포함할 수 있는 것이 아닐 수도 있다는 것을 나타낸다는 것이다. 또한, 이러한 문구들은 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정의 특징, 구조 또는 특성이 일 실시예와 관련하여 설명될 때, 명시적으로 기술되든 아니든 간에 그러한 특징, 구조 또는 특성을 다른 실시예들과 관련하여 수행하는 것은 본 기술 분야의 기술자의 지식 범위 내에 속하는 것일 것이다.
일반적으로, 용어는 문맥 상 사용에서 적어도 부분적으로 이해될 수 있다. 예를 들어, 문맥에 적어도 부분적으로 의존하여 본원에 사용된 용어 "하나 이상"은 임의의 특징, 구조 또는 특성을 단일 의미로 설명하기 위해 사용될 수 있거나 특징, 구조 또는 특성의 조합을 복수의 의미로 설명하기 위해 사용될 수 있다. 유사하게, 단수 형태 또는 상기와 같은 용어는 또한 적어도 문맥에 따라 단수의 사용을 표현하거나 복수의 사용을 표현하는 것으로 이해될 수 있다.
본 개시 내용에서 "상에", "위의" 및 "위에"의 의미는 가장 넓은 방식으로 해석되어야 한다는 것이며, 그에 따라 "상에"는 무엇인가의 "바로 위에"를 의미할 뿐만 아니라 중간 특징 또는 사이에 층을 갖는 무엇인가의 "상에"의 의미를 포함하고, "위의" 또는 "위에"는 무엇인가의 "위의" 또는 "위에"를 의미할 뿐만 아니라 중간 특징 또는 사이에 층을 갖지 않는 무엇인가의 "위의" 또는 "위에" 있다는 것(즉, 무엇인가의 바로 위에 있다는 것)을 포함할 수도 있다는 것을 이해할 수 있다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 특징의 다른 요소(들) 또는 특징(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 상이한 방향을 포함하도록 의도된다. 장치는 이와는 다르게 배향(90도 회전되거나 다른 배향)될 수 있고, 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
본원에 사용된 용어 "기판"은 후속 재료 층이 추가되는 재료를 지칭한다. 기판 그 자체는 패터닝될 수 있다. 기판의 상단에 추가된 재료는 패터닝되거나 패터닝되지 않은 채로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비화물, 인듐 인화물 등과 같은 광범위한 반도체 재료를 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기적 비도전성 재료로 제조될 수 있다.
본원에 사용된 용어 "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 하부 또는 상부 구조 전체에 걸쳐 연장될 수 있거나, 하부 또는 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 동종(homogeneous) 또는 이종(inhomogeneous) 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상단 표면과 하단 표면에 또는 그 사이에서의 임의의 수평 평면 페어(any pair of horizontal planes) 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 내부에 하나 이상의 층을 포함할 수 있고, 및/또는 그 기판 상에, 그 기판 위에, 및/또는 그 기판 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호 접속 층은 (내부에 컨택, 상호 접속 라인, 및/또는 관통 홀이 형성되는) 하나 이상의 도체 및 컨택 층과, 하나 이상의 유전체 층을 포함할 수 있다.
본원에 사용되는 용어 "공칭/명목상"은 제품 또는 공정의 설계 단계 동안 설정되는 컴포넌트 또는 공정 동작에 대한 특성 또는 파라미터의 원하는 또는 목표 값과 더불어, 원하는 값의 위 및/또는 아래의 값 범위를 지칭한다. 값의 범위는 제조 공정 또는 공차에서의 약간의 변동으로 인한 것일 수 있다. 본원에 사용된 용어 "약"은 본 반도체 디바이스와 관련된 특정 기술 노드에 기초하여 변동될 수 있는 주어진 수량의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은, 예를 들어, 값의 10 내지 30 % 내에서 변동하는 주어진 수량의 값을 나타낸다(예를 들어, 값의 ± 10 %, ± 20 %, 또는 ± 30 %).
본 개시 내용의 일부 실시예에 따르면, 3 차원(3D) 메모리 디바이스에서 채널 홀 구조의 공정의 어려움 및 비용을 감소시키기 위한 3 차원(3D) 메모리 디바이스의 조인트 개구부 구조 및 그 형성 방법이 제공된다.
본원에 사용되는 용어 "3D 메모리 디바이스"는 측 방향 배향 기판 상에 수직 배향된 메모리 셀 트랜지스터 스트링(본원에서 NAND 스트링과 같은 "메모리 스트링"으로 지칭됨)을 갖는 반도체 디바이스를 지칭하며, 그에 따라 메모리 스트링은 기판에 대해 수직 방향으로 연장된다. 본원에 사용되는 바와 같이, "수직/수직으로"라는 용어는 기판의 측 방향 표면에 대해 공칭상 수직인 것을 의미하지만, "수평/수평으로"라는 용어는 기판의 측 방향 표면에 대해 공칭상 평행인 것을 의미한다.
도 23a 및 도 23b를 참조하면, 본 개시 내용의 일부 실시예에 따라 3 차원(3D) 메모리 디바이스의 조인트 개구부 구조를 형성하기 위한 예시적인 제조 공정의 개략적인 흐름도가 도시된다. 그리고, 도 1 내지 도 22는 도 23a 및 도 23b에 도시된 제조 공정의 특정 스테이지에서 3 차원(3D) 메모리 디바이스의 예시적인 조인트 개구부 구조의 개략적인 구조적 단면도를 도시한다.
도 23a에 도시된 바와 같이, S101에서, 제 1 스택 층(2) 및 제 1 절연 접속 층(3)이 기판(1)의 표면 상에 순차적으로 형성될 수 있다.
도 1에 도시된 바와 같이, 제 1 스택 층(2)은 기판(1) 상에 형성될 수 있다. 제 1 스택 층(2)은 복수의 산화물/질화물 층 페어를 포함할 수 있다. 복수의 산화물/질화물 층 페어는 본원에서 "교번하는 산화물/질화물 스택"으로 지칭되기도 한다. 즉, 제 1 스택 층(2)에서, 다수의 산화물 층(도트가 있는 구역으로 도시됨) 및 다수의 질화물 층(메시가 있는 구역으로 도시됨)은 수직 방향으로 교번된다. 다시 말해서, 주어진 스택의 상단 및 하단 층을 제외하고, 다른 산화물 층의 각각은 2 개의 인접한 질화물 층에 의해 샌드위치될 수 있고, 각각의 질화물 층은 2 개의 인접한 산화물 층에 의해 샌드위치될 수 있다.
산화물 층은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 예를 들어, 각 산화물 층의 두께는 90nm 내지 160nm의 범위에 있고, 바람직하게는 약 150nm일 수 있다. 유사하게, 질화물 층은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 예를 들어, 각각의 질화물 층의 두께는 80nm 내지 110nm의 범위에 있고, 바람직하게는 약 100nm일 수 있다.
주목되는 것은, 본 개시 내용에서, 산화물 층 및/또는 질화물 층은 임의의 적절한 산화물 재료 및/또는 질화물 재료를 포함할 수 있다는 것이다. 예를 들어, 산화물 재료 및/또는 질화물 재료의 요소는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다. 일부 실시예에서, 산화물 층은 실리콘 산화물 층일 수 있고, 질화물 층은 실리콘 질화물 층일 수 있다.
제 1 스택 층(2)은 임의의 적절한 층 수의 산화물 층 및 질화물 층을 포함할 수 있다. 일부 실시예에서, 제 1 스택 층(2)에서 산화물 층 및 질화물 층의 총 층 수는 64 이상이다. 일부 실시예에서, 교번하는 도체/유전체 스택은 산화물/질화물 층 페어와는 다른 재료 및/또는 두께를 갖는 더 많은 산화물 층 또는 더 많은 질화물 층을 포함한다.
제 1 절연 접속 층(3)은 제 1 스택 층(2) 상에 형성될 수 있다. 일부 실시예에서, 제 1 절연 접속 층(3)은 실리콘 산화물과 같은 임의의 적절한 절연 재료 및/또는 유전체 재료에 의해 제조될 수 있다. 주목되는 것은, 제 1 절연 접속 층(3)의 재료는 제 1 스택 층(2) 내의 질화물 층의 재료와 상이할 수 있다는 것이다.
또한, 일부 실시예에서, 제 1 마스크 층(4)은 제 1 절연 접속 층(3)의 상단 표면 상에 형성될 수 있다. 제 1 마스크 층(4)은 제 1 절연 접속 층(3)의 상단 표면 상의 질화물 층, 및 그러한 질화물 층의 상단 표면 상의 산화물 층을 포함할 수 있다.
일부 실시예에서, 제 1 스택 층(2), 제 1 절연 접속 층(3), 및/또는 제 1 마스크 층(4)은 하나 이상의 증착 공정을 사용하여 형성될 수 있다. 주목되는 것은, 본 개시 내용에 사용되는 용어 "증착 공정"은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 원자 층 증착(ALD) 공정, 및/또는 이들의 임의의 적절한 조합을 포함하지만 이에 제한되는 것은 아닌 임의의 적절한 증착 공정으로 지칭될 수 있다는 것이다.
S102에서, 제 1 관통 홀(5)이 형성될 수 있다. 도 1에 도시된 바와 같이, 제 1 관통 홀(5)은 제 1 스택 층(2) 및 제 1 절연 접속 층(3)을 완전히 관통할 수 있고, 기판(1)의 표면 내로 연장될 수 있다.
일부 실시예에서, 제 1 관통 홀(5)은 제 1 스택 층(2) 및 제 1 절연 접속 층(3)의 에칭과 후속 세정 공정에 의해 형성될 수 있다. 제 1 관통 홀(5)을 형성하기 위한 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합일 수 있다.
일부 실시예에서, 제 1 마스크 층(4)이 제 1 절연 접속 층(3)의 상단 표면 상에 형성될 때, 에칭 공정은 또한 제 1 관통 홀(5)을 형성하기 위해 제 1 마스크 층(4)을 에칭한다.
S103에서, 제 1 채널 구조(6)는 도 2에 도시된 바와 같이, 제 1 관통 홀(5)에 의해 노출된 기판(1)의 표면 상에 형성될 수 있다. 일부 실시예에서, 제 1 채널 구조(6)는 선택적 에피택셜 공정을 사용하여 형성된 다결정 실리콘(폴리실리콘) 층일 수 있다.
일부 실시예에서, 제 1 채널 구조(6)는 기판(1)의 표면 상에 직접 형성되지 않을 수 있다. 제 1 채널 구조(6)와 기판(1) 사이에 하나 이상의 층이 형성될 수 있다. 즉, 제 1 채널 구조(6)는 기판(1)에 오버레이된다.
S104에서, 제 1 관통 홀(5)의 측벽 상에 제 1 기능 층이 형성될 수 있다. 제 1 기능 층은 제 1 터널링 층(7), 제 1 저장 층(8), 제 1 장벽 층(9), 및 제 1 패시베이션 층(10)을 포함할 수 있다.
도 3에 도시된 바와 같이, 제 1 터널링 층(7)은 제 1 관통 홀(5)의 측벽 및 제 1 채널 구조(6)의 상단 표면 상에 형성될 수 있다. 제 1 터널링 층(7)은 전자 전하(전자 또는 정공)를 생성하는 데 사용될 수 있다. 일부 실시예에서, 제 1 터널링 층(7)은 증착 공정을 사용하여 형성된 산화물 층일 수 있다.
제 1 저장 층(8)은 제 1 터널링 층(7)의 표면 상에 형성될 수 있다. 제 1 저장 층(8)은 전자 전하를 저장하는 데 사용될 수 있다. 제 1 저장 층(8)에서의 전하의 저장 또는 제거는 반도체 채널의 온/오프 상태 및/또는 컨덕턴스에 영향을 줄 수 있다. 제 1 저장 층(8)은 다결정 실리콘(폴리실리콘) 또는 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, 제 1 저장 층(8)은 증착 공정을 사용하여 형성된 질화물 층일 수 있다.
제 1 장벽 층(9)은 제 1 저장 층(8)의 표면 상에 형성될 수 있다. 제 1 장벽 층(9)은 제 1 저장 층(8) 내에 저장된 전자 전하의 유출을 차단하기 위해 사용될 수 있다. 일부 실시예에서, 제 1 장벽 층(9)은 실리콘 산화물 층 또는 실리콘 산화물/실리콘 질화물/실리콘 산화물(ONO) 층의 조합일 수 있다. 일부 실시예에서, 제 1 장벽 층(9)은 고유전율(하이-k) 유전체(예를 들어, 알루미늄 산화물)를 포함한다. 일부 예에서, 제 1 장벽 층(9)은 증착 공정을 사용하여 형성된 산화물 층이다.
도 4에 도시된 바와 같이, 제 1 패시베이션 층(10)은 제 1 장벽 층(9)의 표면 상에 형성될 수 있다. 제 1 패시베이션 층(10)은 후속 제거 공정에서 제 1 장벽 층(9)이 손상되는 것을 방지하기 위해 사용될 수 있다. 일부 실시예에서, 제 1 패시베이션 층(10)은 증착 공정을 사용하여 형성된 비정질 실리콘 층일 수 있다.
제 1 관통 홀(5)의 하단에서 제 1 채널 구조(6)의 상단 표면 상에 위치된 제 1 패시베이션 층(10), 제 1 장벽 층(9), 제 1 저장 층(8) 및 제 1 터널링 층(7)의 부분들은 제거될 수 있다. 일부 실시예에서, 제거 공정은 에칭 공정 및 세정 공정을 포함할 수 있다. 이 때문에, 제 1 기능 층은 제 1 관통 홀(5)의 측벽 상에 형성될 수 있다.
일부 실시예에서, 동일한 제거 공정에서, 제 1 마스크 층(4)의 질화물 층의 표면 상에 위치한 제 1 장벽 층(9), 제 1 저장 층(8), 제 1 터널링 층(7), 및 제 1 마스크 층(4)의 산화물 층이 또한 제거될 수 있다. 이 때문에, 제 1 마스크 층(4)의 질화물 층은 제 1 절연 접속 층(3)의 표면 상에서 유지된다.
S105에서, 제 1 기능 층의 측벽 및 제 1 채널 구조의 노출된 표면 상에 제 2 채널 구조 및 제 1 충전 구조가 순차적으로 형성될 수 있다. 제 2 채널 구조 및 제 1 충전 구조의 표면은 제 1 절연 접속 층(3)의 표면보다 낮을 수 있다.
도 5에 도시된 바와 같이, 제 2 채널 층(11)은 제 1 패시베이션 층(10)의 측벽 및 제 1 관통 홀(5)의 하단 표면을 덮도록 형성될 수 있다. 제 2 채널 층(11)은 또한 제 1 절연 접속 층(3)의 상단 표면을 덮거나, 제 1 마스크 층(4)의 질화물 층의 상단 표면을 덮을 수 있다. 일부 실시예에서, 제 2 채널 층(11)은 증착 공정을 사용하여 형성된 비정질 실리콘 층일 수 있다.
도 6에 도시된 바와 같이, 제 1 충전 층(12)은 제 2 채널 층(11)을 덮고 제 1 관통 홀(5)을 충전하도록 형성될 수 있다. 일부 실시예에서, 제 1 충전 층(12)은 증착 공정을 사용하여 형성된 산화물 층일 수 있다. 일부 실시예에서, 제 1 충전 층(12)은 하나 이상의 에어 갭을 포함할 수 있다.
도 7a 및 도 7b에 도시된 바와 같이, 제 1 충전 층(12)의 상단 표면이 제 1 절연 접속 층(3)의 상단 표면보다 낮을 수 있도록 제 1 충전 층(12)의 일부가 제거될 수 있다. 이 때문에, 제 1 관통 홀(5)에서 제 1 충전 층(12)의 남아 있는 부분은 제 1 충전 구조를 형성할 수 있다. 일부 실시예에서, 제 1 충전 층(12)의 일부는 에칭 공정을 사용하여 제거될 수 있다. 주목되는 것은, 본 개시 내용에서 사용되는 용어 "에칭 공정"은 습식 에칭, 건식 에칭 또는 이들의 조합을 포함하지만 이에 제한되지 않는 임의의 적절한 에칭 공정으로 지칭될 수 있다는 것이다.
일부 실시예에서, 도 7a에 도시된 바와 같이, 제 1 충전 층(12)의 상단 표면은 제 2 스태커 층(second stacker layer)(2)의 상단 표면보다 높을 수 있다. 예를 들어, 제 1 충전 층(12)의 상단 표면은 제 2 스태커 층(2)의 상단 질화물 층의 상단 표면보다 20nm 내지 40nm 더 높을 수 있다. 바람직하게는, 제 1 충전 층(12)의 상단 표면은 제 2 스태커 층(2)의 상단 질화물 층의 상단 표면보다 약 30nm 더 높을 수 있다.
일부의 대안적인 실시예에서, 도 7b에 도시된 바와 같이, 제 1 충전 층(12)의 상단 표면은 제 2 스태커 층(2)의 상단 표면보다 낮을 수 있다. 예를 들어, 제 1 충전 층(12)의 상단 표면은 제 2 스태커 층(2)의 상단 질화물 층의 상단 표면보다 30nm 내지 40nm 더 낮을 수 있다. 바람직하게는, 제 1 충전 층(12)의 상단 표면은 제 2 스태커 층(2)의 상단 질화물 층의 상단 표면보다 약 35nm 더 낮을 수 있다.
도 8a 및 도 8b에 도시된 바와 같이, 제 2 채널 층(11)의 표면이 제 1 절연 접속 층(3)보다 낮도록 제 2 채널 층(11)의 일부가 제거될 수 있다. 제 2 채널 층(11)의 남아 있는 부분은 제 1 채널 구조(6)와 접촉하는 제 2 채널 구조를 형성할 수 있다. 일부 실시예에서, 제 2 채널 층(11)의 일부는 에칭 공정을 사용하여 제거될 수 있다.
주목되는 것은, 다양한 실시예에서, 제 2 채널 구조의 상단 표면은 제 1 스택 층(2)의 상단 표면보다 높거나 낮을 수 있다는 것이다. 그러나, 제 2 채널 구조의 상단 표면은 제 1 스택 층(2)의 상단 산화물 층의 상단 표면보다 낮지 않다. 일부 실시예에서, 제 2 채널 구조의 상단 표면은 도 8a에 도시된 바와 같이, 제 1 스택 층(2)의 상단 질화물 층보다 높을 수 있다. 일부의 대안적인 실시예에서, 제 2 채널 구조의 상단 표면은 도 8b에 도시된 바와 같이, 제 1 스택 층(2)의 상단 산화물 층의 상단 표면과 동일 평면에 있다.
S106에서, 제 1 절연 접속 층(3) 내에 제 1 그루브가 형성될 수 있다. 일부 실시예에서, 기판(1) 상의 제 1 그루브의 돌출부는 기판(1) 상의 제 1 관통 홀(5)의 돌출부를 완전히 덮을 수 있다.
도 9a 및 도 9b에 도시된 바와 같이, 제 1 마스크 층(4)의 질화물 층이 제거될 수 있다. 일부 실시예에서, 제 1 마스크 층(4)의 질화물 층은 에칭 공정을 사용하여 제거될 수 있다.
도 10a 및 도 10b에 도시된 바와 같이, 제 1 절연 접속 층(3)의 표면은 후면 연삭(backside grinding) 및/또는 화학적 기계 연마(CMP)와 같은 임의의 적절한 기술을 사용하여 평탄화될 수 있다. 제 1 절연 접속 층(3)의 일부는 제 1 절연 접속 층(3)을 관통하는 제 1 그루브를 형성하기 위해 제거될 수 있다. 기판(1) 상의 제 1 그루브의 돌출부의 구역("x")은 기판(1) 상의 제 1 관통 홀(5)의 돌출부의 구역("y")보다 클 수 있다.
일부 실시예에서, 제 1 그루브의 두께는 도 10a에 도시된 바와 같이, 평탄화된 제 1 절연 접속 층(3)의 두께와 같거나 작을 수 있다. 예를 들어, 제 1 그루브의 깊이는 50nm 내지 70nm의 범위일 수 있다. 일 실시예에서, 평탄화된 제 1 절연 접속 층(3)의 두께는 약 90nm이지만, 제 1 그루브의 깊이는 약 60nm이다.
일부의 대안적인 실시예에서, 제 1 그루브의 깊이는 도 10b에 도시된 바와 같이, 평탄화된 제 1 절연 접속 층(3)의 두께보다 클 수 있다. 즉, 제 1 스택 층(2)의 상단 질화물 층의 일부가 제거되어 제 1 그루브를 형성할 수도 있다. 예를 들어, 제 1 그루브의 깊이는 50nm 내지 70nm의 범위일 수 있다. 일 실시예에서, 평탄화된 제 1 절연 접속 층(3)의 두께는 약 30nm이지만, 제 1 그루브의 깊이는 약 60nm이다.
S107에서, 제 3 채널 구조(14)가 제 1 그루브(13) 내에 형성될 수 있다. 도 11a 및 도 11b에 도시된 바와 같이, 제 3 채널 구조(14)는 제 2 채널 구조와 접촉할 수 있다. 일부 실시예에서, 제 3 채널 구조는 증착 공정을 사용하여 형성된 다결정 실리콘 층일 수 있다.
제 3 채널 구조(14)의 두께는 제 1 그루브(13)의 깊이와 동일할 수 있다. 전술한 바와 같이, 일부 실시예에서, 제 3 채널 구조(14)의 두께는 도 11a에 도시된 바와 같이, 평탄화된 제 1 절연 접속 층(3)의 두께와 같거나 작을 수 있다. 예를 들어, 제 3 채널 구조(14)의 두께는 50nm 내지 70nm의 범위에 있고, 바람직하게는 약 60nm일 수 있다. 일부의 대안적인 실시예에서, 제 3 채널 구조(14)의 두께는 도 11b에 도시된 바와 같이, 평탄화된 제 1 절연 접속 층(3)의 두께보다 클 수 있다. 예를 들어, 제 3 채널 구조(14)의 두께는 60nm 내지 80nm의 범위에 있고, 바람직하게는 약 70nm일 수 있다.
도 23b를 참조하면, S108에서, 제 2 스택 층(15) 및 제 2 절연 접속 층(16)이 제 3 채널 구조(14) 상에 순차적으로 형성될 수 있다. 도 12에 도시된 바와 같이, 제 2 스택 층(15)은 실리콘 산화물 층 및 실리콘 질화물 층 페어와 같은 복수의 산화물/질화물 층 페어를 포함할 수 있다. 전술한 바와 같은 제 1 스택 층(2)과 유사하게, 제 2 스택 층(15)에서 다수의 산화물 층(도트가 있는 구역으로 도시됨) 및 다수의 질화물 층(메시가 있는 구역으로 도시됨)은 수직 방향으로 교번된다. 제 2 스택 층(15)은 임의의 적절한 층 수의 산화물 층 및 질화물 층을 포함할 수 있다. 일부 실시예에서, 제 2 스택 층(15)에서 산화물 층 및 질화물 층의 총 층 수는 64 이상이다.
일부 실시예에서, 제 2 절연 접속 층(16)은 실리콘 산화물과 같은 임의의 적절한 절연 재료 및/또는 유전체 재료에 의해 제조될 수 있다. 주목되는 것은, 제 2 절연 접속 층(16)의 재료는 제 2 스택 층(15) 내의 질화물 층의 재료와 상이할 수 있다는 것이다.
또한, 일부 실시예에서, 제 2 마스크 층(17)은 제 2 절연 접속 층(16)의 표면 상에 형성될 수 있다. 제 2 마스크 층(17)은 제 2 절연 접속 층(16)의 표면 상의 질화물 층, 및 그러한 질화물 층의 표면 상의 산화물 층을 포함할 수 있다.
S109에서, 제 2 관통 홀(18)이 형성될 수 있다. 도 13에 도시된 바와 같이, 제 2 관통 홀(18)은 제 2 스택 층(15) 및 제 2 절연 접속 층(16)을 완전히 관통할 수 있고, 제 3 채널 구조(14)의 표면 내로 연장될 수 있다. 기판(1) 상의 제 2 관통 홀(18)의 돌출부는 기판(1) 상의 제 1 관통 홀(5)의 돌출부와 적어도 부분적으로 중첩될 수 있다.
일부 실시예에서, 제 2 스택 층(15), 제 2 절연 접속 층(16), 제 2 마스크 층(17) 및 제 3 채널 구조(14)는 에칭되어 제 2 관통 홀(18)을 형성할 수 있다. 제 2 스택 층(15), 제 2 절연 접속 층(16), 제 2 마스크 층(17), 및/또는 제 3 채널 구조(14)는 건식 에칭 공정, 습식 에칭 공정, 또는 이들의 조합을 사용하여 에칭될 수 있다. 이어서, 제 2 관통 홀(18)을 세정하기 위해 세정 공정이 수행될 수 있다.
주목되는 것은 제 2 관통 홀(18)은 제 3 채널 구조(14)의 표면으로 연장될 수 있거나, 제 3 채널 구조(14) 내로 연장될 수 있다는 것이다. 이 때문에, 제 2 관통 홀(18)에 후속적으로 형성된 제 4 채널 구조는 제 3 채널 구조와 직접 접촉할 수 있다.
일부 실시예에서, 각각의 제 2 관통 홀(18)의 상단 애퍼처의 반경과 제 2 관통 홀(18)의 하단 애퍼처의 반경 사이의 최대 차이는 15nm일 수 있다. 즉, 도 13에 도시된 바와 같이, 각각의 제 2 관통 홀(18)의 상단 표면의 경계 라인과 제 2 관통 홀(18)의 하단 표면의 경계 사이의 거리 "a"는 15 nm이하일 수 있다.
S1010에서, 제 2 관통 홀(18)의 측벽 상에 제 2 기능 층이 형성될 수 있다. 일부 실시예에서, 제 2 기능 층은 제 2 터널링 층(19), 제 2 저장 층(20), 제 2 장벽 층(21), 및 제 2 패시베이션 층(22)을 포함할 수 있다.
도 14에 도시된 바와 같이, 제 2 터널링 층(19)은 제 2 관통 홀(18)의 측벽 및 제 2 채널 구조(14)의 표면 상에 형성될 수 있다. 제 2 터널링 층(19)은 전자 전하를 저장하는 데 사용될 수 있다. 일부 실시예에서, 제 2 터널링 층(19)은 증착 공정을 사용하여 형성된 산화물 층일 수 있다.
제 2 저장 층(20)은 제 2 터널링 층(19)의 표면 상에 형성될 수 있다. 제 2 저장 층(20)은 전자 전하를 저장하는 데 사용될 수 있다. 일부 실시예에서, 제 2 저장 층(20)은 증착 공정을 사용하여 형성된 질화물 층일 수 있다.
제 2 장벽 층(21)은 제 2 저장 층(20)의 표면 상에 형성될 수 있다. 제 2 장벽 층(21)은 제 2 저장 층(20) 내의 전자 전하의 유출을 차단하기 위해 사용될 수 있다. 일부 실시예에서, 제 2 장벽 층(21)은 증착 공정을 사용하여 형성된 산화물 층일 수 있다.
도 15에 도시된 바와 같이, 제 2 패시베이션 층(22)은 제 2 장벽 층(21)의 표면 상에 형성될 수 있다. 제 2 패시베이션 층(22)은 후속 제거 공정에서 제 2 장벽 층(21)이 손상되는 것을 방지하기 위해 사용될 수 있다. 일부 실시예에서, 제 2 패시베이션 층(22)은 증착 공정을 사용하여 형성된 비정질 실리콘 층일 수 있다.
도 15에 도시된 바와 같이, 제 2 채널 구조(14)의 표면 상에 위치된 제 2 패시베이션 층(22), 제 2 장벽 층(21), 제 2 저장 층(20), 및 제 2 터널링 층(19)의 부분들이 제거될 수 있다. 일부 실시예에서, 제거 공정은 에칭 공정 및 세정 공정을 포함할 수 있다. 일부 실시예에서, 제 2 마스크 층(17)의 질화물 층 상에 위치된 제 2 패시베이션 층(22), 제 2 장벽 층(21), 제 2 저장 층(20), 제 2 터널링 층(19), 및 제 2 마스크 층(17)의 산화물 층의 부분들은 또한 에칭 공정을 사용하여 제거될 수 있다. 이 때문에, 제 2 기능 층은 제 2 관통 홀(18)의 측벽 상에 형성될 수 있다.
S1012에서, 제 2 기능 층의 측벽 및 제 3 채널 구조의 노출된 표면 상에 제 4 채널 구조 및 제 2 충전 구조가 순차적으로 형성될 수 있다. 일부 실시예에서, 제 4 채널 구조의 상단 표면은 제 2 충전 구조의 상단 표면보다 높을 수 있다.
도 16에 도시된 바와 같이, 제 4 채널 층(23)은 제 2 패시베이션 층(22)의 측벽 및 제 2 관통 홀(18)의 하단 표면을 덮도록 형성될 수 있다. 일부 실시예에서, 제 4 채널 층(23)은 또한 제 2 절연 접속 층(16)의 표면을 덮거나, 제 2 마스크 층(17)의 질화물 층의 표면을 덮을 수 있다. 일부 실시예에서, 제 4 채널 층(23)은 증착 공정을 사용하여 형성된 비정질 실리콘 층일 수 있다.
도 17에 도시된 바와 같이, 제 2 충전 층(29)은 제 4 채널 층(23)을 덮고 제 2 관통 홀(18)을 충전하도록 형성될 수 있다. 일부 실시예에서, 제 2 충전 층(29)은 증착 공정을 사용하여 형성된 산화물 층일 수 있다.
도 18에 도시된 바와 같이, 제 2 충전 층(29)의 표면이 제 2 절연 접속 층(16)의 표면보다 낮도록 제 2 충전 층(29)의 일부가 제거될 수 있다. 일부 실시예에서, 제거 공정은 에칭 공정을 포함할 수 있다. 제 2 관통 홀(18)에서 제 2 충전 층(29)의 남아 있는 부분은 제 2 충전 구조를 형성할 수 있다.
도 19에 도시된 바와 같이, 제 2 절연 접속 층(16)의 표면 또는 제 2 마스크 층(17)의 표면 상에 위치한 제 4 채널 층(23)의 일부가 제거될 수 있다. 일부 실시예에서, 제거 공정은 에칭 공정을 포함할 수 있다. 제 2 관통 홀(18)에서 제 4 채널 층(23)의 남아 있는 부분은 제 4 채널 구조를 형성할 수 있다. 제 4 채널 구조의 상단 표면은 제 2 충전 구조의 상단 표면보다 높을 수 있다. 이 때문에, 제 4 채널 구조 및 제 2 충전 구조 상에 그리고 제 2 관통 홀(18) 내에 제 2 그루브가 형성될 수 있다.
주목되는 것은 제 4 채널 구조의 상단 표면은 제 2 스택 층(15)의 상단 표면보다 높을 수 있거나, 제 2 스택 층(15)의 상단 표면보다 낮을 수 있다는 것이다. 제 4 채널 구조의 상단 표면은 제 2 스택 층(15)의 상단 산화물 층의 상단 표면보다 낮지 않다. 일부 실시예에서, 제 4 채널 구조의 상단 표면은 제 2 스택 층(15)의 상단 산화물 층의 상단 표면과 동일 평면에 있을 수 있다.
S1013에서, 제 5 채널 구조가 제 2 그루브 내에 형성될 수 있다. 제 5 채널 구조는 제 4 채널 구조와 접촉할 수 있다. 도 20에 도시된 바와 같이, 제 5 채널 구조(30)는, 제 4 채널 구조 및 제 2 충전 구조 상에 있고 제 2 관통 홀(18) 내에 있는 제 2 그루브 내에 형성될 수 있다. 제 2 마스크 층(17)의 질화물 층은 이후 에칭 공정을 사용하여 제거될 수 있다.
도 21a 및 도 21b에 도시된 바와 같이, 제 2 절연 접속 층(16)의 상단 표면 및 제 5 채널 구조(30)의 상단 표면은 후면 연삭 및/또는 화학적 기계 연마(CMP)와 같은 임의의 적절한 기술에 의해 평탄화될 수 있다.
따라서, 도 23a 및 도 23b에 도시된 바와 같이 개시된 방법은 2 개의 관통 홀 형성 공정을 결합함으로써 3 차원(3D) 메모리 디바이스의 조인트 개구부 구조를 형성할 수 있다. 이 때문에, 조인트 개구부 구조를 갖는 형성된 채널 홀은 큰 종횡비 및 제한된 상단-하단 애퍼처 오차를 가질 수 있다. 또한, 3D 메모리 디바이스에서 조인트 개구부 구조를 형성하는 개시된 방법은 효율적인 공정 능력 제어, 단순화된 공정 복잡성, 및 감소된 비용을 유발할 수 있다.
일부 실시예에서, 본 개시 내용은 또한 도 23a 및 도 23b에 도시된 바와 같이 위에서 개시된 방법을 사용하여 형성된 3 차원 메모리 디바이스를 제공한다. 3 차원 메모리는 이하에 설명되는 다음의 컴포넌트를 포함할 수 있다.
실리콘 산화물 층 및 실리콘 질화물 층 페어와 같은 복수의 산화물/질화물 층 페어를 포함하는 제 1 스택 층이 기판 상에 형성된다. 제 1 절연 접속 층은 제 1 스택 층 상에 형성된다. 제 1 관통 홀은 제 1 스택 층 및 제 1 절연 접속 층을 관통하며, 기판의 표면 내로 연장된다.
제 1 채널 구조는 제 1 관통 홀에 의해 노출된 기판의 표면 상에 형성된다. 제 1 기능 층은 제 1 관통 홀의 측벽 상에 형성된다. 제 1 기능 층의 측벽 및 제 1 채널 구조의 표면 상에 제 2 채널 구조가 형성된다. 제 1 관통 홀을 충전하도록 제 2 채널 구조의 측벽 및 표면 상에 제 1 충전 구조가 형성된다. 일부 실시예에서, 에어 갭은 제 1 충전 구조 내에 포함된다. 제 2 채널 구조 및 제 1 충전 구조의 상단 표면은 제 1 절연 접속 층의 상단 표면보다 낮다.
제 1 그루브는 제 1 절연 접속 층 내에 그리고 제 1 기능 층, 제 2 채널 구조 및 제 1 충전 구조 위에 형성된다. 기판 상의 제 1 그루브의 돌출부는 상기 기판 상의 상기 제 1 관통 홀의 돌출부를 완전히 덮는다. 제 2 채널 구조와 접촉하는 제 3 채널 구조가 제 1 그루브 내에 형성된다.
실리콘 산화물 층 및 실리콘 질화물 층 페어와 같은 복수의 산화물/질화물 층 페어를 포함하는 제 2 스택 층이 제 1 절연 접속 층 및 제 3 채널 구조의 상단 표면 상에 형성된다. 제 2 절연 접속 층은 제 2 스택 층 상에 형성된다. 제 2 관통 홀은 제 2 스택 층 및 제 2 절연 접속 층을 관통하며, 제 3 채널 구조의 표면 내로 연장된다. 기판 상의 제 2 관통 홀의 돌출부는 상기 기판 상의 제 1 관통 홀의 돌출부와 적어도 부분적으로 중첩된다.
제 2 기능 층은 제 2 관통 홀의 측벽 상에 형성된다. 제 2 기능 층의 측벽 및 제 2 관통 홀의 하단 표면 상에 제 4 채널 구조가 형성된다. 제 2 관통 홀을 충전하도록 제 4 채널 구조의 측벽 및 표면 상에 제 2 충전 구조가 형성된다. 일부 실시예에서, 에어 갭은 제 2 충전 구조 내에 포함된다. 제 4 채널 구조의 상단 표면은 제 2 충전 구조의 상단 표면보다 높다. 제 4 채널 구조와 접촉하는 제 5 채널 구조는, 제 2 기능 층에 의해 둘러싸이고 그리고 제 4 채널 구조 및 제 2 충전 구조 위에 있는 제 2 그루브 내에 형성된다.
일부 실시예에서, 도 21a에 도시된 바와 같이, 제 1 스택 층의 상단 질화물 층과 제 2 스택 층의 하단 질화물 층 사이의 거리인 제 1 절연 접속 층의 두께 "b"는 80nm 내지 100nm의 범위에 있고, 바람직하게는 약 90nm일 수 있다. 제 3 채널 구조의 두께 "c"는 50nm 내지 70nm의 범위에 있고, 바람직하게는 약 60nm일 수 있다.
일부의 대안적인 실시예에서, 도 21b에 도시된 바와 같이, 제 1 스택 층의 상단 질화물 층과 제 2 스택 층의 하단 질화물 층 사이의 거리인 제 1 절연 접속 층의 두께 "b"는 20nm 내지 40nm의 범위에 있고, 바람직하게는 약 30nm일 수 있다. 제 3 채널 구조의 두께 "c"는 50nm 내지 70nm의 범위에 있고, 바람직하게는 약 60nm일 수 있다.
또한, 제 2 채널 구조의 상단 애퍼처와 하단 애퍼처의 반경 간의 차이와 제 4 채널 구조의 상단 애퍼처와 하단 애퍼처의 반경 간의 차이는 15nm 내에 있을 수 있다. 따라서, 조인트 개구부 구조를 갖는 개시된 채널 홀은 큰 종횡비 및 제한된 상단-하단 애퍼처 오차를 가질 수 있다.
일부 실시예에서, 제 1 스택 층(2) 및 제 2 스택 층(15) 내의 복수의 질화물 층의 각각을 도 22a 및 도 22b에 도시된 바와 같은 도전 층(40)으로 대체하기 위한 대체 공정이 수행될 수 있다. 도전 층은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만, 이에 제한되는 것은 아닌 전기적 도전성인 임의의 적절한 재료를 포함할 수 있다.
일부 실시예에서, 대체 공정 동안, 제 2 스택 층(15)의 하단 질화물 층에 인접하거나 제 1 스택 층(2)의 상단 질화물 층에 인접한 제 3 채널 구조(14)의 일부는 산화 공정에 의해 산화물 층으로 변환될 수 있다. 예를 들어, 제 1 스택 층(2) 및 제 2 스택 층(15) 내의 모든 질화물 층을 제거하기 위해 에칭 공정이 수행될 수 있다. 이어서, 제 3 채널 구조의 노출된 표면을 산화시키기 위해 산화 공정이 수행될 수 있다. 결과적으로, 제 3 채널 구조의 일부는 도 22a 및 도 22b에 도시된 바와 같은 산화물 층으로 변환될 수 있다. 일부 실시예에서, 제 3 채널 구조의 두께 "c"는 대체 공정 후에 감소될 수 있다. 예를 들어, 제 3 채널 구조의 두께 "c"는 30nm 내지 50nm의 범위로 감소되고, 바람직하게는 약 40nm로 감소될 수 있다.
도 50a 및 도 50b를 참조하면, 본 개시 내용의 일부 다른 실시예에 따라 3 차원(3D) 메모리 디바이스의 조인트 개구부 구조를 형성하기 위한 다른 예시적인 제조 공정의 개략적인 흐름도가 도시된다. 그리고, 도 24 내지 도 49는 도 50a 및 도 50b에 도시된 제조 공정의 특정 스테이지에서 3 차원(3D) 메모리 디바이스의 예시적인 조인트 개구부 구조의 개략적인 구조적 단면도를 도시한다.
도 50a에 도시된 바와 같이, S201에서, 제 1 스택 층(202) 및 제 1 절연 접속 층(203)이 기판(201)의 표면 상에 순차적으로 형성될 수 있다. 일부 실시예에서, 3D 메모리 디바이스는 도 24에 도시된 바와 같이, 제 1 영역(100), 제 2 영역(200), 및 제 3 영역(300)을 포함할 수 있다. 제 1 영역(100)은 하나 이상의 채널 홀을 형성하는 데 사용될 수 있고, 제 2 영역(200)은 하나 이상의 계단 구조(SS) 더미 홀을 형성하는 데 사용될 수 있는 반면, 제 3 영역(300)은 하나 이상의 관통 어레이 컨택(through array contact)(TAC) 장벽을 형성하는 데 사용될 수 있다.
도 24에 도시된 바와 같이, 제 1 스택 층(202)은 기판(201) 상에 형성될 수 있다. 제 1 스택 층(202)은 복수의 산화물/질화물 층 페어를 포함할 수 있다. 즉, 제 1 스택 층(202)에서, 다수의 산화물 층(도트가 있는 구역으로 도시됨) 및 다수의 질화물 층(메시가 있는 구역으로 도시됨)은 수직 방향으로 교번된다. 다시 말해서, 주어진 스택의 상단 및 하단 층을 제외하고, 다른 산화물 층의 각각은 2 개의 인접한 질화물 층에 의해 샌드위치될 수 있고, 각각의 질화물 층은 2 개의 인접한 산화물 층에 의해 샌드위치될 수 있다.
산화물 층은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 예를 들어, 각 산화물 층의 두께는 90nm 내지 160nm의 범위에 있고, 바람직하게는 약 150nm일 수 있다. 유사하게, 질화물 층은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 예를 들어, 각각의 질화물 층의 두께는 80nm 내지 110nm의 범위에 있고, 바람직하게는 약 100nm일 수 있다. 일부 실시예에서, 산화물 층은 실리콘 산화물 층일 수 있고, 질화물 층은 실리콘 질화물 층일 수 있다.
제 1 스택 층(202)은 임의의 적절한 층 수의 산화물 층 및 질화물 층을 포함할 수 있다. 일부 실시예에서, 제 1 스택 층(202)에서 산화물 층 및 질화물 층의 총 층 수는 64 이상이다. 일부 실시예에서, 교번하는 도체/유전체 스택은 산화물/질화물 층 페어와는 다른 재료 및/또는 두께를 갖는 더 많은 산화물 층 또는 더 많은 질화물 층을 포함한다.
제 1 절연 접속 층(203)은 제 1 스택 층(202) 상에 형성될 수 있다. 일부 실시예에서, 제 1 절연 접속 층(203)은 실리콘 산화물과 같은 임의의 적절한 절연 재료 및/또는 유전체 재료에 의해 제조될 수 있다. 주목되는 것은, 제 1 절연 접속 층(203)의 재료는 제 1 스택 층(202) 내의 질화물 층의 재료와 상이할 수 있다는 것이다.
또한, 일부 실시예에서, 제 1 마스크 층(204)은 제 1 절연 접속 층(203)의 표면 상에 형성될 수 있다. 제 2 마스크 층(204)은 제 1 절연 접속 층(203)의 표면 상의 질화물 층, 및 그러한 질화물 층의 표면 상의 산화물 층을 포함할 수 있다.
일부 실시예에서, 제 1 스택 층(202), 제 1 절연 접속 층(203), 및/또는 제 1 마스크 층(204)은 하나 이상의 화학 기상 증착(CVD) 공정, 하나 이상의 물리 기상 증착(PVD) 공정, 하나 이상의 원자 층 증착(ALD) 공정, 및/또는 이들의 임의의 적절한 조합과 같은 하나 이상의 증착 공정을 사용하여 형성될 수 있다.
S202에서, 하나 이상의 제 1 관통 홀(205)이 제 1 영역(100), 제 2 영역(200), 및 제 3 영역(300)의 각각에 형성될 수 있다. 도 24에 도시된 바와 같이, 하나 이상의 제 1 관통 홀(205)의 각각은 제 1 스택 층(202) 및 제 1 절연 접속 층(203)을 완전히 관통할 수 있고, 기판(201)의 표면 내로 연장될 수 있다. 일부 실시예에서, 제 1 마스크 층(204)이 제 1 절연 접속 층(203)의 표면 상에 형성될 때, 에칭 공정은 또한 제 1 관통 홀(205)을 형성하기 위해 제 1 마스크 층(204)을 에칭한다.
일부 실시예에서, 제 1 관통 홀(205)은 제 1 스택 층(202) 및 제 1 절연 접속 층(203)의 에칭과 후속 세정 공정에 의해 형성될 수 있다. 제 1 관통 홀(205)을 형성하기 위한 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합일 수 있다. 주목되는 것은, 기판(201)의 표면에 대해 수직인 방향으로, 제 3 영역(300)에서의 하나 이상의 제 1 관통 홀(205)의 깊이는 제 1 영역(100) 내의 하나 이상의 제 1 관통 홀(205)의 깊이보다 클 수 있다는 것이다.
S203에서, 제 1 채널 구조(206)는 도 25에 도시된 바와 같이, 복수의 제 1 관통 홀(205)의 각각에 의해 노출된 기판(201)의 표면 상에 형성될 수 있다. 일부 실시예에서, 제 1 채널 구조(206)는 선택적 에피택셜 공정을 사용하여 형성된 다결정 실리콘(폴리실리콘) 층일 수 있다.
S204에서, 복수의 제 1 관통 홀(205)의 각각의 측벽 상에 제 1 기능 층이 형성될 수 있다. 제 1 기능 층은 제 1 터널링 층(207), 제 1 저장 층(208), 제 1 장벽 층(209), 및 제 1 패시베이션 층(210)을 포함할 수 있다.
도 26에 도시된 바와 같이, 제 1 터널링 층(207)은 복수의 제 1 관통 홀(205)의 측벽 및 제 1 채널 구조(206)의 노출된 표면 상에 형성될 수 있다. 제 1 터널링 층(207)은 전자 전하(전자 또는 정공)를 생성하는 데 사용될 수 있다. 일부 실시예에서, 제 1 터널링 층(207)은 증착 공정을 사용하여 형성된 산화물 층일 수 있다.
제 1 저장 층(208)은 제 1 터널링 층(207)의 표면 상에 형성될 수 있다. 제 1 저장 층(208)은 전자 전하를 저장하는 데 사용될 수 있다. 제 1 저장 층(207)에서의 전하의 저장 또는 제거는 반도체 채널의 온/오프 상태 및/또는 컨덕턴스에 영향을 줄 수 있다. 제 1 저장 층(207)은 다결정 실리콘(폴리실리콘) 또는 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, 제 1 저장 층(208)은 증착 공정을 사용하여 형성된 질화물 층일 수 있다.
제 1 장벽 층(209)은 제 1 저장 층(208)의 표면 상에 형성될 수 있다. 제 1 장벽 층(209)은 제 1 저장 층(208) 내에 저장된 전자 전하의 유출을 차단하기 위해 사용될 수 있다. 일부 실시예에서, 제 1 장벽 층(209)은 실리콘 산화물 층 또는 실리콘 산화물/실리콘 질화물/실리콘 산화물(ONO) 층의 조합일 수 있다. 일부 실시예에서, 제 1 장벽 층(209)은 고유전율(하이-k) 유전체(예를 들어, 알루미늄 산화물)를 포함한다. 일부 예에서, 제 1 장벽 층(209)은 증착 공정을 사용하여 형성된 산화물 층이다.
도 27에 도시된 바와 같이, 제 1 패시베이션 층(210)은 제 1 장벽 층(209)의 표면 상에 형성될 수 있다. 제 1 패시베이션 층(210)은 후속 제거 공정에서 제 1 장벽 층(209)이 손상되는 것을 방지하기 위해 사용될 수 있다. 일부 실시예에서, 제 1 패시베이션 층(210)은 증착 공정을 사용하여 형성된 비정질 실리콘 층일 수 있다.
복수의 제 1 관통 홀(205)의 하단에서 복수의 제 1 채널 구조(206)의 표면 상에 위치된 제 1 패시베이션 층(210), 제 1 장벽 층(209), 제 1 저장 층(208), 및 제 1 터널링 층(207)의 부분들은 제거될 수 있다. 일부 실시예에서, 제거 공정은 에칭 공정 및 세정 공정을 포함할 수 있다. 이 때문에, 제 1 기능 층은 복수의 제 1 관통 홀(205)의 측벽 상에 형성될 수 있다.
일부 실시예에서, 동일한 제거 공정에서, 제 1 마스크 층(204)의 질화물 층의 표면 상에 위치한 제 1 장벽 층(209), 제 1 저장 층(208), 제 1 터널링 층(207), 및 제 1 마스크 층(204)의 산화물 층이 또한 제거될 수 있다. 이 때문에, 제 1 마스크 층(204)의 질화물 층은 제 1 절연 접속 층(203)의 표면 상에서 유지된다.
S205에서, 복수의 제 1 관통 홀(205)의 각각에서 제 1 기능 층의 측벽 및 제 1 채널 구조(206)의 노출된 표면 상에 제 2 채널 구조 및 제 1 충전 구조가 순차적으로 형성될 수 있다. 제 2 채널 구조 및 제 1 충전 구조의 표면은 제 1 절연 접속 층(203)의 표면보다 낮을 수 있다.
도 28에 도시된 바와 같이, 제 2 채널 층(211)은 제 1 패시베이션 층(210)의 측벽 및 복수의 제 1 관통 홀(205)의 각각의 하단을 덮도록 형성될 수 있다. 제 2 채널 층(211)은 또한 제 1 절연 접속 층(203)의 표면을 덮거나, 제 1 마스크 층(204)의 질화물 층의 표면을 덮을 수 있다. 일부 실시예에서, 제 2 채널 층(211)은 증착 공정을 사용하여 형성된 비정질 실리콘 층일 수 있다.
도 29에 도시된 바와 같이, 제 1 충전 층(212)은 제 2 채널 층(211)을 덮고 복수의 제 1 관통 홀(205)의 각각을 충전하도록 형성될 수 있다. 일부 실시예에서, 제 1 충전 층(212)은 증착 공정을 사용하여 형성된 산화물 층일 수 있다.
도 30a 및 도 30b에 도시된 바와 같이, 제 1 충전 층(212)의 상단 표면이 제 1 절연 접속 층(203)의 상단 표면보다 낮을 수 있도록 제 1 충전 층(212)의 일부가 제거될 수 있다. 이 때문에, 복수의 제 1 관통 홀(205)의 각각에서 제 1 충전 층(212)의 남아 있는 부분은 제 1 충전 구조를 형성할 수 있다. 일부 실시예에서, 제 1 충전 층(212)의 일부는 습식 에칭, 건식 에칭, 또는 이들의 조합을 사용하여 제거될 수 있다.
일부 실시예에서, 도 30a에 도시된 바와 같이, 제 1 충전 층(212)의 상단 표면은 제 2 스태커 층(second stacker layer)(202)의 상단 표면보다 높을 수 있다. 예를 들어, 제 1 충전 층(212)의 상단 표면은 제 2 스태커 층(202)의 상단 질화물 층의 상단 표면보다 20nm 내지 40nm 더 높을 수 있다. 바람직하게는, 제 1 충전 층(212)의 상단 표면은 제 2 스태커 층(202)의 상단 질화물 층의 상단 표면보다 약 30nm 더 높을 수 있다.
일부의 대안적인 실시예에서, 도 30b에 도시된 바와 같이, 제 1 충전 층(212)의 상단 표면은 제 2 스태커 층(202)의 상단 표면보다 낮을 수 있다. 예를 들어, 제 1 충전 층(212)의 상단 표면은 제 2 스태커 층(202)의 상단 질화물 층의 상단 표면보다 30nm 내지 40nm 더 낮을 수 있다. 바람직하게는, 제 1 충전 층(212)의 상단 표면은 제 2 스태커 층(202)의 상단 질화물 층의 상단 표면보다 약 35nm 더 낮을 수 있다.
도 31a 및 도 31b에 도시된 바와 같이, 제 2 채널 층(211)의 표면이 제 1 절연 접속 층(203)보다 낮도록 제 2 채널 층(211)의 일부가 제거될 수 있다. 제 2 채널 층(211)의 남아 있는 부분은 제 1 채널 구조(206)와 접촉하는 제 2 채널 구조를 형성할 수 있다. 일부 실시예에서, 제 2 채널 층(211)의 일부는 에칭 공정을 사용하여 제거될 수 있다.
주목되는 것은, 다양한 실시예에서, 제 2 채널 구조의 상단 표면은 제 1 스택 층(202)의 상단 표면보다 높을 수 있거나, 제 1 스택 층(202)의 상단 표면보다 낮을 수 있다는 것이다. 그러나, 제 2 채널 구조의 상단 표면은 제 1 스택 층(202)의 상단 산화물 층의 상단 표면보다 낮지 않다. 일부 실시예에서, 제 2 채널 구조의 상단 표면은 도 31a에 도시된 바와 같이, 제 1 스택 층(202)의 상단 질화물 층보다 높을 수 있다. 일부의 대안적인 실시예에서, 제 2 채널 구조의 상단 표면은 도 31b에 도시된 바와 같이, 제 1 스택 층(202)의 상단 산화물 층의 상단 표면과 동일 평면에 있다.
S206에서, 복수의 제 1 관통 홀(205)의 각각의 위의 제 1 절연 접속 층(203) 내에 제 1 그루브가 형성될 수 있다. 일부 실시예에서, 기판(201) 상의 제 1 그루브의 돌출부는 기판(201) 상의 대응하는 제 1 관통 홀(205)의 돌출부를 완전히 덮을 수 있다.
도 32a 및 도 32b에 도시된 바와 같이, 제 1 마스크 층(204)의 질화물 층이 제거될 수 있다. 일부 실시예에서, 제 1 마스크 층(204)의 질화물 층은 에칭 공정을 사용하여 제거될 수 있다.
도 33a 및 도 33b에 도시된 바와 같이, 제 1 절연 접속 층(203)의 표면은 후면 연삭 및/또는 화학적 기계 연마(CMP)와 같은 임의의 적절한 기술에 의해 평탄화될 수 있다. 제 1 절연 접속 층(203)의 일부는 제 1 절연 접속 층(203)을 관통하는 복수의 제 1 그루브를 형성하기 위해 제거될 수 있다. 기판(201) 상의 복수의 제 1 그루브의 각각의 돌출부의 구역은 기판(201) 상의 복수의 제 1 관통 홀(205)의 각각의 돌출부의 구역보다 클 수 있다.
일부 실시예에서, 제 1 그루브의 깊이는 도 33a에 도시된 바와 같이, 평탄화된 제 1 절연 접속 층(203)의 두께와 같거나 작을 수 있다. 예를 들어, 제 1 그루브의 깊이는 50nm 내지 70nm의 범위일 수 있다. 일 실시예에서, 평탄화된 제 1 절연 접속 층(203)의 두께는 약 90nm이지만, 제 1 그루브의 깊이는 약 60nm이다.
일부의 대안적인 실시예에서, 제 1 그루브의 깊이는 도 33b에 도시된 바와 같이, 평탄화된 제 1 절연 접속 층(203)의 두께보다 클 수 있다. 즉, 제 1 스택 층(202)의 상단 질화물 층의 일부가 제거되어 제 1 그루브를 형성할 수도 있다. 예를 들어, 제 1 그루브의 깊이는 50nm 내지 70nm의 범위일 수 있다. 일 실시예에서, 평탄화된 제 1 절연 접속 층(203)의 두께는 약 30nm이지만, 제 1 그루브의 깊이는 약 60nm이다.
S207에서, 제 3 채널 구조(214)가 복수의 제 1 그루브(213)의 각각에 형성될 수 있다. 도 34a 및 도 34b에 도시된 바와 같이, 제 3 채널 구조(214)는 복수의 제 1 관통 홀(205)의 각각의 제 2 채널 구조와 접촉할 수 있다. 일부 실시예에서, 제 3 채널 구조는 증착 공정을 사용하여 형성된 다결정 실리콘 층일 수 있다.
각각의 제 3 채널 구조(214)의 두께는 각각의 제 1 그루브(213)의 깊이와 동일할 수 있다. 전술한 바와 같이, 일부 실시예에서, 각각의 제 3 채널 구조(214)의 두께는 도 34a에 도시된 바와 같이, 평탄화된 제 1 절연 접속 층(203)의 두께와 같거나 작을 수 있다. 예를 들어, 각각의 제 3 채널 구조(214)의 두께는 50nm 내지 70nm의 범위에 있고, 바람직하게는 약 60nm일 수 있다. 일부의 대안적인 실시예에서, 각각의 제 3 채널 구조(214)의 두께는 도 34b에 도시된 바와 같이, 평탄화된 제 1 절연 접속 층(203)의 두께보다 클 수 있다. 예를 들어, 각각의 제 3 채널 구조(214)의 두께는 60nm 내지 80nm의 범위에 있고, 바람직하게는 약 70nm일 수 있다.
도 50b를 참조하면, S208에서, 제 2 스택 층(215) 및 제 2 절연 접속 층(216)이 복수의 제 3 채널 구조(214) 상에 순차적으로 형성될 수 있다. 도 35에 도시된 바와 같이, 제 2 스택 층(215)은 실리콘 산화물 층 및 실리콘 질화물 층과 같은 복수의 산화물/질화물 층 페어를 포함할 수 있다. 전술한 바와 같은 제 1 스택 층(202)과 유사하게, 제 2 스택 층(215)에서 다수의 산화물 층(도트가 있는 구역으로 도시됨) 및 다수의 질화물 층(메시가 있는 구역으로 도시됨)은 수직 방향으로 교번된다. 제 2 스택 층(215)은 임의의 적절한 층 수의 산화물 층 및 질화물 층을 포함할 수 있다. 일부 실시예에서, 제 2 스택 층(215)에서 산화물 층 및 질화물 층의 총 층 수는 64 이상이다.
일부 실시예에서, 제 2 절연 접속 층(216)은 실리콘 산화물과 같은 임의의 적절한 절연 재료 및/또는 유전체 재료에 의해 제조될 수 있다. 주목되는 것은, 제 2 절연 접속 층(216)의 재료는 제 2 스택 층(215) 내의 질화물 층의 재료와 상이할 수 있다는 것이다.
또한, 일부 실시예에서, 제 2 마스크 층(217)은 제 2 절연 접속 층(216)의 표면 상에 형성될 수 있다. 제 2 마스크 층(217)은 제 2 절연 접속 층(216)의 표면 상의 질화물 층, 및 그러한 질화물 층의 표면 상의 산화물 층을 포함할 수 있다.
S209에서, 하나 이상의 제 2 관통 홀(218)이 제 1 영역(100), 제 2 영역(200), 및 제 3 영역(300)의 각각에 형성될 수 있다. 도 36에 도시된 바와 같이, 복수의 제 2 관통 홀(218)의 각각은 제 2 스택 층(215), 제 2 절연 접속 층(216), 및 제 2 마스크 층(217)을 완전히 관통할 수 있고, 대응하는 제 3 채널 구조(214)의 표면 내로 연장될 수 있다. 기판(201) 상의 각각의 제 2 관통 홀(218)의 돌출부는 기판(201) 상의 대응하는 제 1 관통 홀(205)의 돌출부와 적어도 부분적으로 중첩될 수 있다.
일부 실시예에서, 제 2 스택 층(215), 제 2 절연 접속 층(216), 제 2 마스크 층(217), 및 제 3 채널 구조(214)는 에칭되어, 제 2 스택 층(215) 및 제 2 절연 접속 층(216)을 관통하는 복수의 제 2 관통 홀(218)을 형성할 수 있다. 제 2 스택 층(215), 제 2 절연 접속 층(216), 제 2 마스크 층(217), 및/또는 제 3 채널 구조(214)는 건식 에칭 공정, 습식 에칭 공정, 또는 이들의 조합을 사용하여 에칭될 수 있다. 이어서, 복수의 제 2 관통 홀(218)을 세정하기 위해 세정 공정이 수행될 수 있다.
주목되는 것은 각각의 제 2 관통 홀(218)은 대응하는 제 3 채널 구조(214)의 표면으로 연장될 수 있거나, 대응하는 제 3 채널 구조(214) 내로 연장될 수 있다는 것이다. 이 때문에, 각각의 제 2 관통 홀(218)에 후속적으로 형성된 제 4 채널 구조는 대응하는 제 3 채널 구조와 직접 접촉할 수 있다. 또한 주목되는 것은, 도 36에 도시된 바와 같이, 제 3 영역(300)의 하나 이상의 제 2 관통 홀(218)은 대응하는 제 3 채널 구조(214)를 완전히 관통할 수 있다는 것이다. 그러나, 제 1 영역(100)의 하나 이상의 제 3 채널 구조(214)는 하나 이상의 제 2 관통 홀(218)에 의해 완전히 관통되지는 않는다.
일부 실시예에서, 각각의 제 2 관통 홀(218)의 상단 애퍼처의 반경과 제 2 관통 홀(218)의 하단 애퍼처의 반경 사이의 최대 차이는 15nm일 수 있다. 즉, 도 36에 도시된 바와 같이, 각각의 제 2 관통 홀(218)의 상단 표면의 경계 라인과 제 2 관통 홀(218)의 하단 표면의 경계 사이의 거리 "a"는 15 nm이하일 수 있다.
S2010에서, 각각의 제 2 관통 홀(218)의 측벽 상에 제 2 기능 층이 형성될 수 있다. 일부 실시예에서, 제 2 기능 층은 제 2 터널링 층(219), 제 2 저장 층(220), 제 2 장벽 층(221), 및 제 2 패시베이션 층(222)을 포함할 수 있다.
도 37에 도시된 바와 같이, 제 2 터널링 층(219)은 각각의 제 2 관통 홀(218)의 측벽 및 대응하는 제 3 채널 구조(214)의 표면 상에 형성될 수 있다. 제 2 터널링 층(219)은 전자 전하를 저장하는 데 사용될 수 있다. 일부 실시예에서, 제 2 터널링 층(219)은 증착 공정을 사용하여 형성된 산화물 층일 수 있다.
제 2 저장 층(220)은 제 2 터널링 층(219)의 표면 상에 형성될 수 있다. 제 2 저장 층(220)은 전자 전하를 저장하는 데 사용될 수 있다. 일부 실시예에서, 제 2 저장 층(220)은 증착 공정을 사용하여 형성된 질화물 층일 수 있다.
제 2 장벽 층(221)은 제 2 저장 층(220)의 표면 상에 형성될 수 있다. 제 2 장벽 층(221)은 제 2 저장 층(220) 내의 전자 전하의 유출을 차단하기 위해 사용될 수 있다. 일부 실시예에서, 제 2 장벽 층(221)은 증착 공정을 사용하여 형성된 산화물 층일 수 있다.
도 38에 도시된 바와 같이, 제 2 패시베이션 층(222)은 제 2 장벽 층(221)의 표면 상에 형성될 수 있다. 제 2 패시베이션 층(222)은 후속 제거 공정에서 제 2 장벽 층(221)이 손상되는 것을 방지하기 위해 사용될 수 있다. 일부 실시예에서, 제 2 패시베이션 층(222)은 증착 공정을 사용하여 형성된 비정질 실리콘 층일 수 있다.
도 38에 도시된 바와 같이, 각각의 제 3 채널 구조(214)의 표면 상에 위치된 제 2 패시베이션 층(222), 제 2 장벽 층(221), 제 2 저장 층(220), 및 제 2 터널링 층(219)의 부분들이 제거될 수 있다. 일부 실시예에서, 제거 공정은 에칭 공정 및 세정 공정을 포함할 수 있다. 일부 실시예에서, 제 2 마스크 층(217)의 질화물 층 상에 위치된 제 2 패시베이션 층(222), 제 2 장벽 층(221), 제 2 저장 층(220), 제 2 터널링 층(219), 및 제 2 마스크 층(217)의 산화물 층의 부분들은 또한 에칭 공정을 사용하여 제거될 수 있다. 이 때문에, 제 2 기능 층은 각각의 제 2 관통 홀(218)의 측벽 상에 형성될 수 있다.
S2011에서, 제 1 영역(100)의 각각의 제 2 관통 홀(218)에서 제 2 기능 층의 측벽 및 제 3 채널 구조의 노출된 표면 상에 제 4 채널 구조가 형성될 수 있다. 또한, 제 1 영역(100), 제 2 영역(200) 및 제 3 영역(300) 내의 복수의 제 2 관통 홀(218)의 각각에 제 2 충전 구조가 형성될 수 있다. 일부 실시예에서, 제 4 채널 구조의 상단 표면은 제 2 충전 구조의 상단 표면보다 높을 수 있다.
도 39에 도시된 바와 같이, 제 4 채널 층(223)은 제 1 영역(100), 제 2 영역(200) 및 제 3 영역(300)에서, 제 2 패시베이션 층(222)의 측벽, 및 복수의 제 2 관통 홀(218)의 각각의 하단 표면을 덮도록 형성될 수 있다. 일부 실시예에서, 제 4 채널 층(223)은 또한 제 2 절연 접속 층(216)의 상단 표면을 덮거나, 제 2 마스크 층(217)의 질화물 층의 상단 표면을 덮을 수 있다. 일부 실시예에서, 제 4 채널 층(223)은 증착 공정을 사용하여 형성된 비정질 실리콘 층일 수 있다.
도 40에 도시된 바와 같이, 제 3 충전 층(224)은 제 4 채널 층(223)을 덮도록 형성될 수 있다. 일부 실시예에서, 제 3 충전 층(224)은 각각의 제 2 관통 홀(218)에서 하나 이상의 에어 갭을 포함할 수 있다. 일부 실시예에서, 제 3 충전 층(224)은 증착 공정을 사용하여 형성된 산화물 층일 수 있다.
도 41에 도시된 바와 같이, 제 3 마스크 층(25)은 제 1 영역(100)에서 제 3 충전 층(224)의 상단 표면 상에 형성될 수 있다. 제 3 마스크 층(225)을 마스크로서 사용하면, 제 2 영역(200) 및 제 3 영역(300)에 위치한 제 3 충전 층(224)의 부분들을 에칭 공정을 사용하여 제거할 수 있다.
도 42에 도시된 바와 같이, 제 3 마스크 층(225)이 제거될 수 있다. 제 1 영역(100)의 남아 있는 제 3 충전 층(224)을 마스크로서 사용하면, 제 2 영역(200) 및 제 3 영역(300)에 위치한 제 4 채널 층(223)을 에칭 공정을 사용하여 제거할 수 있다.
도 43에 도시된 바와 같이, 제 4 충전 층(227)은 제 2 영역(200) 및 제 3 영역(300)에 위치한 제 2 기능 층(224)의 표면 상에 형성될 수 있다. 일부 실시예에서, 제 4 충전 층(227)의 충전 성능은 제 3 충전 층(224)의 충전 성능보다 우수할 수 있다. 즉, 동일한 제거 공정에서, 제 4 충전 층(227)의 제거율은 제 3 충전 층(224)의 제거율보다 적을 수 있다.
도 44에 도시된 바와 같이, 제 1 영역(100)에서 제 4 채널 층(223)의 표면 상의 제 3 충전 층(224)은 에칭 공정을 사용하여 제거될 수 있다. 주목되는 것은, 제 4 충전 층(227)의 일부는 또한 동일한 에칭 공정에 의해 제거될 수 있다는 것이다.
도 45에 도시된 바와 같이, 제 2 충전 층(229)은 제 1 영역(100), 제 2 영역(200) 및 제 3 영역(300)에서 각각의 제 2 관통 홀(218) 내에 형성될 수 있다. 제 2 충전 층(229)의 재료는 제 4 충전 층(227)과 동일한 재료일 수 있다.
도 46에 도시된 바와 같이, 각각의 제 2 관통 홀(218) 내의 제 2 충전 층(229)의 상단 표면이 제 2 절연 접속 층(216)의 상단 표면보다 낮도록, 제 2 충전 층(29)의 일부가 에칭 공정을 사용하여 제거될 수 있다. 각각의 제 2 관통 홀(218) 내의 제 2 충전 층(29)의 남아 있는 부분은 제 2 충전 구조를 형성할 수 있다.
또한, 제 2 절연 접속 층(216)의 표면 또는 제 2 마스크 층(217)의 표면 상에 위치한 제 4 채널 층(223)의 일부는 에칭 공정을 사용하여 제거될 수 있다. 각각의 제 2 관통 홀(218)에서 제 4 채널 층(223)의 남아 있는 부분은 제 4 채널 구조를 형성할 수 있다. 제 4 채널 구조의 상단 표면은 제 2 충전 구조의 상단 표면보다 높을 수 있다. 이 때문에, 제 2 그루브는 제 1 영역(100)에서 각각의 제 2 관통 홀(218) 내의 제 4 채널 구조 및 제 2 충전 구조 상에 형성될 수 있고, 제 2 영역(200) 및 제 3 영역(300)에서 각각의 제 2 관통 홀(218) 내의 제 2 충전 구조 상에 형성될 수 있다.
주목되는 것은 제 4 채널 구조의 상단 표면은 제 2 스택 층(215)의 상단 표면보다 높을 수 있거나, 제 2 스택 층(215)의 상단 표면보다 낮을 수 있다는 것이다. 제 4 채널 구조의 상단 표면은 제 2 스택 층(215)의 상단 산화물 층의 상단 표면보다 낮지 않다. 일부 실시예에서, 제 4 채널 구조의 상단 표면은 제 2 스택 층(215)의 상단 산화물 층의 상단 표면과 동일 평면에 있을 수 있다.
S2012에서, 제 1 영역(100)에서 각각의 제 2 관통 홀(218)의 제 2 그루브 내에 제 5 채널 구조가 형성될 수 있다. 제 5 채널 구조는 제 4 채널 구조와 접촉할 수 있다.
도 47에 도시된 바와 같이, 제 5 채널 구조(230)는 제 1 영역(100)에서 각각의 제 2 관통 홀(218) 내의 제 4 채널 구조 및 제 2 충전 구조 상에 있는 제 2 그루브 내에 형성될 수 있다. 제 5 채널 구조(230)는 또한 제 2 영역(200) 및 제 3 영역(300)에서 각각의 제 2 관통 홀(218) 내의 제 2 충전 구조 상에 있는 제 2 그루브 내에 형성될 수 있다. 제 2 마스크 층(217)의 질화물 층은 이후 에칭 공정을 사용하여 제거될 수 있다.
도 48a 및 도 48b에 도시된 바와 같이, 제 2 절연 접속 층(216)의 상단 표면 및 복수의 제 5 채널 구조(230)의 상단 표면은 후면 연삭 및/또는 화학적 기계 연마(CMP)와 같은 임의의 적절한 기술에 의해 평탄화될 수 있다.
따라서, 도 50a 및 도 50b에 도시된 바와 같이 개시된 방법은 2 개의 관통 홀 형성 공정을 결합함으로써 3 차원(3D) 메모리 디바이스의 다른 조인트 개구부 구조를 형성할 수 있다. 이 때문에, 조인트 개구부 구조를 갖는 형성된 채널 홀은 큰 종횡비 및 제한된 상단-하단 애퍼처 오차를 가질 수 있다. 또한, 3D 메모리 디바이스에서 조인트 개구부 구조를 형성하는 개시된 방법은 복수의 채널 홀, 계단 더미 홀, 및 관통 어레이 컨택 장벽을 동시에 형성하여, 효율적인 공정 능력 제어, 단순화된 공정 복잡성, 및 감소된 비용을 유발할 수 있다.
일부 실시예에서, 본 개시 내용은 또한 도 50a 및 도 50b에 도시된 바와 같이 위에서 개시된 방법을 사용하여 형성된 다른 3 차원 메모리 디바이스를 제공한다. 3D 메모리 디바이스는 복수의 채널 홀을 형성하기 위한 제 1 영역, 복수의 계단 구조(SS) 더미 홀을 형성하기 위한 제 2 영역, 및 복수의 관통 어레이 컨택(TAC) 장벽을 형성하기 위한 제 3 영역을 포함할 수 있다. 3 차원 메모리 디바이스의 표면에 대해 수직인 방향을 따라, 3 차원 메모리 디바이스는 다음의 컴포넌트를 포함할 수 있다.
실리콘 산화물 층 및 실리콘 질화물 층 페어와 같은 복수의 산화물/질화물 층 페어를 포함하는 제 1 스택 층이 기판 상에 형성된다. 제 1 절연 접속 층은 제 1 스택 층 상에 형성된다. 제 1 영역, 제 2 영역 및 제 3 영역에는, 제 1 스택 층 및 제 1 절연 접속 층을 관통하여 기판의 표면 내로 연장되는 복수의 제 1 관통 홀이 형성된다.
제 1 채널 구조는 각각의 제 1 관통 홀에 의해 노출된 기판의 표면 상에 형성된다. 제 1 기능 층은 각각의 제 1 관통 홀의 측벽 상에 형성된다. 각각의 제 1 관통 홀에서 제 1 기능 층의 측벽 및 제 1 채널 구조의 표면 상에 제 2 채널 구조가 형성된다. 복수의 제 1 관통 홀의 각각을 충전하도록 제 2 채널 구조의 측벽 및 표면 상에 제 1 충전 구조가 형성된다. 일부 실시예에서, 에어 갭은 각각의 제 1 관통 홀에서 제 1 충전 구조 내에 포함될 수 있다. 제 2 채널 구조 및 제 1 충전 구조의 상단 표면은 제 1 절연 접속 층의 상단 표면보다 낮다.
제 1 그루브는 각각의 제 1 관통 홀에서 제 1 절연 접속 층 내에, 그리고 제 1 기능 층, 제 2 채널 구조 및 제 1 충전 구조 위에 형성된다. 기판 상의 복수의 제 1 그루브의 각각의 돌출부는 상기 기판 상의 대응하는 제 1 관통 홀의 돌출부를 완전히 덮는다. 대응하는 제 1 관통 홀에서 제 2 채널 구조와 접촉하는 제 3 채널 구조가 각각의 제 1 그루브 내에 형성된다.
실리콘 산화물 층 및 실리콘 질화물 층 페어와 같은 복수의 산화물/질화물 층 페어를 포함하는 제 2 스택 층이 제 1 절연 접속 층 및 복수의 제 3 채널 구조의 상단 표면 상에 형성된다. 제 2 절연 접속 층은 제 2 스택 층 상에 형성된다. 제 1 영역, 제 2 영역 및 제 3 영역에는, 제 2 스택 층 및 제 2 절연 접속 층을 관통하여 제 3 채널 구조의 표면 내로 연장되는 복수의 제 2 관통 홀이 형성된다. 기판 상의 복수의 제 2 관통 홀의 각각의 돌출부는 상기 기판 상의 대응하는 제 1 관통 홀의 돌출부와 적어도 부분적으로 중첩된다.
제 2 기능 층은 각각의 제 2 관통 홀의 측벽 상에 형성된다. 제 1 영역 내의 제 2 기능 층의 측벽 및 각각의 제 2 관통 홀의 하단 표면 상에 제 4 채널 구조가 형성된다. 제 1 영역, 제 2 영역 및 제 3 영역에서 복수의 제 2 관통 홀의 각각을 충전하도록 제 2 충전 구조가 형성된다. 일부 실시예에서, 에어 갭은 제 2 충전 구조 내에 포함될 수 있다. 제 4 채널 구조의 상단 표면은 제 1 영역 내의 각각의 제 2 관통 홀에서 제 2 충전 구조의 상단 표면보다 높다.
제 1 영역에서, 제 4 채널 구조와 접촉하는 제 5 채널 구조는, 제 2 기능 층에 의해 둘러싸이고 그리고 제 4 채널 구조 및 제 2 충전 구조 위에 있는 각각의 제 2 관통 홀 내의 제 2 그루브 내에 형성된다. 그리고 제 2 영역 및 제 3 영역에서, 제 5 채널 구조는, 제 2 기능 층에 의해 둘러싸이고 그리고 제 2 충전 구조 위에 있는 각각의 제 2 관통 홀의 제 2 그루브 내에 형성된다.
제 4 채널 구조가 제 3 영역이 아닌 제 1 영역의 제 2 관통 홀 내에 형성되기 때문에, 제 1 영역 내의 각각의 제 2 관통 홀의 제 5 채널 구조는 대응하는 제 1 관통 홀 내의 제 1 채널 구조와 전자적으로 접속될 수 있지만, 제 3 영역 내의 각각의 제 2 관통 홀의 제 5 채널 구조는 대응하는 제 1 관통 홀의 제 1 채널 구조와 전자적으로 절연될 수 있다. 따라서, 3 차원 메모리 디바이스에서, 복수의 채널 홀은 제 1 영역 내에 형성될 수 있고, 복수의 관통 어레이 컨택(TAC) 장벽은 제 3 영역 내에 형성될 수 있다. 제 2 영역의 복수의 계단 구조 더미 홀은 계단 구조의 지지 기능을 가질 수 있다.
일부 실시예에서, 도 48a에 도시된 바와 같이, 제 1 영역의 각각의 채널 홀에서, 제 1 스택 층의 상단 질화물 층과 제 2 스택 층의 하단 질화물 층 사이의 거리인 제 1 절연 접속 층의 두께 "b"는 80nm 내지 100nm의 범위에 있고, 바람직하게는 약 90nm일 수 있다. 제 3 채널 구조의 두께 "c"는 50nm 내지 70nm의 범위에 있고, 바람직하게는 약 60nm일 수 있다.
일부의 대안적인 실시예에서, 도 47b에 도시된 바와 같이, 제 1 영역의 각각의 채널 홀에서, 제 1 스택 층의 상단 질화물 층과 제 2 스택 층의 하단 질화물 층 사이의 거리인 제 1 절연 접속 층의 두께 "b"는 20nm 내지 40nm의 범위에 있고, 바람직하게는 약 30nm일 수 있다. 제 3 채널 구조의 두께 "c"는 50nm 내지 70nm의 범위에 있고, 바람직하게는 약 60nm일 수 있다.
또한, 제 2 채널 구조의 상단 애퍼처와 하단 애퍼처의 반경 간의 차이와 제 4 채널 구조의 상단 애퍼처와 하단 애퍼처의 반경 간의 차이는 15nm 내에 있을 수 있다. 따라서, 조인트 개구부 구조를 갖는 개시된 채널 홀은 큰 종횡비 및 제한된 상단-하단 애퍼처 오차를 가질 수 있다.
일부 실시예에서, 제 1 스택 층(202) 및 제 2 스택 층(215) 내의 복수의 질화물 층의 각각을 도 49a 및 도 49b에 도시된 바와 같은 도전 층(240)으로 대체하기 위한 대체 공정이 수행될 수 있다. 도전 층은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만, 이에 제한되는 것은 아닌 전기적 도전성인 임의의 적절한 재료를 포함할 수 있다.
일부 실시예에서, 대체 공정은 제 1 영역(100), 제 2 영역(200) 및 제 3 영역(300) 중 하나 이상에서 수행될 수 있다. 일 실시예에서, 대체 공정은 제 1 영역(100) 및 제 2 영역(200)에서 수행되지만, 제 3 영역(300)에서는 수행되지 않는다. 즉, 제 1 영역 및 제 2 영역의 제 1 스택 층 및 제 2 스택 층은 교번하는 도체/유전체 스택일 수 있는 반면, 제 3 영역의 제 1 스택 층 및 제 2 스택 층은 교번하는 산화물/질화물 스택일 수 있다.
일부 실시예에서, 대체 공정 동안, 제 2 스택 층(215)의 하단 질화물 층에 인접하거나 제 1 스택 층(202)의 상단 질화물 층에 인접한 제 3 채널 구조(214)의 일부는 산화 공정에 의해 산화물 층으로 변환될 수 있다. 즉, 도 49a 및 도 49b에 도시된 바와 같이, 제 3 채널 구조의 두께 "c"는 대체 공정 후에 감소될 수 있다. 예를 들어, 제 3 채널 구조의 두께 "c"는 30nm 내지 50nm의 범위로 감소되고, 바람직하게는 약 40nm로 감소될 수 있다.
도 74a 및 도 74b를 참조하면, 본 개시 내용의 일부 실시예에 따라 3 차원(3D) 메모리 디바이스의 조인트 개구부 구조를 형성하기 위한 다른 예시적인 방법의 개략적인 흐름도가 도시된다. 그리고, 도 51 내지 도 73은 도 74a 및 도 74b에 도시된 제조 공정의 특정 스테이지에서 3 차원(3D) 메모리 디바이스의 예시적인 조인트 개구부 구조의 개략적인 구조적 단면도를 도시한다.
S301에서, 기판(301)이 제공될 수 있고, 제 1 스택 층(302) 및 제 1 절연 접속 층(303)이 기판(301)의 표면 상에 형성될 수 있다. 도 51에 도시된 바와 같이, 제 1 스택 층(302)은 실리콘 산화물 층 및 실리콘 질화물 층 페어와 같은 복수의 산화물/질화물 층 페어를 포함할 수 있다. 제 1 스택 층(302)에서 다수의 산화물 층(도트가 있는 구역으로 도시됨) 및 다수의 질화물 층(메시가 있는 구역으로 도시됨)은 수직 방향으로 교번된다. 제 1 스택 층(302)은 임의의 적절한 층 수의 산화물 층 및 질화물 층을 포함할 수 있다. 일부 실시예에서, 제 1 스택 층(302)에서 산화물 층 및 질화물 층의 총 층 수는 64 이상이다.
일부 실시예에서, 제 1 절연 접속 층(303)은 실리콘 산화물과 같은 임의의 적절한 절연 재료 및/또는 유전체 재료에 의해 제조될 수 있다. 주목되는 것은, 제 1 절연 접속 층(303)의 재료는 제 1 스택 층(302) 내의 질화물 층의 재료와 상이할 수 있다는 것이다.
또한, 일부 실시예에서, 제 1 마스크 층(304)은 제 1 절연 접속 층(303)의 표면 상에 형성될 수 있다. 제 2 마스크 층(304)은 제 1 절연 접속 층(303)의 표면 상의 질화물 층, 및 그러한 질화물 층의 표면 상의 산화물 층을 포함할 수 있다.
S302에서, 제 1 관통 홀(305)이 형성될 수 있다. 도 51에 도시된 바와 같이, 제 1 관통 홀(305)은 제 1 스택 층(302) 및 제 1 절연 접속 층(303)을 완전히 관통할 수 있고, 기판(301)의 표면 내로 연장될 수 있다.
일부 실시예에서, 제 1 관통 홀(305)은 제 1 스택 층(302) 및 제 1 절연 접속 층(303)의 에칭과 후속 세정 공정에 의해 형성될 수 있다. 제 1 관통 홀(305)을 형성하기 위한 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합일 수 있다.
일부 실시예에서, 제 1 마스크 층(304)이 제 1 절연 접속 층(303)의 표면 상에 형성될 때, 에칭 공정은 또한 제 1 관통 홀(305)을 형성하기 위해 제 1 마스크 층(304)을 에칭한다.
S303에서, 제 1 채널 구조(306)는 도 52에 도시된 바와 같이, 제 1 관통 홀(305)에 의해 노출된 기판(301)의 표면 상에 형성될 수 있다. 일부 실시예에서, 제 1 채널 구조(306)는 선택적 에피택셜 공정을 사용하여 형성된 다결정 실리콘 층일 수 있다.
S304에서, 제 1 관통 홀(305)의 측벽 상에 제 1 기능 층이 형성될 수 있다. 제 1 기능 층은 제 1 터널링 층(307), 제 1 저장 층(308), 제 1 장벽 층(309), 및 제 1 패시베이션 층(310)을 포함할 수 있다.
도 53에 도시된 바와 같이, 제 1 터널링 층(307)은 제 1 관통 홀(305)의 측벽 및 제 1 채널 구조(306)의 표면 상에 형성될 수 있다. 제 1 터널링 층은 전자 전하를 저장하는 데 사용될 수 있다. 일부 실시예에서, 제 1 터널링 층(307)은 증착 공정을 사용하여 형성된 산화물 층일 수 있다.
제 1 저장 층(308)은 제 1 터널링 층(307)의 표면 상에 형성될 수 있다. 제 1 저장 층(308)은 전자 전하를 저장하는 데 사용될 수 있다. 일부 실시예에서, 제 1 저장 층(308)은 증착 공정을 사용하여 형성된 질화물 층일 수 있다.
제 1 장벽 층(309)은 제 1 저장 층(308)의 표면 상에 형성될 수 있다. 제 1 장벽 층(309)은 제 1 저장 층(308) 내에 저장된 전자 전하의 유출을 차단하기 위해 사용될 수 있다. 일부 실시예에서, 제 1 장벽 층(309)은 증착 공정을 사용하여 형성된 산화물 층일 수 있다.
도 54에 도시된 바와 같이, 제 1 패시베이션 층(310)은 제 1 장벽 층(309)의 표면 상에 형성될 수 있다. 제 1 패시베이션 층(310)은 후속 제거 공정에서 제 1 장벽 층(309)이 손상되는 것을 방지하기 위해 사용될 수 있다. 일부 실시예에서, 제 1 패시베이션 층(310)은 증착 공정을 사용하여 형성된 비정질 실리콘 층일 수 있다.
제 1 관통 홀(305)의 하단에서 제 1 채널 구조(306)의 표면 상에 위치된 제 1 패시베이션 층(310), 제 1 장벽 층(309), 제 1 저장 층(308) 및 제 1 터널링 층(307)의 부분들은 제거될 수 있다. 일부 실시예에서, 제거 공정은 에칭 공정 및 세정 공정을 포함할 수 있다. 이 때문에, 제 1 기능 층은 제 1 관통 홀(305)의 측벽 상에 형성될 수 있다.
일부 실시예에서, 동일한 제거 공정에서, 제 1 마스크 층(304)의 질화물 층의 표면 상에 위치한 제 1 장벽 층(309), 제 1 저장 층(308), 제 1 터널링 층(307), 및 제 1 마스크 층(304)의 산화물 층이 또한 제거될 수 있다. 이 때문에, 제 1 마스크 층(304)의 질화물 층은 제 1 절연 접속 층(303)의 표면 상에서 유지된다.
S305에서, 제 1 기능 층의 측벽 및 제 1 채널 구조(306)의 표면 상에 제 2 채널 구조가 형성될 수 있다. 제 2 채널 구조의 표면은 제 1 절연 접속 층(303)의 표면보다 낮을 수 있다.
도 55에 도시된 바와 같이, 제 2 채널 층(311)은 제 1 패시베이션 층(310)의 측벽 및 제 1 관통 홀(5)의 하단을 덮도록 형성될 수 있다. 제 2 채널 층(311)은 또한 제 1 절연 접속 층(303)의 표면을 덮거나, 제 1 마스크 층(304)의 질화물 층의 표면을 덮을 수 있다. 일부 실시예에서, 제 2 채널 층(311)은 증착 공정을 사용하여 형성된 비정질 실리콘 층일 수 있다.
도 56a 및 도 56b에 도시된 바와 같이, 제 2 채널 층(311)의 표면이 제 1 절연 접속 층(303)보다 낮도록 제 2 채널 층(311)의 일부가 제거될 수 있다. 제 2 채널 층(311)의 남아 있는 부분은 제 1 채널 구조(306)와 접촉하는 제 2 채널 구조를 형성할 수 있다. 일부 실시예에서, 에어 갭은 도 56a 및 도 56b에 도시된 바와 같이 제 2 채널 구조에 의해 둘러싸일 수 있다. 일부 실시예에서, 제 2 채널 층(311)의 일부는 에칭 공정을 사용하여 제거될 수 있다.
주목되는 것은, 다양한 실시예에서, 제 2 채널 구조의 상단 표면은 제 1 스택 층(302)의 상단 표면보다 높을 수 있거나, 제 1 스택 층(302)의 상단 표면보다 낮을 수 있다는 것이다. 그러나, 제 2 채널 구조의 상단 표면은 제 1 스택 층(302)의 상단 산화물 층의 상단 표면보다 낮지 않다. 일부 실시예에서, 제 2 채널 구조의 상단 표면은 도 56a에 도시된 바와 같이, 제 1 스택 층(302)의 상단 질화물 층보다 높을 수 있다. 일부의 대안적인 실시예에서, 제 2 채널 구조의 상단 표면은 도 56b에 도시된 바와 같이, 제 1 스택 층(302)의 상단 산화물 층의 상단 표면과 동일 평면에 있다.
S306에서, 제 1 절연 접속 층(303) 내에 제 1 그루브(312)가 형성될 수 있다. 일부 실시예에서, 기판(301) 상의 제 1 그루브(312)의 돌출부는 기판(1) 상의 제 1 관통 홀(305)의 돌출부를 완전히 덮을 수 있다.
도 57a 및 도 57b에 도시된 바와 같이, 제 1 마스크 층(304)의 질화물 층은 에칭 공정을 사용하여 제거될 수 있다. 도 58a 및 도 58b에 도시된 바와 같이, 제 1 절연 접속 층(303)의 표면은 평탄화될 수 있다. 제 1 절연 접속 층(303)의 일부는 제 1 절연 접속 층(303)을 관통하는 제 1 그루브(312)를 형성하기 위해 제거될 수 있다. 기판(301) 상의 제 1 그루브(312)의 돌출부의 구역은 기판(301) 상의 제 1 관통 홀(305)의 돌출부의 구역보다 클 수 있다.
일부 실시예에서, 제 1 그루브의 깊이는 도 58a에 도시된 바와 같이, 평탄화된 제 1 절연 접속 층(303)의 두께와 같거나 작을 수 있다. 예를 들어, 제 1 그루브의 깊이는 50nm 내지 70nm의 범위일 수 있다. 일 실시예에서, 평탄화된 제 1 절연 접속 층(303)의 두께는 약 90nm이지만, 제 1 그루브의 깊이는 약 60nm이다.
일부의 대안적인 실시예에서, 제 1 그루브의 깊이는 도 58b에 도시된 바와 같이, 평탄화된 제 1 절연 접속 층(303)의 두께보다 클 수 있다. 즉, 제 1 스택 층(302)의 상단 질화물 층의 일부가 제거되어 제 1 그루브를 형성할 수도 있다. 예를 들어, 제 1 그루브의 깊이는 50nm 내지 70nm의 범위일 수 있다. 일 실시예에서, 평탄화된 제 1 절연 접속 층(303)의 두께는 약 30nm이지만, 제 1 그루브의 깊이는 약 60nm이다.
S307에서, 제 3 채널 구조(313)가 제 1 그루브(312) 내에 형성될 수 있다. 도 59a 및 도 59b에 도시된 바와 같이, 제 3 채널 구조(313)는 제 2 채널 구조와 접촉할 수 있다. 일부 실시예에서, 제 3 채널 구조는 증착 공정을 사용하여 형성된 다결정 실리콘 층일 수 있다.
제 3 채널 구조(313)의 두께는 제 1 그루브(312)의 깊이와 동일할 수 있다. 전술한 바와 같이, 일부 실시예에서, 제 3 채널 구조(313)의 두께는 도 59a에 도시된 바와 같이, 평탄화된 제 1 절연 접속 층(303)의 두께와 같거나 작을 수 있다. 예를 들어, 제 3 채널 구조(313)의 두께는 50nm 내지 70nm의 범위에 있고, 바람직하게는 약 60nm일 수 있다. 일부의 대안적인 실시예에서, 제 3 채널 구조(313)의 두께는 도 59b에 도시된 바와 같이, 평탄화된 제 1 절연 접속 층(303)의 두께보다 클 수 있다. 예를 들어, 제 3 채널 구조(313)의 두께는 60nm 내지 80nm의 범위에 있고, 바람직하게는 약 70nm일 수 있다.
S308에서, 제 2 스택 층(314) 및 제 2 절연 접속 층(315)이 제 3 채널 구조(313) 상에 순차적으로 형성될 수 있다. 도 60에 도시된 바와 같이, 제 2 스택 층(315)은 실리콘 산화물 층 및 실리콘 질화물 층 페어와 같은 복수의 산화물/질화물 층 페어를 포함할 수 있다. 전술한 바와 같은 제 1 스택 층(302)과 유사하게, 제 2 스택 층(314)에서 다수의 산화물 층(도트가 있는 구역으로 도시됨) 및 다수의 질화물 층(메시가 있는 구역으로 도시됨)은 수직 방향으로 교번된다. 제 2 스택 층(314)은 임의의 적절한 층 수의 산화물 층 및 질화물 층을 포함할 수 있다. 일부 실시예에서, 제 2 스택 층(314)에서 산화물 층 및 질화물 층의 총 층 수는 64 이상이다.
일부 실시예에서, 제 2 절연 접속 층(315)은 실리콘 산화물과 같은 임의의 적절한 절연 재료 및/또는 유전체 재료에 의해 제조될 수 있다. 주목되는 것은, 제 2 절연 접속 층(315)의 재료는 제 2 스택 층(314) 내의 질화물 층의 재료와 상이할 수 있다는 것이다.
또한, 일부 실시예에서, 제 2 마스크 층(316)은 제 2 절연 접속 층(315)의 표면 상에 형성될 수 있다. 제 2 마스크 층(316)은 제 2 절연 접속 층(315)의 표면 상의 질화물 층, 및 그러한 질화물 층의 표면 상의 산화물 층을 포함할 수 있다.
S309에서, 제 2 관통 홀(317)이 형성될 수 있다. 도 61에 도시된 바와 같이, 제 2 관통 홀(317)은 제 2 스택 층(314) 및 제 2 절연 접속 층(315)을 완전히 관통할 수 있고, 제 3 채널 구조(313)의 표면 내로 연장될 수 있다. 기판(301) 상의 제 2 관통 홀(317)의 돌출부는 기판(301) 상의 제 1 관통 홀(305)의 돌출부와 적어도 부분적으로 중첩될 수 있다.
일부 실시예에서, 제 2 스택 층(314), 제 2 절연 접속 층(315), 제 2 마스크 층(316), 및 제 3 채널 구조(314)의 일부는 에칭되어 제 2 관통 홀(317)을 형성할 수 있다. 제 2 스택 층(314), 제 2 절연 접속 층(315), 제 2 마스크 층(316), 및/또는 제 3 채널 구조(314)는 건식 에칭 공정, 습식 에칭 공정, 또는 이들의 조합을 사용하여 에칭될 수 있다. 이어서, 제 2 관통 홀(317)을 세정하기 위해 세정 공정이 수행될 수 있다.
일부 실시예에서, 각각의 제 2 관통 홀(317)의 상단 애퍼처의 반경과 제 2 관통 홀(317)의 하단 애퍼처의 반경 사이의 최대 차이는 15nm일 수 있다. 즉, 도 61에 도시된 바와 같이, 각각의 제 2 관통 홀(317)의 상단 표면의 경계 라인과 제 2 관통 홀(317)의 하단 표면의 경계 사이의 거리 "a"는 15 nm이하일 수 있다.
S3010에서, 제 2 관통 홀(317)의 측벽 상에 제 2 기능 층이 형성될 수 있다. 일부 실시예에서, 제 2 기능 층은 제 2 터널링 층(318), 제 2 저장 층(319), 제 2 장벽 층(320), 및 제 2 패시베이션 층(321)을 포함할 수 있다.
도 62에 도시된 바와 같이, 제 2 터널링 층(318)은 제 2 관통 홀(317)의 측벽 및 제 2 채널 구조(313)의 표면 상에 형성될 수 있다. 제 2 터널링 층(318)은 전자 전하를 저장하는 데 사용될 수 있다. 일부 실시예에서, 제 2 터널링 층(318)은 증착 공정을 사용하여 형성된 산화물 층일 수 있다.
제 2 저장 층(319)은 제 2 터널링 층(318)의 표면 상에 형성될 수 있다. 제 2 저장 층(319)은 전자 전하를 저장하는 데 사용될 수 있다. 일부 실시예에서, 제 2 저장 층(319)은 증착 공정을 사용하여 형성된 질화물 층일 수 있다.
제 2 장벽 층(320)은 제 2 저장 층(319)의 표면 상에 형성될 수 있다. 제 2 장벽 층(320)은 제 2 저장 층(319) 내의 전자 전하의 유출을 차단하기 위해 사용될 수 있다. 일부 실시예에서, 제 2 장벽 층(320)은 증착 공정을 사용하여 형성된 산화물 층일 수 있다.
도 63에 도시된 바와 같이, 제 2 패시베이션 층(321)은 제 2 장벽 층(320)의 표면 상에 형성될 수 있다. 제 2 패시베이션 층(321)은 후속 제거 공정에서 제 2 장벽 층(320)이 손상되는 것을 방지하기 위해 사용될 수 있다. 일부 실시예에서, 제 2 패시베이션 층(322)은 증착 공정을 사용하여 형성된 비정질 실리콘 층일 수 있다.
도 63에 도시된 바와 같이, 제 2 관통 홀(317)의 하단 및 제 1 관통 홀(305)의 상단에 위치된 제 2 패시베이션 층(321), 제 2 장벽 층(320), 제 2 저장 층(319), 제 2 터널링 층(318), 및 제 3 채널 구조(313)의 부분들이 제거될 수 있다. 일부 실시예에서, 제거 공정은 에칭 공정 및 세정 공정을 포함할 수 있다.
일부 실시예에서, 제 2 마스크 층(316)의 질화물 층 상에 위치된 제 2 패시베이션 층(321), 제 2 장벽 층(320), 제 2 저장 층(319), 제 2 터널링 층(318), 및 제 2 마스크 층(316)의 산화물 층의 부분들은 또한 에칭 공정을 사용하여 제거될 수 있다. 이 때문에, 제 2 관통 홀(318)의 측벽 상에는 제 2 기능 층이 형성될 수 있고, 제 2 관통 홀(317)과 제 1 관통 홀(305)은 도 63에 도시된 바와 같이 서로 상호 접속될 수 있다.
일부 실시예에서, 도 64의 파선의 원으로 도시된 바와 같이, 제 2 패시베이션 층(321) 아래에 위치된 제 2 장벽 층(320), 제 2 저장 층(319), 및 제 2 터널링 층(318)의 부분들은 또한 에칭 공정을 사용하여 제거될 수 있다.
S3011에서, 제 2 터널링 구조, 제 3 터널링 구조, 제 2 패시베이션 층(321), 및 제 1 패시베이션 층(310)이 제거될 수 있다. 일부 실시예에서, 제 2 터널링 구조, 제 3 터널링 구조, 제 2 패시베이션 층(321), 및 제 1 패시베이션 층(310)은 하나 이상의 에칭 공정을 사용하여 제거될 수 있다. 이 때문에, 제 3 관통 홀(322)은 도 65에 도시된 바와 같이, 제 1 관통 홀과 제 2 관통 홀을 상호 접속함으로써 형성될 수 있다.
S3012에서, 제 3 관통 홀(322)의 측벽 및 하단 상에 제 4 채널 구조 및 제 1 충전 구조가 순차적으로 형성될 수 있다. 일부 실시예에서, 제 4 채널 구조의 표면은 제 1 충전 구조의 표면보다 높을 수 있다. 일부 실시예에서, 제 4 채널 구조는, 제 1 스택 층(302)과 제 2 스택 층(314) 사이에 샌드위치되며 제 1 절연 접속 층(303)의 노출된 표면을 덮는 조인트 채널 구조를 포함한다.
도 66에 도시된 바와 같이, 제 4 채널 층(328)은 제 3 관통 홀(322)의 측벽 및 하단과 제 3 절연 접속 층(303)의 노출된 표면을 덮도록 형성될 수 있다. 일부 실시예에서, 제 4 채널 층(323)은 또한 제 2 절연 접속 층(315)의 표면을 덮거나, 제 2 마스크 층(316)의 질화물 층의 표면을 덮을 수 있다. 일부 실시예에서, 제 4 채널 층(328)은 증착 공정을 사용하여 형성된 비정질 실리콘 층일 수 있다.
도 67에 도시된 바와 같이, 제 1 충전 층(334)은 제 4 채널 층(328)을 덮고 제 3 관통 홀(322)을 충전하도록 형성될 수 있다. 일부 실시예에서, 제 1 충전 층(334)은 증착 공정을 사용하여 형성된 산화물 층일 수 있다.
도 68에 도시된 바와 같이, 제 1 충전 층(334)의 표면이 제 2 절연 접속 층(315)의 상단 표면보다 낮도록 제 1 충전 층(334)의 일부가 제거될 수 있다. 일부 실시예에서, 제거 공정은 에칭 공정을 포함할 수 있다. 제 3 관통 홀(322)에서 제 2 충전 층(334)의 남아 있는 부분은 제 2 충전 구조를 형성할 수 있다.
도 69에 도시된 바와 같이, 제 2 절연 접속 층(315)의 상단 표면 또는 제 2 마스크 층(316)의 상단 표면 상에 위치한 제 4 채널 층(328)의 일부가 제거될 수 있다. 일부 실시예에서, 제거 공정은 에칭 공정을 포함할 수 있다. 제 3 관통 홀(322)에서 제 4 채널 층(328)의 남아 있는 부분은 제 4 채널 구조를 형성할 수 있다. 제 4 채널 구조의 상단 표면은 제 2 충전 구조의 상단 표면보다 높을 수 있다. 이 때문에, 제 4 채널 구조 및 제 2 충전 구조 상에 그리고 제 3 관통 홀(322) 내에 제 2 그루브가 형성될 수 있다.
주목되는 것은 제 4 채널 구조의 상단 표면은 제 2 스택 층(314)의 상단 표면보다 높을 수 있거나, 제 2 스택 층(314)의 상단 표면보다 낮을 수 있다는 것이다. 제 4 채널 구조의 상단 표면은 제 2 스택 층(314)의 상단 산화물 층의 상단 표면보다 낮지 않다. 일부 실시예에서, 제 4 채널 구조의 상단 표면은 제 2 스택 층(314)의 상단 산화물 층의 상단 표면과 동일 평면에 있을 수 있다.
S3013에서, 제 5 채널 구조가 제 2 그루브 내에 형성될 수 있다. 제 5 채널 구조는 제 4 채널 구조와 접촉할 수 있다. 도 70에 도시된 바와 같이, 제 5 채널 구조(335)는, 제 4 채널 구조 및 제 2 충전 구조 상에 있고 제 3 관통 홀(322) 내에 있는 제 2 그루브 내에 형성될 수 있다.
도 71에 도시된 바와 같이, 제 2 마스크 층(316)의 질화물 층은 에칭 공정에 의해 제거될 수 있다. 도 72a 및 도 72b에 도시된 바와 같이, 제 2 절연 접속 층(315)의 상단 표면 및 제 5 채널 구조(335)의 상단 표면은 평탄화될 수 있다.
따라서, 도 74a 및 도 74b에 도시된 바와 같이 개시된 방법은 2 개의 관통 홀 형성 공정을 결합함으로써 3 차원(3D) 메모리 디바이스의 조인트 개구부 구조를 형성할 수 있다. 이 때문에, 조인트 개구부 구조를 갖는 형성된 채널 홀은 큰 종횡비 및 제한된 상단-하단 애퍼처 오차를 가질 수 있다. 또한, 3D 메모리 디바이스에서 조인트 개구부 구조를 형성하는 개시된 방법은 효율적인 공정 능력 제어, 단순화된 공정 복잡성, 및 감소된 비용을 유발할 수 있다.
일부 실시예에서, 본 개시 내용은 또한 도 74a 및 도 74b에 도시된 바와 같이 위에서 개시된 방법을 사용하여 형성된 3 차원 메모리 디바이스를 제공한다. 3 차원 메모리는 이하에 설명되는 다음의 컴포넌트를 포함할 수 있다.
실리콘 산화물 층 및 실리콘 질화물 층 페어와 같은 복수의 산화물/질화물 층 페어를 포함하는 제 1 스택 층이 기판 상에 형성된다. 제 1 절연 접속 층은 제 1 스택 층 상에 형성된다. 제 1 관통 홀은 제 1 스택 층 및 제 1 절연 접속 층을 관통하며, 기판의 표면 내로 연장된다. 제 1 채널 구조는 제 1 관통 홀에 의해 노출된 기판의 표면 상에 형성된다. 제 1 기능 층은 제 1 관통 홀의 측벽 상에 형성된다.
실리콘 산화물 층 및 실리콘 질화물 층 페어와 같은 복수의 산화물/질화물 층 페어를 포함하는 제 2 스택 층이 제 1 절연 접속 층의 상단 표면 상에 형성된다. 제 2 절연 접속 층은 제 2 스택 층 상에 형성된다. 제 2 관통 홀은 제 2 스택 층 및 제 2 절연 접속 층을 관통하며, 제 1 관통 홀과 상호 접속된다. 제 2 기능 층은 제 2 관통 홀의 측벽 상에 형성된다.
제 1 관통 홀 및 제 2 관통 홀은 제 3 관통 홀을 구성한다. 제 3 관통 홀의 측벽 및 하단 상에는 상기 제 1 채널 구조와 접촉하는 제 4 채널 구조가 형성된다. 제 3 관통 홀을 충전하도록 제 4 채널 구조의 측벽 및 표면 상에 제 1 충전 구조가 형성된다. 일부 실시예에서, 에어 갭은 제 1 충전 구조 내에 포함된다. 제 4 채널 구조의 상단 표면은 제 1 충전 구조의 상단 표면보다 높다. 제 4 채널 구조와 접촉하는 제 5 채널 구조는, 제 2 기능 층에 의해 둘러싸이고 그리고 제 4 채널 구조 및 제 1 충전 구조 위에 있는 제 2 그루브 내에 형성된다.
일부 실시예에서, 도 72a에 도시된 바와 같이, 제 1 스택 층의 상단 질화물 층과 제 2 스택 층의 하단 질화물 층 사이의 거리인 제 1 절연 접속 층의 두께 "b"는 80nm 내지 100nm의 범위에 있고, 바람직하게는 약 90nm일 수 있다. 제 3 채널 구조의 두께 "c"는 50nm 내지 70nm의 범위에 있고, 바람직하게는 약 60nm일 수 있다.
일부의 대안적인 실시예에서, 도 72b에 도시된 바와 같이, 제 1 스택 층의 상단 질화물 층과 제 2 스택 층의 하단 질화물 층 사이의 거리인 제 1 절연 접속 층의 두께 "b"는 20nm 내지 40nm의 범위에 있고, 바람직하게는 약 30nm일 수 있다. 제 3 채널 구조의 두께 "c"는 50nm 내지 70nm의 범위에 있고, 바람직하게는 약 60nm일 수 있다.
또한, 제 3 관통 홀의 상이한 위치의 애퍼처의 반경의 오차는 15nm 내일 수 있다. 즉, 제 3 관통 홀의 최대 반경과 제 3 관통 홀의 최소 반경 사이의 차이는 15nm 이하이다. 따라서, 조인트 개구부 구조를 갖는 개시된 채널 홀은 큰 종횡비 및 제한된 상단-하단 애퍼처 오차를 가질 수 있다.
일부 실시예에서, 제 1 스택 층(302) 및 제 2 스택 층(314) 내의 복수의 질화물 층의 각각을 도 73a 및 도 73b에 도시된 바와 같은 도전 층(440)으로 대체하기 위한 대체 공정이 수행될 수 있다. 도전 층은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만, 이에 제한되는 것은 아닌 전기적 도전성인 임의의 적절한 재료를 포함할 수 있다.
일부 실시예에서, 대체 공정 동안, 제 2 스택 층(314)의 하단 질화물 층에 인접하거나 제 1 스택 층(302)의 상단 질화물 층에 인접한 제 3 채널 구조(313)의 일부는 산화 공정에 의해 산화물 층으로 변환될 수 있다. 즉, 도 73a 및 도 73b에 도시된 바와 같이, 제 3 채널 구조의 두께 "c"는 대체 공정 후에 감소될 수 있다. 예를 들어, 제 3 채널 구조의 두께 "c"는 30nm 내지 50nm의 범위로 감소되고, 바람직하게는 약 40nm로 감소될 수 있다.
도 103a 및 도 103b를 참조하면, 본 개시 내용의 일부 다른 실시예에 따라 3 차원(3D) 메모리 디바이스의 조인트 개구부 구조를 형성하기 위한 다른 예시적인 제조 공정의 개략적인 흐름도가 도시된다. 그리고, 도 75 내지 도 102는 도 103a 및 도 103b에 도시된 제조 공정의 특정 스테이지에서 3 차원(3D) 메모리 디바이스의 예시적인 조인트 개구부 구조의 개략적인 구조적 단면도를 도시한다.
도 103a에 도시된 바와 같이, S401에서, 제 1 스택 층(402) 및 제 1 절연 접속 층(403)이 기판(401)의 표면 상에 순차적으로 형성될 수 있다. 일부 실시예에서, 3D 메모리 디바이스는 도 75에 도시된 바와 같이, 제 1 영역(100), 제 2 영역(200), 및 제 3 영역(300)을 포함할 수 있다. 제 1 영역(100)은 하나 이상의 채널 홀을 형성하는 데 사용될 수 있고, 제 2 영역(200)은 하나 이상의 계단 구조(SS) 더미 홀을 형성하는 데 사용될 수 있는 반면, 제 3 영역(300)은 하나 이상의 관통 어레이 컨택(through array contact)(TAC) 장벽을 형성하는 데 사용될 수 있다.
도 75에 도시된 바와 같이, 제 1 스택 층(402)은 기판(401) 상에 형성될 수 있다. 제 1 스택 층(402)은 복수의 산화물/질화물 층 페어를 포함할 수 있다. 즉, 제 1 스택 층(402)에서, 다수의 산화물 층(도트가 있는 구역으로 도시됨) 및 다수의 질화물 층(메시가 있는 구역으로 도시됨)은 수직 방향으로 교번된다. 다시 말해서, 주어진 스택의 상단 및 하단 층을 제외하고, 다른 산화물 층의 각각은 2 개의 인접한 질화물 층에 의해 샌드위치될 수 있고, 각각의 질화물 층은 2 개의 인접한 산화물 층에 의해 샌드위치될 수 있다.
산화물 층은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 예를 들어, 각 산화물 층의 두께는 90nm 내지 160nm의 범위에 있고, 바람직하게는 약 150nm일 수 있다. 유사하게, 질화물 층은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 예를 들어, 각각의 질화물 층의 두께는 80nm 내지 110nm의 범위에 있고, 바람직하게는 약 100nm일 수 있다. 일부 실시예에서, 산화물 층은 실리콘 산화물 층일 수 있고, 질화물 층은 실리콘 질화물 층일 수 있다.
제 1 스택 층(402)은 임의의 적절한 층 수의 산화물 층 및 질화물 층을 포함할 수 있다. 일부 실시예에서, 제 1 스택 층(402)에서 산화물 층 및 질화물 층의 총 층 수는 64 이상이다. 일부 실시예에서, 교번하는 도체/유전체 스택은 산화물/질화물 층 페어와는 다른 재료 및/또는 두께를 갖는 더 많은 산화물 층 또는 더 많은 질화물 층을 포함한다.
제 1 절연 접속 층(403)은 제 1 스택 층(402) 상에 형성될 수 있다. 일부 실시예에서, 제 1 절연 접속 층(403)은 실리콘 산화물과 같은 임의의 적절한 절연 재료 및/또는 유전체 재료에 의해 제조될 수 있다. 주목되는 것은, 제 1 절연 접속 층(403)의 재료는 제 1 스택 층(402) 내의 질화물 층의 재료와 상이할 수 있다는 것이다.
또한, 일부 실시예에서, 제 1 마스크 층(404)은 제 1 절연 접속 층(403)의 표면 상에 형성될 수 있다. 제 2 마스크 층(404)은 제 1 절연 접속 층(403)의 표면 상의 질화물 층, 및 그러한 질화물 층의 표면 상의 산화물 층을 포함할 수 있다.
일부 실시예에서, 제 1 스택 층(402), 제 1 절연 접속 층(403), 및/또는 제 1 마스크 층(404)은 하나 이상의 화학 기상 증착(CVD) 공정, 하나 이상의 물리 기상 증착(PVD) 공정, 하나 이상의 원자 층 증착(ALD) 공정, 및/또는 이들의 임의의 적절한 조합과 같은 하나 이상의 증착 공정을 사용하여 형성될 수 있다.
S402에서, 하나 이상의 제 1 관통 홀(405)이 제 1 영역(100), 제 2 영역(200), 및 제 3 영역(300)의 각각에 형성될 수 있다. 도 75에 도시된 바와 같이, 하나 이상의 제 1 관통 홀(405)의 각각은 제 1 스택 층(402) 및 제 1 절연 접속 층(403)을 완전히 관통할 수 있고, 기판(401)의 표면 내로 연장될 수 있다. 일부 실시예에서, 제 1 마스크 층(404)이 제 1 절연 접속 층(403)의 표면 상에 형성될 때, 에칭 공정은 또한 제 1 관통 홀(405)을 형성하기 위해 제 1 마스크 층(404)을 에칭한다.
일부 실시예에서, 제 1 관통 홀(405)은 제 1 스택 층(402) 및 제 1 절연 접속 층(403)의 에칭과 후속 세정 공정에 의해 형성될 수 있다. 제 1 관통 홀(405)을 형성하기 위한 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합일 수 있다. 주목되는 것은, 기판(201)의 표면에 대해 수직인 방향으로, 제 3 영역(300) 내의 하나 이상의 제 1 관통 홀(405)의 깊이는 제 1 영역(100) 내의 하나 이상의 제 1 관통 홀(405)의 깊이보다 클 수 있다는 것이다.
S403에서, 제 1 채널 구조(406)는 도 76에 도시된 바와 같이, 복수의 제 1 관통 홀(405)의 각각에 의해 노출된 기판(401)의 표면 상에 형성될 수 있다. 일부 실시예에서, 제 1 채널 구조(406)는 선택적 에피택셜 공정을 사용하여 형성된 다결정 실리콘(폴리실리콘) 층일 수 있다.
S404에서, 복수의 제 1 관통 홀(405)의 각각의 측벽 상에 제 1 기능 층이 형성될 수 있다. 제 1 기능 층은 제 1 터널링 층(407), 제 1 저장 층(408), 제 1 장벽 층(409), 및 제 1 패시베이션 층(410)을 포함할 수 있다.
도 77에 도시된 바와 같이, 제 1 터널링 층(407)은 복수의 제 1 관통 홀(405)의 측벽 및 제 1 채널 구조(406)의 노출된 표면 상에 형성될 수 있다. 제 1 터널링 층(407)은 전자 전하(전자 또는 정공)를 생성하는 데 사용될 수 있다. 일부 실시예에서, 제 1 터널링 층(407)은 증착 공정을 사용하여 형성된 산화물 층일 수 있다.
제 1 저장 층(408)은 제 1 터널링 층(407)의 표면 상에 형성될 수 있다. 제 1 저장 층(408)은 전자 전하를 저장하는 데 사용될 수 있다. 제 1 저장 층(407)에서의 전하의 저장 또는 제거는 반도체 채널의 온/오프 상태 및/또는 컨덕턴스에 영향을 줄 수 있다. 제 1 저장 층(407)은 다결정 실리콘(폴리실리콘) 또는 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, 제 1 저장 층(408)은 증착 공정을 사용하여 형성된 질화물 층일 수 있다.
제 1 장벽 층(409)은 제 1 저장 층(408)의 표면 상에 형성될 수 있다. 제 1 장벽 층(409)은 제 1 저장 층(408) 내에 저장된 전자 전하의 유출을 차단하기 위해 사용될 수 있다. 일부 실시예에서, 제 1 장벽 층(409)은 실리콘 산화물 층 또는 실리콘 산화물/실리콘 질화물/실리콘 산화물(ONO) 층의 조합일 수 있다. 일부 실시예에서, 제 1 장벽 층(409)은 고유전율(하이-k) 유전체(예를 들어, 알루미늄 산화물)를 포함한다. 일부 예에서, 제 1 장벽 층(409)은 증착 공정을 사용하여 형성된 산화물 층이다.
도 78에 도시된 바와 같이, 제 1 패시베이션 층(410)은 제 1 장벽 층(409)의 표면 상에 형성될 수 있다. 제 1 패시베이션 층(410)은 후속 제거 공정에서 제 1 장벽 층(409)이 손상되는 것을 방지하기 위해 사용될 수 있다. 일부 실시예에서, 제 1 패시베이션 층(410)은 증착 공정을 사용하여 형성된 비정질 실리콘 층일 수 있다.
복수의 제 1 관통 홀(405)의 하단에서 복수의 제 1 채널 구조(406)의 표면 상에 위치된 제 1 패시베이션 층(410), 제 1 장벽 층(409), 제 1 저장 층(408), 및 제 1 터널링 층(407)의 부분들은 제거될 수 있다. 일부 실시예에서, 제거 공정은 에칭 공정 및 세정 공정을 포함할 수 있다. 이 때문에, 제 1 기능 층은 복수의 제 1 관통 홀(405)의 측벽 상에 형성될 수 있다.
일부 실시예에서, 동일한 제거 공정에서, 제 1 마스크 층(404)의 질화물 층의 표면 상에 위치한 제 1 장벽 층(409), 제 1 저장 층(408), 제 1 터널링 층(407), 및 제 1 마스크 층(404)의 산화물 층이 또한 제거될 수 있다. 이 때문에, 제 1 마스크 층(404)의 질화물 층은 제 1 절연 접속 층(403)의 표면 상에서 유지된다.
S405에서, 복수의 제 1 관통 홀(405)의 각각에서 제 1 기능 층의 측벽 및 제 1 채널 구조(406)의 노출된 표면 상에 제 2 채널 구조가 형성될 수 있다. 제 2 채널 구조는 각각의 제 1 관통 홀(405)에서 제 1 채널 구조(406)와 접촉할 수 있다. 각각의 제 1 관통 홀(405)에서 제 2 채널 구조의 표면은 제 1 절연 접속 층(403)의 상단 표면보다 낮을 수 있다.
도 79에 도시된 바와 같이, 제 2 채널 층(411)은 제 1 패시베이션 층(410)의 측벽 및 복수의 제 1 관통 홀(405)의 각각의 하단을 덮도록 형성될 수 있다. 제 2 채널 층(411)은 또한 제 1 절연 접속 층(403)의 표면을 덮거나, 제 1 마스크 층(404)의 질화물 층의 표면을 덮을 수 있다. 일부 실시예에서, 제 2 채널 층(411)은 증착 공정을 사용하여 형성된 비정질 실리콘 층일 수 있다.
도 80a 및 도 80b에 도시된 바와 같이, 제 2 채널 층(411)의 상단 표면이 제 1 절연 접속 층(403)의 상단 표면보다 낮을 수 있도록 제 2 채널 층(411)의 일부가 제거될 수 있다. 제 2 채널 층(411)의 남아 있는 부분은 제 1 채널 구조(406)와 접촉하는 제 2 채널 구조를 형성할 수 있다. 일부 실시예에서, 제 2 채널 층(411)의 일부는 에칭 공정을 사용하여 제거될 수 있다.
주목되는 것은, 다양한 실시예에서, 제 2 채널 구조의 상단 표면은 제 1 스택 층(402)의 상단 표면보다 높을 수 있거나, 제 1 스택 층(402)의 상단 표면보다 낮을 수 있다는 것이다. 그러나, 제 2 채널 구조의 상단 표면은 제 1 스택 층(402)의 상단 산화물 층의 상단 표면보다 낮지 않다. 일부 실시예에서, 제 2 채널 구조의 상단 표면은 도 80a에 도시된 바와 같이, 제 1 스택 층(402)의 상단 질화물 층보다 높을 수 있다. 일부의 대안적인 실시예에서, 제 2 채널 구조의 상단 표면은 도 80b에 도시된 바와 같이, 제 1 스택 층(402)의 상단 산화물 층의 상단 표면과 동일 평면에 있다.
S406에서, 복수의 제 1 관통 홀(405)의 각각의 위의 제 1 절연 접속 층(403) 위에 제 1 그루브가 형성될 수 있다. 일부 실시예에서, 기판(401) 상의 제 1 그루브의 돌출부는 기판(401) 상의 대응하는 제 1 관통 홀(405)의 돌출부를 완전히 덮을 수 있다.
도 81a 및 도 81b에 도시된 바와 같이, 제 1 마스크 층(404)의 질화물 층이 제거될 수 있다. 일부 실시예에서, 제 1 마스크 층(404)의 질화물 층은 에칭 공정을 사용하여 제거될 수 있다.
도 82a 및 도 82b에 도시된 바와 같이, 제 1 절연 접속 층(403)의 표면은 후면 연삭 및/또는 화학적 기계 연마(CMP)와 같은 임의의 적절한 기술에 의해 평탄화될 수 있다. 제 1 절연 접속 층(403)의 일부는 제 1 절연 접속 층(403)을 관통하는 복수의 제 1 그루브를 형성하기 위해 제거될 수 있다. 기판(401) 상의 복수의 제 1 그루브의 각각의 돌출부의 구역은 기판(401) 상의 복수의 제 1 관통 홀(405)의 각각의 돌출부의 구역보다 클 수 있다.
일부 실시예에서, 제 1 그루브(412)의 두께는 도 82a에 도시된 바와 같이, 평탄화된 제 1 절연 접속 층(403)의 두께와 같거나 작을 수 있다. 예를 들어, 제 1 그루브(412)의 깊이는 50nm 내지 70nm의 범위일 수 있다. 일 실시예에서, 평탄화된 제 1 절연 접속 층(403)의 두께는 약 90nm이지만, 제 1 그루브의 깊이는 약 60nm이다.
일부의 대안적인 실시예에서, 제 1 그루브(412)의 깊이는 도 82b에 도시된 바와 같이, 평탄화된 제 1 절연 접속 층(403)의 두께보다 클 수 있다. 즉, 제 1 스택 층(402)의 상단 질화물 층의 일부가 제거되어 제 1 그루브를 형성할 수도 있다. 예를 들어, 제 1 그루브(412)의 깊이는 50nm 내지 70nm의 범위일 수 있다. 일 실시예에서, 평탄화된 제 1 절연 접속 층(403)의 두께는 약 30nm이지만, 제 1 그루브의 깊이는 약 60nm이다.
S407에서, 제 3 채널 구조(413)가 복수의 제 1 그루브(412)의 각각에 형성될 수 있다. 도 83a 및 도 83b에 도시된 바와 같이, 제 3 채널 구조(413)는 복수의 제 1 관통 홀(405)의 각각의 제 2 채널 구조와 접촉할 수 있다. 일부 실시예에서, 제 3 채널 구조(413)는 증착 공정을 사용하여 형성된 다결정 실리콘 층일 수 있다.
각각의 제 3 채널 구조(413)의 두께는 각각의 제 1 그루브(412)의 깊이와 동일할 수 있다. 전술한 바와 같이, 일부 실시예에서, 각각의 제 3 채널 구조(413)의 두께는 도 83a에 도시된 바와 같이, 평탄화된 제 1 절연 접속 층(403)의 두께와 같거나 작을 수 있다. 예를 들어, 각각의 제 3 채널 구조(413)의 두께는 50nm 내지 70nm의 범위에 있고, 바람직하게는 약 60nm일 수 있다. 일부의 대안적인 실시예에서, 각각의 제 3 채널 구조(413)의 두께는 도 83b에 도시된 바와 같이, 평탄화된 제 1 절연 접속 층(403)의 두께보다 클 수 있다. 예를 들어, 각각의 제 3 채널 구조(413)의 두께는 60nm 내지 80nm의 범위에 있고, 바람직하게는 약 70nm일 수 있다.
도 103b를 참조하면, S408에서, 제 2 스택 층(414) 및 제 2 절연 접속 층(415)이 복수의 제 3 채널 구조(413) 상에 순차적으로 형성될 수 있다. 도 84에 도시된 바와 같이, 제 2 스택 층(414)은 실리콘 산화물 층 및 실리콘 질화물 층과 같은 복수의 산화물/질화물 층 페어를 포함할 수 있다. 전술한 바와 같은 제 1 스택 층(402)과 유사하게, 제 2 스택 층(414)에서 다수의 산화물 층(도트가 있는 구역으로 도시됨) 및 다수의 질화물 층(메시가 있는 구역으로 도시됨)은 수직 방향으로 교번된다. 제 2 스택 층(414)은 임의의 적절한 층 수의 산화물 층 및 질화물 층을 포함할 수 있다. 일부 실시예에서, 제 2 스택 층(414)에서 산화물 층 및 질화물 층의 총 층 수는 64 이상이다.
일부 실시예에서, 제 2 절연 접속 층(415)은 실리콘 산화물과 같은 임의의 적절한 절연 재료 및/또는 유전체 재료에 의해 제조될 수 있다. 주목되는 것은, 제 2 절연 접속 층(415)의 재료는 제 2 스택 층(414) 내의 질화물 층의 재료와 상이할 수 있다는 것이다.
또한, 일부 실시예에서, 제 2 마스크 층(416)은 제 2 절연 접속 층(415)의 표면 상에 형성될 수 있다. 제 2 마스크 층(416)은 제 2 절연 접속 층(415)의 표면 상의 질화물 층, 및 그러한 질화물 층의 표면 상의 산화물 층을 포함할 수 있다.
S409에서, 하나 이상의 제 2 관통 홀(417)이 제 1 영역(100), 제 2 영역(200), 및 제 3 영역(300)의 각각에 형성될 수 있다. 도 85에 도시된 바와 같이, 복수의 제 2 관통 홀(417)의 각각은 제 2 스택 층(414), 제 2 절연 접속 층(415), 및 제 2 마스크 층(416)을 완전히 관통할 수 있고, 대응하는 제 3 채널 구조(413)의 표면 내로 연장될 수 있다. 기판(401) 상의 각각의 제 2 관통 홀(417)의 돌출부는 기판(401) 상의 대응하는 제 1 관통 홀(405)의 돌출부와 적어도 부분적으로 중첩될 수 있다.
일부 실시예에서, 제 2 스택 층(414), 제 2 절연 접속 층(415), 제 2 마스크 층(416), 및 제 3 채널 구조(413)는 에칭되어, 제 2 스택 층(414) 및 제 2 절연 접속 층(415)을 관통하는 복수의 제 2 관통 홀(417)을 형성할 수 있다. 제 2 스택 층(414), 제 2 절연 접속 층(415), 제 2 마스크 층(416), 및/또는 제 3 채널 구조(413)는 건식 에칭 공정, 습식 에칭 공정, 또는 이들의 조합을 사용하여 에칭될 수 있다. 이어서, 복수의 제 2 관통 홀(417)을 세정하기 위해 세정 공정이 수행될 수 있다.
주목되는 것은 각각의 제 2 관통 홀(417)은 대응하는 제 3 채널 구조(413)의 표면으로 연장될 수 있거나, 대응하는 제 3 채널 구조(413) 내로 연장될 수 있다는 것이다. 이 때문에, 각각의 제 2 관통 홀(417)에 후속적으로 형성된 제 4 채널 구조는 대응하는 제 3 채널 구조와 직접 접촉할 수 있다.
일부 실시예에서, 각각의 제 2 관통 홀(417)의 상단 애퍼처의 반경과 제 2 관통 홀(417)의 하단 애퍼처의 반경 사이의 최대 차이는 15nm일 수 있다. 즉, 도 85에 도시된 바와 같이, 각각의 제 2 관통 홀(417)의 상단 표면의 경계 라인과 제 2 관통 홀(417)의 하단 표면의 경계 사이의 거리 "a"는 15 nm이하일 수 있다.
S4010에서, 각각의 제 2 관통 홀(417)의 측벽 상에 제 2 기능 층이 형성될 수 있다. 일부 실시예에서, 제 2 기능 층은 제 2 터널링 층(418), 제 2 저장 층(419), 제 2 장벽 층(420), 및 제 2 패시베이션 층(421)을 포함할 수 있다.
도 86에 도시된 바와 같이, 제 2 터널링 층(418)은 각각의 제 2 관통 홀(417)의 측벽 및 대응하는 제 3 채널 구조(413)의 표면 상에 형성될 수 있다. 제 2 터널링 층(418)은 전자 전하를 저장하는 데 사용될 수 있다. 일부 실시예에서, 제 2 터널링 층(418)은 증착 공정을 사용하여 형성된 산화물 층일 수 있다.
제 2 저장 층(419)은 제 2 터널링 층(418)의 표면 상에 형성될 수 있다. 제 2 저장 층(419)은 전자 전하를 저장하는 데 사용될 수 있다. 일부 실시예에서, 제 2 저장 층(419)은 증착 공정을 사용하여 형성된 질화물 층일 수 있다.
제 2 장벽 층(420)은 제 2 저장 층(419)의 표면 상에 형성될 수 있다. 제 2 장벽 층(420)은 제 2 저장 층(419) 내의 전자 전하의 유출을 차단하기 위해 사용될 수 있다. 일부 실시예에서, 제 2 장벽 층(420)은 증착 공정을 사용하여 형성된 산화물 층일 수 있다.
도 87에 도시된 바와 같이, 제 2 패시베이션 층(421)은 제 2 장벽 층(420)의 표면 상에 형성될 수 있다. 제 2 패시베이션 층(421)은 후속 제거 공정에서 제 2 장벽 층(420)이 손상되는 것을 방지하기 위해 사용될 수 있다. 일부 실시예에서, 제 2 패시베이션 층(421)은 증착 공정을 사용하여 형성된 비정질 실리콘 층일 수 있다.
도 87에 도시된 바와 같이, 각각의 제 2 관통 홀(417)과 대응하는 제 1 관통 홀(405) 사이의 제 2 패시베이션 층(421), 제 2 장벽 층(420), 제 2 저장 층(419), 제 2 터널링 층(418), 및 제 3 채널 구조(413)의 부분들이 제거될 수 있다. 일부 실시예에서, 제거 공정은 에칭 공정 및 세정 공정을 포함할 수 있다. 일부 실시예에서, 제 2 마스크 층(416)의 질화물 층 상에 위치된 제 2 패시베이션 층(421), 제 2 장벽 층(420), 제 2 저장 층(419), 제 2 터널링 층(418), 및 제 2 마스크 층(416)의 산화물 층의 부분들은 또한 동일한 제거 공정에 의해 제거될 수 있다. 이 때문에, 각각의 제 2 관통 홀(417)의 측벽 상에는 제 2 기능 층이 형성될 수 있고, 각각의 제 2 관통 홀(417)과 대응하는 제 1 관통 홀(405)은 서로 상호 접속될 수 있다.
일부 실시예에서, 도 88의 파선의 원으로 도시된 바와 같이, 제 2 패시베이션 층(421) 아래에 위치된 제 2 장벽 층(420), 제 2 저장 층(419), 및 제 2 터널링 층(418)의 부분들은 또한 에칭 공정을 사용하여 제거될 수 있다.
S4011에서, 제 2 터널링 구조, 제 3 터널링 구조, 제 2 패시베이션 층(421), 및 제 1 패시베이션 층(410)이 제거될 수 있다. 일부 실시예에서, 제 2 터널링 구조, 제 3 터널링 구조, 제 2 패시베이션 층(421), 및 제 1 패시베이션 층(410)은 하나 이상의 에칭 공정을 사용하여 제거될 수 있다. 이와 같이, 도 89에 도시된 바와 같이, 각각의 제 1 관통 홀과 대응하는 제 2 관통 홀을 상호 접속함으로써 제 1 영역(100), 제 2 영역(200) 및 제 3 영역(300)에 복수의 제 3 관통 홀(422)을 형성할 수 있다.
S4012에서, 제 1 영역(100)의 각각의 제 3 관통 홀(422)에서 제 2 기능 층의 측벽 및 제 3 채널 구조의 노출된 표면 상에 제 4 채널 구조가 형성될 수 있다. 또한, 제 1 영역(100), 제 2 영역(200) 및 제 3 영역(300) 내의 복수의 제 3 관통 홀(422)의 각각에 제 1 충전 구조가 형성될 수 있다. 일부 실시예에서, 제 4 채널 구조의 상단 표면은 제 1 충전 구조의 상단 표면보다 높을 수 있다.
도 90에 도시된 바와 같이, 제 4 채널 층(428)은 제 1 영역(100), 제 2 영역(200) 및 제 3 영역(300)에서, 복수의 제 3 관통 홀(422)의 각각의 측벽 및 하단 표면을 덮도록 형성될 수 있다. 일부 실시예에서, 제 4 채널 층(428)은 또한 제 2 마스크 층(416)의 질화물 층의 상단 표면을 덮을 수 있다. 일부 실시예에서, 제 4 채널 층(428)은 증착 공정을 사용하여 형성된 비정질 실리콘 층일 수 있다. 일부 실시예에서, 제 4 채널 구조(428)는, 제 1 스택 층(402)과 제 2 스택 층(414) 사이에 샌드위치되며 제 1 절연 접속 층(403)의 노출된 표면을 덮는 조인트 채널 구조를 포함한다.
도 91에 도시된 바와 같이, 제 2 충전 층(429)은 제 4 채널 층(428)을 덮도록 형성될 수 있다. 일부 실시예에서, 제 2 충전 층(429)은 각각의 제 3 관통 홀(417)에서 하나 이상의 에어 갭을 포함할 수 있다. 일부 실시예에서, 제 2 충전 층(429)은 증착 공정을 사용하여 형성된 산화물 층일 수 있다.
도 92에 도시된 바와 같이, 제 3 마스크 층(430)은 제 1 영역(100)에서 제 2 충전 층(429)의 상단 표면 상에 형성될 수 있다. 제 3 마스크 층(430)을 마스크로서 사용하면, 제 2 영역(200) 및 제 3 영역(300)에 위치한 제 2 충전 층(429)의 부분들을 에칭 공정을 사용하여 제거할 수 있다.
도 93에 도시된 바와 같이, 제 3 마스크 층(430)이 제거될 수 있다. 제 1 영역(100)에서 남아 있는 제 2 충전 층(429)을 마스크로서 사용하면, 제 2 영역(200) 및 제 3 영역(300)에 위치한 제 4 채널 층(428)을 에칭 공정을 사용하여 제거할 수 있다. 이 때문에, 하나 이상의 제 4 관통 홀(431)이 제 2 영역(200) 및 제 3 영역(300) 내에 형성될 수 있다.
도 94에 도시된 바와 같이, 제 3 충전 층(432)은 제 2 영역(200) 및 제 3 영역(300)에서, 하나 이상의 제 4 관통 홀(431)의 측벽 및 하단을 덮도록 형성될 수 있다. 제 3 충전 층(432)은 또한 제 2 영역(200) 및 제 3 영역(300)에서 각각의 제 4 관통 홀(431) 내의 제 1 절연 접속 층(403)의 노출된 표면을 덮을 수 있다. 일부 실시예에서, 제 3 충전 층(432)은 하나 이상의 제 4 관통 홀(431)에서 하나 이상의 에어 갭을 포함할 수 있다. 일부 실시예에서, 제 3 충전 층(432)의 충전 성능은 제 2 충전 층(429)의 충전 성능보다 우수할 수 있다. 즉, 동일한 제거 공정에서, 제 3 충전 층(432)의 제거율은 제 2 충전 층(429)의 제거율보다 적을 수 있다.
도 95에 도시된 바와 같이, 제 1 영역(100)에서 제 4 채널 층(428)의 표면 상의 제 2 충전 층(429)은 에칭 공정을 사용하여 제거될 수 있다. 이 때문에, 하나 이상의 제 5 관통 홀(433)이 제 1 영역(100) 내에 형성될 수 있다. 주목되는 것은, 제 3 충전 층(432)의 일부는 또한 동일한 에칭 공정에 의해 제거될 수 있다는 것이다.
도 96에 도시된 바와 같이, 제 1 충전 층(434)은 제 1 영역(100) 내의 각각의 제 5 관통 홀(433) 내에 형성될 수 있고, 제 2 영역(200) 및 제 3 영역(300) 내의 각각의 제 4 관통 홀(431) 내에 형성될 수 있다. 제 1 충전 층(434)의 재료는 제 3 충전 층(432)과 동일한 재료일 수 있다.
도 97에 도시된 바와 같이, 각각의 제 5 관통 홀(433) 또는 제 4 관통 홀(431)내의 제 1 충전 층(434)의 상단 표면이 제 2 절연 접속 층(415)의 상단 표면보다 낮도록, 제 1 충전 층(434)의 일부가 에칭 공정을 사용하여 제거될 수 있다. 각각의 제 4 관통 홀(431) 또는 제 5 관통 홀(433) 내의 제 1 충전 층(434)의 남아 있는 부분은 제 1 충전 구조를 형성할 수 있다.
또한, 제 2 절연 접속 층(415)의 표면 또는 제 2 마스크 층(416)의 표면 상에 위치한 제 4 채널 층(428)의 일부는 에칭 공정을 사용하여 제거될 수 있다. 각각의 제 5 관통 홀(433)에서 제 4 채널 층(428)의 남아 있는 부분은 제 4 채널 구조를 형성할 수 있다. 제 4 채널 구조의 상단 표면은 제 1 충전 구조의 상단 표면보다 높을 수 있다. 이 때문에, 제 2 그루브는 제 1 영역(100)에서 각각의 제 5 관통 홀(433) 내의 제 4 채널 구조 및 제 1 충전 구조 상에 형성될 수 있고, 제 2 영역(200) 및 제 3 영역(300)에서 각각의 제 4 관통 홀(431) 내의 제 1 충전 구조 상에 형성될 수 있다.
주목되는 것은 제 4 채널 구조의 상단 표면은 제 2 스택 층(414)의 상단 표면보다 높을 수 있거나, 제 2 스택 층(414)의 상단 표면보다 낮을 수 있다는 것이다. 제 4 채널 구조의 상단 표면은 제 2 스택 층(414)의 상단 산화물 층의 상단 표면보다 낮지 않다. 일부 실시예에서, 제 4 채널 구조의 상단 표면은 제 2 스택 층(414)의 상단 산화물 층의 상단 표면과 동일 평면에 있을 수 있다.
S4013에서, 제 5 채널 구조는 제 1 영역(100) 내의 각각의 제 5 관통 홀(433) 및 제 2 영역(200) 및 제 3 영역(300) 내의 각각의 제 4 관통 홀(431) 내의 제 2 그루브 내에 형성될 수 있다. 제 5 채널 구조는 제 1 영역에서 각각의 제 5 관통 홀(433) 내의 제 4 채널 구조와 접촉할 수 있다.
도 99에 도시된 바와 같이, 제 5 채널 구조(435)는 제 1 영역(100)에서 각각의 제 5 관통 홀(433) 내의 제 4 채널 구조 및 제 1 충전 구조 상에 있는 제 2 그루브 내에 형성될 수 있다. 제 5 채널 구조(435)는 또한 제 2 영역(200) 및 제 3 영역(300)에서 각각의 제 4 관통 홀(431) 내의 제 1 충전 구조 상에 있는 제 2 그루브 내에 형성될 수 있다.
도 100에 도시된 바와 같이, 제 2 마스크 층(416)의 질화물 층은 이후 에칭 공정에 의해 제거될 수 있다. 도 101a 및 도 101b에 도시된 바와 같이, 제 2 절연 접속 층(415)의 상단 표면 및 복수의 제 5 채널 구조(435)의 상단 표면은 후면 연삭 및/또는 화학적 기계 연마(CMP)와 같은 임의의 적절한 기술에 의해 평탄화될 수 있다.
따라서, 도 101a 및 도 101b에 도시된 바와 같이 개시된 방법은 2 개의 관통 홀 형성 공정을 결합함으로써 3 차원(3D) 메모리 디바이스의 다른 조인트 개구부 구조를 형성할 수 있다. 이 때문에, 조인트 개구부 구조를 갖는 형성된 채널 홀은 큰 종횡비 및 제한된 상단-하단 애퍼처 오차를 가질 수 있다. 또한, 3D 메모리 디바이스에서 조인트 개구부 구조를 형성하는 개시된 방법은 복수의 채널 홀, 계단 더미 홀, 및 관통 어레이 컨택 장벽을 동시에 형성하여, 효율적인 공정 능력 제어, 단순화된 공정 복잡성, 및 감소된 비용을 유발할 수 있다.
일부 실시예에서, 본 개시 내용은 또한 도 101a 및 도 101b에 도시된 바와 같이 위에서 개시된 방법을 사용하여 형성된 다른 3 차원 메모리 디바이스를 제공한다. 3D 메모리 디바이스는 복수의 채널 홀을 형성하기 위한 제 1 영역, 복수의 계단 구조(SS) 더미 홀을 형성하기 위한 제 2 영역, 및 복수의 관통 어레이 컨택(TAC) 장벽을 형성하기 위한 제 3 영역을 포함할 수 있다. 3 차원 메모리 디바이스의 표면에 대해 수직인 방향을 따라, 3 차원 메모리 디바이스는 다음의 컴포넌트를 포함할 수 있다.
실리콘 산화물 층 및 실리콘 질화물 층 페어와 같은 복수의 산화물/질화물 층 페어를 포함하는 제 1 스택 층이 기판 상에 형성된다. 제 1 절연 접속 층은 제 1 스택 층 상에 형성된다. 제 1 영역, 제 2 영역 및 제 3 영역에는, 제 1 스택 층 및 제 1 절연 접속 층을 관통하여 기판의 표면 내로 연장되는 복수의 제 1 관통 홀이 형성된다.
제 1 채널 구조는 각각의 제 1 관통 홀에 의해 노출된 기판의 표면 상에 형성된다. 제 1 기능 층은 각각의 제 1 관통 홀의 측벽 상에 형성된다. 각각의 제 1 관통 홀에서 제 1 기능 층의 측벽 및 제 1 채널 구조의 표면 상에 제 2 채널 구조가 형성된다. 복수의 제 1 관통 홀의 각각을 충전하도록 제 2 채널 구조의 측벽 및 표면 상에 제 1 충전 구조가 형성된다. 일부 실시예에서, 에어 갭은 각각의 제 1 관통 홀에서 제 1 충전 구조 내에 포함될 수 있다. 제 2 채널 구조 및 제 1 충전 구조의 상단 표면은 제 1 절연 접속 층의 상단 표면보다 낮다.
제 1 그루브는 각각의 제 1 관통 홀에서 제 1 절연 접속 층 내에, 그리고 제 1 기능 층, 제 2 채널 구조 및 제 1 충전 구조 위에 형성된다. 기판 상의 복수의 제 1 그루브의 각각의 돌출부는 상기 기판 상의 대응하는 제 1 관통 홀의 돌출부를 완전히 덮는다. 대응하는 제 1 관통 홀에서 제 2 채널 구조와 접촉하는 제 3 채널 구조가 각각의 제 1 그루브 내에 형성된다.
실리콘 산화물 층 및 실리콘 질화물 층 페어와 같은 복수의 산화물/질화물 층 페어를 포함하는 제 2 스택 층이 제 1 절연 접속 층 및 복수의 제 3 채널 구조의 상단 표면 상에 형성된다. 제 2 절연 접속 층은 제 2 스택 층 상에 형성된다. 제 1 영역, 제 2 영역 및 제 3 영역에는, 제 2 스택 층 및 제 2 절연 접속 층을 관통하여 제 3 채널 구조의 표면 내로 연장되는 복수의 제 2 관통 홀이 형성된다. 기판 상의 복수의 제 2 관통 홀의 각각의 돌출부는 상기 기판 상의 대응하는 제 1 관통 홀의 돌출부와 적어도 부분적으로 중첩된다.
제 2 기능 층은 각각의 제 2 관통 홀의 측벽 상에 형성된다. 제 1 영역에서 제 2 기능 층의 측벽 및 각각의 제 2 관통 홀의 하단 표면 상에 제 4 채널 구조가 형성된다. 제 1 영역, 제 2 영역 및 제 3 영역에서 복수의 제 2 관통 홀의 각각을 충전하도록 제 2 충전 구조가 형성된다. 일부 실시예에서, 에어 갭은 제 2 충전 구조 내에 포함될 수 있다. 제 4 채널 구조의 상단 표면은 제 1 영역 내의 각각의 제 2 관통 홀에서 제 2 충전 구조의 상단 표면보다 높다.
제 1 영역에서, 제 4 채널 구조와 접촉하는 제 5 채널 구조는, 제 2 기능 층에 의해 둘러싸이고 그리고 제 4 채널 구조 및 제 2 충전 구조 위에 있는 각각의 제 2 관통 홀 내의 제 2 그루브 내에 형성된다. 그리고 제 2 영역 및 제 3 영역에서, 제 5 채널 구조는, 제 2 기능 층에 의해 둘러싸이고 그리고 제 2 충전 구조 위에 있는 각각의 제 2 관통 홀의 제 2 그루브 내에 형성된다.
제 4 채널 구조가 제 3 영역이 아닌 제 1 영역의 제 2 관통 홀 내에 형성되기 때문에, 제 1 영역 내의 각각의 제 2 관통 홀의 제 5 채널 구조는 대응하는 제 1 관통 홀 내의 제 1 채널 구조와 전자적으로 접속될 수 있지만, 제 3 영역 내의 각각의 제 2 관통 홀의 제 5 채널 구조는 대응하는 제 1 관통 홀의 제 1 채널 구조와 전자적으로 절연될 수 있다. 따라서, 3 차원 메모리 디바이스에서, 복수의 채널 홀은 제 1 영역에 형성될 수 있고, 복수의 관통 어레이 컨택(TAC) 장벽은 제 3 영역에 형성될 수 있다. 제 2 영역의 복수의 계단 구조 더미 홀은 계단 구조의 지지 기능을 가질 수 있다.
일부 실시예에서, 도 101a에 도시된 바와 같이, 제 1 영역의 각각의 채널 홀에서, 제 1 스택 층의 상단 질화물 층과 제 2 스택 층의 하단 질화물 층 사이의 거리인 제 1 절연 접속 층의 두께 "b"는 80nm 내지 100nm의 범위에 있고, 바람직하게는 약 90nm일 수 있다. 제 3 채널 구조의 두께 "c"는 50nm 내지 70nm의 범위에 있고, 바람직하게는 약 60nm일 수 있다.
일부의 대안적인 실시예에서, 도 101b에 도시된 바와 같이, 제 1 영역의 각각의 채널 홀에서, 제 1 스택 층의 상단 질화물 층과 제 2 스택 층의 하단 질화물 층 사이의 거리인 제 1 절연 접속 층의 두께 "b"는 20nm 내지 40nm의 범위에 있고, 바람직하게는 약 30nm일 수 있다. 제 3 채널 구조의 두께 "c"는 50nm 내지 70nm의 범위에 있고, 바람직하게는 약 60nm일 수 있다.
또한, 제 2 채널 구조의 상단 애퍼처와 하단 애퍼처의 반경 간의 차이와 제 4 채널 구조의 상단 애퍼처와 하단 애퍼처의 반경 간의 차이는 15nm 내에 있을 수 있다. 따라서, 조인트 개구부 구조를 갖는 개시된 채널 홀은 큰 종횡비 및 제한된 상단-하단 애퍼처 오차를 가질 수 있다.
일부 실시예에서, 제 1 스택 층(402) 및 제 2 스택 층(414) 내의 복수의 질화물 층의 각각을 도 102a 및 도 102b에 도시된 바와 같은 도전 층(440)으로 대체하기 위한 대체 공정이 수행될 수 있다. 도전 층은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만, 이에 제한되는 것은 아닌 전기적 도전성인 임의의 적절한 재료를 포함할 수 있다.
일부 실시예에서, 대체 공정은 제 1 영역(100), 제 2 영역(200) 및 제 3 영역(300) 중 하나 이상에서 수행될 수 있다. 일 실시예에서, 대체 공정은 제 1 영역(100) 및 제 2 영역(200)에서 수행되지만, 제 3 영역(300)에서는 수행되지 않는다. 즉, 제 1 영역 및 제 2 영역의 제 1 스택 층 및 제 2 스택 층은 교번하는 도체/유전체 스택일 수 있는 반면, 제 3 영역의 제 1 스택 층 및 제 2 스택 층은 교번하는 산화물/질화물 스택일 수 있다.
일부 실시예에서, 대체 공정 동안, 제 2 스택 층(414)의 하단 질화물 층에 인접하거나 제 1 스택 층(402)의 상단 질화물 층에 인접한 제 3 채널 구조(413)의 일부는 산화 공정에 의해 산화물 층으로 변환될 수 있다. 즉, 도 102a 및 도 102b에 도시된 바와 같이, 제 3 채널 구조의 두께 "c"는 대체 공정 후에 감소될 수 있다. 예를 들어, 제 3 채널 구조의 두께 "c"는 30nm 내지 50nm의 범위로 감소되고, 바람직하게는 약 40nm로 감소될 수 있다.
본원에서 기술된 예(및 "와 같은", "예를 들어", "구비하는" 등과 같은 문구)의 제공은 청구된 발명의 대상을 특정 예로 제한하는 것으로 해석되어서는 안되며; 오히려, 이 예는 많은 가능한 양태 중 일부만을 기술하기 위한 것이다.
또한, 본 개시 내용에서 사용된 단어 "제 1", "제 2" 등은 임의의 순서, 수량 또는 중요도를 나타내는 것이 아니고, 단지 상이한 구성 요소를 구별하기 위한 것에 불과하다. "포함하다" 또는 "구비하다" 등의 단어는 그 단어 앞의 요소 또는 객체가 그 단어 뒤에 열거되는 다른 요소 또는 객체 및 그의 등가물을 포함할 수 있고, 다른 요소 또는 객체를 배제하는 것이 아니라는 것을 의미한다. "접속한다" 또는 "연결한다" 등의 단어는 물리적 또는 기계적 접속으로 제한되는 것이 아니고, 전기적 접속을 직접 또는 간접적으로 포함할 수 있다.
비록 본 개시 내용이 전술한 예시적인 실시예에서 설명되고 예시되었지만, 본 개시 내용은 단지 예로서만 제공되었으며, 본 개시 내용의 실시예의 세부 사항에 대한 많은 변경이 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 행해질 수 있으며, 본 개시 내용은 다음의 청구범위에 의해서만 제한된다는 것이 이해된다. 개시된 실시예의 특징은 다양한 방식으로 조합 및 재 배열될 수 있다. 본 개시 내용의 사상 및 범위를 벗어나지 않으면서, 본 개시 내용의 수정, 균등물 또는 개선은 본 기술 분야의 기술자에게 이해 가능하고 본 개시 내용의 범위 내에 포함되도록 의도된다.

Claims (56)

  1. 3 차원(3D) 메모리 디바이스에서 조인트 개구부 구조를 형성하는 방법으로서,
    제 1 스택 층을 형성하고, 상기 제 1 스택 층 상에 제 1 절연 접속 층을 형성하는 단계와,
    상기 제 1 스택 층 및 상기 제 1 절연 접속 층을 관통하는 제 1 관통 홀을 형성하는 단계와,
    상기 제 1 관통 홀에 의해 노출되는 기판의 표면에 오버레이되는 제 1 채널 구조를 형성하는 단계와,
    상기 제 1 관통 홀의 측벽 상에 제 1 기능 층을 형성하는 단계와,
    상기 제 1 기능 층의 측벽 및 상기 제 1 채널 구조의 노출된 표면 상에 제 2 채널 구조를 형성하고 제 1 충전 구조를 형성하는 단계와,
    상기 제 1 관통 홀 위에 상기 제 2 채널 구조와 접촉하는 제 3 채널 구조를 형성하는 단계 - 상기 기판 상의 상기 제 3 채널 구조의 돌출부는 상기 기판 상의 상기 제 1 관통 홀의 돌출부를 덮음 - 와,
    상기 제 1 절연 접속 층 상에 제 2 스택 층을 형성하고 제 2 절연 접속 층을 형성하는 단계와,
    상기 제 2 스택 층 및 상기 제 2 절연 접속 층을 관통하는 제 2 관통 홀을 형성하는 단계 - 상기 기판 상의 상기 제 2 관통 홀의 돌출부는 상기 기판 상의 상기 제 1 관통 홀의 돌출부와 적어도 부분적으로 중첩됨 - 와,
    상기 제 2 관통 홀의 측벽 상에 제 2 기능 층을 형성하는 단계와,
    상기 제 2 기능 층의 측벽 및 상기 제 3 채널 구조의 노출된 표면 상에 제 4 채널 구조를 형성하고 제 2 충전 구조를 형성하는 단계와,
    상기 제 2 관통 홀 위에 상기 제 4 채널 구조와 접촉하는 제 5 채널 구조를 형성하는 단계를 포함하는
    방법.
  2. 제1항에 있어서,
    상기 제 1 스택 층은 제 1 개수의 산화물/질화물 층 페어를 포함하며,
    상기 제 2 스택 층은 제 2 개수의 산화물/질화물 층 페어를 포함하는
    방법.
  3. 제2항에 있어서,
    상기 제 1 개수와 상기 제 2 개수는 32 이상인
    방법.
  4. 제1항에 있어서,
    상기 제 1 기능 층을 형성하는 단계는,
    상기 제 1 관통 홀의 측벽 및 상기 제 1 채널 구조의 노출된 표면 상에 제 1 터널링 층을 형성하는 단계 - 상기 제 1 터널링 층은 동작 중에 전하를 생성하도록 구성됨 - 와,
    상기 제 1 터널링 층에 의해 생성된 전하를 저장하기 위해 상기 제 1 터널링 층의 표면 상에 제 1 저장 층을 형성하는 단계와,
    상기 제 1 저장 층에서 전하의 유출을 차단하기 위해 상기 제 1 저장 층의 표면 상에 제 1 장벽 층을 형성하는 단계와,
    후속 제거 공정에서 상기 제 1 장벽 층이 손상되는 것을 방지하기 위해 상기 제 1 장벽 층의 표면 상에 제 1 패시베이션 층을 형성하는 단계와,
    상기 제 1 채널 구조의 표면 상의 상기 제 1 패시베이션 층, 상기 제 1 장벽 층, 상기 제 1 저장 층, 및 상기 제 1 터널링 층의 부분들을 제거하는 단계 - 상기 제 1 관통 홀의 측벽 상의 상기 제 1 패시베이션 층, 상기 제 1 장벽 층, 상기 제 1 저장 층, 및 상기 제 1 터널링 층의 남아 있는 부분들은 상기 제 1 기능 층을 형성함 - 를 포함하는
    방법.
  5. 제4항에 있어서,
    상기 제 2 채널 구조 및 상기 제 1 충전 구조를 형성하는 단계는,
    상기 제 1 패시베이션 층의 측벽 및 상기 제 1 채널 층의 노출된 표면을 덮는 제 2 채널 층을 형성하는 단계와,
    상기 제 2 채널 층의 표면을 덮는 상기 제 1 충전 층을 형성하는 단계와,
    상기 제 1 충전 층의 일부를 제거하여 상기 제 1 충전 구조를 형성하는 단계 - 상기 제 1 충전 구조의 상단 표면은 상기 제 1 절연 접속 층의 상단 표면보다 낮음 - 와,
    상기 제 2 채널 층의 일부를 제거하여 상기 제 2 채널 구조를 형성하는 단계 - 상기 제 2 채널 구조의 상단 표면은 상기 제 1 절연 접속 층의 상단 표면보다 낮음 - 를 포함하는
    방법.
  6. 제1항에 있어서,
    상기 제 3 채널 구조를 형성하는 단계는,
    상기 제 1 절연 접속 층을 에칭하여 제 1 그루브를 형성하는 단계 - 상기 기판 상의 상기 제 1 그루브의 돌출부는 상기 기판 상의 상기 제 1 관통 홀의 돌출부를 덮음 - 와,
    상기 제 1 그루브 내에 제 3 채널 층을 형성하는 단계 - 상기 제 3 채널 층은 상기 제 2 채널 구조와 접촉함 - 와,
    상기 제 1 절연 접속 층 및 상기 제 3 채널 층의 상단 표면을 평탄화하여 상기 제 3 채널 구조를 형성하는 단계를 포함하는
    방법.
  7. 제1항에 있어서,
    상기 제 3 채널 구조를 형성하는 단계는,
    상기 제 1 절연 접속 층, 및 상기 제 1 스택 층의 상단 질화물 층의 적어도 일부를 에칭하여 제 1 그루브를 형성하는 단계 - 상기 기판 상의 상기 제 1 그루브의 돌출부는 상기 기판 상의 상기 제 1 관통 홀의 돌출부를 덮음 - 와,
    상기 제 1 그루브 내에 상기 제 3 채널 구조를 형성하는 단계 - 상기 제 3 채널 구조는 상기 제 2 채널 구조와 접촉함 - 와,
    상기 제 1 절연 접속 층 및 상기 제 3 채널 구조의 상단 표면을 평탄화하는 단계를 포함하는
    방법.
  8. 제1항에 있어서,
    상기 제 1 관통 홀을 형성하기 전에 상기 제 1 절연 접속 층에 오버레이되는 제 1 마스크 층을 형성하는 단계와,
    상기 제 1 충전 구조를 형성한 후 상기 제 1 마스크 층을 제거하는 단계와,
    상기 제 2 관통 홀을 형성하기 전에 상기 제 2 절연 접속 층 상에 제 2 마스크 층을 형성하는 단계와,
    상기 제 2 충전 구조를 형성한 후 상기 제 2 마스크 층을 제거하는 단계를 더 포함하는
    방법.
  9. 제1항에 있어서,
    상기 제 4 채널 구조 및 상기 제 2 충전 구조를 형성하는 단계는,
    제 2 기능 층의 측벽 및 제 3 채널 층의 노출된 표면을 덮는 제 4 채널 층을 형성하는 단계와,
    상기 제 4 채널 층의 표면을 덮는 제 2 충전 층을 형성하는 단계와,
    상기 제 2 충전 층의 일부를 제거하여 상기 제 2 충전 구조를 형성하는 단계 - 상기 제 2 충전 구조의 상단 표면은 상기 제 2 절연 접속 층의 상단 표면보다 낮음 - 와,
    상기 제 4 채널 층의 일부를 제거하여 상기 제 4 채널 구조를 형성하는 단계 - 상기 제 4 채널 구조의 상단 표면은 상기 제 2 절연 접속 층의 상단 표면보다 낮음 - 를 포함하는
    방법.
  10. 제1항에 있어서,
    상기 제 5 채널 구조를 형성하는 단계는,
    상기 제 2 절연 접속 층을 에칭하여 제 2 그루브를 형성하는 단계 - 상기 기판 상의 상기 제 2 그루브의 돌출부는 상기 기판 상의 상기 제 2 관통 홀의 돌출부를 덮음 - 와,
    상기 제 2 그루브 내에 제 5 채널 층을 형성하는 단계 - 상기 제 5 채널 층은 상기 제 4 채널 구조와 접촉함 - 와,
    상기 제 2 절연 접속 층 및 상기 제 5 채널 층의 상단 표면을 평탄화하여 상기 제 5 채널 구조를 형성하는 단계를 포함하는
    방법.
  11. 3 차원(3D) 메모리 디바이스에서 조인트 개구부 구조를 형성하는 방법으로서,
    상기 3D 메모리 디바이스의 기판 상에 제 1 스택 층을 형성하고 제 1 절연 접속 층을 형성하는 단계 - 상기 3D 메모리 디바이스는 복수의 채널 홀을 형성하기 위한 제 1 영역, 복수의 계단 구조 더미 홀을 형성하기 위한 제 2 영역, 및 복수의 관통 어레이 컨택 장벽을 형성하기 위한 제 3 영역을 포함함 - 와,
    상기 제 1 영역, 상기 제 2 영역, 및 상기 제 3 영역에서 상기 제 1 스택 층 및 상기 제 1 절연 접속 층을 관통하는 복수의 제 1 관통 홀을 형성하는 단계와,
    각각의 제 1 관통 홀에서 상기 기판의 표면에 오버레이되는 제 1 채널 구조를 형성하는 단계와,
    각각의 제 1 관통 홀의 측벽 상에 제 1 기능 층을 형성하는 단계와,
    각각의 제 1 관통 홀에서 상기 제 1 기능 층의 측벽 및 상기 제 1 채널 구조의 노출된 표면 상에 제 2 채널 구조를 형성하고 제 1 충전 구조를 형성하는 단계와,
    각각의 제 1 관통 홀 위에 상기 제 2 채널 구조와 접촉하는 제 3 채널 구조를 형성하는 단계 - 상기 기판 상의 상기 제 3 채널 구조의 돌출부는 상기 기판 상의 대응하는 제 1 관통 홀의 돌출부를 덮음 - 와,
    상기 제 1 절연 접속 층 상에 제 2 스택 층을 형성하는 단계와,
    상기 제 2 스택 층 상에 제 2 절연 접속 층을 형성하는 단계와,
    상기 제 2 스택 층 및 상기 제 2 절연 접속 층을 관통하는 복수의 제 2 관통 홀을 형성하는 단계 - 상기 기판 상의 상기 복수의 제 2 관통 홀의 각각의 돌출부는 상기 기판 상의 대응하는 제 1 관통 홀의 돌출부와 적어도 부분적으로 중첩됨 - 와,
    각각의 제 2 관통 홀의 측벽 상에 제 2 기능 층을 형성하는 단계와,
    상기 제 1 영역 내의 각각의 제 2 관통 홀에서 상기 제 2 기능 층의 측벽 및 상기 제 3 채널 구조의 노출된 표면 상에 제 4 채널 구조를 형성하고 제 2 충전 구조를 형성하고, 상기 제 2 영역 및 상기 제 3 영역에서 각각의 제 2 관통 홀 내의 상기 제 2 기능 층의 측벽 상에 제 2 충전 구조를 형성하는 단계와,
    상기 제 1 영역, 상기 제 2 영역, 및 상기 제 3 영역에서 각각의 제 2 관통 홀 위에 제 5 채널 구조를 형성하는 단계 - 각각의 제 5 채널 구조는 상기 제 1 영역에서 각각의 제 2 관통 홀 내의 대응하는 제 4 채널 구조와 접촉함 - 를 포함하는
    방법.
  12. 제11항에 있어서,
    상기 제 1 스택 층은 제 1 개수의 산화물/질화물 층 페어를 포함하며,
    상기 제 2 스택 층은 제 2 개수의 산화물/질화물 층 페어를 포함하는
    방법.
  13. 제12항에 있어서,
    상기 제 1 개수와 상기 제 2 개수는 32 이상인
    방법.
  14. 제11항에 있어서,
    상기 제 1 기능 층을 형성하는 단계는,
    각각의 제 1 관통 홀의 측벽 및 각각의 제 1 관통 홀 내의 상기 제 1 채널 구조의 노출된 표면 상에 제 1 터널링 층을 형성하는 단계 - 상기 제 1 터널링 층은 동작 중에 전하를 생성하도록 구성됨 - 와,
    상기 제 1 터널링 층에 의해 생성된 전하를 저장하기 위해 각각의 제 1 관통 홀 내의 상기 제 1 터널링 층의 표면 상에 제 1 저장 층을 형성하는 단계와,
    상기 제 1 저장 층에서 전하의 유출을 차단하기 위해 각각의 제 1 관통 홀 내의 상기 제 1 저장 층의 표면 상에 제 1 장벽 층을 형성하는 단계와,
    후속 제거 공정에서 상기 제 1 장벽 층이 손상되는 것을 방지하기 위해 각각의 제 1 관통 홀 내의 상기 제 1 장벽 층의 표면 상에 제 1 패시베이션 층을 형성하는 단계와,
    각각의 제 1 관통 홀 내의 상기 제 1 채널 구조의 표면 상의 상기 제 1 패시베이션 층, 상기 제 1 장벽 층, 상기 제 1 저장 층, 및 상기 제 1 터널링 층의 부분들을 제거하는 단계 - 상기 제 1 관통 홀의 측벽 상의 상기 제 1 패시베이션 층, 상기 제 1 장벽 층, 상기 제 1 저장 층, 및 상기 제 1 터널링 층의 남아 있는 부분들은 상기 제 1 기능 층을 형성함 - 를 포함하는
    방법.
  15. 제14항에 있어서,
    상기 제 2 채널 구조 및 상기 제 1 충전 구조를 형성하는 단계는,
    상기 제 1 패시베이션 층의 측벽 및 상기 제 1 채널 층의 노출된 표면을 덮는 제 2 채널 층을 형성하는 단계와,
    상기 제 2 채널 층의 표면을 덮는 상기 제 1 충전 층을 형성하는 단계와,
    상기 제 1 충전 층의 일부를 제거하여 각각의 제 1 관통 홀 내에 상기 제 1 충전 구조를 형성하는 단계 - 상기 제 1 충전 구조의 상단 표면은 상기 제 1 절연 접속 층의 상단 표면보다 낮음 - 와,
    상기 제 2 채널 층의 일부를 제거하여 각각의 제 1 관통 홀 내에 상기 제 2 채널 구조를 형성하는 단계 - 상기 제 2 채널 구조의 상단 표면은 상기 제 1 절연 접속 층의 상단 표면보다 낮음 - 를 포함하는
    방법.
  16. 제11항에 있어서,
    상기 제 3 채널 구조를 형성하는 단계는,
    상기 제 1 절연 접속 층을 에칭하여 복수의 제 1 그루브를 형성하는 단계 - 상기 기판 상의 각각의 제 1 그루브의 돌출부는 상기 기판 상의 대응하는 제 1 관통 홀의 돌출부를 덮음 - 와,
    각각의 제 1 그루브 내에 제 3 채널 층을 형성하는 단계 - 상기 제 3 채널 층은 각각의 제 1 관통 홀 내의 상기 제 2 채널 구조와 접촉함 - 와,
    상기 제 1 절연 접속 층 및 상기 복수의 제 3 채널 구조의 상단 표면을 평탄화하여 상기 제 3 채널 구조를 형성하는 단계를 포함하는
    방법.
  17. 제11항에 있어서,
    상기 제 3 채널 구조를 형성하는 단계는,
    상기 제 1 절연 접속 층, 및 각각의 제 1 관통 홀 내의 상기 제 1 스택 층의 상단 질화물 층의 적어도 일부를 에칭하여 복수의 제 1 그루브를 형성하는 단계 - 상기 기판 상의 각각의 제 1 그루브의 돌출부는 상기 기판 상의 대응하는 제 1 관통 홀의 돌출부를 덮음 - 와,
    각각의 제 1 그루브 내에 상기 제 3 채널 구조를 형성하는 단계 - 상기 제 3 채널 구조는 각각의 제 1 관통 홀 내의 상기 제 2 채널 구조와 접촉함 - 와,
    상기 제 1 절연 접속 층 및 상기 복수의 제 3 채널 구조의 상단 표면을 평탄화하는 단계를 포함하는
    방법.
  18. 제11항에 있어서,
    상기 복수의 제 1 관통 홀을 형성하기 전에 상기 제 1 절연 접속 층에 오버레이되는 제 1 마스크 층을 형성하는 단계와,
    상기 제 1 충전 구조를 형성한 후 상기 제 1 마스크 층을 제거하는 단계와,
    상기 복수의 제 2 관통 홀을 형성하기 전에 상기 제 2 절연 접속 층 상에 제 2 마스크 층을 형성하는 단계와,
    상기 제 2 충전 구조를 형성한 후 상기 제 2 마스크 층을 제거하는 단계를 더 포함하는
    방법.
  19. 제18항에 있어서,
    상기 제 4 채널 구조 및 상기 제 2 충전 구조를 형성하는 단계는,
    상기 제 2 기능 층의 측벽 및 상기 제 3 채널 층의 노출된 표면을 덮는 제 4 채널 층을 형성하는 단계와,
    상기 제 4 채널 층의 표면을 덮는 제 3 충전 층을 형성하는 단계와,
    상기 제 1 영역에서 상기 제 3 충전 층을 덮는 제 3 마스크 층을 형성하고, 상기 제 3 마스크 층을 마스크로서 사용하여 상기 제 2 영역 및 상기 제 3 영역에서 상기 제 3 충전 층을 제거하는 단계와,
    상기 제 3 마스크 층을 제거하는 단계와,
    상기 제 1 영역의 상기 제 3 충전 층을 마스크로서 사용하여 상기 제 2 영역 및 상기 제 3 영역에서 상기 제 4 채널 층을 제거하는 단계와,
    상기 제 2 영역 및 상기 제 3 영역에서 상기 제 2 기능 층의 표면 상에 제 4 충전 층을 형성하는 단계와,
    상기 제 1 영역에서 상기 제 3 충전 층을 제거하는 단계와,
    상기 제 1 영역, 상기 제 2 영역, 및 상기 제 3 영역에서 각각의 제 2 관통 홀 내에 제 2 충전 층을 형성하는 단계와,
    상기 제 2 충전 층의 일부를 제거하여 각각의 제 2 관통 홀 내에 상기 제 2 충전 구조를 형성하는 단계 - 상기 제 2 충전 구조의 상단 표면은 상기 제 2 절연 접속 층의 상단 표면보다 낮음 - 와,
    상기 제 4 채널 층의 일부를 제거하여 각각의 제 2 관통 홀 내에 상기 제 4 채널 구조를 형성하는 단계 - 상기 제 4 채널 구조의 상단 표면은 상기 제 2 절연 접속 층의 상단 표면보다 낮음 - 를 포함하는
    방법.
  20. 제11항에 있어서,
    상기 제 5 채널 구조를 형성하는 단계는,
    상기 제 2 절연 접속 층을 에칭하여 복수의 제 2 그루브를 형성하는 단계 - 상기 기판 상의 각각의 제 2 그루브의 돌출부는 상기 기판 상의 대응하는 제 2 관통 홀의 돌출부를 덮음 - 와,
    각각의 제 2 그루브 내에 제 5 채널 층을 형성하는 단계 - 상기 제 5 채널 층은 상기 제 1 영역에서 각각의 제 2 관통 홀 내의 대응하는 제 4 채널 구조와 접촉함 - 와,
    상기 제 2 절연 접속 층 및 상기 제 5 채널 층의 상단 표면을 평탄화하여 상기 제 5 채널 구조를 형성하는 단계를 포함하는
    방법.
  21. 3 차원(3D) 메모리 디바이스에서 조인트 개구부 구조를 형성하는 방법으로서,
    기판 상에 제 1 스택 층을 형성하고 제 1 절연 접속 층을 형성하는 단계와,
    상기 제 1 스택 층 및 상기 제 1 절연 접속 층을 관통하는 제 1 관통 홀을 형성하는 단계와,
    상기 제 1 관통 홀에 의해 노출되는 상기 기판의 표면에 오버레이되는 제 1 채널 구조를 형성하는 단계와,
    상기 제 1 관통 홀의 측벽 상에 제 1 기능 층을 형성하는 단계와,
    상기 제 1 기능 층의 측벽 및 상기 제 1 채널 구조의 노출된 표면 상에 제 2 채널 구조를 형성하는 단계와,
    상기 제 1 관통 홀 위에 상기 제 2 채널 구조와 접촉하는 제 3 채널 구조를 형성하는 단계 - 상기 기판 상의 상기 제 3 채널 구조의 돌출부는 상기 기판 상의 상기 제 1 관통 홀의 돌출부를 덮음 - 와,
    상기 제 3 채널 구조 상에 제 2 스택 층을 형성하고 제 2 절연 접속 층을 형성하는 단계와,
    상기 제 2 스택 층 및 상기 제 2 절연 접속 층을 관통하는 제 2 관통 홀을 형성하는 단계 - 상기 기판 상의 상기 제 2 관통 홀의 돌출부는 상기 기판 상의 상기 제 1 관통 홀의 돌출부와 적어도 부분적으로 중첩됨 - 와,
    상기 제 2 관통 홀의 측벽 상에 제 2 기능 층을 형성하는 단계와,
    상기 제 2 관통 홀과 상기 제 1 관통 홀을 상호 접속하여 조인트 관통 홀을 형성하기 위해 상기 제 2 관통 홀의 하단에서 상기 제 2 기능 층 및 상기 제 3 채널 구조의 부분을 제거하는 단계와,
    상기 제 3 채널 구조 및 상기 제 2 채널 구조의 남아 있는 부분을 제거하는 단계와,
    상기 조인트 관통 홀의 측벽 및 상기 제 1 절연 접속 층의 노출된 표면 상에 상기 제 1 채널 구조와 접촉하는 제 4 채널 구조를 형성하는 단계와,
    상기 제 4 채널 구조의 표면을 덮는 제 1 충전 구조를 형성하는 단계와,
    상기 조인트 관통 홀 위에 상기 제 4 채널 구조와 접촉하는 제 5 채널 구조를 형성하는 단계를 포함하는
    방법.
  22. 제21항에 있어서,
    상기 제 1 스택 층은 제 1 개수의 산화물/질화물 층 페어를 포함하며,
    상기 제 2 스택 층은 제 2 개수의 산화물/질화물 층 페어를 포함하는
    방법.
  23. 제22항에 있어서,
    상기 제 1 개수와 상기 제 2 개수는 32 이상인
    방법.
  24. 제21항에 있어서,
    상기 제 1 기능 층을 형성하는 단계는,
    상기 제 1 관통 홀의 측벽 및 상기 제 1 채널 구조의 노출된 표면 상에 제 1 터널링 층을 형성하는 단계 - 상기 제 1 터널링 층은 동작 중에 전하를 생성하도록 구성됨 - 와,
    상기 제 1 터널링 층에 의해 생성된 전하를 저장하기 위해 상기 제 1 터널링 층의 표면 상에 제 1 저장 층을 형성하는 단계와,
    상기 제 1 저장 층에서 전하의 유출을 차단하기 위해 상기 제 1 저장 층의 표면 상에 제 1 장벽 층을 형성하는 단계와,
    후속 제거 공정에서 상기 제 1 장벽 층이 손상되는 것을 방지하기 위해 상기 제 1 장벽 층의 표면 상에 제 1 패시베이션 층을 형성하는 단계와,
    상기 제 1 채널 구조의 표면 상의 상기 제 1 패시베이션 층, 상기 제 1 장벽 층, 상기 제 1 저장 층, 및 상기 제 1 터널링 층의 부분들을 제거하는 단계 - 상기 제 1 관통 홀의 측벽 상의 상기 제 1 패시베이션 층, 상기 제 1 장벽 층, 상기 제 1 저장 층, 및 상기 제 1 터널링 층의 남아 있는 부분들은 상기 제 1 기능 층을 형성함 - 를 포함하는
    방법.
  25. 제24항에 있어서,
    상기 제 2 채널 구조를 형성하는 단계는,
    상기 제 1 패시베이션 층의 측벽 및 상기 제 1 채널 층의 노출된 표면을 덮는 제 2 채널 층을 형성하는 단계와,
    상기 제 2 채널 층의 일부를 제거하여 상기 제 2 채널 구조를 형성하는 단계 - 상기 제 2 채널 구조의 상단 표면은 상기 제 1 절연 접속 층의 상단 표면보다 낮음 - 를 포함하는
    방법.
  26. 제21항에 있어서,
    상기 제 3 채널 구조를 형성하는 단계는,
    상기 제 1 절연 접속 층을 에칭하여 제 1 그루브를 형성하는 단계 - 상기 기판 상의 상기 제 1 그루브의 돌출부는 상기 기판 상의 상기 제 1 관통 홀의 돌출부를 덮음 - 와,
    상기 제 1 그루브 내에 제 3 채널 층을 형성하는 단계 - 상기 제 3 채널 층은 상기 제 2 채널 구조와 접촉함 - 와,
    상기 제 1 절연 접속 층 및 상기 제 3 채널 구조의 상단 표면을 평탄화하여 상기 제 3 채널 구조를 형성하는 단계를 포함하는
    방법.
  27. 제21항에 있어서,
    상기 제 3 채널 구조를 형성하는 단계는,
    상기 제 1 절연 접속 층, 및 상기 제 1 스택 층의 상단 질화물 층의 적어도 일부를 에칭하여 제 1 그루브를 형성하는 단계 - 상기 기판 상의 상기 제 1 그루브의 돌출부는 상기 기판 상의 상기 제 1 관통 홀의 돌출부를 덮음 - 와,
    상기 제 1 그루브 내에 상기 제 3 채널 구조를 형성하는 단계 - 상기 제 3 채널 구조는 상기 제 2 채널 구조와 접촉함 - 와,
    상기 제 1 절연 접속 층 및 상기 제 3 채널 구조의 상단 표면을 평탄화하는 단계를 포함하는
    방법.
  28. 제21항에 있어서,
    상기 제 1 관통 홀을 형성하기 전에 상기 제 1 절연 접속 층 상에 제 1 마스크 층을 형성하는 단계와,
    상기 제 2 채널 구조를 형성한 후 상기 제 1 마스크 층을 제거하는 단계와,
    상기 제 2 관통 홀을 형성하기 전에 상기 제 2 절연 접속 층 상에 제 2 마스크 층을 형성하는 단계와,
    상기 제 5 채널 구조를 형성한 후 상기 제 2 마스크 층을 제거하는 단계를 더 포함하는
    방법.
  29. 제21항에 있어서,
    상기 제 4 채널 구조 및 상기 제 1 충전 구조를 형성하는 단계는,
    상기 조인트 관통 홀의 측벽 및 상기 제 1 절연 접속 층의 노출된 표면을 덮는 제 4 채널 층을 형성하는 단계와,
    상기 제 4 채널 층의 표면을 덮는 제 1 충전 층을 형성하는 단계와,
    상기 제 1 충전 층의 일부를 제거하여 상기 제 1 충전 구조를 형성하는 단계 - 상기 제 1 충전 구조의 상단 표면은 상기 제 2 절연 접속 층의 상단 표면보다 낮음 - 와,
    상기 제 4 채널 층의 일부를 제거하여 상기 제 4 채널 구조를 형성하는 단계 - 상기 제 4 채널 구조의 상단 표면은 상기 제 2 절연 접속 층의 상단 표면보다 낮음 - 를 포함하는
    방법.
  30. 제21항에 있어서,
    상기 제 5 채널 구조를 형성하는 단계는,
    상기 제 2 절연 접속 층을 에칭하여 제 2 그루브를 형성하는 단계 - 상기 기판 상의 상기 제 2 그루브의 돌출부는 상기 기판 상의 상기 조인트 관통 홀의 돌출부를 덮음 - 와,
    상기 제 2 그루브 내에 제 5 채널 층을 형성하는 단계 - 상기 제 5 채널 층은 상기 제 4 채널 구조와 접촉함 - 와,
    상기 제 2 절연 접속 층 및 상기 제 5 채널 층의 상단 표면을 평탄화하여 상기 제 5 채널 구조를 형성하는 단계를 포함하는
    방법.
  31. 3 차원(3D) 메모리 디바이스에서 조인트 개구부 구조를 형성하는 방법으로서,
    상기 3D 메모리 디바이스의 기판 상에 제 1 스택 층을 형성하고 제 1 절연 접속 층을 형성하는 단계 - 상기 3D 메모리 디바이스는 복수의 채널 홀을 형성하기 위한 제 1 영역, 복수의 계단 구조 더미 홀을 형성하기 위한 제 2 영역, 및 복수의 관통 어레이 컨택 장벽을 형성하기 위한 제 3 영역을 포함함 - 와,
    상기 제 1 영역, 상기 제 2 영역, 및 상기 제 3 영역에서 상기 제 1 스택 층 및 상기 제 1 절연 접속 층을 관통하는 복수의 제 1 관통 홀을 형성하는 단계와,
    각각의 제 1 관통 홀에서 상기 기판의 표면에 오버레이되는 제 1 채널 구조를 형성하는 단계와,
    각각의 제 1 관통 홀의 측벽 상에 제 1 기능 층을 형성하는 단계와,
    각각의 제 1 관통 홀에서 상기 제 1 기능 층의 측벽 및 상기 제 1 채널 구조의 노출된 표면 상에 제 2 채널 구조를 형성하는 단계와,
    각각의 제 1 관통 홀 위에 상기 제 2 채널 구조와 접촉하는 제 3 채널 구조를 형성하는 단계 - 상기 기판 상의 상기 제 3 채널 구조의 돌출부는 상기 기판 상의 대응하는 제 1 관통 홀의 돌출부를 덮음 - 와,
    상기 복수의 제 3 채널 구조 상에 제 2 스택 층을 형성하고 제 2 절연 접속 층을 형성하는 단계와,
    상기 제 2 스택 층 및 상기 제 2 절연 접속 층을 관통하는 복수의 제 2 관통 홀을 형성하는 단계 - 상기 기판 상의 상기 복수의 제 2 관통 홀의 각각의 돌출부는 상기 기판 상의 대응하는 제 1 관통 홀의 돌출부와 적어도 부분적으로 중첩됨 - 와,
    각각의 제 2 관통 홀의 측벽 상에 제 2 기능 층을 형성하는 단계와,
    상기 제 2 관통 홀과 대응하는 제 1 관통 홀을 상호 접속하여 복수의 조인트 관통 홀을 형성하기 위해 각각의 제 2 관통 홀의 하단에서 상기 제 2 기능 층 및 상기 제 3 채널 구조의 부분을 제거하는 단계와,
    각각의 조인트 관통 홀에서 상기 제 3 채널 구조 및 상기 제 2 채널 구조의 남아 있는 부분을 제거하는 단계와,
    각각의 조인트 관통 홀의 측벽 및 상기 제 1 절연 접속 층의 노출된 표면 상에 상기 제 1 채널 구조와 접촉하는 제 4 채널 구조를 형성하는 단계와,
    각각의 조인트 관통 홀에서 상기 제 4 채널 구조의 표면을 덮는 제 1 충전 구조를 형성하는 단계와,
    상기 제 1 영역, 상기 제 2 영역, 및 상기 제 3 영역에서 각각의 조인트 관통 홀 위에 제 5 채널 구조를 형성하는 단계 - 각각의 제 5 채널 구조는 상기 제 1 영역에서 각각의 조인트 관통 홀 내의 대응하는 제 4 채널 구조와 접촉함 - 를 포함하는
    방법.
  32. 제31항에 있어서,
    상기 제 1 스택 층은 제 1 개수의 산화물/질화물 층 페어를 포함하며,
    상기 제 2 스택 층은 제 2 개수의 산화물/질화물 층 페어를 포함하는
    방법.
  33. 제32항에 있어서,
    상기 제 1 개수와 상기 제 2 개수는 32 이상인
    방법.
  34. 제31항에 있어서,
    상기 제 1 기능 층을 형성하는 단계는,
    각각의 제 1 관통 홀의 측벽 및 각각의 제 1 관통 홀 내의 상기 제 1 채널 구조의 노출된 표면 상에 제 1 터널링 층을 형성하는 단계 - 상기 제 1 터널링 층은 동작 중에 전하를 생성하도록 구성됨 - 와,
    상기 제 1 터널링 층에 의해 생성된 전하를 저장하기 위해 각각의 제 1 관통 홀 내의 상기 제 1 터널링 층의 표면 상에 제 1 저장 층을 형성하는 단계와,
    상기 제 1 저장 층에서 전하의 유출을 차단하기 위해 각각의 제 1 관통 홀 내의 상기 제 1 저장 층의 표면 상에 제 1 장벽 층을 형성하는 단계와,
    후속 제거 공정에서 상기 제 1 장벽 층이 손상되는 것을 방지하기 위해 각각의 제 1 관통 홀 내의 상기 제 1 장벽 층의 표면 상에 제 1 패시베이션 층을 형성하는 단계와,
    각각의 제 1 관통 홀 내의 상기 제 1 채널 구조의 표면 상의 상기 제 1 패시베이션 층, 상기 제 1 장벽 층, 상기 제 1 저장 층, 및 상기 제 1 터널링 층의 부분들을 제거하는 단계 - 상기 제 1 관통 홀의 측벽 상의 상기 제 1 패시베이션 층, 상기 제 1 장벽 층, 상기 제 1 저장 층, 및 상기 제 1 터널링 층의 남아 있는 부분들은 상기 제 1 기능 층을 형성함 - 를 포함하는
    방법.
  35. 제34항에 있어서,
    상기 제 2 채널 구조를 형성하는 단계는,
    상기 제 1 패시베이션 층의 측벽 및 상기 제 1 채널 층의 노출된 표면을 덮는 제 2 채널 층을 형성하는 단계와,
    상기 제 2 채널 층의 일부를 제거하여 각각의 제 1 관통 홀 내에 상기 제 2 채널 구조를 형성하는 단계 - 상기 제 2 채널 구조의 상단 표면은 상기 제 1 절연 접속 층의 상단 표면보다 낮음 - 를 포함하는
    방법.
  36. 제31항에 있어서,
    상기 제 3 채널 구조를 형성하는 단계는,
    상기 제 1 절연 접속 층을 에칭하여 복수의 제 1 그루브를 형성하는 단계 - 상기 기판 상의 각각의 제 1 그루브의 돌출부는 상기 기판 상의 대응하는 제 1 관통 홀의 돌출부를 덮음 - 와,
    각각의 제 1 그루브 내에 상기 제 3 채널 구조를 형성하는 단계 - 상기 제 3 채널 구조는 각각의 제 1 관통 홀 내의 상기 제 2 채널 구조와 접촉함 - 와,
    상기 제 1 절연 접속 층 및 상기 복수의 제 3 채널 구조의 상단 표면을 평탄화하는 단계를 포함하는
    방법.
  37. 제31항에 있어서,
    상기 제 3 채널 구조를 형성하는 단계는,
    상기 제 1 절연 접속 층, 및 각각의 제 1 관통 홀 내의 상기 제 1 스택 층의 상단 질화물 층의 적어도 일부를 에칭하여 복수의 제 1 그루브를 형성하는 단계 - 상기 기판 상의 각각의 제 1 그루브의 돌출부는 상기 기판 상의 대응하는 제 1 관통 홀의 돌출부를 덮음 - 와,
    각각의 제 1 그루브 내에 상기 제 3 채널 구조를 형성하는 단계 - 상기 제 3 채널 구조는 각각의 제 1 관통 홀 내의 상기 제 2 채널 구조와 접촉함 - 와,
    상기 제 1 절연 접속 층 및 상기 복수의 제 3 채널 구조의 상단 표면을 평탄화하는 단계를 포함하는
    방법.
  38. 제31항에 있어서,
    상기 복수의 제 1 관통 홀을 형성하기 전에 상기 제 1 절연 접속 층에 오버레이되는 제 1 마스크 층을 형성하는 단계와,
    상기 제 2 채널 구조를 형성한 후 상기 제 1 마스크 층을 제거하는 단계와,
    상기 복수의 제 2 관통 홀을 형성하기 전에 상기 제 2 절연 접속 층 상에 제 2 마스크 층을 형성하는 단계와,
    상기 제 5 채널 구조를 형성한 후 상기 제 2 마스크 층을 제거하는 단계를 더 포함하는
    방법.
  39. 제38항에 있어서,
    상기 제 4 채널 구조 및 상기 제 1 충전 구조를 형성하는 단계는,
    각각의 조인트 관통 홀의 측벽 및 상기 제 1 절연 접속 층의 노출된 표면을 덮는 제 4 채널 층을 형성하는 단계와,
    상기 제 4 채널 층의 표면을 덮는 제 2 충전 층을 형성하는 단계와,
    상기 제 1 영역에서 상기 제 2 충전 층을 덮는 제 3 마스크 층을 형성하고, 상기 제 3 마스크 층을 마스크로서 사용하여 상기 제 2 영역 및 상기 제 3 영역에서 상기 제 2 충전 층을 제거하는 단계와,
    상기 제 3 마스크 층을 제거하는 단계와,
    상기 제 1 영역의 상기 제 2 충전 층을 마스크로서 사용하여 상기 제 2 영역 및 상기 제 3 영역에서 상기 제 4 채널 층을 제거하는 단계와,
    상기 제 2 영역 및 상기 제 3 영역에서 상기 제 2 기능 층의 표면 상에 제 3 충전 층을 형성하는 단계와,
    상기 제 1 영역에서 상기 제 2 충전 층을 제거하는 단계와,
    상기 제 1 영역, 상기 제 2 영역, 및 상기 제 3 영역에서 각각의 제 2 관통 홀 내에 제 1 충전 층을 형성하는 단계와,
    상기 제 1 충전 층의 일부를 제거하여 각각의 조인트 관통 홀 내에 상기 제 1 충전 구조를 형성하는 단계 - 상기 제 1 충전 구조의 상단 표면은 상기 제 2 절연 접속 층의 상단 표면보다 낮음 - 와,
    상기 제 4 채널 층의 일부를 제거하여 각각의 조인트 관통 홀 내에 상기 제 4 채널 구조를 형성하는 단계 - 상기 제 4 채널 구조의 상단 표면은 상기 제 2 절연 접속 층의 상단 표면보다 낮음 - 를 포함하는
    방법.
  40. 제31항에 있어서,
    상기 제 5 채널 구조를 형성하는 단계는,
    상기 제 2 절연 접속 층을 에칭하여 복수의 제 2 그루브를 형성하는 단계 - 상기 기판 상의 각각의 제 2 그루브의 돌출부는 상기 기판 상의 대응하는 조인트 관통 홀의 돌출부를 덮음 - 와,
    각각의 제 2 그루브 내에 상기 제 5 채널 구조를 형성하는 단계 - 각각의 제 5 채널 구조는 상기 제 1 영역에서 대응하는 제 4 채널 구조와 접촉함 - 와,
    상기 제 2 절연 접속 층 및 상기 제 5 채널 층의 상단 표면을 평탄화하여 상기 제 5 채널 구조를 형성하는 단계를 포함하는
    방법.
  41. 3 차원(3D) 메모리 디바이스의 조인트 개구부 구조로서,
    기판에 오버레이되어 배치된 제 1 스택 층과,
    상기 제 1 스택 층 상에 배치된 제 1 절연 접속 층과,
    상기 제 1 스택 층 및 상기 제 1 절연 접속 층을 관통하는 제 1 관통 홀과,
    상기 제 1 관통 홀의 하단에 배치되고 상기 기판에 오버레이되는 제 1 채널 구조와,
    상기 제 1 관통 홀의 측벽 상에 배치된 제 1 기능 층과,
    상기 제 1 기능 층의 측벽 상에 배치된 상기 제 1 채널 구조와 접촉하는 제 2 채널 구조와,
    상기 제 1 관통 홀 위에 배치된 상기 제 2 채널 구조와 접촉하는 제 3 채널 구조 - 상기 기판 상의 상기 제 3 채널 구조의 돌출부는 상기 기판 상의 상기 제 1 관통 홀의 돌출부를 덮음 - 와,
    상기 제 3 채널 구조 상에 배치된 제 2 스택 층과,
    상기 제 2 스택 층 상에 배치된 제 2 절연 접속 층과,
    상기 제 2 스택 층 및 상기 제 2 절연 접속 층을 관통하는 제 2 관통 홀 - 상기 기판 상의 상기 제 2 관통 홀의 돌출부는 상기 기판 상의 상기 제 1 관통 홀의 돌출부와 적어도 부분적으로 중첩됨 - 과,
    상기 제 2 관통 홀의 측벽 상에 배치된 제 2 기능 층과,
    상기 제 2 기능 층의 측벽 상에 배치된 상기 제 3 채널 구조와 접촉하는 제 4 채널 구조와,
    상기 제 2 관통 홀 위에 배치된 상기 제 4 채널 구조와 접촉하는 제 5 채널 구조를 포함하는
    조인트 개구부 구조.
  42. 제41항에 있어서,
    상기 제 2 채널 구조의 표면을 덮는 제 1 충전 구조와,
    상기 제 4 채널 구조의 표면을 덮는 제 2 충전 구조를 더 포함하고,
    상기 제 1 관통 홀은 상기 제 2 관통 홀과는 상호 접속되지 않는
    조인트 개구부 구조.
  43. 제41항에 있어서,
    상기 제 2 채널 구조 및 상기 제 4 채널 구조의 표면을 덮는 제 1 충전 구조를 더 포함하고,
    상기 제 1 관통 홀은 상기 제 2 관통 홀과 상호 접속되는
    조인트 개구부 구조.
  44. 제41항에 있어서,
    상기 제 1 스택 층은 제 1 개수의 도체/유전체 층 페어를 포함하며,
    상기 제 2 스택 층은 제 2 개수의 도체/유전체 층 페어를 포함하는
    조인트 개구부 구조.
  45. 제41항에 있어서,
    상기 제 1 스택 층은 제 1 개수의 산화물/질화물 층 페어를 포함하며,
    상기 제 2 스택 층은 제 2 개수의 산화물/질화물 층 페어를 포함하는
    조인트 개구부 구조.
  46. 제44항 또는 제45항에 있어서,
    상기 제 1 개수와 상기 제 2 개수는 32 이상인
    조인트 개구부 구조.
  47. 제41항에 있어서,
    상기 제 3 채널 구조의 두께는 30nm 내지 70nm의 범위에 있는
    조인트 개구부 구조.
  48. 제41항에 있어서,
    상기 제 1 관통 홀의 상단 애퍼처와 하단 애퍼처 사이의 사이즈 차이는 30nm 이하이고,
    상기 제 2 관통 홀의 상단 애퍼처와 하단 애퍼처 사이의 사이즈 차이는 30nm 이하인
    조인트 개구부 구조.
  49. 3 차원(3D) 메모리 디바이스의 조인트 개구부 구조로서,
    기판에 오버레이되어 배치된 제 1 스택 층과,
    상기 제 1 스택 층 상에 배치된 제 1 절연 접속 층과,
    상기 제 1 절연 접속 층 상에 배치된 제 2 스택 층과,
    상기 제 2 스택 층 상에 배치된 제 2 절연 접속 층과,
    상기 3D 메모리 디바이스의 제 1 영역에 있는 복수의 채널 홀과,
    상기 3D 메모리 디바이스의 제 2 영역에 있는 복수의 계단 구조 더미 홀과,
    상기 3D 메모리 디바이스의 제 3 영역에 있는 복수의 관통 어레이 컨택 장벽을 포함하고,
    상기 복수의 채널 홀의 각각은,
    상기 제 1 스택 층 및 상기 제 1 절연 접속 층을 관통하는 제 1 관통 홀과,
    상기 제 1 관통 홀의 하단에 배치되고 상기 기판에 오버레이되는 제 1 채널 구조와,
    상기 제 1 관통 홀의 측벽 상에 배치된 제 1 기능 층과,
    상기 제 1 기능 층의 측벽 상에 배치된 상기 제 1 채널 구조와 접촉하는 제 2 채널 구조와,
    상기 제 1 관통 홀 위에 배치된 상기 제 2 채널 구조와 접촉하는 제 3 채널 구조 - 상기 기판 상의 상기 제 3 채널 구조의 돌출부는 상기 기판 상의 상기 제 1 관통 홀의 돌출부를 덮음 - 와,
    상기 제 2 스택 층 및 상기 제 2 절연 접속 층을 관통하는 제 2 관통 홀 - 상기 기판 상의 상기 제 2 관통 홀의 돌출부는 상기 기판 상의 상기 제 1 관통 홀의 돌출부와 적어도 부분적으로 중첩됨 - 과,
    상기 제 2 관통 홀의 측벽 상에 배치된 제 2 기능 층과,
    상기 제 2 기능 층의 측벽 상에 배치된 상기 제 3 채널 구조와 접촉하는 제 4 채널 구조와,
    상기 제 2 관통 홀 위에 배치된 상기 제 4 채널 구조와 접촉하는 제 5 채널 구조를 포함하는
    조인트 개구부 구조.
  50. 제49항에 있어서,
    상기 복수의 채널 홀의 각각은,
    상기 제 2 채널 구조의 표면을 덮는 제 1 충전 구조와,
    상기 제 4 채널 구조의 표면을 덮는 제 2 충전 구조를 더 포함하고,
    상기 제 1 영역에서 상기 제 1 관통 홀은 상기 제 2 관통 홀과는 상호 접속되지 않는
    조인트 개구부 구조.
  51. 제49항에 있어서,
    상기 복수의 채널 홀의 각각은,
    상기 제 2 채널 구조 및 상기 제 4 채널 구조의 표면을 덮는 제 1 충전 구조를 더 포함하고,
    상기 제 1 영역에서 상기 제 1 관통 홀은 상기 제 2 관통 홀과 상호 접속되는
    조인트 개구부 구조.
  52. 제49항에 있어서,
    상기 제 1 스택 층은 제 1 개수의 도체/유전체 층 페어를 포함하며,
    상기 제 2 스택 층은 제 2 개수의 도체/유전체 층 페어를 포함하는
    조인트 개구부 구조.
  53. 제49항에 있어서,
    상기 제 1 스택 층은 제 1 개수의 산화물/질화물 층 페어를 포함하며,
    상기 제 2 스택 층은 제 2 개수의 산화물/질화물 층 페어를 포함하는
    조인트 개구부 구조.
  54. 제52항 또는 제53항에 있어서,
    상기 제 1 개수와 상기 제 2 개수는 32 이상인
    조인트 개구부 구조.
  55. 제49항에 있어서,
    상기 제 3 채널 구조의 두께는 30nm 내지 70nm의 범위에 있는
    조인트 개구부 구조.
  56. 제49항에 있어서,
    각각의 제 1 관통 홀의 상단 애퍼처와 하단 애퍼처 사이의 사이즈 차이는 30nm 이하이고,
    각각의 제 2 관통 홀의 상단 애퍼처와 하단 애퍼처 사이의 사이즈 차이는 30nm 이하인
    조인트 개구부 구조.
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