KR101503876B1 - 비휘발성 메모리 소자 - Google Patents

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Abstract

비휘발성 메모리 소자가 제공된다. 이 비휘발성 메모리 소자는, 기판 상에 교대로 적층된 게이트 패턴들과 절연패턴들, 기판 상에 게이트 패턴들과 절연패턴들의 측벽들을 따라 위로 연장되는 활성 패턴 및 게이트 패턴들과 활성 패턴 사이의 데이터 저장 패턴을 포함한다. 활성 패턴은 제1 부활성(sub-active) 패턴, 제1 부활성 패턴 상의 제2 부활성 패턴, 및 제1 부활성 패턴과 제2 부활성 패턴을 연결하는 제1 패드부를 포함한다. 제1 패드부의 상부면의 단면적은 상기 제1 부활성 패턴의 상부면의 단면적보다 넓을 수 있다.
비휘발성 메모리, 패드부, 멀티 스택(multi stack)

Description

비휘발성 메모리 소자{NONVOLATILE MEMORY DEVICE}
본 발명은 메모리 소자에 관한 것으로, 보다 상세하게는 비휘발성 메모리 소자에 관한 것이다.
전자 기기의 초소형화/다기능화 경향에 따라, 이에 내장되는 반도체 소자 역시 보다 고집적화될 것이 요구된다. 그러나, 반도체 소자의 고집적화를 위해서는 보다 미세화된 소자의 구성요소를 형성함은 물론, 각 구성요소들의 특성이 유지되어야 한다. 보다 미세화된 구성요소들을 형성하는 데에는 고가의 장비가 요구된다. 그러나, 고가의 장비로도 구성요소들의 미세화에는 한계가 있어, 다른 대안으로 반도체 소자를 고집적화시키기 위한 연구가 계속되고 있다.
본 발명이 해결하고자 하는 일 기술적 과제는, 고집적화에 최적화된 비휘발성 메모리 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 신뢰성이 향상된 비휘발성 메모리 소자를 제공하는 것이다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 메모리 소자가 제공된다. 이 비휘발성 메모리 소자는 기판 상에 교대로 적층된 게이트 패턴들과 절연패턴들, 상기 기판 상에, 상기 게이트 패턴들과 절연패턴들의 측벽들을 따라 위로 연장되는 활성 패턴, 및 상기 게이트 패턴들과 활성 패턴 사이의 데이터 저장 패턴을 포함한다. 상기 활성 패턴은 제1 부활성 패턴(first sub-active pattern), 상기 제1 부활성 패턴 상의 제2 부활성 패턴(second sub-active pattern), 및 상기 제1 부활성 패턴과 제2 부활성 패턴을 연결하는 제1 패드부를 포함할 수 있다. 상기 제1 패드부의 상부면의 단면적은 상기 제1 부활성 패턴의 상부면의 단면적보다 넓을 수 있다.
일 실시예에서, 상기 활성 패턴은 상기 게이트 패턴들 및 절연 패턴들을 관통하는 개구부 내에 배치될 수 있다. 상기 제1 부활성 패턴은 상기 개구부의 측벽을 따라 배치되어 상기 제1 부활성 패턴으로 둘러싸인 내부 공간을 정의할 수 있다. 상기 내부 공간은 충전 절연막에 의해 채워지고, 상기 제1 패드부는 상기 충전 절연막상에 배치될 수 있다.
일 실시예에서, 상기 제1 패드부의 상부면은 상기 제1 부활성 패턴의 상부면과 공면을 이룰 수 있다.
일 실시예에서, 상기 제2 부활성 패턴의 하부면은 상기 제1 패드부의 상부면과 접할 수 있다. 상기 제2 부활성 패턴의 하부 측벽은 상기 제1 부활성 패턴의 측 벽으로부터 상기 제1 패드부의 중심을 향해 옆으로 이동되어 배치될 수 있다.
일 실시예에서, 상기 데이터 저장패턴은 상기 제1 부활성 패턴과 상기 제1 부활성 패턴 옆의 게이트 패턴들 사이의 제1 저장부, 상기 제2 부활성 패턴과 상기 제2 부활성 패턴 옆의 게이트 패턴들 사이의 제2 저장부를 포함할 수 있다. 상기 제1 저장부와 제2 저장부는 서로 분리될 수 있다.
일 실시예에서, 상기 교대로 적층된 게이트 패턴들 및 절연 패턴들은 하나의 게이트 그룹을 구성할 수 있다. 상기 기판 상에 한 쌍의 상기 게이트 그룹이 서로 이격되어 배치되고, 상기 한 쌍의 게이트 그룹 사이에 그루브가 정의될 수 있다. 서로 이격된 한 쌍의 상기 제1 부활성 패턴들이 상기 그루브의 양 측벽들 상에 각각 배치될 수 있다. 상기 한 쌍의 제1 부활성 패턴들 사이에는 충전 절연막이 더 배치될 수 있다. 상기 제1 패드부는 상기 충전 절연막 상에 배치될 수 있다.
일 실시예에서, 상기 제1 부활성 패턴, 제2 부활성 패턴 및 제1 패드부는 동일한 반도체 물질을 포함할 수 있다.
일 실시예에서, 상기 비휘발성 메모리 장치는 상기 제2 부활성 패턴 상의 제1 패드부, 및 상기 제1 패드부와 전기적으로 접속하는 비트 라인을 더 포함할 수 있다. 상기 제1 패드부의 상부면의 면적은, 상기 제2 부활성 패턴의 상부면의 면적보다 넓을 수 있다.
일 실시예에서, 상기 제1 패드부와 상기 비트 라인 사이의 오믹층을 더 개재될 수 있다.
일 실시예에서, 상기 데이터 저장패턴은 상기 활성 패턴에 인접한 터널 베리 어, 상기 게이트 패턴에 인접한 블로킹 베리어, 및 상기 터널 베리어와 상기 블로킹 베리어 사이의 전하 저장막을 포함할 수 있다.
본 발명의 실시예들에 따르면, 복 수의 부활성 패턴들이 기판 상에 적층된다. 상기 부활성 패턴들은 제1 패드부에 의해 전기적으로 연결될 수 있다. 이에 따라, 보다 많은 부활성 패턴들이 상기 기판 상에 적층될 수 있다. 따라서, 고집적화에 최적화된 비휘발성 메모리 소자가 제공된다.
이하, 참조된 도면을 참조하여 본 발명의 실시예들에 따른 비휘발성 메모리 소자가 설명된다. 설명되는 실시예들은 본 발명의 사상을 당업자가 용이하게 이해할 수 있도록 제공되는 것으로, 이에 의해 본 발명이 한정되지 않는다. 본 발명의 실시예들은 본 발명의 기술적 사상 및 범위 내에서 다른 형태로 변형될 수 있다. 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다. 본 명세서에서 일 구성요소가 다른 구성요소 '상에' 위치한다는 것은 일 구성요소 상에 다른 구성요소가 직접 위치한다는 의미는 물론, 상기 일 구성요소 상에 제3 의 구성요소가 더 위치할 수 있다는 의미도 포함한다. 본 명세서 각 구성요소 또는 부분 등을 제1, 제2 등의 표현을 사용하여 지칭하였으나, 이는 명확한 설명을 위해 사용된 표현으로 이에 의해 한정되지 않는다. 본 명세서에 서 각 구성요소 또는 부분 등을 상, 하의 표현을 사용하여 지칭하였으나, 이는 명확한 설명을 위해 사용된 상대적인 위치관계로, 이에 의해 각 구성요소 또는 부분등의 위치관계가 한정되지 않는다. 도면에 표현된 구성요소들의 두께 및 상대적인 두께는 본 발명의 실시예들을 명확하게 표현하기 위해 과장된 것일 수 있다.
도 1, 도 2a 및 도 2b를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자가 설명된다. 도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 평면도이다. 도 2a는 도 1에 도시된 Ⅰ-Ⅰ'을 따라 취한 단면도이고, 도 2b는 도 1에 도시된 Ⅱ-Ⅱ'을 따라 취한 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 웰 영역을 포함하는 기판(110)이 준비된다. 상기 기판(110)은 반도체 기반의 반도체 기판일 수 있다. 상기 웰 영역은 상기 기판(110) 내의 도펀트로 도핑된 영역일 수 있다. 상기 웰 영역은, 예컨대, 제1 도전형의 도펀트로 도핑될 수 있다. 상기 웰 영역 내에 공통 소오스 영역(112)이 배치될 수 있다. 상기 공통 소오스 영역(112)은 제2 도전형의 도펀트로 도핑된 영역일 수 있다. 상기 웰 영역 및 공통 소오스 영역(112)은 상기 기판(110)의 셀 영역 전역에 걸쳐 배치될 수 있다.
상기 기판(110) 상에 기저 절연패턴(122)이 배치된다. 상기 기저 절연패턴(122) 상에 게이트 패턴들(LSG, CG1, CG2, USG) 및 게이트간 절연패턴들(122, 124a, 124b, 126)이 적층된다. 상기 게이트 패턴들(LSG, CG1, CG2, USG)는 하부의 제1 게이트 패턴들(LSG, CG1)과 상부의 제2 게이트 패턴들(CG2, USG)로 구성될 수 있다.
상기 게이트 패턴들(LSG, CG1, CG2, USG) 중 최하부에 배치된 게이트 패턴(LSG)은 하부 선택 게이트 패턴(LSG)일 수 있다. 상기 하부 선택 게이트 패턴(LSG)은 상기 기판(110)의 셀 영역의 전 영역 상에 평판 형태로 배치될 수 있다.
상기 최하부의 게이트간 절연패턴(124) 상에 셀 게이트 패턴들(CG1, CG2)이 배치될 수 있다. 상기 셀 게이트 패턴들(CG1, CG2)는 상기 하부 게이트 패턴(LSG)에 인접한 제1 셀 게이트 패턴들(CG1)과, 상기 상부 게이트 패턴(USG)에 인접한 제2 셀 게이트 패턴들(CG2)로 구성될 수 있다. 상기 셀 게이트 패턴들(CG1, CG2)은 상기 하부 선택 게이트 패턴(LSG)에 평행한 평판 형태일 수 있다.
상기 게이트 패턴들(LSG, CG1, CG2, USG) 중 최상부에 배치된 게이트 패턴(USG)은 상부 선택 게이트 패턴(USG)일 수 있다. 상기 상부 선택 게이트 패턴(USG)은 상기 제2 셀 게이트 패턴(CG2)의 일부 상에 배치될 수 있다. 예컨대, 상기 상부 선택 게이트 패턴(USG)은 제1 방향을 따라 연장되는 라인 형태일 수 있다. 도 1에 도시된 바와 같이, 상기 기판(110)의 셀 영역 상에는 복수의 상부 선택 게이트 패턴(USG)이 배치될 수 있다. 상기 상부 선택 게이트 패턴들(USG)은 상기 최상부의 게이트간 절연패턴(124) 상에서 상기 제1 방향을 따라 평행하게 연장될 수 있다.
게이트간 절연패턴들(124a, 124b)은 상기 게이트 패턴들(LSG, CG1, CG2, USG) 사이에 개재될 수 있다. 상기 제1 셀 게이트 패턴들(CG1) 사이에 제1 게이트간 절연패턴(124a)이 개재하고, 상기 제2 셀 게이트 패턴들(CG2) 사이에 제2 게이 트간 절연패턴(124b)이 개재할 수 있다. 최하부의 제1 게이트간 절연패턴(124a)은 최하부의 제1 셀 게이트 패턴(CG1)과 상기 하부 선택 게이트 패턴(LSG) 사이에 개재될 수 있다. 최상부의 상기 제1 셀 게이트 패턴(CG1)과 최하부의 상기 제2 셀 게이트 패턴(CG2) 사이에는, 상기 제1 게이트간 절연패턴(124a)과 제2 게이트간 절연패턴(124b)이 함께 개재될 수 있다. 최상부의 제2 게이트간 절연패턴(124b)은 최상부의 제2 셀 게이트 패턴(CG2)과 상기 상부 선택 게이트 패턴(LSG) 사이에 개재될 수 있다.
상기 상부 선택 게이트 패턴(USG) 상에 상부 절연패턴(126)이 배치될 수 있다. 상기 상부 절연패턴(126)은 연장되어, 상기 상부 선택 게이트 패턴(USG)의 길이 방향의 측벽을 덮을 수 있다.
상기 기판(110) 상에, 상기 게이트 패턴들(LSG, CG1, CG2, USG)을 관통하는 개구부(130)가 배치된다. 상기 개구부(130)는 상기 게이트 패턴들(LSG, CG1, CG2, USG) 및 절연패턴들(122, 124a, 124b, 126)의 측벽들에 의해 정의되는 측벽과 상기 기판(110)에 의해 정의되는 바닥을 포함할 수 있다. 상기 개구부(130)는 홀 형태(hole type)일 수 있다.
상기 개구부(130)는 하부 선택 게이트 패턴(LSG) 및 제1 셀 게이트 패턴들(CG1)을 관통하는 제1 홀(131)과, 제2 셀 게이트 패턴들(CG2) 및 상부 선택 게이트 패턴(USG)을 관통하는 제2 홀(132)이 상하로 연결된 공간일 수 있다. 상기 제1 홀(131)의 측벽에서 연장된 면과 제2 홀(132)의 측벽에서 연장된 면은 서로 평행하되, 일치하지 않을 수 있다. 즉, 상기 제1 홀(131)의 측벽과 제2 홀(131)의 측벽은 동일한 면상에 위치하지 않을 수 있다. 일 실시예에서, 상기 제1 홀(131)은 상기 기판(110)과 인접한 영역에서 가장 좁은 폭을 갖고, 상기 제2 홀(132)과 인접한 영역에서 가장 넓은 폭을 가질 수 있다. 즉, 상기 제1 홀(131)은 기울어진 측벽을 가질 수 있다. 상기 제2 홀(132)은 상기 제1 홀(131)과 인접한 영역에서 가장 좁은 폭을 갖고, 상기 상부 절연패턴(126)에 인접한 영역에서 가장 넓은 폭을 가질 수 있다.
상기 개구부(130)의 측벽 상에 활성 패턴(ACT)이 배치될 수 있다. 상기 활성 패턴(ACT)은 상기 게이트 패턴들(LSG, CG1, CG2, USG) 및 절연패턴들(122, 124a, 124b, 126)의 측벽들을 따라, 상기 기판(110)으로부터 위로 연장된다.
상기 활성 패턴(ACT)은 제1 부활성 패턴(first sub-active pattern, 142), 상기 제1 부활성 패턴(142) 상의 제2 부활성 패턴(second sub-active pattern, 148) 및 상기 제1 부활성 패턴(142)과 제2 부활성 패턴(148)을 연결하는 제1 패드부(146)를 포함한다.
상기 제1 부활성 패턴(142)은 상기 개구부(130)의 제1 홀(131)의 측벽 상에 배치될 수 있다. 상기 제1 부활성 패턴(142)은, 상기 제1 부활성 패턴(142)의 측벽에 의해 정의되는 내부 공간을 가질 수 있다. 예를 들어, 상기 제1 부활성 패턴(142)은 쉘(shell) 형태일 수 있다. 상기 제1 부활성 패턴(142)은 상기 기판(110)과 접하는 바닥부를 포함할 수 있다. 이와 달리, 상기 제1 부활성 패턴(142)은 바닥부를 포함하지 않을 수도 있다. 상기 제1 부활성 패턴(142)은 상기 기판(110)의 상부면의 법선으로부터 기울어진 측벽을 가질 수 있다. 일 실시예에 서, 상기 제1 부활성 패턴(142)은 원뿔대형(truncated corn shape) 또는 각뿔대형(frustum of pyramid shape)일 수 있다. 원뿔대형 또는 각뿔대형의 상기 제1 부활성 패턴(142)의 하부의 폭은 상부의 폭보다 좁을 수 있다. 상기 제1 부활성 패턴(142)의 상부면은 폐루프형일 수 있다. 예를 들어, 상기 제1 부활성 패턴(142)의 상부면은 고리형일 수 있다.
상기 제1 부활성 패턴(142)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제1 부활성 패턴(142)은 단결정 반도체 물질 또는 다결정 반도체 물질을 포함할 수 있다.
일 실시예에서, 상기 내부 공간은 제1 충전 절연막(first filling insulating layer, 152)으로 채워질 수 있다. 상기 제1 충전 절연막(152)은 상기 제1 부활성 패턴(142)의 측벽에 의해 둘러싸일 수 있다. 상기 제1 충전 절연막(152)의 상부면은 최상부의 제1 게이트간 절연패턴(124b)의 상부면보다 낮게 위치할 수 있다.
상기 제1 패드부(146)는 상기 제1 충전 절연막(152) 상에 배치될 수 있다. 상기 제1 패드부(146)의 상부면은 상기 제1 부활성 패턴(142)의 상부면과 공면을 이룰 수 있다. 이와 달리, 상기 제1 패드부(146)는 상기 제1 부활성 패턴(142)의 상부면 상에 배치될 수도 있다. 상기 제1 패드부(146)의 상부면의 단면적은 상기 제1 부활성 패턴(142)의 상부면의 단면적보다 넓을 수 있다. 일 실시예에서, 상기 제1 부활성 패턴(142)의 내부 공간을 닫을 수 있다.
상기 제1 패드부(146)는 상기 제1 부활성 패턴(142)과 동일한 반도체 물질을 포함할 수 있다. 이로써, 상기 제1 부활성 패턴(142)은 상기 제1 패드부(146)와 전기적으로 접속될 수 있다. 상기 제1 패드부(146)에 의해 상기 제1 부활성 패턴(142)이 메모리 소자의 다른 요소와 전기적으로 접촉될 수 있는 면적이 넓어질 수 있다.
상기 제2 부활성 패턴(148)은 상기 개구부(130)의 제2 홀(132)의 측벽 상에 배치될 수 있다. 상기 제2 부활성 패턴(148)은 상기 기판(110)의 상부면의 법선으로부터 기울어진 측벽을 가질 수 있다.상기 제2 부활성 패턴(148)의 둘레는 상기 기판(110)에서 멀어질수록 커질 수 있다. 일 실시예에서, 상기 제2 부활성 패턴(148)은 원뿔대형 또는 각뿔대형일 수 있다. 상기 원뿔대형 또는 각뿔대형의 제2 부활성 패턴(148)의 하부의 폭은 상부의 폭보다 좁을 수 있다.
상기 제2 부활성 패턴(148)은 내부 공간을 가질 수 있다. 상기 제2 부활성 패턴(148)이 내부 공간을 갖는 경우, 상기 제1 부활성 패턴(142)과 유사한 형태일 수 있다. 이와 달리, 상기 제2 부활성 패턴(148)은 내부 공간을 갖지 않고 상기 제2 홀(132)을 채우는 형태일 수도 있다. 도시된 바와 같이 상기 제2 부활성 패턴(148)은 바닥부를 포함할 수 있다. 이와 달리, 상기 제2 부활성 패턴(148)은 바닥부를 포함하지 않을 수도 있다.
상기 제2 부활성 패턴(148)은 반도체 물질을 포함할 수 있다. 상기 제2 부활성 패턴(148)은 단결정 반도체 물질 또는 다결정 반도체 물질을 포함할 수 있다. 상기 제2 부활성 패턴(148)은 상기 제1 부활성 패턴(142) 및 제1 패드부(146)와 동일한 물질로 형성될 수 있다.
상기 제2 부활성 패턴(148)은 상기 제1 패드부(146)에 의해 상기 제1 부활성 패턴(142)과 전기적으로 연결될 수 있다. 상기 제1 패드부(146)와 인접하는 상기 제2 부활성 패턴(148)의 외측벽은, 상기 제1 패드부(146)와 인접하는 상기 제1 부활성 패턴(142)의 외측벽으로부터 상기 제1 패드부(146)의 중심을 향해 옆으로 이동되어 배치될 수 있다. 상기 제1 부활성 패턴(142)의 외측벽은 상기 데이터 저장패턴의 제1 저장부(133)와 인접한 측벽을 의미한다. 일 실시예에서, 상기 제2 부활성 패턴(148)의 하부면은 상기 제1 패드부(146)의 상부면보다 좁을 수 있다. 따라서, 상기 제1 패드부(146) 상부면의 일부는 상기 제2 부활성 패턴(148)과 접하지 않을 수 있다. 상기 제2 부활성 패턴(148)과 접하지 않는 상기 제1 패드부(146)의 상부면의 일부는, 상기 제1 패드부(146) 상부면의 가장자리일 수 있다.
일 실시예에서, 상기 제2 부활성 패턴(148)의 일부는 상기 제1 부활성 패턴(142)과 직접 접할 수도 있다. 즉, 상기 제2 부활성 패턴(148)의 일 부분은 상기 제1 패드부(146)를 통해 상기 제1 부활성 패턴(142)과 전기적으로 접속하고, 상기 제2 부활성 패턴(148)의 다른 부분은 상기 제1 부활성 패턴(142)과 직접 접속할 수 있다.
상기 제1 패드부(146)에 의해, 상기 제2 부활성 패턴(148)과 제1 부활성 패턴(142)은 보다 안정적으로 접촉될 수 있다. 상술한 바와 같이, 상기 제2 부활성 패턴(148)은 상기 제1 부활성 패턴(142)과 직접적인 경로, 또는 상기 제1 패드부를 통해 간접적인 경로를 통해 전기적으로 연결될 수 있다. 일 실시예에서, 상기 제1 부활성 패턴(142)은 내부 공간을 갖는 쉘 형으로 형성될 수 있다. 상기 제1 부활성 패턴(142)이 쉘 형태로 형성되는 경우, 상기 제1 부활성 패턴(142)은 좁은 상부면을 가질 수 있다. 상기 제1 패드부(146)는 상기 제1 부활성 패턴(142)이 정의하는 내부 공간의 상부에 배치되어, 상기 제1 부활성 패턴(142)을 제2 부활성 패턴(148)과 전기적으로 접속시킨다. 이로써, 상기 제1 부활성 패턴(142)과 제2 부활성 패턴(148)은 보다 안정적으로 전기적으로 접속될 수 있다. 이에 따라, 신뢰성이 향상된 비휘발성 메모리 소자가 제공될 수 있다.
상기 제2 부활성 패턴(148)의 측벽이 내부 공간을 정의하는 경우, 상기 제2 부활성 패턴(148)의 측벽에 정의되는 내부 공간은 제2 충전 절연막(154)에 의해 채워질 수 있다. 상기 제2 충전 절연막(154)은 최상부의 제2 게이트간 절연패턴(126)의 상부면보다 낮게 위치할 수 있다. 상기 제2 충전 절연막(154) 상에 제2 패드부(150)가 더 배치될 수 있다.
상기 제2 패드부(150)는 상기 제2 부활성 패턴(148)과 동일한 반도체 물질을 포함할 수 있다. 이에 따라, 메모리 소자의 다른 구성요소들은 상기 제2 패드부(150)에 접하는 것으로 상기 제2 부활성 패턴(148)과 전기적으로 연결될 수 있다. 일 예로, 후술할 비트 라인은 상기 제2 패드부(150) 및/또는 상기 제2 부활성 패턴(148)에 접촉함으로써 상기 제2 부활성 패턴(148)과 전기적으로 연결될 수 있다. 이에 따라, 상기 비트 라인은 보다 용이하게 상기 제2 부활성 패턴(148)과 전기적으로 연결될 수 있다.
앞서 두 개의 부활성 패턴 및 이 부활성 패턴들을 연결하는 패드부를 포함하는 실시예가 설명되었으나, 본 발명의 실시예들은 두 개 또는 그 이상의 부활성 패 턴들 및 상기 부활성 패턴들 사이의 제1 패드부를 포함하는 비휘발성 메모리 소자를 포함한다. 구체적으로, 상기 제2 부활성 패턴 및 제2 게이트 패턴들 상에 제3 부활성 패턴, 제3 게이트 패턴들 및 이와 연결된 구성요소들이 더 배치될 수 있다. 이 경우, 상기 제2 게이트 패턴들 중 최상부의 게이트 패턴은 상술한 바와 달리 셀 게이트 패턴일 수 있다. 즉, 본 발명의 실시예에 따른 비휘발성 메모리 소자는 2 이상의 부활성 패턴들 및 상기 부활성 패턴들을 연결하는 패드부를 포함한다.
상기 활성 패턴(ACT)과 게이트 패턴들(LSG, CG, USG) 사이에 데이터 저장패턴(133, 134)이 개재된다. 상기 데이터 저장 패턴(133, 134)은 상기 개구부(130)의 측벽 상에 배치될 수 있다. 상기 데이터 저장 패턴(133, 134)은 복수의 층을 포함할 수 있다. 상기 데이터 저장 패턴(133, 134)은 상기 게이트 패턴들(LSG, CG, USG)에 인접한 블로킹 베리어, 상기 활성 패턴(ACT)에 인접한 터널 베리어, 및 상기 블로킹 베리어와 터널 베리어 사이의 전하 저장층을 포함할 수 있다. 일 실시예에서, 상기 데이터 저장 패턴(133, 134)은 ONO막을 포함할 수 있다.
상기 데이터 저장 패턴(133, 134)은 상기 제1 홀(131)의 측벽 상에 배치되는 제1 저장부(133)와, 상기 제2 홀(132)의 측벽 상에 배치되는 제2 저장부(134)를 포함할 수 있다. 상기 제1 저장부(133)와 제2 저장부(134)는 서로 연결되지 않을 수 있다. 이와 달리, 상기 제1 저장부(133)와 제2 저장부(134)는 일부가 연결될 수도 있다. 일 실시예에서, 상기 데이터 저장패턴의 제1 저장부(133)의 상부면은 상기 제1 패드부(146)의 상부면 및 제1 부활성 패턴(142)의 상부면과 공면을 이룰 수 있다. 또한, 상기 데이터 저장패턴의 제2 저장부(134)의 하부면은 상기 제1 패드 부(146)의 상부면과 접할 수 있다.
상기 활성 패턴(ACT) 상에 비트 라인(168)이 배치될 수 있다. 상기 비트 라인(168)은 상기 상부 선택 게이트 패턴(USG)과 교차하는 방향으로 연장될 수 있다. 즉, 상기 비트 라인(168)은, 상기 상부 선택 게이트 패턴(USG)이 연장되는 제1 방향과 수직한 제2 방향으로 연장될 수 있다. 상기 제2 방향은 x축 방향에 해당할 수 있다.
상기 활성 패턴(ACT)과 상기 비트 라인(168) 사이에 비트 라인 콘택(167)이 배치될 수 있다. 상기 비트 라인 콘택(167)에 의해 상기 활성 패턴(ACT)과 비트 라인(168)이 전기적으로 연결될 수 있다. 상기 활성 패턴(ACT)과 비트 라인 콘택(167) 사이에는 오믹층(165)이 더 개재될 수 있다.
이하, 도 1, 2a, 2b 및 3a 내지 3i를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성방법이 설명된다. 도 3a 내지 도 3i는 도 1에 도시된 Ⅰ-Ⅰ'을 따라 도시한 단면도들이다. 앞서 설명된 내용은 일부 생략될 수 있다.
도 3a를 참조하면, 웰 영역을 포함하는 기판(110)이 준비된다. 상기 웰 영역은 상기 기판(110)의 셀 영역의 상부를 제1 도전형의 도펀트를 도핑하여 형성될 수 있다. 상기 웰 영역 내에 공통 소오스 영역(112)이 형성될 수 있다. 상기 공통 소오스 영역(112)은 상기 웰 영역의 상부를 제2 도전형의 도펀트를 도핑하여 형성될 수 있다.
상기 기판(110) 상에 예비 기저 절연패턴(121)이 형성될 수 있다. 상기 예비 기저 절연패턴(121)은 상기 기판(110)의 셀 영역을 덮을 수 있다. 상기 예비 기저 절연패턴(121) 상에 제1 예비 게이트 패턴들(PLSG, PCG1)과 제1 예비 게이트간 절연패턴들(123a)을 적층한다. 구체적으로, 상기 예비 기저 절연패턴(121) 상에 예비 하부 선택 게이트 패턴(PLSG)을 형성한다. 상기 예비 하부 선택 게이트 패턴(PLSG1) 상에 최하부의 제1 예비 게이트간 절연패턴(123a)이 형성된다. 이후, 제1 예비 셀 게이트 패턴들(PCG1)과 제1 예비 게이트간 절연패턴들(123a)을 교대로 반복 적층한다. 최상부에 형성되는 제1 예비 셀 게이트 패턴(PCG1)은 최상부의 제1 예비 게이트간 절연패턴(123a)에 의해 덮일 수 있다.
도 3b를 참조하면, 상기 예비 게이트 패턴들(PLSG, PCG1) 및 예비 절연패턴들(121, 123a)을 식각하여, 게이트 패턴들(LSG, CG1) 및 절연패턴들(122, 124a)이 형성된다. 구체적으로, 상기 예비 하부 게이트 패턴(PLSG)이 식각되어, 하부 게이트 패턴(LSG)이 형성되고, 제1 예비 셀 게이트 패턴들(PCG1)이 식각되어, 제1 셀 게이트 패턴들(CG)이 형성된다. 상기 예비 기저 절연패턴(121)이 식각되어, 기저 절연패턴(122)이 형성되고, 제1 예비 게이트간 절연패턴들(123a)이 식각되어, 제1 게이트간 절연패턴들(124a)이 형성된다. 상기 게이트 패턴들(LSG, CG1) 및 제1 절연패턴들(122, 124)의 측벽들은 제1 홀(131)의 측벽을 정의할 수 있다. 상기 제1 홀(131)은 상기 기판(110)의 상부면에 의해 정의되는 바닥을 포함할 수 있다.
상기 제1 홀(131)의 측벽은 상기 기판(110)의 상부면과 수직하지 않을 수 있다. 즉, 상기 제1 홀(131)의 측벽과 상기 기판(110)의 상부면의 법선 사이의 각도는 0°보다 클 수 있다. 상기 제1 홀(131)의 상부의 폭과 하부의 폭은 상이할 수 있다. 일 실시예에서, 상기 제1 홀(131)은 상기 기판(110)과 인접한 부분에서 가장 좁은 폭을 갖고, 상기 기판(110)에서 가장 먼 부분에서 가장 큰 폭을 가질 수 있다. 상기 제1 홀(131)의 폭은 상기 기판(110)으로부터 멀어질수록 커질 수 있다.
도 3c를 참조하면, 상기 제1 홀(131)의 측벽 상에 데이터 저장패턴의 제1 저장부(133) 및 제1 부활성 막(141)이 형성된다. 상기 데이터 저장패턴의 제1 저장부(133)는 상기 게이트 패턴들(LSG, CG1) 상에 형성될 수 있다. 상기 데이터 저장패턴의 제1 저장부(133)는 상기 게이트 패턴(LSG, CG1) 상의 블로킹 베리어를 형성하고, 상기 블로킹 베리어 상에 전하 저장막과 터널 베리어를 차례로 형성하여 형성될 수 있다. 일 실시예에서, 상기 블로킹 베리어는 상기 게이트 패턴들(LSG, CG1) 상에 열 산화막을 형성하여 형성될 수 있다. 상기 전하 저장막과 터널 베리어는 상기 열 산화막 상에 질화막과 산화막을 차례로 형성하여 각각 형성될 수 있다.
상기 제1 부활성 막(141)은 단결정 반도체 물질 또는 다결정 반도체 물질을 포함할 수 있다. 상기 제1 부활성 막(141)은 상기 데이터 저장 패턴(133)의 제1 저장부(133) 상에 콘포말하게 형성될 수 있다. 상기 제1 부활성 막(141)은 상기 제1 홀(131)의 측벽을 따라, 기울어진 측벽을 가질 수 있다.
도 3d를 참조하면, 상기 제1 홀(131) 내에 제1 충전 절연막(152)이 형성된다. 상기 제1 충전 절연막(152)의 상부가 식각될 수 있다. 이로써, 상기 제1 충전 절연막(152)의 상부면은 최상부의 제1 게이트간 절연패턴(124a)의 상부면보다 낮게 위치할 수 있다. 상기 제1 충전 절연막(152)은 상기 제1 부활성 막(141)의 상부면, 및 측벽의 일부가 노출될 때까지 제거될 수 있다.
도 3e를 참조하면, 상기 제1 홀(131)의 상부를 채우는 패드막(145)이 형성될 수 있다. 상기 패드막(145)은 반도체 물질을 포함할 수 있다. 상기 패드막(145)은 단결정 반도체 물질 또는 다결정 반도체 물질을 포함할 수 있다. 상기 패드막(145)은 상기 제1 부활성 막(141)과 동일한 반도체 물질을 포함할 수 있다.
도 3f를 참조하면, 상기 패드막(145)의 일부가 식각되어, 제1 패드부(146)가 형성될 수 있다. 상기 패드막(145)의 제거시, 최상부의 제1 게이트간 절연패턴(124a) 상의 제1 부활성 막(141) 및 데이터 저장패턴의 제1 저장부(133)의 일부도 함께 제거될 수 있다. 이에 의해 제1 부활성 패턴(133)이 형성될 수 있다. 상기 패드막(145) 및 제1 부활성 막(141)은 상기 최상부의 제1 게이트간 절연패턴(124a)의 상부면이 노출될 때까지 식각될 수 있다.
상기 제1 패드부(146)의 상부면은 상기 최상부의 제1 게이트간 절연패턴(124a)의 상부면과 공면을 이룰 수 있다. 또한, 상기 제1 패드부(146)의 상부면은 상기 데이터 저장패턴의 제1 저장부(133)의 상부면과 공면을 이룰 수 있다. 상기 제1 패드부(146)에 의해 상기 제1 부활성 패턴(142)의 전기적 접촉가능 영역이 확장될 수 있다. 즉, 상기 제1 부활성 패턴(133)과 전기적으로 접속하는 메모리 소자의 일 구성요소는, 상기 제1 부활성 패턴(133)과 직접 연결되거나, 상기 제1 패드부(146)를 통해 상기 제1 부활성 패턴(133)과 연결될 수 있다.
도 3g를 참조하면, 도 3f에 의해 형성된 구조물 상에 제2 예비 게이트간 절연막들(123b, 125) 및 제2 예비 게이트 패턴들(PCG2, PUSG)이 교대로 적층될 수 있다. 최하부에 형성되는 제2 예비 게이트간 절연패턴(123b)은 최상부에 배치되는 제 1 게이트간 절연패턴(124a)과 접할 수 있다.
상기 제2 예비 게이트 패턴들(PCG2, PUSG) 중 최상부에 형성되는 예비 게이트 패턴(PUSG)은 예비 상부 선택 게이트 패턴(PUSG)일 수 있다. 상기 최하부에 형성되는 제2 예비 게이트간 절연패턴(123b)과 예비 상부 선택 게이트 패턴(PUSG) 사이의 제2 예비 게이트 패턴들(CG2)은 제2 예비 셀 게이트 패턴들(CG2)일 수 있다. 상기 상부 선택 게이트 패턴(USG) 상에 예비 상부 절연패턴(125)이 형성될 수 있다.
도 3h를 참조하면, 상기 제2 예비 게이트간 절연막들(123b, 125) 및 제2 예비 게이트 패턴들(PCG2, PUSG)을 식각한다. 상기 제2 예비 게이트간 절연막들(123b, 125) 및 예비 게이트 패턴들(PCG2, PUSG)은 상기 제1 패드부(146)가 노출될 때까지 식각될 수 있다. 상기 식각에 의해, 제2 셀 게이트 패턴들(CG2), 상부 선택 게이트 패턴(USG) 및 절연패턴들(124b, 126)이 형성된다.
상기 게이트 패턴들(CG, USG) 및 절연패턴들(124b, 126)의 측벽들 및 상기 제1 패드부(146)의 상부면에 의해 제2 홀(132)이 정의된다. 상기 제2 홀(132)은 상기 제1 홀(131)과 함께 개구부(130)를 구성할 수 있다.
상기 제2 홀(132)의 측벽은 상기 기판(110)의 상부면과 수직하지 않을 수 있다. 즉, 상기 제2 홀(132)의 측벽과 상기 기판(110)의 상부면의 법선 사이의 각도는 0°보다 클 수 있다. 상기 제2 홀(132)의 상부의 폭과 하부의 폭은 상이할 수 있다. 일 실시예에서, 상기 제2 홀(132)은 상기 제1 홀(131)에서 멀어질수록 커질 수 있다. 상기 제2 홀(132)의 최하부의 폭은 상기 제1 홀(131)의 최상부의 폭보다 좁을 수 있다. 상기 제1 홀(131)의 측벽의 상단과 상기 제2 홀(132)의 측벽의 하단은 연결되지 않을 수 있다.
상기 제2 홀(132)의 바닥의 적어도 일부는 상기 제1 패드부(146)의 상부면에 의해 정의될 수 있다. 상기 제2 홀(132)은 상기 제1 부활성 패턴(142)의 상부면을 노출시킬 수 있다. 상기 제2 홀(132)의 바닥은 상기 제1 패드부(146)의 상부면과 제1 부활성 패턴(142)의 상부면 내로 한정될 수 있다. 이와 달리, 상기 제2 홀(132)의 바닥은, 상기 데이터 저장 패턴 제1 저장부(133)의 상부면까지 연장될 수도 있다.
도 3i를 참조하면, 상기 제2 홀(132) 내에 데이터 저장 패턴의 제2 저장부(134) 및 제2 부활성 패턴(148)이 형성된다. 상기 데이터 저장 패턴의 제2 저장부(134)는 상기 데이터 저장 패턴의 제1 저장부(133)와 연결되지 않을 수 있다. 이는 상술한 제1 홀(131)과 제2 홀(132)의 측벽들이 서로 연결되지 않는 것에 기인할 수 있다. 이와 달리, 상기 데이터 저장 패턴의 제1 및 제2 저장부들(133, 134)은 일부가 연결될 수도 있다.
일 실시예에서, 상기 제2 부활성 패턴(148)은 상기 데이터 저장 패턴의 제2 저장부(134)의 측벽 상에 형성될 수 있다. 상기 제2 부활성 패턴(148)의 하부면은 상기 제1 패드부(146)의 상부면과 접할 수 있다. 상기 제2 부활성 패턴(148)의 하부면의 일부는 상기 제1 부활성 패턴(142)의 상부면과 접할 수 있다. 상기 제2 부활성 패턴(148)은 상기 제1 패드부(146)에 의해 상기 제1 부활성 패턴(142)과 연결될 수 있다. 상기 제1 부활성 패턴(142), 제1 패드부(146) 및 제2 부활성 패 턴(148)은 하나의 활성 패턴(ACT)을 구성할 수 있다.
상기 제2 부활성 패턴(148)은 상기 제1 패드부(146)에 의해 상기 제1 부활성 패턴(142)과 안정적으로 연결될 수 있다. 예를 들어, 제1 부활성 패턴 상에 제1 패드부가 배치되지 않는 경우, 상기 제1 부활성 패턴의 좁은 상부면의 면적으로 인해, 제2 홀 및 제2 부활성 패턴의 형성을 위한 공정 마진이 충분히 확보되지 않을 수 있다. 그러나, 본 발명의 실시예들에 따라, 제1 패드부(146)를 형성하는 경우, 상기 제2 홀(132) 및 제2 부활성 패턴(148)의 형성 시, 보다 큰 공정 마진이 확보될 수 있다. 구체적으로, 상기 제2 홀(132)이 상기 제1 홀(131)과 정확하게 정렬되지 않는 경우라도, 상기 제1 패드부(146)에 의해 상기 제2 부활성 패턴(148)이 상기 제1 부활성 패턴(142)에 연결될 수 있다. 이에 따라, 하나의 기판상에 복수의 홀 및 그에 수반된 메모리 구성요소들을 용이하게 형성할 수 있다. 즉, 고집적화에 최적화된 비휘발성 메모리 소자가 형성될 수 있다.
상기 제2 부활성 패턴(148)은 내부 공간을 가질 수 있다. 예를 들어, 상기 제2 부활성 패턴(148)은 쉘 형태일 수 있다. 일 실시예에서, 상기 제2 부활성 패턴(148)은 채워지지 않은 원뿔대형 또는 각뿔대형일 수 있다. 상기 제2 부활성 패턴(148)이 원뿔대형 또는 각뿔대형으로 형성되는 경우, 상기 제2 부활성 패턴(148)의 상부의 폭은 하부의 폭보다 클 수 있다. 이와 달리, 상기 제2 부활성 패턴(148)은 내부 공간을 갖지 않는 속이 채워진 원뿔대형 또는 각뿔대형일 수도 있다.
상기 제2 부활성 패턴(148)이 내부 공간을 갖는 경우, 상기 제2 부활성 패턴(148)의 내부 공간은 제2 충전 절연막(154)으로 채워질 수 있다. 상기 상부 충전 절연막(154)의 상부면은 상기 제2 부활성 패턴(148)의 상부면보다 낮게 위치할 수 있다. 즉, 상기 상부 충전 절연막(154)은 상기 제2 부활성 패턴(148)의 내부 공간의 최상부를 채우지 않을 수 있다.
상기 제2 부활성 패턴(148)이 내부 공간을 갖는 경우, 상기 상부 충전 절연막(154) 상에 제2 패드부(150)가 형성될 수 있다. 상기 제2 패드부(150)는 상기 제2 부활성 패턴(148)의 내부 공간의 최상부를 채울 수 있다. 상기 제2 패드부(150)의 상부면은 상기 제2 부활성 패턴(148)의 상부면과 공면을 이룰 수 있다. 또한, 상기 제2 패드부(150)는 상기 데이터 저장 패턴의 제2 저장부(134)의 상부면과 공면을 이룰 수 있다.
상기 제2 패드부(150)는 반도체 물질을 포함할 수 있다. 상기 제2 패드부(150)는 단결정 반도체 물질 또는 다결정 반도체 물질을 포함할 수 있다. 상기 제2 패드부(150)는 상기 제2 부활성 패턴(148)과 동일한 반도체 물질을 포함할 수 있다. 상기 제2 패드부(150)에 의해 소자의 다른 구성요소들이 상기 제2 부활성 패턴(148)에 전기적으로 접촉할 수 있는 영역이 넓어질 수 있다.
구체적으로, 상기 제2 패드부(150)가 없는 경우, 일 구성요소가 상기 제2 부활성 패턴(148)과 전기적으로 접속하기 위해서는, 상기 일 구성요소가 적어도 상기 제2 부활성 패턴(148)의 일부와 접촉해야 한다. 그러나, 본 발명의 일 실시예에 따라, 상기 제2 부활성 패턴(148)과 접하는 제2 패드부(150)가 형성되는 경우, 상기 일 구성요소는 상기 제2 부활성 패턴(148) 또는 제2 패드부(150)에 접촉함으로써, 상기 제2 부활성 패턴(148)과 전기적으로 접속될 수 있다.
다시 도 1, 도 2a 내지 2b를 참조하면, 상기 상부 선택 게이트 패턴(USG)이 추가적으로 패터닝될 수 있다. 앞서 설명된 바와 달리, 상기 상부 선택 게이트 패턴(USG)은 상기 최상부의 게이트간 절연패턴(124b) 상에 별도의 도전막을 형성한 후, 패터닝하여 형성될 수도 있다. 패터닝된 상기 상부 선택 게이트 패턴(USG)은 제1 방향을 따라 연장되는 라인 형태일 수 있다. 상기 제1 방향은 x축 방향에 해당할 수 있다. 상기 패터닝에 의해, 상기 기판(110)의 셀 영역 내에는 제1 방향을 따라 평행하게 연장되는 복 수개의 상부 선택 게이트 패턴들(USG)이 배치될 수 있다. 패터닝된 상기 상부 선택 게이트 패턴(USG)의 측벽 옆에 절연패턴이 형성될 수 있다. 상기 상부 선택 게이트 패턴(USG)의 측벽 옆에 형성된 절연패턴과 상기 상부 선택 게이트 패턴(USG) 상부면 상의 절연패턴은 상부 절연패턴(126)을 구성할 수 있다.
상기 제2 부활성 패턴(148) 상에 층간 절연막(162)이 형성된다. 상기 층간 절연막(162)을 식각하여, 상기 제2 부활성 패턴(148) 및/또는 상기 제2 패드부(150)의 상부면을 노출시키는 콘택홀(163)을 형성한다. 상기 제2 부활성 패턴(148) 및/또는 제2 패드부(150)의 상부면 상에 오믹층(165)이 형성될 수 있다. 상기 오믹층(165)은 노출된 상기 제2 부활성 패턴(148) 및/또는 제2 패드부(150)의 상부면을 금속과 반응시켜 형성될 수 있다. 상기 콘택홀(163) 내에 도전 물질을 채워 비트 라인 콘택(167)을 형성한다. 상기 비트 라인 콘택 (167) 상에 비트 라인(168)이 형성될 수 있다. 상기 비트 라인(168)은 상기 상부 선택 게이트 패턴(USG)과 교차하는 제2 방향으로 연장될 수 있다. 상기 제2 방향은 y축 방향에 해 당할 수 있다.
도 4 및 도 5를 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자가 설명된다. 도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 평면도이고, 도 5는 도 4에 도시된 Ⅰ-Ⅰ'을 따라 취한 비휘발성 메모리 소자의 단면도이다.
웰 영역을 포함하는 기판(210)이 준비된다. 상기 웰 영역은 상기 기판(210) 내에 제1 도전형의 도펀트로 도핑된 영역일 수 있다. 상기 웰 영역 내에 공통 소오스 영역(212)이 배치될 수 있다. 상기 공통 소오스 영역(212)은 제2 도전형의 도펀트로 도핑된 영역일 수 있다.
도 5에 도시된 바와 같이, 상기 기판(210) 상에 복수의 게이트 패턴들(LSG', CG1', CG2', USG') 및 절연패턴들(222, 224a, 224b, 226)이 교대로 적층될 수 있다. 상기 게이트 패턴들(LSG', CG1', CG2', USG') 중 최하부에 배치되는 게이트 패턴(LSG')은 하부 선택 게이트 패턴(LSG')이고, 최상부에 배치되는 게이트 패턴(USG')은 상부 선택 게이트 패턴(USG')일 수 있다. 상기 하부 선택 게이트 패턴(LSG')과 상부 선택 게이트 패턴(USG') 사이의 게이트 패턴들(CG1', CG2')은 제1 셀 게이트 패턴들(CG1')과 제2 셀 게이트 패턴들(CG2')일 수 있다. 상기 게이트 패턴들(LSG', CG1', CG2', USG')은 제1 방향으로 연장되는 라인 형태일 수 있다. 상기 기판(210) 상에 수직하게 적층된 게이트 패턴들(LSG', CG1', CG2', USG')은, 하나의 게이트 패턴 그룹(GG)을 구성할 수 있다.
상기 절연패턴들(222, 224a, 224b, 226) 중 최하부, 즉, 상기 기판(210)과 하부 선택 게이트 패턴(LSG') 사이에 개재되는 절연패턴(222)은 기저 절연패턴(222)일 수 있다. 상기 하부 선택 게이트 패턴(LSG')과 최하부의 셀 게이트 패턴(CG1')의 사이, 제1 셀 게이트 패턴들(CG1')의 사이에 개재되는 절연패턴들(224a)은 제1 게이트간 절연패턴들(224a)일 수 있다. 상기 최상부의 셀 게이트 패턴(CG2')과 상부 선택 게이트 패턴(USG') 사이에 개재되는 절연패턴들(224b)은 제2 게이트간 절연패턴들(224b)일 수 있다. 최상부의 제1 셀 게이트 패턴(CG1')과 최하부의 제2 셀 게이트 패턴(CG2') 사이에는 제1 게이트간 절연패턴(224a)과 제2 게이트간 절연패턴(224b)이 함께 개재될 수 있다. 상기 상부 선택 게이트 패턴(USG') 상에 배치되는 절연패턴(226)은 상부 절연패턴(226)일 수 있다.
도 4에 도시된 바와 같이, 상기 기판(210)의 셀 영역 내에는 일방향으로 연장되는 복수의 게이트 패턴 그룹(GG)이 배치될 수 있다. 상기 게이트 패턴 그룹(GG)들은 제1 방향으로 서로 평행하게 연장될 수 있다. 상기 제1 방향은 y축 방향에 해당할 수 있다.
한 쌍의 게이트 패턴 그룹(GG)들 사이에, 제1 방향을 따라 연장되는 개구부(230)가 정의될 수 있다. 상기 개구부(230)는 상기 기판(210)에 의해 정의되는 바닥과, 상기 게이트 패턴들(LSG', CG1, CG2', USG') 및 절연패턴들(222, 224a, 224b, 226)의 측벽들에 의해 정의되는 측벽을 가질 수 있다. 상기 개구부(230)는 상기 하부 선택 게이트 패턴(LSG')과 제1 셀 게이트 패턴들(CG1')의 측벽들에 의해 정의되는 제1 그루브(231)와 제2 셀 게이트 패턴들(CG2')과 상기 상부 선택 게이트 패턴(USG')의 측벽들에 의해 정의되는 제2 그루브(232)가 상하로 연결된 공간일 수 있다.
상기 제1 그루브(231)와 제2 그루브(232)는 기울어진 측벽들을 가질 수 있다. 즉, 상기 제1 그루브(231) 및 제2 그루브(232)의 측벽들을 정의하는 게이트 패턴들(LSG', CG1', CG2', USG') 및 절연패턴들(222, 224a, 224b, 226)의 측벽들이 상기 기판(210)의 상부면에 수직하지 않을 수 있다. 예를 들어, 상기 게이트 패턴들(LSG', CG1', CG2', USG')의 측벽들과 하부면들은 예각을 이룰 수 있다.
상기 기판(210) 상에 상기 개구부(230)의 일부 측벽을 따라 위로 연장되는 활성 패턴(ACT')이 배치될 수 있다. 도 4에 도시된 바와 같이, 하나의 개구부(231) 내에 복수개의 활성 패턴(ACT')이 수평적으로 이격되어 배치될 수 있다. 도 5에 도시된 바와 같아, 상기 활성 패턴(ACT')은 상기 제1 그루브(232)의 측벽 상에 배치된 제1 부활성 패턴(242), 상기 제2 그루브(232)의 측벽 상에 배치된 제2 부활성 패턴(248), 및 상기 제1 부활성 패턴(242)과 제2 부활성 패턴(248)을 연결하는 제1 패드부(246)를 포함할 수 있다. 상기 제1, 제2 부활성 패턴들(242, 248) 및 제1 패드부(246)는 각각 반도체 물질을 포함할 수 있다. 일 실시예에서, 상기 제1, 제2 부활성 패턴들(242, 248) 및 제1 패드부(246)는 모두 동일한 반도체 물질을 포함할 수 있다.
상기 제1 부활성 패턴(242)은 기울어진 측벽을 가질 수 있다. 이는 상술한 제1 그루브(231)의 기울어진 측벽에 기인할 수 있다. 상기 제1 그루브(231)의 일부 측벽을 덮는 평판 형태일 수 있다. 이에 따라, 마주보는 한 쌍의 게이트 패턴 그 룹(GG)의 측벽들 상에 배치된 제1 부활성 패턴들(242) 사이에는 내부 공간이 정의될 수 있다. 제1 충전 절연막(252)이 상기 제1 부활성 패턴들(242) 사이의 내부 공간을 채울 수 있다. 일 실시예에서, 상기 제1 부활성 패턴(242)은 상기 기판(210)의 상부면 상으로 연장되는 바닥부를 포함할 수 있다. 이 경우, 상기 바닥부는 상기 기판(210)과 제1 충전 절연막(252) 사이에 개재될 수 있다. 이와 달리, 상기 제1 부활성 패턴(242)은 바닥부를 포함하지 않을 수도 있다.
상기 제1 패드부(246)는 상기 제1 부활성 패턴(242)의 상부 측벽과 접하는 측벽을 가질 수 있다. 일 실시예에서, 상기 제1 패드부(246)는 마주보는 한 쌍의 제1 부활성 패턴(242) 사이에 배치되되, 상기 한 쌍의 제1 부활성 패턴(242)의 상부면들과 공면을 이루는 상부면을 가질 수 있다. 상기 제1 패드부(246)의 상부면의 단면적은, 상기 제1 부활성 패턴(242)의 상부면의 단면적보다 넓을 수 있다.
상기 제2 부활성 패턴(248)은 기울어진 측벽을 가질 수 있다. 이는 상술한 제2 그루브(232)의 기울어진 측벽에 기인할 수 있다. 상기 제2 부활성 패턴(248)의 하부 측벽은 상기 제1 부활성 패턴(242)의 상부 측벽으로부터, 상기 제1 패드부(246)의 중심을 향해 옆으로 이동될 수 있다.
일 실시예에서, 상기 제2 부활성 패턴(248)의 측벽은 상기 제1 부활성 패턴(242)과 유사하게 상기 제2 그루브(232)의 일부 측벽 상에 평판 형태로 형성될 수 있다. 이 경우, 상기 제2 그루브(232)의 양 측벽 상의 제2 부활성 패턴들(248)에 의해 내부 공간이 정의될 수 있다. 상기 제2 부활성 패턴들(248)에 의해 정의되는 내부 공간은 제2 충전 절연막(254)에 의해 채워질 수 있다. 이와 달리, 상기 제 2 부활성 패턴(248)은 상기 내부 공간을 채우도록 형성될 수도 있다.
상기 제2 부활성 패턴(248)은 상기 제1 부활성 패턴(242)과 전기적으로 연결될 수 있다. 이를 위해, 상기 제2 부활성 패턴(248)의 하부면이 상기 제1 패드부(246)의 상부면 및/또는 상기 제1 부활성 패턴(242)의 상부면과 접촉할 수 있다.
상기 제1 패드부(246)에 의해 상기 제2 부활성 패턴(248)은 상기 제1 부활성 패턴(242)과 용이하게 전기적으로 접속될 수 있다. 구체적으로, 상기 제1 부활성 패턴과 제2 부활성 패턴이 제1 패드부 없이 전기적으로 연결되기 위해서는, 상기 제1 부활성 패턴의 상부면과 제2 부활성 패턴의 하부면이 직접 접촉되어야 한다. 상술한 바와 같이 상기 제1 부활성 패턴은 내부 공간을 가지며, 좁은 상부면을 갖도록 형성되므로, 상기 제2 부활성 패턴과의 접촉이 용이하지 않을 수 있다. 그러나, 본 발명의 실시예들에 따라, 상기 제1 패드부(246)가 상기 활성 패턴(ACT) 내에 배치되는 경우, 상기 제2 부활성 패턴(248)의 하부면은 상기 제1 패드부(246)의 상부면과 접촉하는 것으로도 상기 제1 부활성 패턴(242)에 전기적으로 접속될 수 있다. 따라서, 상기 제1 부활성 패턴(242)과 제2 부활성 패턴(248)이 정확히 자기 정렬되는 것이 필수적이지 않을 수 있다. 이로써, 더 많은 부활성 패턴들 및 이에 수반되는 메모리 구성요소들이 기판 상에 적층될 수 있다. 이에 따라, 고집적화에 최적화된 비휘발성 메모리 소자가 제공된다.
상기 제2 부활성 패턴(248)이 상기 제2 그루브(232) 내에 내부 공간을 정의하는 경우, 상기 제2 부활성 패턴(248)의 상부에 제1 패드부(250)가 배치될 수 있다. 상기 제1 패드부(250)는 상기 제2 부활성 패턴(248)의 상부면과 공면을 이루는 상부면을 가질 수 있다. 상기 제1 패드부(250)의 측벽은 상기 제2 부활성 패턴(248)의 최상부의 내측벽과 접할 수 있다.
상기 활성 패턴(ACT)과 상기 게이트 패턴들(LSG', CG1', CG2', USG') 사이에 데이터 저장패턴(232,234)이 개재될 수 있다. 상기 데이터 저장패턴(232, 234)은 상기 게이트 패턴들(LSG', CG1', CG2', USG')의 상부면들 및 하부면들 상으로 연장될 수 있다. 또한, 상기 데이터 저장패턴(232, 234)은 상기 절연패턴들(222, 224a, 226)의 측벽들 중 상기 활성 패턴(ACT)과 접하지 않는 측벽들 상으로도 연장될 수 있다. 이와 달리, 상기 데이터 저장 패턴(233, 234)은 상기 게이트 패턴들(LSG', CG1', CG2', USG')의 상, 하부면 및 일 측벽 상에만 배치될 수도 있다.
상기 데이터 저장패턴(232, 234)은 상기 제1 셀 게이트 패턴들(CG1') 및 하부 선택 게이트 패턴(LSG') 과 상기 제1 부활성 패턴(242) 사이의 제1 저장부(233)과, 상기 제2 셀 게이트 패턴들(CG2') 및 상부 선택 게이트 패턴(USG')과 제2 부활성 패턴(248) 사이의 제2 저장부(234)을 포함할 수 있다. 상기 제1 저장부(233)와 제2 저장부(234)는 서로 분리된 복수의 막들일 수 있다. 상기 제1 저장부(233)의 상부면은, 최하부의 상기 제2 셀 게이트 패턴(CG2') 아래에 개재되는 상기 제2 저장부(234)와 접할 수 있다.
상기 제2 부활성 패턴(248) 상에 비트 라인(268)이 배치될 수 있다. 상기 비트 라인(268)은 상기 게이트 패턴 그룹(GG)들이 연장하는 제1 방향에 교차하는 제2 방향으로 연장될 수 있다. 상기 제2 방향은 x축 방향에 해당할 수 있다.
상기 비트 라인(268)과 제2 부활성 패턴(248) 사이에 비트 라인 콘택(267)이 개재할 수 있다. 상기 비트 라인 콘택(267)과 제2 부활성 패턴(248) 사이에 오믹층(265)이 개재할 수 있다. 상기 오믹층(265)은 상기 제2 부활성 패턴(248)과 상기 비트 라인 콘택(267) 사이의 저항을 낮출 수 있다.
상기 제2 부활성 패턴(248)이 내부 공간을 정의하는 경우, 상기 비트 라인 콘택(267)과 제2 부활성 패턴(248)은 상기 제1 패드부(250)에 의해 전기적으로 연결될 수 있다. 상기 제2 부활성 패턴(248)이 내부 공간을 정의하는 경우, 상기 제2 부활성 패턴(248)은 상대적으로 좁은 상부면을 가질 수 있다. 이 때, 상기 제1 패드부(250)가 배치됨으로써, 상기 제2 부활성 패턴(248)과 상기 비트 라인(268)과의 전기적 연결을 용이하게 할 수 있다.
앞서 두 개의 부활성 패턴 및 이 부활성 패턴들을 연결하는 패드부를 포함하는 실시예가 설명되었으나, 본 발명의 실시예들은 두 개 또는 그 이상의 부활성 패턴들 및 상기 부활성 패턴들 사이의 제1 패드부를 포함하는 비휘발성 메모리 소자를 포함한다. 구체적으로, 상기 제2 부활성 패턴 및 제2 게이트 패턴들 상에 제3 부활성 패턴, 제3 게이트 패턴들 및 이와 연결된 구성요소들이 더 배치될 수 있다. 이 경우, 상기 제2 게이트 패턴들 중 최상부의 게이트 패턴은 상술한 바와 달리 셀 게이트 패턴일 수 있다. 즉, 본 발명의 실시예에 따른 비휘발성 메모리 소자는 2 이상의 부활성 패턴들 및 상기 부활성 패턴들을 연결하는 패드부를 포함한다.
도 4, 도 5 및 도 6a 내지 도 6k를 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 형성방법이 설명된다. 도 6a 내지 도 6k는 도 4에 도시된 Ⅰ-Ⅰ'을 따라 취한 비휘발성 메모리 소자의 공정 단면도들이다. 앞서, 설명된 내용은 일부 생략될 수 있다.
도 6a를 참조하면, 기판(210)을 제1 도전형의 도펀트로 도핑하여 웰 영역을 형성한다. 상기 웰 영역의 상부를 제2 도전형의 도펀트로 도핑하여 공통 소오스 영역(212)을 형성한다. 상기 공통 소오스 영역(212)의 상부면은 상기 기판(210)의 상부면과 동일할 수 있다.
상기 기판(212) 상에 예비 기저 절연패턴(221)을 형성한다. 상기 예비 기저 절연패턴(221) 상에 제1 희생막들(SC1)과 제1 예비 게이트간 절연패턴들(221, 223a)을 교대로 반복 적층한다. 상기 제1 희생막들(SC1)과 제1 예비 게이트간 절연패턴들(221, 223a)은 동일한 식각 조건에서 서로 다른 식각량을 갖는 물질들로 형성될 수 있다. 예를 들어, 상기 제1 희생막들(SC1)은 질화막으로 형성되고, 예비 절연패턴들(221, 223a)은 산화막으로 형성될 수 있다.
도 6b를 참조하면, 상기 제1 희생막들(SC1)과 제1 예비 게이트간 절연패턴들(221, 223a)을 이방성 식각하여, 상기 제1 희생막들(SC1) 및 제1 예비 게이트간 절연패턴들(221, 223a)을 관통하는 제1 그루브(231)가 형성된다. 상기 제1 그루브(231)는 제1 방향을 따라 연장될 수 있다. 상기 제1 방향은 y축에 해당할 수 있다.
상기 제1 그루브(231)는 기울어진 측벽을 가질 수 있다. 즉, 상기 제1 그루브(231)의 측벽을 정의하는 상기 제1 희생막들(SC1) 및 제1 예비 게이트간 절연패턴들(221, 223a)의 측벽들은 상기 기판(210)의 상부면의 법선으로부터 기울어질 수 있다. 상기 제1 그루브(231)의 측벽이 상기 기판(210)의 상부면의 법선에 대해 기울어진 정도는, 적층된 상기 제1 희생막들(SC1)과 제1 예비 게이트간 절연패턴들(221, 223a)의 두께에 비례할 수 있다. 상기 제1 그루브(231)의 형성시, 상기 공통 소오스 영역(212)의 일부도 함께 식각되어, 상기 웰 영역이 노출될 수 있다.
도 6c를 참조하면, 상기 제1 그루브(231)의 측벽 상에 제1 부활성막(241)이 형성될 수 있다. 상기 제1 부활성막(241)은 상기 제1 그루브(231)의 측벽 상에 형성될 수 있다. 구체적으로, 상기 제1 그루브(231)를 콘포말하게 덮는 반도체 막이 형성될 수 있다. 상기 반도체 막은 단결정 반도체 물질 또는 다결정 반도체 물질을 포함할 수 있다. 상기 반도체 막 상의 상기 제1 그루브(231) 내에 스페이서가 형성될 수 있다. 상기 스페이서는 상기 제1 그루브(231) 및 반도체 막의 측벽을 덮을 수 있다. 또한, 상기 스페이서는 상기 기판(210) 상의 상기 반도체 막의 일부를 노출시킬 수 있다. 노출된 상기 반도체 막의 일부를 식각하여, 상기 제1 그루브(231)의 측벽 상에 제1 부활성막(241)이 형성될 수 있다. 이와 달리, 상기 기판(210) 상에 형성된 상기 반도체 막을 제거하는 공정은 생략될 수도 있다. 이에 의해 형성되는 상기 제1 부활성막(241)은 상기 기판(210) 상에 배치되는 바닥부를 포함할 수 있다.
상기 제1 그루브(231)를 채우는 제1 충전 절연막(252)이 형성될 수 있다. 상기 제1 충전 절연막(252)이 상부면은, 최상부의 제1 예비 게이트간 절연패턴(223a)의 상부면보다 낮은 상부면을 갖도록 형성될 수 있다. 이에 의해, 상기 제1 그루브(231)의 상부 측벽의 일부가 노출될 수 있다.
도 6d를 참조하면, 상기 제1 그루브(231)의 상부에 제1 패드부(246)가 형성될 수 있다. 상기 제1 패드부(246)는 상기 제1 그루브(231)를 채우는 반도체 막을 형성한 뒤, 상기 반도체 막의 일부를 제거하여 형성될 수 있다. 상기 반도체 막은 최상부의 제1 예비 게이트간 절연패턴(223a)이 노출될 때까지 제거될 수 있다. 이 때, 상기 최상부의 제1 예비 게이트간 절연패턴(223a) 상의 상기 제1 부활성막(241)도 함께 제거될 수 있다. 이에 의해 제1 부활성 패턴(241)이 형성될 수 있다. 상기 제1 패드부(246)의 상부면은 상기 제1 예비 게이트간 절연패턴(223a)의 상부면과 공면을 이룰 수 있다. 상기 제1 패드부(246)의 상부면은 상기 제1 부활성 패턴(241)의 상부면과 공면을 이룰 수 있다. 상기 제1 패드부(246)는 상기 제1 부활성 패턴(241)과 동일한 반도체 물질을 포함할 수 있다.
도 6e를 참조하면, 상기 제1 희생막들(SC1) 및 제1 예비 절연패턴들(221, 223a)이 패터닝된다. 이에 의해, 제1 게이트간 절연패턴들(224a) 및 기저 절연패턴(222)이 형성될 수 있다. 상기 제1 절연패턴들(222, 224a) 및 제1 희생막들(SC1)의 측벽들에 의해 제1 트렌치(255)가 정의될 수 있다. 상기 제1 트렌치(255)는 상기 제1 그루브(231)가 연장하는 방향과 평행한 방향으로 연장되는 그루브 형태일 수 있다. 상기 제1 절연패턴들(222, 224a) 및 제1 희생막들(SC1)의 측벽들은 상기 제1 트렌치(255)에 의해 노출될 수 있다. 상기 제1 트렌치(255)는 기울어진 측벽을 가질 수 있다.
도 6f를 참조하면, 상기 제1 트렌치(255)에 노출된 상기 제1 희생막들(SC1)이 제거된다. 이에 의해, 상기 제1 게이트간 절연패턴들(224a) 사이, 및 최하부의 제1 게이트간 절연패턴(224a)과 기저 절연패턴(222) 사이에 제1 빈 공간(255u)이 형성될 수 있다. 상기 제1 빈 공간(255u)은 상기 제1 부활성 패턴(242)의 측벽의 일부가 노출될 수 있다. 상기 제1 빈 공간(255u)의 형성에 의해 상기 게이트간 절연패턴들(224a)의 상, 하부면 및 상기 기저 절연패턴(222)의 상부면이 노출될 수 있다.
상기 제1 트렌치(255) 및 제1 빈 공간(255u) 내에 데이터 저장패턴의 제1 저장부(233)가 형성될 수 있다. 상기 데이터 저장패턴의 제1 저장부(233)는 상기 제1 트렌치(255) 및 제1 빈 공간(255u)을 콘포말하게 덮을 수 있다. 상기 데이터 저장패턴의 제1 저장부(233)는 복수의 막을 포함할 수 있다. 구체적으로, 상기 데이터 저장패턴의 제1 저장부(233)를 형성하는 것은, 상기 제1 부활성 패턴(242)과 접하는 터널 베리어를 형성하는 것, 상기 터널 베리어 상에 전하 저장막을 형성하는 것 및 상기 전하 저장막 상에 블로킹 베리어를 형성하는 것을 포함할 수 있다. 일 실시예에서, 상기 터널 베리어는 상기 제1 부활성 패턴(242)의 노출된 측벽을 산화시켜 형성될 수 있다.
도 6g를 참조하면, 상기 제1 트렌치(255) 및 제1 빈 공간(255u)을 채우는 게이트막(GL)이 형성될 수 있다. 상기 게이트막(GL)은 도핑된 반도체 물질, 금속 또는 금속화합물을 포함할 수 있다. 상기 게이트막(GL)의 상부면은 평탄화될 수 있다. 상기 평탄화시, 최상부의 게이트간 절연패턴(224a)의 상부면 상에 형성된 상기 게이터 저장패턴의 제1 저장부(233)가 제거될 수 있다. 이에 의해, 상기 제1 패드부(246) 및 상기 최상부의 게이트간 절연막(224a)의 상부면이 노출될 수 있다.
도 6h를 참조하면, 상기 게이트막(GL)을 식각하여, 제1 게이트 패턴들(LSG', CG1')이 형성될 수 있다. 상기 제1 게이트 패턴들(LSG', CG1')은 상기 제1 빈 공간(255u) 내에 잔류하는 상기 게이트막(GL) 일 수 있다. 상기 제1 게이트 패턴들(LSG', CG1') 중 상기 기저 절연패턴(222)과 최하부의 게이트간 절연패턴(224a) 사이의 게이트 패턴(LSG')은 하부 선택 게이트 패턴(LSG')일 수 있다. 상기 게이트간 절연패턴들(224a) 사이에 형성되는 게이트 패턴들(CG1')은 셀 게이트 패턴들(CG')일 수 있다.
상기 제1 트렌치(255) 내에 제1 충전 절연막(256)이 형성될 수 있다. 상기 제1 충전 절연막(256)은 상기 최상부의 게이트간 절연패턴(224a) 및 제1 패드부(246)의 상부면들이 노출될 때까지 평탄화될 수 있다.
도 6i를 참조하면, 상기 도 6h의 구조물 상에 제2 희생막들(SC2) 및 제2 예비 절연패턴들(223b, 225)이 교대로 적층될 수 있다. 상기 제2 예비 절연패턴들(223b, 225)는 상기 희생막들(SC2) 사이의 제2 예비 게이트간 절연패턴들(223b)과, 최상부의 제2 희생막(SC2) 상의 예비 상부 절연패턴(225)으로 구성될 수 있다. 최하부의 상기 제2 희생막(SC2)은 상기 최상부의 게이트간 절연패턴(224a) 및 제1 패드부(246)의 상부면들과 접할 수 있다. 상기 제2 희생막들(SC2)과 제2 예비 절연패턴들(223b)은 서로 다른 식각 선택비를 갖는 물질들로 형성될 수 있다.
상기 제2 희생막들(SC2) 및 제2 예비 절연패턴들(223b, 225)을 관통하는 제2 그루브(232)가 형성될 수 있다. 상기 제2 그루브(232)는 상기 제2 희생막들(SC2) 및 제2 예비 절연패턴들(223b)의 측벽들에 의해 정의되는 측벽과, 상기 제1 패드 부(246)에 의해 정의되는 바닥을 포함할 수 있다. 상기 제2 그루브(232)의 측벽은 기울어질 수 있다.
상기 제2 그루브(232)는 상기 제1 그루브(231)와 상하로 연결될 수 있다. 상기 제2 그루브(232)는 상기 제1 그루브(231)와 평행한 방향, 즉, 제1 방향으로 연장될 수 있다. 상기 제1 그루브(231)와 제2 그루브(232)는 하나의 개구부(230)를 구성할 수 있다.
상기 제2 그루브(232) 내에 제2 부활성 패턴(248)이 형성될 수 있다. 상기 제2 부활성 패턴(248)은 전술한 상기 제1 부활성 패턴(242)과 동일한 방법에 의해 형성될 수 있다. 이 경우, 상기 제2 부활성 패턴(248)에 의해 정의된 내부 공간 내에 제2 충전 절연막(254)이 형성될 수 있다. 상기 제2 충전 절연막(254)의 상부면은 상기 예비 상부 절연패턴(225)의 상부면보다 낮게 위치할 수 있다. 이와 달리, 상기 제2 부활성 패턴(248)은 상기 제2 그루브(232)를 채우도록 형성될 수도 있다. 이 경우, 상기 제2 그루브(232) 내에 제2 충전 절연막(254)은 형성되지 않을 수 있다.
상기 제2 부활성 패턴(248)의 상부에 제2 패드부(250)가 형성될 수 있다. 상기 제2 패드부(250)는 상기 제2 부활성 패턴(248)의 상부의 옆에 형성될 수 있다. 상기 제2 부활성 패턴(248)이 내부 공간을 정의하는 경우, 상기 제2 패드부(250)는 상기 제2 부활성 패턴(248)에 의해 정의되는 내부 공간을 채울 수 있다. 상기 제2 패드부(25)의 상부면은 상기 제2 부활성 패턴(248)의 상부면 및 상기 예비 상부 절연패턴(225)의 상부면과 공면을 이룰 수 있다.
도 6j를 참조하면, 상기 제2 희생막들(SC2) 및 제2 예비 절연패턴들(223b, 225)이 패터닝될 수 있다. 이에 의해, 제2 절연패턴들(224b, 226)이 형성될 수 있다. 상기 절연패턴들(224b,226)은 패터닝된 상기 제2 희생막들(SC2) 사이의 제2 게이트간 절연패턴들(224b) 및 최상부의 제2 희생막(SC2) 상의 상부 절연패턴(226)으로 구성될 수 있다.
상기 패터닝에 의해, 제2 트렌치(257)가 형성될 수 있다. 상기 제2 트렌치(257)는 상기 제2 절연패턴들(224b, 226)과 패터닝된 제2 희생막들(SC2)의 측벽들을 노출시킬 수 있다.
도 6k를 참조하면, 노출된 상기 제2 희생막들(SC2)이 제거되어, 상기 절연패턴들(224b, 226) 사이에 제2 빈 공간(257u)이 형성될 수 있다. 상기 제2 빈 공간(257u)은 상기 제2 부활성 패턴(248)의 측벽 및 상기 제2 절연패턴들(224b, 226)의 상부면들 및 하부면들을 노출시킬 수 있다. 최하부의 제2 빈 공간(257u)은 상기 최상부의 제1 게이트간 절연패턴(224a)의 상부면을 노출시킬 수 있다.
상기 제2 트렌치(257) 및 제2 빈 공간(257u)을 덮는 데이터 저장패턴의 제2 저장부(234)가 형성될 수 있다. 상기 데이터 저장패턴의 제2 저장부(234)는 상기 데이터 저장패턴의 제1 저장부(233)와 동일한 방법에 의해 형성될 수 있다. 상기 데이터 저장패턴의 제2 저장부(234)는 상기 데이터 저장패턴의 제1 저장부(233)의 상부면과 접할 수 있다.
다시 도 5를 참조하면, 상기 제2 빈 공간(257u)을 채우는 제2 게이트 패턴들(CG2', USG')이 형성될 수 있다. 상기 제2 게이트 패턴들(CG2', USG')은 상기 제 2 트렌치(257) 및 제2 빈 공간(257u)을 채우는 게이트막을 형성한 뒤, 상기 제2 트렌치(257) 내의 게이트막을 제거하여 형성될 수 있다. 상기 제2 트렌치(257) 내의 게이트 막의 제거 이전에, 상기 게이트막의 상부면은 평탄화될 수 있다. 이때, 상기 상부 절연패턴(226) 및 제2 패드부(250) 상의 상기 데이터 저장패턴(234)의 일부도 함께 제거될 수 있다. 상기 게이트 막의 제어 이후, 상기 제2 트렌치(257)를 채우는 절연막(258)이 형성될 수 있다.
상기 제2 빈 공간(257u) 내에 잔류하는 상기 도전막이 상기 제2 게이트 패턴들(CG2', USG')을 구성할 수 있다. 상기 제2 게이트 패턴들(CG2', USG') 중 최상부에 형성되는 게이트 패턴(USG')은 상부 선택 게이트 패턴(USG')이고, 상기 제2 게이트간 절연패턴들(224b) 사이와 상기 최상부의 제1 게이트간 절연패턴(224a)과 최하부의 제2 게이트간 절연패턴(224b) 사이의 게이트 패턴들(CG2')은 제2 셀 게이트 패턴들(CG2')일 수 있다.
상기 제2 패드부(250) 및 상부 절연패턴(226) 상에 층간 절연막(262)이 형성될 수 있다. 상기 층간 절연막(262)은 상기 제2 패드부(250)의 상부면을 노출시키는 콘택 홀을 포함할 수 있다. 상기 제2 패드부(250) 상에 오믹층(265)이 형성될 수 있다. 상기 오믹층(265)은 노출된 상기 제2 패드부(250)의 상부면을 금속화시켜 형성될 수 있다.
상기 콘택 홀을 도전물질로 채워 비트 라인 콘택(267)을 형성할 수 있다. 상기 비트 라인 콘택(267) 상에 비트 라인(268)이 형성될 수 있다. 상기 비트 라인(268)은 제2 방향으로 연장되는 라인 형태일 수 있다. 상기 비트 라인 콘택(267) 과 비트 라인(268)은 동시에 형성될 수도 있다.
도 7을 참조하여, 본 발명의 실시예들의 적용예가 설명된다. 도 7은 본 발명의 실시예에 따른 반도체 소자를 구비하는 메모리 카드(1100)의 일 예를 도시한 블록도이다. 본 적용예에서 상기 반도체 소자는 플래시 메모리(1110)에 적용될 수 있다. 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1100) 내에 본 발명의 실시예에 따른 반도체 소자가 장착된다. 본 적용예에 따른 메모리 카드(1100)는 호스트(Host)와 플래시 메모리(1110) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1120)를 포함할 수 있다.
상기 메모리 컨트롤러(1120)는 메모리 카드의 동작을 제어하는 프로세싱 유닛(1122), SRAM(1120), 에러 정정 블록(1124), 호스트 인터페이스(1123) 및 메모리 인터페이스(1125)를 포함할 수 있다. 상기 SRAM(1121)은 프로세싱 유닛(1122)의 동작 메모리로써 사용될 수 있다. 호스트 인터페이스(1123)는 메모리 카드(1100)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 에러 정정 블록(1124)은 플래시 메모리(1110)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(1125)는 플래시 메모리(1110)와 인터페이싱할 수 있다. 프로세싱 유닛(1122)은 메모리 컨트롤러(1120)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 본 적용예에 따른 메모리 카드(1100)는 본 발명의 실시예에 따른 플래시 메모리(1110)의 향상된 신뢰성으로 인해, 높은 신뢰성을 갖는 시스템을 제공할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 소자의 다른 적용예를 설명하기 위한 도면이다. 도 8은 메모리 시스템(1210)을 포함하는 정보 처리 시스템(1200)을 나타내는 블록도이다. 본 적용예에서 본 발명의 실시예들에 의한 반도체 소자는 메모리 시스템(1210)에 포함될 수 있다. 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 실시예들에 따른 메모리 시스템(1210)이 장착될 수 있다. 본 적용예에 따른 정보 처리 시스템(1200)은 메모리 시스템(1210)과 각각 시스템 버스(1260)에 전기적으로 연결된 모뎀(1220), 중앙처리장치(1230), 램(1240), 유저 인터페이스(1250)을 포함할 수 있다. 메모리 시스템(1210)에는 중앙처리장치(1230)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 본 적용예에서, 본 발명의 실시예들에 따른 메모리 시스템(1210)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1200)은 대용량의 데이터를 메모리 시스템(1210)에 안정적으로 저장할 수 있다. 또한, 상술한 반도체 소자의 신뢰성의 향상에 따라, 메모리 시스템(1210)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1200)에 제공할 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 소자는 다양한 형태의 패키지로 구현될 수 있다. 예를 들면, 본 발명에 따른 반도체 소자는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 평면도이다.
도 2a 는 도 1에 도시된 Ⅰ-Ⅰ'을 따라 취한 단면도이고, 도 2b는 도 1에 도시된 Ⅱ-Ⅱ'을 따라 취한 단면도이다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 평면도이다.
도 5는 도 4에 도시된 Ⅰ-Ⅰ'을 따라 취한 단면도이다.
도 6a 내지 도 6k는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 7 및 도 8은 본 발명의 실시예들이 적용되는 장치들을 설명하기 위한 도면들이다.

Claims (10)

  1. 기판 상에 교대로 적층된 게이트 패턴들과 절연패턴들;
    상기 기판 상에, 상기 게이트 패턴들과 상기 절연패턴들의 측벽들을 따라 위로 연장되는 활성 패턴; 및
    상기 게이트 패턴들과 상기 활성 패턴 사이의 데이터 저장 패턴을 포함하되,
    상기 활성 패턴은 제1 부활성 패턴(sub-active pattern), 상기 제1 부활성 패턴 상의 제2 부활성 패턴, 및 상기 제1 부활성 패턴과 상기 제2 부활성 패턴을 연결하는 제1 패드부를 포함하며,
    상기 제1 패드부의 상부면의 단면적은 상기 제1 부활성 패턴의 상부면의 단면적보다 넓은 비휘발성 메모리 소자.
  2. 청구항 1에 있어서,
    상기 활성 패턴은 상기 게이트 패턴들 및 상기 절연 패턴들을 관통하는 개구부 내에 배치되고, 상기 제1 부활성 패턴은 상기 개구부의 측벽을 따라 배치되어 상기 제1 부활성 패턴으로 둘러싸인 내부 공간이 정의하되,
    상기 내부 공간은 충전 절연막에 의해 채워지고, 상기 제1 패드부는 상기 충전 절연막 상에 배치되는 비휘발성 메모리 소자.
  3. 청구항 2에 있어서,
    상기 제1 패드부의 상부면은 상기 제1 부활성 패턴의 상부면과 공면을 이루는 비휘발성 메모리 소자.
  4. 청구항 3에 있어서,
    상기 제2 부활성 패턴의 하부면은 상기 제1 패드부의 상부면과 접하되,
    상기 제2 부활성 패턴의 상기 데이터 저장 패턴과 인접한 측벽의 하부는, 상기 제1 부활성 패턴의 상기 데이터 저장 패턴과 인접한 측벽으로부터 상기 제1 패드부의 중심을 향해 옆으로 이동되는 비휘발성 메모리 소자.
  5. 청구항 1에 있어서,
    상기 데이터 저장패턴은 상기 제1 부활성 패턴과 상기 제1 부활성 패턴 옆의 상기 게이트 패턴들 사이의 제1 저장부, 및 상기 제2 부활성 패턴과 상기 제2 부활성 패턴 옆의 상기 게이트 패턴들 사이의 제2 저장부를 포함하되,
    상기 제1 저장부 및 상기 제2 저장부는 서로 분리된 비휘발성 메모리 소자.
  6. 청구항 1에 있어서,
    상기 교대로 적층된 게이트 패턴들 및 절연 패턴들은 하나의 게이트 그룹을 구성하고,
    상기 기판 상에 한 쌍의 상기 게이트 그룹이 서로 이격되어 배치되어, 상기 한쌍의 게이트 그룹 사이에 그루브가 정의되고,
    서로 이격된 한 쌍의 상기 제1 부활성 패턴들이 상기 그루브의 양측벽들 상에 각각 배치되며,
    상기 한 쌍의 제1 부활성 패턴들 사이의 충전 절연막(filling insulating layer)을 더 포함하되, 상기 제1 패드부는 상기 충전 절연막 상에 배치되는 비휘발성 메모리 소자.
  7. 청구항 1에 있어서,
    상기 제1 부활성 패턴, 상기 제2 부활성 패턴 및 상기 제1 패드부는 동일한 반도체 물질을 포함하는 비휘발성 메모리 소자.
  8. 청구항 1에 있어서,
    상기 제2 부활성 패턴 상의 제2 패드부; 및
    상기 제2 패드부와 전기적으로 접속하는 비트 라인을 더 포함하되,
    상기 제2 패드부의 상부면의 면적은, 상기 제2 부활성 패턴의 상부면의 면적보다 넓은 비휘발성 메모리 소자.
  9. 청구항 8에 있어서,
    상기 제2 패드부와 상기 비트 라인 사이의 오믹층을 더 포함하는 비휘발성 메모리 소자.
  10. 청구항 1에 있어서,
    상기 데이터 저장패턴은 상기 활성 패턴에 인접한 터널 베리어, 상기 게이트 패턴에 인접한 블로킹 베리어, 및 상기 터널 베리어와 상기 블로킹 베리어 사이의 전하 저장막을 포함하는 비휘발성 메모리 소자.
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