CN102543877B - 制备三维半导体存储器件的方法 - Google Patents

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Abstract

制备三维半导体存储器件的方法。本发明提出的将整个存储阵列转变为多个子存储阵列，改变多层阻变单元结构在下电极通孔刻蚀时候的一次刻蚀方式为各个子存储阵列的各自通孔刻蚀方式，通过通孔金属材料回填达到各个子存储阵列的相互连接。这种方案将明显降低在高密度集成过程中刻蚀工艺的工艺复杂性和难度，能够扩展整个存储阵列的阻变单元的集成层数。

Description

制备三维半导体存储器件的方法
技术领域
本发明涉及微电子技术领域，尤其涉及一种制备三维半导体存储器件的方法。
背景技术
半导体存储技术是微电子技术领域的关键技术之一。随着信息技术从网络和计算为核心转入以存储为核心，存储技术的研究成为了信息技术研究的重要方向。当前存储技术的研究主要集中在高密度、高性能的非挥发性闪存技术研究上面。随着器件尺寸的不断缩小，传统FLASH技术在实现变比的过程中遭遇到越来越严重的技术难点，如串扰、写入速度慢等，难以适应后20纳米结点的存储技术发展的要求，大容量存储需要发展新的存储技术。
近年来，阻变存储技术引起了众多研究者的注意，并被认为是后20纳米结点的关键技术。阻变随机访问存储器是利用电信号作用下存储介质在高阻和低阻间的可逆转换来区分两态(即常规的RRAM)，也可由电信号下材料相位转换引起电阻的转化来实现两态(即常规的PRAM)。阻变单元结构一般由上电极、阻(相)变材料和下电极三层依次堆叠形成，其具有结构简单，制造容易，以及和现有CMOS工艺兼容的优点。为此，阻变单元的三维集成将有望实现高密度的数据存储并有望用于固态磁盘(Solid State Disk)等多种应用。
常规的阻变存储技术需要借助于二极管或者选择晶体管来实现单元的选择，即1D1R结构和1T1R结构，三维阻变存储主要是实现这两种典型存储结构的三维集成。尽管1D1R型三维阻变存储器件可以在一定程度上提高存储密度，然而由于构成阻变单元的二极管一般是由PN结所构成，很难实现阻变单元高度的真正变比；同时，多层堆栈阻变单元实现过程中，形成PN结的注入和随后的杂质激活需要较高的温度，使得后续单元的制备对以前的单元性能产生影响，不利于存储器件的高可靠运作。因此，1T1R型三维存储技术显示了更大的高密度集成的潜力。
图1为本申请人在之前提出的1T1R型三维存储器结构沿位线方向的剖面图。图2为本申请人在之前提出的1T1R型三维存储器结构沿字线方向的剖面图。如图1和图2所示，作为一个例子，每个垂直型存储串由一个晶体管和四个阻变单元所构成。相较于平面型闪存单元和阻变单元，该结构有效实现了高密度的集成。然而，随着超大容量(＞Tera-bit)存储需求的出现，我们发现图1的结构在实现更多层阻变单元集成过程中面临着严重的工艺挑战很难满足这种超高密度的需求。在图1中构成阻变单元的通用柱状下电极是通过通孔刻蚀工艺实现的，该刻蚀通孔的深度由构成阻变单元各层的厚度以及堆栈的阻变单元层数来决定。假设构成阻变单元的上电极厚度是50纳米，而单元纵向隔离的间距是50纳米，也就是说形成每个阻变单元所需要的厚度是100纳米。
图3给出了在维持通孔顶部直径为100纳米，底部直径在30纳米和0纳米两种情况下，对刻蚀角度85度，其可以获得的整个堆栈的高度的对比图。由图3可以看出，在85度刻蚀角的情况下，我们只能实现4～5层阻变单元的堆栈集成。即使我们通过改进刻蚀工艺能够实现88度的刻蚀角，其最高的集成层数也不超过14层。同时，考虑到减小通孔底部的直径将引起下电极电阻的急剧增大以及在小通孔中极易产生空洞从而造成工艺上的断路等现象，因此，集成阻变单元的层数还要小于上述预估的层数。
在实现本发明的过程中，发明人意识到现有技术存在如下缺陷：在制备三维半导体存储器件过程中，现有刻蚀工艺很难实现大的通孔纵深比，这将严重制约三维阻(相)变单元的高密度纵向集成。
发明内容
(一)要解决的技术问题
针对上述技术问题，本发明公开了一种制备三维半导体存储器件的方法，以实现在目前的刻蚀工艺下，尽可能提高三维阻变单元的存储密度。
(二)技术方案
根据本发明的一个方面，提供了一种制备三维半导体存储器件的方法，包括：步骤A：在衬底上制备访问晶体管；步骤B：在访问晶体管上形成由多个垂直环状阻变单元组成的第一子存储阵列，包括：交替沉积多层的隔绝层和牺牲层；通孔刻蚀定义垂直环状阻变单元的下电极区域，下电极区域向下连接访问晶体管的漏极；在通孔区域沉积第一子存储阵列的下电极；进行绝缘介质层沉积；步骤C：在第一子存储阵列上形成由多个垂直环状阻变单元组成的第二子存储阵列，包括：沉积多层的隔绝层和牺牲层；通孔刻蚀定义下电极区域，下电极区域向下至第一子存储阵列的下电极；在通孔区域沉积第二子存储阵列的下电极，第二子存储阵列的下电极与第一子存储阵列的下电极相连通；进行绝缘介质层沉积。
优选地，本技术方案中，在步骤C之后还包括：重复步骤C，在第N-1子存储阵列上形成第N子存储阵列。
优选地，本技术方案中，在步骤B之前还包括：由通孔的纵深比和垂直环状阻变单元的高度，确定各子存储阵列中垂直环状阻变单元的层数；由垂直环状阻变单元的层数确定牺牲层的层数。
优选地，本技术方案中，在步骤B和步骤C中，进行绝缘介质层沉积之前还包括：移去牺牲层；在移去牺牲层的位置形成垂直环状阻变单元的阻变功能层和上电极，回刻完成垂直环状阻变单元间隔离。
优选地，本技术方案中，在步骤B中，移去牺牲层之前还包括：进行第一子存储阵列的字线刻蚀；在步骤C中，移去牺牲层之前还包括：进行第二子存储阵列的字线刻蚀，刻蚀停止于第一子存储阵列的绝缘介质层；
优选地，本技术方案中，在步骤C中，移去牺牲层之前还可以包括：统一进行多个子存储阵列的字线刻蚀，例如统一进行第一子存储阵列和第二子存储阵列的字线刻蚀。
优选地，本技术方案中，在步骤C中，进行绝缘介质层沉积之前，在进行子存储阵列字线刻蚀之后，还包括：移去在步骤B和步骤C中形成的牺牲层；在移去牺牲层的位置形成垂直环状阻变单元的阻变功能层和上电极，回刻完成垂直环状阻变单元间隔离；
优选地，本技术方案中，访问晶体管为以下晶体管中的一种：平面晶体管、FinFET、垂直型环栅晶体管。
优选地，本技术方案中，垂直型环栅晶体管包括：源区，形成于衬底的上方；沟道区，形成于源区上方，垂直于衬底；漏极，形成于沟道区和垂直环状电阻之间；栅绝缘层和栅极，依次形成于沟道区的侧面。
优选地，本技术方案中，垂直环状阻变单元包括纵向设置的一个或多个环状电阻单元，环状电阻单元包括：下电极，形成于所对应的垂直型环栅晶体管的漏极或下一层子存储阵列对应垂直环状阻变单元的下电极上，对应同一垂直型环栅晶体管的一个或多个环状电阻单元共享下电极；阻变功能层，形成于下电极预设位置的侧面，用于区分信息状态；上电极，形成的阻变功能层上方，构成垂直环状阻变单元的各层上电极之间互相绝缘，相邻的垂直环状电阻的环状电阻单元的上电极，在位线方向相互绝缘，在字线方向则共享连接到阵列外围。
(三)有益效果
本发明中，基于垂直环状阻变单元可以共用一个下电极的特点，将整个存储阵列划分为多个子存储阵列，改变多层阻变单元结构在下电极通孔刻蚀时候的一次刻蚀方式为各个子存储阵列分别完成通孔刻蚀的方式，即对于具有最小刻蚀尺寸的通孔采用多次刻蚀的方式，而其他需要刻蚀的区域则可以根据需要灵活掌握。
附图说明
图1为本申请人在之前提出的1T1R型三维存储器结构沿位线方向的剖面图；
图2为本申请人在之前提出的1T1R型三维存储器结构沿字线方向的剖面图；
图3给出了在维持通孔顶部直径为100纳米，底部直径在30纳米和0纳米两种情况下，对刻蚀角度85度，其可以获得的整个堆栈的高度的对比图；
图4为根据本发明的方法制备的三维半导体存储器件的沿字线方向和沿位线方向的剖视图；
图5为根据本发明的方法对通孔进行多次刻蚀，对字线的隔离采用一次刻蚀所制备的三维半导体存储器件的沿字线方向和沿位线方向的示意图；
图6为根据本发明制备三维半导体存储器件方法的制备垂直型环栅晶体管后的示意图；
图7为根据本发明制备三维半导体存储器件方法的制备第一个子存储阵列牺牲层后的示意图；
图8为根据本发明制备三维半导体存储器件方法的完成第一个子存储阵列中通孔刻蚀和金属回填工艺后的示意图；
图9为根据本发明制备三维半导体存储器件方法的进行字线方向刻蚀并移去SiN牺牲层后的示意图；
图10为根据本发明制备三维半导体存储器件方法的进行阻变区和上电极淀积，并回刻完成单元隔离后的示意图；
图11为根据本发明制备三维半导体存储器件方法的完成第一个子存储阵列后的示意图；
图12为根据本发明制备三维半导体存储器件方法的进行第二子存储阵列牺牲层淀积后的示意图；
图13为根据本发明制备三维半导体存储器件方法的进行第二子存储阵列通孔刻蚀回填与第一个阵列连接后的示意图；
图14为根据本发明制备三维半导体存储器件方法的完成第二个子阵列的阻变区、上电极以及隔离区后的示意图；
图15为根据本发明制备三维半导体存储器件方法的完成第三子存储阵列的集成后的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明公开了一种制备三维半导体存储器件的方法，包括：步骤A：在衬底上制备访问晶体管。步骤B：在访问晶体管上形成由多个垂直环状阻变单元组成的第一子存储阵列，包括：交替沉积多层的隔绝层和牺牲层；通孔刻蚀定义垂直环状阻变单元的下电极区域，下电极区域向下连接访问晶体管的漏极；在通孔区域沉积第一子存储阵列的下电极；进行绝缘介质层沉积。步骤C：在第一子存储阵列上形成由多个垂直环状阻变单元组成的第二子存储阵列，包括：沉积多层的隔绝层和牺牲层；通孔刻蚀定义下电极区域，下电极区域向下至第一子存储阵列的下电极；在通孔区域沉积第二子存储阵列的下电极，第二子存储阵列的下电极与第一子存储阵列的下电极相连通；进行绝缘介质层沉积。
上述方法中，在步骤C之后还包括：重复步骤C，在第N-1子存储阵列上形成第N子存储阵列。在步骤B之前还包括：由通孔的纵深比和垂直环状阻变单元的厚度，确定垂直环状阻变单元的层数；由垂直环状阻变单元的层数确定牺牲层的层数。
本发明中，基于垂直型阻(相)变单元可以共用一个下电极的特点，将整个存储阵列划分为为多个子存储阵列，改变多层阻变单元结构在下电极通孔刻蚀时候的一次刻蚀方式为各个子存储阵列分别完成通孔刻蚀的方式，对每一个子存储阵列分别完成阻(相)变功能层和上电极的制备和集成，再通过下电极的通孔刻蚀以及金属回填工艺完成子存储阵列间的连接从而实现整个存储阵列。对于每个子存储阵列，根据可实现的通孔纵深比确定可以刻蚀的深度，从而决定淀积的阻变单元层数；完成相应层数的集成工艺后，重新淀积多层存储堆栈并完成刻蚀等后续阻变单元工艺；以此循环，直到达到超高密度集成需要的整个存储阵列的层数。
图4为根据本发明的方法制备的三维半导体存储器件的沿字线方向和沿位线方向的剖视图。参照图4，首先完成下半部分的晶体管和存储阵列的集成后，重新完成了存储堆栈的淀积和通孔刻蚀，其通孔刻蚀将停止在之前通孔中的下电极金属材料上，随后完成了上半部分的金属材料淀积并实现其与下半部分金属材料的连接。相似的，用于沿位线方向垂直存储串绝缘的字线刻蚀工艺也在上半部分被重新完成，其刻蚀停止在下半部分的绝缘层二氧化硅上，随后上半部分的绝缘层二氧化硅被淀积在该刻蚀区完成上半部分的存储串隔离。
如图4所示，采用该方案形成的三维阻(相)变存储阵列结构将包括：
1.选择性晶体管，此处该晶体管可以是平面型晶体管，FinFET，垂直型晶体管等多种方式，其将提供对阻(相)变阻变单元擦写的限流作用和完成阻变单元的选择性访问。
2.堆栈式阻(相)变单元阵列。该存储阵列将包括多个子存储阵列组，其每个子存储阵列组包括在可实现的刻蚀深度范围内的多个垂直阻变单元串构成的阵列。对于每个单个的垂直环状阻变单元来说，具体包括：
(2A).下电极：对于垂直存储阵列串，其各个阻变单元的下电极共享连接到该串访问晶体管的漏区。该区可以用单层金属构成，也可以由金属钝化层和金属的双层结构构成。其材料可以是Ag，Au，Cu，W，Ti，Pt，Ti，Ta等金属材料；其也可以包括TiN，TaN，WN等材料。
(2B).阻变功能层：该层薄膜将环绕柱状下电极形成环状结构。该功能层材料将提供用以区分信息状态的能力，包括(1)通过淀积单层阻变材料或者多层阻变材料来构成(即常规的阻变存储器)。比如其阻变功能层材料可以为复杂的氧化物，如Pr1-xCaxMnO3等，或者钙钛矿材，SrTiO3和SrZrO3等，也可以为HfO2、CuO2、TiO2、ZrO2、NiOx、Nb2O5、MoO等二元过度金属氧化物等，以及上述各种材料的组合结构。(2)电阻态的转换也可以通过改变功能层材料的相位予以实现(即常规的相变存储器)。如可以发生相变的材料，比如Ge2Sb2Te5(GST)，GeTe，GeTeC等。
(2C).上电极：构成垂直存储串的各层上电极之间互相绝缘，在位线方向各串之间也相互绝缘，但在字线方向则共享连接到阵列外围。构成该层的材料可以是单层或者双层金属材料，比如，其材料可以是Ag，Au，Cu，W，Ti，Pt，Ti，Ta等金属材料；其也可以包括TiN，TaN，WN等材料，以及上述材料的组合。
图4中采用的对于下电极通孔和字线隔离进行的多步刻蚀。不同于图4中所述的技术方案，也可以进行折中方案，即只对下电极通孔完成多步刻蚀，而对于字线的隔离采用一次刻蚀的方式，如图5所示。
为了实现上述存储阵列，可以采用多种制备流程。此处将给出一种简单的实施例。图6-图15为根据本发明实施例制备三维半导体存储器件方法中各步骤的示意图。以下将参照图6-图15对本发明进行详细说明。
假设构成存储阵列单元的上电极厚度为50纳米，单元间绝缘层厚度为50纳米。为了防止下电极回填过程中“空洞”的产生和金属连线电阻的变化，对于100纳米的顶部孔径假设通孔底部的孔径必须大于30纳米。考虑降低刻蚀工艺的难度，假定多层材料刻蚀的刻蚀角将在85度。由此可知，能够完成上述指标的堆栈层厚度为400纳米，换句话说，所需的子存储阵列为四层，即每个存储子阵列串由四个阻变单元组成。
假设期望实现12层阻变单元的堆栈，也就意味着需要分别实现3(＝12/4)个分立的子存储整列，其工艺流程如下：
1.完成垂直型环栅晶体管的制备，如图6所示；
2.淀积第一个子存储阵列牺牲层，如图7所示；
3.完成第一个子存储阵列中通孔刻蚀和金属回填工艺，如图8所示；
4.进行字线方向刻蚀并移去SiN牺牲层，如图9所示；
5.进行阻变区和上电极淀积，并回刻完成单元隔离，如图10所示；
6.进行绝缘层淀积形成隔离区，完成第一个子存储阵列，如图11所示；
7.进行第二子存储阵列牺牲层淀积，如图12所示；
8.进行第二子存储阵列通孔刻蚀回填与第一个阵列连接，如图13所示；
9.完成第二个子阵列的阻变区、上电极以及隔离区，方法同第一个子阵列，如图14所示；
10.完成第三子存储阵列的集成，方法同第二子存储阵列，如图15所示。
由上述可工艺流程可以看出，高密度多堆栈(12层单元)存储阵列的实现可以采用多个子存储阵列的顺序集成。各个子存储阵列由于都可以采用低温工艺，因此对于之前的器件性能影响较小。尽管工艺步骤增加，但是该集成工艺降低了其对关键工艺如刻蚀、填充等的苛刻要求，因此更具有可实现性，阵列可靠性得到增强，并可以实现更多层的高密度的存储阵列集成。
应该指出，上述制备方法中，在每一个子存储阵列都完成了对通孔刻蚀以及字线刻蚀形成隔离区的工艺。此外，在制备过程中，也可以对各个子阵列完成通孔的刻蚀和回填后不进行存储功能层和上电极的形成，直到所有子阵列完成后，对于整个大存储阵列采用一次性刻蚀，然后进行阻变单元功能层淀积、上电极淀积回刻完成绝缘，以及整个刻蚀区的绝缘层淀积形成最后的位线方向的隔离区。也就是说，对于具有最小刻蚀尺寸的通孔采用多次刻蚀的方式，而隔离区因为较大则采用一次刻蚀的方法。如图5所示。
还应该指出，上述例子中假定了每个阻变单元的牺牲层是100纳米，刻蚀角是85度，当然实际情况下子阵列层数等并不尽限于此，基于上述思想的实现方法将被本发明所涵盖。
从上述各实施例可以看出，本发明具有以下有益效果：
1、本发明提出的将整个存储阵列转变为多个子存储阵列，改变多层阻变单元结构在下电极通孔刻蚀时候的一次刻蚀方式为各个子存储阵列的各自通孔刻蚀方式，通过通孔金属材料回填达到各个子存储阵列的相互连接。这种方案将明显降低在高密度集成过程中刻蚀工艺的工艺复杂性和难度，能够极大的扩展整个存储阵列的阻变单元的集成层数；
2、本发明采用多个子阵列各自完成通孔刻蚀的方式，将可以控制通孔顶部和通孔底部的孔径，降低一次性刻蚀引起的底部孔径过小所带来的局部大电阻；
3、本发明采用的多个子阵列各自完成通孔刻蚀并进行金属回填工艺的方式，将有利的避免了过深的通孔在回填过程中的空洞的产生，可以防止阵列下电极中的断路现象的发生，并降低了回填的工艺难度；
4、尽管本发明采用了多次刻蚀工艺，然而每次刻蚀，回填等的工艺复杂度明显降低，器件的可靠性获得了保证，因此利于超高密度的集成。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种制备三维半导体存储器件的方法，其特征在于，包括： 
步骤A：在衬底上制备访问晶体管，其中，所述访问晶体管为以下晶体管中的一种：平面晶体管、FinFET、垂直型环栅晶体管； 
步骤B：在所述访问晶体管上形成由多个垂直环状阻变单元组成的第一子存储阵列，包括： 
交替沉积多层的隔绝层和牺牲层； 
通孔刻蚀定义垂直环状阻变单元的下电极区域，所述下电极区域向下连接所述访问晶体管的漏极； 
在通孔区域沉积所述第一子存储阵列的下电极； 
进行绝缘介质层沉积； 
步骤C：在所述第一子存储阵列上形成由多个垂直环状阻变单元组成的第二子存储阵列，包括： 
沉积多层的隔绝层和牺牲层； 
通孔刻蚀定义下电极区域，所述下电极区域向下至所述第一子存储阵列的下电极； 
在通孔区域沉积所述第二子存储阵列的下电极，所述第二子存储阵列的下电极与所述第一子存储阵列的下电极相连通； 
进行绝缘介质层沉积。 
2.根据权利要求1所述的制备三维半导体存储器件的方法，其特征在于，在所述步骤C之后还包括：重复所述步骤C，在第N-1子存储阵列上形成第N子存储阵列。 
3.根据权利要求2所述的制备三维半导体存储器件的方法，其特征在于，在步骤B之前还包括： 
由所述通孔的纵深比和所述垂直环状阻变单元的高度，确定各子存储阵列中垂直环状阻变单元的层数； 
由所述垂直环状阻变单元的层数确定牺牲层的层数。 
4.根据权利要求1所述的制备三维半导体存储器件的方法，其特征在于： 
所述步骤B和步骤C中，所述进行绝缘介质层沉积之前还包括：移去牺牲层；在所述移去牺牲层的位置形成垂直环状阻变单元的阻变功能层和上电极，回刻完成垂直环状阻变单元间隔离。 
5.根据权利要求4所述的制备三维半导体存储器件的方法，其特征在于： 
所述步骤B中，移去牺牲层之前还包括：进行第一子存储阵列的字线刻蚀； 
所述步骤C中，移去牺牲层之前还包括：进行第二子存储阵列的字线刻蚀，所述刻蚀停止于所述第一子存储阵列的绝缘介质层。
6.根据权利要求1所述的制备三维半导体存储器件的方法，其特征在于： 
所述步骤C中，移去牺牲层之前还包括：统一进行多个子存储阵列的字线刻蚀。 
7.根据权利要求6所述的制备三维半导体存储器件的方法，其特征在于： 
所述步骤C中，所述进行绝缘介质层沉积之前，在进行子存储阵列字线刻蚀之后，还包括：移去在所述步骤B和步骤C中形成的牺牲层；在所述移去牺牲层的位置形成垂直环状阻变单元的阻变功能层和上电极，回刻完成垂直环状阻变单元间隔离。 
8.根据权利要求1所述的制备三维半导体存储器件的方法，其特征在于，所述垂直型环栅晶体管包括： 
源区，形成于所述衬底的上方； 
沟道区，形成于所述源区上方，垂直于所述衬底； 
漏极，形成于所述沟道区和所述垂直环状阻变单元之间； 
栅绝缘层和栅极，依次形成于所述沟道区的侧面。 
9.根据权利要求8所述的制备三维半导体存储器件的方法，其特征在于，所述垂直环状阻变单元包括纵向设置的一个或多个环状电阻单元，所述环状电阻单元包括： 
下电极，形成于所对应的垂直型环栅晶体管的漏极或下一层子存储阵列对应垂直环状阻变单元的下电极上，对应同一垂直型环栅晶体管的一个 或多个环状电阻单元共享下电极； 
阻变功能层，形成于所述下电极预设位置的侧面，用于区分信息状态； 
上电极，形成于所述阻变功能层上方，构成垂直环状阻变单元的各层上电极之间互相绝缘，相邻的垂直环状电阻的环状电阻单元的上电极，在位线方向相互绝缘，在字线方向则共享连接到阵列外围。 
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