CN106098721B - 三维1d1r相变存储器单元及其制备方法 - Google Patents

三维1d1r相变存储器单元及其制备方法 Download PDF

Info

Publication number
CN106098721B
CN106098721B CN201610692865.8A CN201610692865A CN106098721B CN 106098721 B CN106098721 B CN 106098721B CN 201610692865 A CN201610692865 A CN 201610692865A CN 106098721 B CN106098721 B CN 106098721B
Authority
CN
China
Prior art keywords
phase
film
top electrode
dimensional
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610692865.8A
Other languages
English (en)
Other versions
CN106098721A (zh
Inventor
刘燕
宋志棠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Institute of Microsystem and Information Technology of CAS
Original Assignee
Shanghai Institute of Microsystem and Information Technology of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Institute of Microsystem and Information Technology of CAS filed Critical Shanghai Institute of Microsystem and Information Technology of CAS
Priority to CN201610692865.8A priority Critical patent/CN106098721B/zh
Publication of CN106098721A publication Critical patent/CN106098721A/zh
Application granted granted Critical
Publication of CN106098721B publication Critical patent/CN106098721B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices

Abstract

本发明公开了一种三维1D1R相变存储器单元及其制备方法，属于微电子制造及存储器技术领域。该三维1D1R相变存储器单元包括：二极管层和绝缘层的周期性交替堆叠结构；光刻与刻蚀该堆叠结构所形成的深孔；在该深孔内壁及底部形成相变材料薄膜和顶电极薄膜；以及在该深孔内形成绝缘层，且绝缘介质层充满该深孔，其中，相变材料薄膜的电阻受所对应的二极管单元驱动控制。本发明基于二极管选通相变存储单元作为1D1R结构，采用可三维堆叠的二极管阵列制备方法，实现高集成密度、低工艺成本，能够有效抑制阵列结构中邻近电流串扰的三维可堆叠相变存储器阵列。本发明有效地解决了新一代高速、高密度、嵌入式海量存储的技术难题。

Description

三维1D1R相变存储器单元及其制备方法
技术领域
本发明涉及一种高密度相变存储元件及其制备方法，特别是涉及一种三维1D1R相变存储器单元及其制备方法。
背景技术
伴随着摩尔定律的发展，集成电路的特征尺寸逐步缩小至一临界值，半导体业界在一味追求速度与性能的产业发展方向之后，将迎来后摩尔时代，以多元化和人性化的设计理念来提供高质量的体验。存储器作为半导体产业的主流产品，它的制造技术，集成度和性能长久以来都标志着半导体产业的发展水平。二维平面上追求半导体存储器的低功耗、高密度、高存取速度等性能对于半导体制程、技术与设备都是巨大的挑战。因此设计者将存储单元三维可堆叠集成起来，将最大限度地达到每位具有更高的存储容量以及更低的工艺制造成本。
相变随机存储器(Phase-change Random Access Memory，PCRAM)是一种最有潜力在半导体存储器市场中替代NAND闪存而将成为存储器市场上的主流产品。PCRAM具有两个稳定的相态，即：非晶态(高电阻率)和晶态(低电阻率)，通过电脉冲操作，在相变存储单元中实现“0”和“1”的存储。由于其写操作速度与闪存技术相当，较低的静态漏电流，快速读取，易实现高密度存储以及可微缩性等优势，被半导体产业界广泛看好。在某些已有的存储技术中，如，2009年IEDM会议，Samsung[W.Kim,S.Choi,J.Sung et al.,Multi-LayeredVertical Gate NAND Flash Overcoming Stacking Limit for Terabit DensityStorage,Symposium on VLSI Technology Digest of Technical Papers,2009,p188-189]首次展示了三维NAND Flash的结构，垂直栅结构的NAND阵列具有稳定的编程，擦除和读出性能，并且呈现出无电流串扰特型，存储容量高达1Tbit；同年，Toshiba[R.Kaqtsumata,M.Kito,Y.Fukuzumi,et al.,Pipe-shaped BiCS Flash Memory with16Stacked Layers and Multi-Level-Cell Operation for Ultra High DensityStorage Devices,Symposium on VLSI Technology Digest of Technical Papers,2009,p136-137]也在IEDM会议上向世人展示了它的三维、16层管状(Pipe-shaped)NAND Flash技术，该技术具有低制造成本、高密度等特点，有效的存储位面积小到0.00082um2，演示芯片的容量达到32Gbit；2011年IEDM会议上，Samsung[I.G..Baek,C.J.Park,H.Ju et al.,Realization of Vertical Resistive Memory(VRRAM)using cost effective 3DProcess,International Electron Devices Meeting(IEDM),2011,p738-740]将三维多层存储技术应用于阻变存储器(RRAM)中，实现了32层存储容量达到512Gbit的阻变存储器芯片；2012年Macronix[C.P.Chen,H.L.Lue,K.P.Chang,et al.,A Highly Pitch Scalable3D Vertical Gate(VG)NAND Flash Decoded by a Novel Self-Aligned IndependentlyControlled Double Gate(IDG)String Select Transistor(SSL),Symposium on VLSITechnology Digest of Technical Papers,2012,p91-92]提出一种具有独立控制的双栅NAND Flash结构，实现了最小Pitch(37.5nm)；2013年，Macronix[C.H.Hung,Y.S.Yang,Y.J.Kuo,et al.,3D Stackable Vertical-Gate BE-SONOS NAND Flash with Layer-Aware Program-and-Read Schemes and Wave-Propagation Fail-Bit-Detectionagainst Cross-Layer Process Variations,Symposium on VLSI Technology Digest ofTechnical Papers,2013,pc20-c21]提出了从电路层面出发解决了三维垂直栅结构NANDFlash的速度退化，良率和可靠性等性能问题；2014年，Hynix[J.K.Park,S.Y.Kim,K.H.Lee,et al.,Surface-controlled Ultrathin(2nm)Poly-Si Channel Junctionless FETtowards 3D NAND Flash Memory Applications,Symposium on VLSI Technology Digestof Technical Papers,2014,p1-2]提出了无结型超薄(2nm)多晶硅薄膜晶体管三维堆叠实现3D NAND Flash技术，该器件具有良好的电学性能，高读写速度，操作窗口大于12V，循环次数大于104，在150℃的温度条件下数据保持能力长达10年；2015年，Intel和Micron[K.Parat,C.Dennison,A Floating Gate Based 3D NAND Technology With CMOS UnderArray,International Electron Devices Meeting(IEDM),2015,p48-51]成功研制了基于浮栅的三维NAND Flash器件，实现了超高密度存储；2016年，中科院微电子研究所[X.X.Xu,Q.Luo,T.C.Gong,et al.,Fully CMOS Compatible 3D Vertical RRAM with Self-aligned Self-selective Cell Enabling Sub-5nm Scaling,Symposium on VLSITechnology Digest of Technical Papers,2016,p84-85]向世人展示了3D VRRAM技术的研发成功，该技术集自对准、自驱动、高密度和可微缩性等优势于一身，并且与传统的CMOS工艺完全兼容。继2015年7月底，Intel和Micron宣布公开基于PCRAM的3D X-point存储架构之后，PCRAM作为下一代最有发展潜力的非易失性存储技术也将朝着三维可堆叠结构发展。
因此，本发明提出一种自对准的二极管驱动相变存储单元的三维可堆叠器件结构以及工艺制备方法，以实现高读写速度，高密度存储，低串扰电流，具有较低工艺成本的PCRAM阵列。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维1D1R相变存储器单元及其制备方法，以一种高密度相变存储器装置的结构和制备工艺。发明涉及主要内容是三维可堆叠结构1D1R的相变存储阵列的整体设计。相变存储阵列之下为相应的外围控制电路，该发明可实现PCRAM的嵌入式设计。
为实现上述目的及其他相关目的，本发明提供一种三维1D1R相变存储器单元的制备方法，所述制备方法包括步骤：步骤1)，在绝缘衬底上形成交替的N型多晶硅薄膜和绝缘介质薄膜的多层堆叠结构；步骤2)，于所述多层堆叠结构中形成阵列式排布的深孔，并于各深孔的侧壁形成金属层；步骤3)，采用退火工艺使所述金属层与N型多晶硅薄膜反应生成金属硅化物，所述绝缘介质薄膜不与金属层反应，所述金属硅化物与N型多晶硅薄膜的界面形成肖特基接触；步骤4)，去除剩余的金属层，露出所述金属硅化物；步骤5)，于所述深孔中依次沉积相变薄膜和顶电极薄膜，所述相变薄膜与所述金属硅化物结合；步骤6)，去除深孔底部以及外部表面的相变薄膜和顶电极薄膜；步骤7)，制作顶电极薄膜的顶电极引出端，并将该顶电极引出端与位线金属连接；步骤8)，于每层N型多晶硅薄膜制作N型多晶硅薄膜引出端，并将该N型多晶硅薄膜引出端与字线金属连接。
作为本发明的三维1D1R相变存储器单元的制备方法的一种优选方案，步骤1)中，采用低压化学气相沉积、物理气相沉积或者原子层沉积的方法在绝缘衬底上交替淀积N型多晶硅薄及绝缘介质薄膜，所述N型多晶硅薄的杂质浓度范围为1017～1019cm-3，所述N型多晶硅薄膜的厚度范围为10～100nm，所述绝缘介质薄膜的厚度范围为10～120nm。
作为本发明的三维1D1R相变存储器单元的制备方法的一种优选方案，步骤1)中，所述多层堆叠结构为多个，且各多层堆叠结构之间通过沟槽以及填充于沟槽内的绝缘介质相互隔离。
优选地，步骤1)中，所述沟槽沿平行于字线方向排列，各沟槽贯穿所述多层堆叠结构；采用物理气相沉积或者化学气相沉积工艺于各沟槽内填充绝缘介质，并采用化学机械平坦化工艺将多层堆叠结构的表面抛光磨平，所述绝缘介质包括氧化硅、氮化硅及氮氧化硅中的一种。
作为本发明的三维1D1R相变存储器单元的制备方法的一种优选方案，步骤2)中，通过光刻和蚀刻工艺形成若干个等间距分布的、贯穿于所述多层薄膜结构的深孔，采用物理气相沉积工艺沉积金属层，所述金属层的材料包括Ni、Co及W中的一种，覆盖所述深孔的侧壁的金属层的厚度范围为10～20nm。
作为本发明的三维1D1R相变存储器单元的制备方法的一种优选方案，步骤3)中，采用热扩散工艺处理N型多晶硅薄和绝缘介质层薄膜与金属层的表面，退火温度为250～400℃，时间为20～60秒，以在所述N型多晶硅薄的侧壁与金属层反应生成金属硅化物。
作为本发明的三维1D1R相变存储器单元的制备方法的一种优选方案，步骤4)中，采用湿法刻蚀的工艺去除多层堆叠结构的侧壁上和深孔底部的未反应的金属层，再次经过热扩散工艺退火，温度为350～450℃，时间为20～60秒，从而在N型多晶硅薄和金属硅化物的表面形成二极管整流接触。
作为本发明的三维1D1R相变存储器单元的制备方法的一种优选方案，步骤5)中，采用物理气相沉积或原子层沉积工艺在深孔中依次沉积相变薄膜和顶电极薄膜，使得相变薄膜和顶电极薄膜具有较好的连续性，与金属硅化物结合紧密。
作为本发明的三维1D1R相变存储器单元的制备方法的一种优选方案，步骤5)中，所述相变薄膜的材料包括Ti-Sb-Te、碳掺杂的Ge2Sb2Te5、Al-Sb-Te、W-Sb-Te、V-Sb-Te及Cr-Sb-Te中的一种，其厚度范围为5～20nm；所述顶电极薄膜材料包括TiN、TaN、W中的一种，其厚度范围为5～200nm。
作为本发明的三维1D1R相变存储器单元的制备方法的一种优选方案，步骤6)中，采用各向异性的干法刻蚀去除深孔底部和外部表面的相变薄膜和顶电极薄膜，深孔底部的绝缘衬底及多层堆叠结构顶层的绝缘介质层作为刻蚀停留层。
作为本发明的三维1D1R相变存储器单元的制备方法的一种优选方案，步骤6)及步骤7)之间还包括步骤a)：于所述深孔中填充绝缘介质，实现位线间的隔离。
优选地，步骤a)中，采用化学气相沉积的方法于深孔的内部绝缘介质层，该填充具有良好的台阶覆盖能力，确保无缝隙的填充，所述绝缘介质层的材料包括氧化硅、氮化硅或者氮氧化硅中的一种，以实现存储位之间的隔离。
进一步地，步骤7)中，采用曝光与蚀刻工艺，于顶电极薄膜定义出顶电极通孔，于所述电极通孔中填充顶电极，并将该顶电极与位线金属连接。
作为本发明的三维1D1R相变存储器单元的制备方法的一种优选方案，当深孔的直径小于预设值时，步骤5)中的顶电极薄膜填充整个深孔，步骤7)通过曝光与蚀刻工艺，在深孔的顶部与顶电极薄膜对准，形成顶电极通孔，于所述电极通孔中填充顶电极，并将该顶电极与位线金属连接。
作为本发明的三维1D1R相变存储器单元的制备方法的一种优选方案，步骤8)中，将每层N型多晶硅薄膜引出沿字线方向将多层N型多晶硅薄膜的末端刻蚀成阶梯状，暴露出每一层N型多晶硅薄膜；于所述多层N型多晶硅薄膜上制作第一导电柱，且每个第一导电柱与一条金属层连接构成字线，字线金属通过第二导电柱连接外围驱动电路。
本发明还提供一种三维1D1R相变存储器单元，包括：绝缘衬底；多层堆叠结构，形成于所述绝缘衬底上，包括交替的N型多晶硅薄膜和绝缘介质薄膜；深孔，形成于所述多层堆叠结构中；金属硅化物，形成于深孔中的多层堆叠结构的N型多晶硅薄膜侧壁，所述金属硅化物与N型多晶硅薄膜的界面形成肖特基接触；相变薄膜，形成于所述深孔的侧壁，所述相变薄膜与所述金属硅化物结合；顶电极薄膜，形成于所述相变薄膜内壁；顶电极引出端，连接于所述顶电极薄膜，并与位线金属连接；N型多晶硅薄膜引出端，连接于每层N型多晶硅薄膜，并与字线金属连接。
作为本发明的三维1D1R相变存储器单元的一种优选方案，所述N型多晶硅薄的杂质浓度范围为1017～1019cm-3，所述N型多晶硅薄膜的厚度范围为10～100nm，所述绝缘介质薄膜的厚度范围为10～120nm。
作为本发明的三维1D1R相变存储器单元的一种优选方案，所述多层堆叠结构为多个，且各多层堆叠结构之间通过沟槽以及填充于沟槽内的绝缘介质相互隔离。
作为本发明的三维1D1R相变存储器单元的一种优选方案，所述沟槽沿平行于字线方向排列，各沟槽贯穿所述多层堆叠结构，所述绝缘介质包括氧化硅、氮化硅及氮氧化硅中的一种。
作为本发明的三维1D1R相变存储器单元的一种优选方案，若干个深孔等间距分布的贯穿于所述多层薄膜结构中，所述金属层的材料包括Ni、Co及W中的一种，覆盖所述深孔的侧壁的金属层的厚度范围为10～20nm。
作为本发明的三维1D1R相变存储器单元的一种优选方案，所述N型多晶硅薄和金属硅化物的表面形成二极管整流接触。
作为本发明的三维1D1R相变存储器单元的一种优选方案，所述相变薄膜的材料包括Ti-Sb-Te、碳掺杂的Ge2Sb2Te5、Al-Sb-Te、W-Sb-Te、V-Sb-Te及Cr-Sb-Te中的一种，其厚度范围为5～20nm；所述顶电极薄膜材料包括TiN、TaN、W中的一种，其厚度范围为5～200nm。
作为本发明的三维1D1R相变存储器单元的一种优选方案，所述深孔中填充有绝缘介质，以实现位线间的隔离，所述绝缘介质层的材料包括氧化硅、氮化硅或者氮氧化硅中的一种。
优选地，所述顶电极引出端包括形成于所述顶电极薄膜的顶电极通孔，以及填充于所述顶电极通孔中的顶电极，且所述顶电极与位线金属连接。
作为本发明的三维1D1R相变存储器单元的一种优选方案，当深孔的直径小于预设值时，所述顶电极薄膜填充整个深孔，所述顶电极引出端包括形成于所述顶电极薄膜的顶电极通孔，以及填充于所述顶电极通孔中的顶电极，且所述顶电极与位线金属连接。
作为本发明的三维1D1R相变存储器单元的一种优选方案，多层N型多晶硅薄膜沿字线方向的末端呈阶梯状，暴露出每一层N型多晶硅薄膜；所述多层N型多晶硅薄膜上制作有第一导电柱，且每个第一导电柱与一条金属层连接构成字线，字线金属通过第二导电柱连接外围驱动电路。
在本发明中，电流由位线流入，依次流经顶电极薄膜、相变薄膜、多晶硅肖特基二极管，由阶梯状字线引出；当三维相变存储阵列中，任意一个存储单元被选中时，该位线接高电位，所对应的字线接零电位；其余未选中的位线接零电位，其余未选中的字线接零电位；位线控制X方向的选通，由第一沟槽隔离的多个平行排列的多晶硅/绝缘层堆叠结构由多组字线金属引出，外接译码电路，由控制端和字线在Y-Z平面内确定所选中的字线；由此位线、字线和控制端在三维方向上实现了对相变存储单元的读、写、擦除的操作；
在本发明中，多晶硅肖特基二极管被绝缘介质层有效地隔离，因此避免了位线间的串扰电流；
在本发明中，相变薄膜通过电热耦合机制的激励实现相转变而实现逻辑存储功能，为了减小热耗散和提升电流密度，在依次沉积相变薄膜和顶电极薄膜后，通过具有很强的各向异性的干法刻蚀，来去除深孔底部和外部表面的相变薄膜和顶电极薄膜；因此要求相变薄膜和顶电极薄膜在深孔侧壁的沉积工艺具有良好的均一性和连续性。
如上所述，本发明的三维1D1R相变存储器单元及其制备方法，具有以下有益效果：
本发明提出的三维1D1R相变存储器单元与制备方法与传统的硅工艺完全兼容，多晶硅肖特基二极管采用了自对准的金属硅化物工艺，该结构可以实现嵌入式相变存储器的制备。其热处理制程不会对外围CMOS电路造成性能漂移。此外，该结构还可以应用于其他存储器件中，有效地解决了新一代高速、高密度、嵌入式海量存储的技术难题。
附图说明
图1显示为本发明的三维堆叠二极管阵列器件的制备方法中光刻工艺形成若干个相互平行于字线方向且贯穿所述多层薄膜的沟槽，在所述沟槽中填充隔离介质的示意图。
图2显示为图1所示结构的X-Y平面剖面示意图，光刻工艺形成若干个等间距分布的，贯穿于多层薄膜结构的深孔，覆盖所述深孔的金属层的示意图。
图3显示为本发明的三维堆叠二极管阵列器件的制备方法中淀积金属层形成金属硅化物的示意图。
图4显示为本发明的三维堆叠二极管阵列器件的制备方法中湿法去除深孔中绝缘介质上未反应的金属层，已形成二极管整流接触的示意图。
图5显示为本发明的三维堆叠二极管阵列器件的制备方法中依次沉积相变薄膜和顶电极薄膜的示意图。
图6显示为本发明的三维堆叠二极管阵列器件的制备方法中干法刻蚀去除深孔底部和外部表面的相变薄膜和顶电极薄膜的示意图。
图7显示为本发明的三维堆叠二极管阵列器件的制备方法中覆盖绝缘介质层以实现存储位之间隔离的示意图。
图8显示为本发明的三维堆叠二极管阵列器件中电流方向示意图。
图9显示为图8所示结构X-Z平面的剖面图。
图10显示为另一种结构的X-Z平面的剖面图。
图11显示为本发明的三维堆叠二极管阵列器件中所采用的一种1D1R立体结构示意图。
元件标号说明
1 绝缘衬底
2 沟槽
3 深孔
4 N型多晶硅薄膜
5 绝缘介质薄膜
6 金属层
7 金属硅化物
8 二极管
9 相变薄膜
10 顶电极薄膜
11 绝缘介质
12 顶电极通孔
13 非晶态熔融区域
14 第一导电柱
15 第二导电柱
16 字线金属
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1～图11所示，本实施例提供一种三维1D1R相变存储器单元的制备方法，所述制备方法包括步骤：
如图1所示，首先进行步骤1)，在绝缘衬底1上形成交替的N型多晶硅薄膜4和绝缘介质薄膜5的多层堆叠结构。
作为示例，为了便于理解，本实施例采用如图1所示的X-Y-Z坐标作为说明，其中，X方向为字线平行排列的方向，Z方向为位线平行排列的方向，Y方向为不同层的控制端。
作为示例，采用低压化学气相沉积、物理气相沉积或者原子层沉积的方法在绝缘衬底1上交替淀积N型多晶硅薄及绝缘介质薄膜5，所述N型多晶硅薄的杂质浓度范围为1017～1019cm-3，所述N型多晶硅薄膜4的厚度范围为10～100nm，所述绝缘介质薄膜5的厚度范围为10～120nm。
作为示例，步骤1)中，所述多层堆叠结构为多个，且各多层堆叠结构之间通过沟槽2以及填充于沟槽2内的绝缘介质相互隔离。在本实施例中，所述沟槽2沿平行于字线方向排列，各沟槽2贯穿所述多层堆叠结构；采用物理气相沉积或者化学气相沉积工艺于各沟槽2内填充绝缘介质，并采用化学机械平坦化工艺将多层堆叠结构的表面抛光磨平，所述绝缘介质包括氧化硅、氮化硅及氮氧化硅中的一种。
具体地，在绝缘衬底1上交替淀积N型多晶硅薄及绝缘介质薄膜5，通过光刻工艺沿X方向形成若干个相互平行于字线方向且贯穿N型多晶硅薄及绝缘介质薄膜5的沟槽2，其深度可为0.5至1.5微米，将所述N型多晶硅薄及绝缘介质薄膜5隔成多个N型多晶硅薄膜4和绝缘介质薄膜5的多层堆叠结构，采用化学气相沉积的方法在所述沟槽2中填充隔离介质，可选的材料有氧化硅、氮化硅和氮氧化硅等。
如图2所示，然后进行步骤2)，于所述多层堆叠结构中形成阵列式排布的深孔3，并于各深孔3的侧壁形成金属层6。
作为示例，通过光刻和蚀刻工艺形成若干个等间距分布的、贯穿于所述多层薄膜结构的深孔3，采用物理气相沉积工艺沉积金属层6，所述金属层6的材料包括Ni、Co及W中的一种，覆盖所述深孔3的侧壁的金属层6的厚度范围为10～20nm。
具体地，如图2所示X-Y平面剖面示意图，通过光刻和蚀刻工艺形成若干个等间距分布的、贯穿于多层薄膜结构的深孔3，其深度可为0.5至1.5微米，采用PVD工艺沉积金属层6，可选的材料有镍(Ni)、钴(Co)和钨(W)等，覆盖所述深孔3的金属层6的薄膜厚度可为10至20nm。
如图3所示，接着进行步骤3)，采用退火工艺使所述金属层6与N型多晶硅薄膜4反应生成金属硅化物7，所述绝缘介质薄膜5不与金属层6反应，所述金属硅化物7与N型多晶硅薄膜4的界面形成肖特基接触。
作为示例，步骤3)中，采用热扩散工艺处理N型多晶硅薄和绝缘介质层薄膜与金属层6的表面，退火温度为250～400℃，时间为20～60秒，以在所述N型多晶硅薄的侧壁与金属层6反应生成金属硅化物7。
具体地，所述退火温度为300℃，时间为30秒，N型多晶硅薄的侧壁与金属层6反应生成金属硅化物7(可为NiSix，CoSix或者SiWx)。
如图4所示，接着进行步骤4)，去除剩余的金属层6，露出所述金属硅化物7。
作为示例，步骤4)中，采用湿法刻蚀的工艺去除多层堆叠结构的侧壁上和深孔3底部的未反应的金属层6，再次经过热扩散工艺退火，温度为350～450℃，时间为20～60秒，从而在N型多晶硅薄和金属硅化物7的表面形成二极管8整流接触。具体地，热扩散工艺退火的温度为415℃，时间为30秒。
如图5所示，然后进行步骤5)，于所述深孔3中依次沉积相变薄膜9和顶电极薄膜10，所述相变薄膜9与所述金属硅化物7结合。
作为示例，步骤5)中，采用物理气相沉积或原子层沉积工艺在深孔3中依次沉积相变薄膜9和顶电极薄膜10，使得相变薄膜9和顶电极薄膜10具有较好的连续性，并且这两层薄膜良好覆盖深孔3的侧壁及底部，与金属硅化物7结合紧密。
作为示例，步骤5)中，所述相变薄膜9的材料包括Ti-Sb-Te、碳掺杂的Ge2Sb2Te5、Al-Sb-Te、W-Sb-Te、V-Sb-Te及Cr-Sb-Te中的一种，其厚度范围为5～20nm；所述顶电极薄膜10材料包括TiN、TaN、W中的一种，其厚度范围为5～200nm。
如图6所示，接着进行步骤6)，去除深孔3底部以及外部表面的相变薄膜9和顶电极薄膜10。
作为示例，步骤6)中，采用各向异性的干法刻蚀去除深孔3底部和外部表面的相变薄膜9和顶电极薄膜10，深孔3底部的绝缘衬底1及多层堆叠结构顶层的绝缘介质层作为刻蚀停留层。
如图6所示，采用具有很强的各向异性的干法刻蚀去除深孔3底部和外部表面的相变薄膜9和顶电极薄膜10，在深孔3的底部绝缘衬底1作为刻蚀停留层，会有一定的损失；同理，多层堆叠结构顶层的绝缘介质层作为刻蚀停留层，也有一定的损失。
如图7所示，接着进行步骤7)，制作顶电极薄膜10的顶电极引出端，并将该顶电极引出端与位线金属连接。
作为示例，当深孔3的直径不小于一预设值时(如100nm)，步骤6)及步骤7)之间还包括步骤a)：于所述深孔3中填充绝缘介质，实现位线间的隔离。
作为示例，步骤a)中，采用化学气相沉积的方法于深孔3的内部绝缘介质层，该填充具有良好的台阶覆盖能力，确保无缝隙的填充，所述绝缘介质层的材料包括氧化硅、氮化硅或者氮氧化硅中的一种，以实现存储位之间的隔离。进一步地，步骤7)中，采用曝光与蚀刻工艺，于顶电极薄膜10定义出顶电极通孔12，于所述电极通孔中填充顶电极，并将该顶电极与位线金属连接，如图8所示。
作为示例，当深孔3的直径小于预设值时(如100nm)，步骤5)中的顶电极薄膜10填充整个深孔3，步骤7)通过曝光与蚀刻工艺，在深孔3的顶部与顶电极薄膜10对准，形成顶电极通孔12，于所述电极通孔中填充顶电极，并将该顶电极与位线金属连接，如图9所示。
如图8所示，本发明的三维堆叠二极管阵列器件中电流方向示意图，箭头所示方向即为被选中的相变存储单元的电流方向，即电流从位线到顶电极接触孔依次流经顶电极薄膜10、相变薄膜9、肖特基二极管8，最终由该层所对应的N型多晶硅薄膜4经过字线引出，被选中的相变单元形成了非晶态熔融区域13。
如图10～图11所示，最后进行步骤8)，于每层N型多晶硅薄膜4制作N型多晶硅薄膜4引出端，并将该N型多晶硅薄膜4引出端与字线金属16连接。
作为示例，步骤8)中，将每层N型多晶硅薄膜4引出沿字线方向将多层N型多晶硅薄膜4的末端刻蚀成阶梯状，暴露出每一层N型多晶硅薄膜4；于所述多层N型多晶硅薄膜4上制作第一导电柱14，且每个第一导电柱14与一条金属层6连接构成字线，字线金属16通过第二导电柱15连接外围驱动电路。
如图11所示，本发明的三维堆叠二极管阵列器件中所采用的一种1D1R立体结构，多层阶梯状N型多晶硅薄膜4通过第一导电柱14与字线金属16相连接，再通过第二导电柱15与外围译码电路相连接，实现Y-Z平面内，字线的选通。
如图11所示，本发明还提供一种三维1D1R相变存储器单元，包括：绝缘衬底1；多层堆叠结构，形成于所述绝缘衬底1上，包括交替的N型多晶硅薄膜4和绝缘介质薄膜5；深孔3，形成于所述多层堆叠结构中；金属硅化物7，形成于深孔3中的多层堆叠结构的N型多晶硅薄膜4侧壁，所述金属硅化物7与N型多晶硅薄膜4的界面形成肖特基接触；相变薄膜9，形成于所述深孔3的侧壁，所述相变薄膜9与所述金属硅化物7结合；顶电极薄膜10，形成于所述相变薄膜9内壁；顶电极引出端，连接于所述顶电极薄膜10，并与位线金属连接；N型多晶硅薄膜4引出端，连接于每层N型多晶硅薄膜4，并与字线金属16连接。
作为示例，所述N型多晶硅薄的杂质浓度范围为1017～1019cm-3，所述N型多晶硅薄膜4的厚度范围为10～100nm，所述绝缘介质薄膜5的厚度范围为10～120nm。
作为示例，所述多层堆叠结构为多个，且各多层堆叠结构之间通过沟槽2以及填充于沟槽2内的绝缘介质相互隔离。
作为示例，所述沟槽2沿平行于字线方向排列，各沟槽2贯穿所述多层堆叠结构，所述绝缘介质包括氧化硅、氮化硅及氮氧化硅中的一种。
作为示例，若干个深孔3等间距分布的贯穿于所述多层薄膜结构中，所述金属层6的材料包括Ni、Co及W中的一种，覆盖所述深孔3的侧壁的金属层6的厚度范围为10～20nm。
作为示例，所述N型多晶硅薄和金属硅化物7的表面形成二极管8整流接触。
作为示例，所述相变薄膜9的材料包括Ti-Sb-Te、碳掺杂的Ge2Sb2Te5、Al-Sb-Te、W-Sb-Te、V-Sb-Te及Cr-Sb-Te中的一种，其厚度范围为5～20nm；所述顶电极薄膜10材料包括TiN、TaN、W中的一种，其厚度范围为5～200nm。
作为示例，所述深孔3中填充有绝缘介质11，以实现位线间的隔离，所述绝缘介质层的材料包括氧化硅、氮化硅或者氮氧化硅中的一种。优选地，所述顶电极引出端包括形成于所述顶电极薄膜10的顶电极通孔12，以及填充于所述顶电极通孔12中的顶电极，且所述顶电极与位线金属连接。
作为示例，当深孔3的直径小于预设值时，所述顶电极薄膜10填充整个深孔3，所述顶电极引出端包括形成于所述顶电极薄膜10的顶电极通孔12，以及填充于所述顶电极通孔12中的顶电极，且所述顶电极与位线金属连接。
作为示例，多层N型多晶硅薄膜4沿字线方向的末端呈阶梯状，暴露出每一层N型多晶硅薄膜4；所述多层N型多晶硅薄膜4上制作有第一导电柱14，且每个第一导电柱14与一条金属层6连接构成字线，字线金属16通过第二导电柱15连接外围驱动电路。
在本发明中，电流由位线流入，依次流经顶电极薄膜10、相变薄膜9、多晶硅肖特基二极管8，由阶梯状字线引出；当三维相变存储阵列中，任意一个存储单元被选中时，该位线接高电位，所对应的字线接零电位；其余未选中的位线接零电位，其余未选中的字线接零电位；位线控制X方向的选通，由第一沟槽2隔离的多个平行排列的多晶硅/绝缘层堆叠结构由多组字线金属16引出，外接译码电路，由控制端和字线在Y-Z平面内确定所选中的字线；由此位线、字线和控制端在三维方向上实现了对相变存储单元的读、写、擦除的操作；
在本发明中，多晶硅肖特基二极管8被绝缘介质层有效地隔离，因此避免了位线间的串扰电流；
在本发明中，相变薄膜9通过电热耦合机制的激励实现相转变而实现逻辑存储功能，为了减小热耗散和提升电流密度，在依次沉积相变薄膜9和顶电极薄膜10后，通过具有很强的各向异性的干法刻蚀，来去除深孔3底部和外部表面的相变薄膜9和顶电极薄膜10；因此要求相变薄膜9和顶电极薄膜10在深孔3侧壁的沉积工艺具有良好的均一性和连续性。
如上所述，本发明的三维1D1R相变存储器单元及其制备方法，具有以下有益效果：
本发明提出的三维1D1R相变存储器单元与制备方法与传统的硅工艺完全兼容，多晶硅肖特基二极管8采用了自对准的金属硅化物7工艺，该结构可以实现嵌入式相变存储器的制备。其热处理制程不会对外围CMOS电路造成性能漂移。此外，该结构还可以应用于其他存储器件中，有效地解决了新一代高速、高密度、嵌入式海量存储的技术难题。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (26)

1.一种三维1D1R相变存储器单元的制备方法，其特征在于，所述制备方法包括步骤：
步骤1)，在绝缘衬底上形成交替的N型多晶硅薄膜和绝缘介质薄膜的多层堆叠结构；
步骤2)，于所述多层堆叠结构中形成阵列式排布的深孔，并于各深孔的侧壁形成金属层；
步骤3)，采用退火工艺使所述金属层与N型多晶硅薄膜反应生成金属硅化物，所述绝缘介质薄膜不与金属层反应，所述金属硅化物与N型多晶硅薄膜的界面形成肖特基接触；
步骤4)，去除剩余的金属层，露出所述金属硅化物；
步骤5)，于所述深孔中依次沉积相变薄膜和顶电极薄膜，所述相变薄膜与所述金属硅化物结合；
步骤6)，去除深孔底部以及外部表面的相变薄膜和顶电极薄膜；
步骤7)，制作顶电极薄膜的顶电极引出端，并将该顶电极引出端与位线金属连接；
步骤8)，于每层N型多晶硅薄膜制作N型多晶硅薄膜引出端，并将该N型多晶硅薄膜引出端与字线金属连接。
2.根据权利要求1所述的三维1D1R相变存储器单元的制备方法，其特征在于：步骤1)中，采用低压化学气相沉积、物理气相沉积或者原子层沉积的方法在绝缘衬底上交替淀积N型多晶硅薄及绝缘介质薄膜，所述N型多晶硅薄的杂质浓度范围为1017～1019cm-3，所述N型多晶硅薄膜的厚度范围为10～100nm，所述绝缘介质薄膜的厚度范围为10～120nm。
3.根据权利要求1所述的三维1D1R相变存储器单元的制备方法，其特征在于：步骤1)中，所述多层堆叠结构为多个，且各多层堆叠结构之间通过沟槽以及填充于沟槽内的绝缘介质相互隔离。
4.根据权利要求3所述的三维1D1R相变存储器单元的制备方法，其特征在于：步骤1)中，所述沟槽沿平行于字线方向排列，各沟槽贯穿所述多层堆叠结构；采用物理气相沉积或者化学气相沉积工艺于各沟槽内填充绝缘介质，并采用化学机械平坦化工艺将多层堆叠结构的表面抛光磨平，所述绝缘介质包括氧化硅、氮化硅及氮氧化硅中的一种。
5.根据权利要求1所述的三维1D1R相变存储器单元的制备方法，其特征在于：步骤2)中，通过光刻和蚀刻工艺形成若干个等间距分布的、贯穿于所述多层堆叠结构的深孔，采用物理气相沉积工艺沉积金属层，所述金属层的材料包括Ni、Co及W中的一种，覆盖所述深孔的侧壁的金属层的厚度范围为10～20nm。
6.根据权利要求1所述的三维1D1R相变存储器单元的制备方法，其特征在于：步骤3)中，采用热扩散工艺处理N型多晶硅薄和绝缘介质层薄膜与金属层的表面，退火温度为250～400℃，时间为20～60秒，以在所述N型多晶硅薄的侧壁与金属层反应生成金属硅化物。
7.根据权利要求1所述的三维1D1R相变存储器单元的制备方法，其特征在于：步骤4)中，采用湿法刻蚀的工艺去除多层堆叠结构的侧壁上和深孔底部的未反应的金属层，再次经过热扩散工艺退火，温度为350～450℃，时间为20～60秒，从而在N型多晶硅薄和金属硅化物的表面形成二极管整流接触。
8.根据权利要求1所述的三维1D1R相变存储器单元的制备方法，其特征在于：步骤5)中，采用物理气相沉积或原子层沉积工艺在深孔中依次沉积相变薄膜和顶电极薄膜，使得相变薄膜和顶电极薄膜具有较好的连续性，与金属硅化物结合紧密。
9.根据权利要求1所述的三维1D1R相变存储器单元的制备方法，其特征在于：步骤5)中，所述相变薄膜的材料包括Ti-Sb-Te、碳掺杂的Ge2Sb2Te5、Al-Sb-Te、W-Sb-Te、V-Sb-Te及Cr-Sb-Te中的一种，其厚度范围为5～20nm；所述顶电极薄膜材料包括TiN、TaN、W中的一种，其厚度范围为5～200nm。
10.根据权利要求1所述的三维1D1R相变存储器单元的制备方法，其特征在于：步骤6)中，采用各向异性的干法刻蚀去除深孔底部和外部表面的相变薄膜和顶电极薄膜，深孔底部的绝缘衬底及多层堆叠结构顶层的绝缘介质层作为刻蚀停留层。
11.根据权利要求1所述的三维1D1R相变存储器单元的制备方法，其特征在于：步骤6)及步骤7)之间还包括步骤a)：于所述深孔中填充绝缘介质，实现位线间的隔离。
12.根据权利要求11所述的三维1D1R相变存储器单元的制备方法，其特征在于：步骤a)中，采用化学气相沉积的方法于深孔的内部绝缘介质层，该填充具有良好的台阶覆盖能力，确保无缝隙的填充，所述绝缘介质层的材料包括氧化硅、氮化硅或者氮氧化硅中的一种，以实现存储位之间的隔离。
13.根据权利要求12所述的三维1D1R相变存储器单元的制备方法，其特征在于：步骤7)中，采用曝光与蚀刻工艺，于顶电极薄膜定义出顶电极通孔，于所述电极通孔中填充顶电极，并将该顶电极与位线金属连接。
14.根据权利要求1所述的三维1D1R相变存储器单元的制备方法，其特征在于：当深孔的直径小于预设值时，步骤5)中的顶电极薄膜填充整个深孔，步骤7)通过曝光与蚀刻工艺，在深孔的顶部与顶电极薄膜对准，形成顶电极通孔，于所述电极通孔中填充顶电极，并将该顶电极与位线金属连接。
15.根据权利要求1所述的三维1D1R相变存储器单元的制备方法，其特征在于：步骤8)中，将每层N型多晶硅薄膜引出沿字线方向将多层N型多晶硅薄膜的末端刻蚀成阶梯状，暴露出每一层N型多晶硅薄膜；于所述多层N型多晶硅薄膜上制作第一导电柱，且每个第一导电柱与一条金属层连接构成字线，字线金属通过第二导电柱连接外围驱动电路。
16.一种三维1D1R相变存储器单元，其特征在于，包括：
绝缘衬底；
多层堆叠结构，形成于所述绝缘衬底上，包括交替的N型多晶硅薄膜和绝缘介质薄膜；
深孔，形成于所述多层堆叠结构中；
金属硅化物，形成于深孔中的多层堆叠结构的N型多晶硅薄膜侧壁，所述金属硅化物与N型多晶硅薄膜的界面形成肖特基接触；
相变薄膜，形成于所述深孔的侧壁，所述相变薄膜与所述金属硅化物结合；
顶电极薄膜，形成于所述相变薄膜内壁；
顶电极引出端，连接于所述顶电极薄膜，并与位线金属连接；
N型多晶硅薄膜引出端，连接于每层N型多晶硅薄膜，并与字线金属连接。
17.根据权利要求16所述的三维1D1R相变存储器单元，其特征在于：所述N型多晶硅薄膜的杂质浓度范围为1017～1019cm-3，所述N型多晶硅薄膜的厚度范围为10～100nm，所述绝缘介质薄膜的厚度范围为10～120nm。
18.根据权利要求16所述的三维1D1R相变存储器单元，其特征在于：所述多层堆叠结构为多个，且各多层堆叠结构之间通过沟槽以及填充于沟槽内的绝缘介质相互隔离。
19.根据权利要求18所述的三维1D1R相变存储器单元，其特征在于：所述沟槽沿平行于字线方向排列，各沟槽贯穿所述多层堆叠结构，所述绝缘介质包括氧化硅、氮化硅及氮氧化硅中的一种。
20.根据权利要求16所述的三维1D1R相变存储器单元，其特征在于：若干个深孔等间距分布的贯穿于所述多层堆叠结构中，所述金属层的材料包括Ni、Co及W中的一种，覆盖所述深孔的侧壁的金属层的厚度范围为10～20nm。
21.根据权利要求16所述的三维1D1R相变存储器单元，其特征在于：所述N型多晶硅薄膜和金属硅化物的表面形成二极管整流接触。
22.根据权利要求16所述的三维1D1R相变存储器单元，其特征在于：所述相变薄膜的材料包括Ti-Sb-Te、碳掺杂的Ge2Sb2Te5、Al-Sb-Te、W-Sb-Te、V-Sb-Te及Cr-Sb-Te中的一种，其厚度范围为5～20nm；所述顶电极薄膜材料包括TiN、TaN、W中的一种，其厚度范围为5～200nm。
23.根据权利要求16所述的三维1D1R相变存储器单元，其特征在于：所述深孔中填充有绝缘介质，以实现位线间的隔离，所述绝缘介质层的材料包括氧化硅、氮化硅或者氮氧化硅中的一种。
24.根据权利要求23所述的三维1D1R相变存储器单元，其特征在于：所述顶电极引出端包括形成于所述顶电极薄膜的顶电极通孔，以及填充于所述顶电极通孔中的顶电极，且所述顶电极与位线金属连接。
25.根据权利要求16所述的三维1D1R相变存储器单元，其特征在于：当深孔的直径小于预设值时，所述顶电极薄膜填充整个深孔，所述顶电极引出端包括形成于所述顶电极薄膜的顶电极通孔，以及填充于所述顶电极通孔中的顶电极，且所述顶电极与位线金属连接。
26.根据权利要求16所述的三维1D1R相变存储器单元，其特征在于：多层N型多晶硅薄膜沿字线方向的末端呈阶梯状，暴露出每一层N型多晶硅薄膜；所述多层N型多晶硅薄膜上制作有第一导电柱，且每个第一导电柱与一条金属层连接构成字线，字线金属通过第二导电柱连接外围驱动电路。
CN201610692865.8A 2016-08-19 2016-08-19 三维1d1r相变存储器单元及其制备方法 Active CN106098721B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610692865.8A CN106098721B (zh) 2016-08-19 2016-08-19 三维1d1r相变存储器单元及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610692865.8A CN106098721B (zh) 2016-08-19 2016-08-19 三维1d1r相变存储器单元及其制备方法

Publications (2)

Publication Number Publication Date
CN106098721A CN106098721A (zh) 2016-11-09
CN106098721B true CN106098721B (zh) 2018-12-25

Family

ID=58070743

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610692865.8A Active CN106098721B (zh) 2016-08-19 2016-08-19 三维1d1r相变存储器单元及其制备方法

Country Status (1)

Country Link
CN (1) CN106098721B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106910743B (zh) * 2017-04-05 2019-06-28 中国科学院上海微系统与信息技术研究所 三维非易失性存储器件及其制造方法
CN107968051B (zh) * 2017-11-24 2021-02-02 长江存储科技有限责任公司 介电层粗磨方法、存储器制作方法、存储器及电子设备
CN110120453A (zh) * 2018-02-05 2019-08-13 中国科学院上海微系统与信息技术研究所 一种C-Ti-Sb-Te相变材料
CN112204746A (zh) * 2018-05-24 2021-01-08 三星电子株式会社 集成有选择元件的相变存储器及其制造方法
WO2019226000A1 (ko) 2018-05-24 2019-11-28 한양대학교 산학협력단 선택소자 일체형 상변화 메모리 및 그 제조 방법
CN108922878B (zh) * 2018-07-05 2020-03-31 西安众力为半导体科技有限公司 一种采用热相变材料进行均流的半导体功率器件
CN109148459B (zh) * 2018-08-07 2021-12-03 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109273450B (zh) * 2018-09-04 2020-06-23 长江存储科技有限责任公司 三维存储器的制造方法
CN109390345B (zh) * 2018-09-27 2021-02-12 长江存储科技有限责任公司 制造3d存储器件的方法
CN109962161A (zh) * 2018-12-03 2019-07-02 复旦大学 基于内置非线性rram的3d垂直交叉阵列及其制备方法
CN110707209B (zh) * 2019-09-03 2022-03-18 华中科技大学 一种三维堆叠相变存储器及其制备方法
CN111969106A (zh) * 2020-08-17 2020-11-20 长江存储科技有限责任公司 一种相变存储器件及其制造方法
CN115802875A (zh) * 2021-09-10 2023-03-14 长鑫存储技术有限公司 相变存储器及相变存储器的制作方法
CN117750285B (zh) * 2024-02-07 2024-05-07 山东博华电子科技发展有限公司 微型压电换能器的制备方法及微型压电换能器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120161094A1 (en) * 2010-12-22 2012-06-28 Chinese Academy of Science, Institute of Microelectronics 3d semiconductor memory device and manufacturing method thereof
CN102543877A (zh) * 2010-12-29 2012-07-04 中国科学院微电子研究所 制备三维半导体存储器件的方法
US20130009235A1 (en) * 2011-07-06 2013-01-10 SK Hynix Inc. Non-volatile memory device and method of manufacturing the same
CN105304638A (zh) * 2015-11-16 2016-02-03 上海新储集成电路有限公司 一种三维相变存储器结构及制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120161094A1 (en) * 2010-12-22 2012-06-28 Chinese Academy of Science, Institute of Microelectronics 3d semiconductor memory device and manufacturing method thereof
CN102543877A (zh) * 2010-12-29 2012-07-04 中国科学院微电子研究所 制备三维半导体存储器件的方法
US20130009235A1 (en) * 2011-07-06 2013-01-10 SK Hynix Inc. Non-volatile memory device and method of manufacturing the same
CN105304638A (zh) * 2015-11-16 2016-02-03 上海新储集成电路有限公司 一种三维相变存储器结构及制造方法

Also Published As

Publication number Publication date
CN106098721A (zh) 2016-11-09

Similar Documents

Publication Publication Date Title
CN106098721B (zh) 三维1d1r相变存储器单元及其制备方法
US11925036B2 (en) Three-dimensional memory array
US8901009B2 (en) Methods of manufacturing semiconductor devices
EP2891182B1 (en) Three dimensional memory array architecture
TWI676269B (zh) 具有侷限單元之自對準3d記憶體和製造積體電路之方法
US8501623B2 (en) Method of forming a semiconductor device having a metal silicide and alloy layers as electrode
KR20170107163A (ko) 반도체 메모리 소자 및 이의 제조방법
CN103811513A (zh) 半导体器件及其制造方法
TWI686931B (zh) 三維記憶體陣列及其形成方法
US11037992B2 (en) Variable resistance memory device
WO2022104591A1 (en) Vertical 3d pcm memory cell and program read scheme
CN105655368B (zh) 一种三维堆叠相变存储阵列器件及其制备方法
US20140131655A1 (en) Semiconductor memory devices and methods of fabricating the same
CN102332530A (zh) 具有侧壁加热电极与相变材料的存储器单元及制备方法
KR102641772B1 (ko) 반도체 메모리 디바이스들 및 제조 방법들
US10892410B2 (en) Variable resistance memory devices and methods of manufacturing variable resistance memory devices
WO2020251637A1 (en) Three-dimensional memory device including constricted current paths, and methods of manufacturing the same
CN104078563A (zh) 相变存储器及其形成方法、相变存储器阵列
CN115867038A (zh) 存储器器件及其制造方法
CN112585758A (zh) 用于3d pcm的改进的选择器热可靠性的新颖间隙填充和单元结构
CN101976677B (zh) 基于ZnO肖特基二极管的相变随机存储器阵列及制作方法
CN106997924B (zh) 相变存储器及其制造方法和电子设备
WO2021092942A1 (zh) 内存单元及其制造方法
CN115249765A (zh) 相变存储器及其制造方法
Song et al. Phase change materials and random access memory

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant