CN106910743B - 三维非易失性存储器件及其制造方法 - Google Patents
三维非易失性存储器件及其制造方法 Download PDFInfo
- Publication number
- CN106910743B CN106910743B CN201710218226.2A CN201710218226A CN106910743B CN 106910743 B CN106910743 B CN 106910743B CN 201710218226 A CN201710218226 A CN 201710218226A CN 106910743 B CN106910743 B CN 106910743B
- Authority
- CN
- China
- Prior art keywords
- laminated construction
- layer
- conductive layer
- conductive
- annular
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
Landscapes
- Semiconductor Memories (AREA)
Abstract
本发明提供一种三维非易失性存储器件及其制备方法，三维非易失性存储器件的制备方法包括如下步骤：1)提供一基板，于基板表面形成第一绝缘层和第一导电层交替叠置的第一叠层结构；2)于所述第一叠层结构的至少一侧形成与所述第一叠层结构平行间隔的第二叠层结构，所述第二叠层结构包括交替叠置的第二绝缘层和第二导电层，相邻的所述第一导电层与所述第二导电层位于不同的平面上；3)于所述第一叠层结构及所述第二叠层结构之间形成至少一个环形非易失材料层，所述环形非易失材料层与所述第一导电层及所述第二导电层相接触；4)于所述环形非易失材料层内侧形成一导电柱。本发明的三维非易失性存储器件具有存储密度高、存储单元串扰小等优点。
Description
技术领域
本发明涉及集成电路技术领域，特别是涉及一种三维非易失性存储器件及其制造方法。
背景技术
三维集成电路(3D-IC)是集成电路产业发展的方向之一。三维集成电路可分为晶圆——晶圆堆叠，裸片——晶圆堆叠和单片三维集成电路。其中，属于单片三维集成电路的三维存储器发展最快。在单片(monolithic)三维存储器阵列中，多个存储器级形成在单个基板(诸如半导体晶片)上而没有中间基板。术语“单片”的意思是阵列的每个级的层被直接沉积在该阵列的每个底层级的层上。
集成电路存储器被广泛应用于工业类和消费类电子产品。根据存储器能否掉电存储，又可被划分为易失性存储器和非易失性存储器。非易失性存储器，包括闪存(flashmemory)、磁存储器(magnetic random access memory，MRAM)、阻变存储器(resistancerandom-access memory，RRAM)、相变存储器(phase change memory，PCM)等。相变存储器是基于奥弗辛斯基在20世纪60年代末提出的奥弗辛斯基电子效应的存储器，其工作原理是利用加工到纳米尺寸的相变材料在低阻态(low resistance state，LRS)与高阻态(highresistance state，HRS)时不同的电阻状态来实现数据的存储。磁存储器和阻变存储器同样使用材料或器件在低阻态与高阻态时不同的电阻状态来实现数据的存储。
三维存储器，通过将存储单元三维地布置在衬底之上，相比于二维存储器，虽然可以提高存储密度，然而，该存储器每一层平面电极和每一个电极柱相交处仅提供一位(bit)存储，仍然存在存储密度小的问题；同时，由于三维存储器结构设计，相邻存储单元之间还存在串扰的问题。
因此，如何进一步提高三维存储器的密度，实已成为本领域技术人员亟待解决的技术课题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供三维非易失性存储器件及其制备方法，用于解决现有技术中的非易失存储器件存在的存储密度小、相邻存储单元之间存在串扰的问题。
为实现上述目的及其他相关目的，本发明提供一种三维非易失性存储器件的制备方法，所述制备方法包括如下步骤：
1)提供一基板，于所述基板表面形成第一绝缘层和第一导电层交替叠置的第一叠层结构，其中，所述第一绝缘层形成于所述基板表面；
2)于所述第一叠层结构的至少一侧形成与所述第一叠层结构平行间隔的第二叠层结构，所述第二叠层结构包括交替叠置的第二绝缘层和第二导电层，所述第二绝缘层形成于所述基板表面，其中，相邻的所述第一导电层与所述第二导电层位于不同的平面上；
3)于所述第一叠层结构及所述第二叠层结构之间形成至少一个环形非易失材料层，且所述环形非易失材料层与所述第一导电层和所述第二导电层相接触；
4)于所述环形非易失材料层内侧填充满导电材料以形成导电柱，所述导电柱与各所述第一导电层之间的所述环形非易失材料层部分以及所述导电柱与所述第二导电层之间的所述环形非易失材料层部分分别形成存储单元。
作为本发明的一种优选方案，步骤1)中形成的所述第一叠层结构为两个或多个，且各所述第一叠层结构平行间隔排布。
作为本发明的一种优选方案，形成两个或多个所述第一叠层结构的方法包括步骤：
1-1)于所述基板表面交替形成第一绝缘材料层和第一导电材料层；
1-2)刻蚀步骤1-1)所得到的结构，形成至少一个贯穿所述第一绝缘材料层和所述第一导电材料层的第一沟槽结构，以得到两个或多个所述第一叠层结构。
作为本发明的一种优选方案，步骤2)中形成的所述第二叠层结构为两个或多个，且所述第二叠层结构与所述第一叠层结构交替间隔排布。
作为本发明的一种优选方案，形成两个或多个所述第二叠层结构的方法包括步骤：
1-3)于所述第一沟槽结构对应的基板表面交替形成第二绝缘材料层和第二导电材料层，且所述第二导电材料层与与其相邻的所述第一导电层位于不同的平面上；
1-4)刻蚀步骤1-3)所得到的结构，在各所述第一沟槽结构内形成两个贯穿所述第二绝缘材料层和所述第二导电材料层的第二沟槽结构和一个所述第二叠层结构，其中，所述第二沟槽结构暴露出所述第一绝缘层、所述第一导电层、所述第二绝缘层和所述第二导电层。
作为本发明的一种优选方案，步骤2)和步骤3)之间还包括步骤：
于所述第一叠层结构与所述第二叠层结构之间填充电绝缘材料层。
作为本发明的一种优选方案，步骤3)中形成的所述环形非易失材料层为两个或多个，所述环形非易失材料层沿所述第一叠层结构的长度方向呈间隔排布。
作为本发明的一种优选方案，步骤3)中，形成两个或多个所述环形非易失材料层的步骤包括：
3-1)沿所述第一叠层结构的长度方向形成多个间隔排布且贯穿所述电绝缘材料层的深孔，所述深孔与所述第一导电层及所述第二导电层相接触；
3-2)于所述深孔侧壁形成所述环形非易失材料层。
作为本发明的一种优选方案，相邻的所述第一叠层结构与所述第二叠层结构之间的距离、所述第一导电层的宽度、所述第二导电层的宽度及沿所述第一叠层结构长度方向上相邻所述环形非易失材料层的间距均为F，其中，F为特征线宽。
作为本发明的一种优选方案，所述环形非易失材料层的横截面为圆形环或方形环，其中，所述圆形环的外径大于F且小于1.5F，所述方环形的外围边长大于F且小于1.5F。
作为本发明的一种优选方案，所述第一叠层结构中相邻的所述第一导电层的间距与所述第二叠层结构中相邻的所述第二导电层的间距相等，且沿垂直于所述基板表面方向上相邻的所述第一导电层与所述第二导电层的间距为所述第一叠层结构中相邻的所述第一导电层的间距的一半。
作为本发明的一种优选方案，步骤3)中，所述环形非易失材料层的材料为多晶硅材料、金属氧化物材料、石墨开关电阻材料、相变材料、阻变材料或磁变材料中的至少一种。
本发明还提供一种三维非易失性存储器件，包括；
基板；
至少一个第一叠层结构，所述第一叠层结构包括交替叠置的第一绝缘层和第一导电层，所述第一绝缘层位于所述基板表面；
至少一个第二叠层结构，所述第二叠层结构包括交替叠置的第二绝缘层和第二导电层，所述第二绝缘层位于所述基板表面，其中，所述第二叠层结构与所述第一叠层结构平行间隔排布，且相邻的所述第一导电层与所述第二导电层位于不同的平面上；
至少一个环形非易失材料层，位于所述第一叠层结构与所述第二叠层结构之间，且所述环形非易失材料层与所述第一导电层和所述第二导电层相接触；
导电柱，位于所述环形非易失材料层的内侧，所述导电柱与各所述第一导电层之间的所述环形非易失材料层部分及所述导电柱与所述第二导电层之间的所述环形非易失材料层部分分别形成存储单元。
作为本发明的一种优选方案，还包括：
电绝缘层，填充于所述第一叠层结构、所述第二叠层结构以及所述环形非易失材料层之间。
作为本发明的一种优选方案，所述第一叠层结构与所述第二叠层结构均为两个或多个，且所述第二叠层结构与所述第一叠层结构交替间隔排布；所述环形非易失材料层为两个或多个，且所述环形非易失材料层沿所述第一叠层结构的长度方向呈间隔排布。
作为本发明的一种优选方案，相邻的所述第一叠层结构与所述第二叠层结构之间的距离、所述第一导电层的宽度、所述第二导电层的宽度及沿所述第一叠层结构长度方向上相邻所述环形非易失材料层的间距均为F，其中，F为特征线宽。
作为本发明的一种优选方案，所述环形非易失材料层的横截面形状为圆形环或方形环，其中，所述圆形环的外径大于F且小于1.5F，所述方环形的外围边长大于F且小于1.5F。
作为本发明的一种优选方案，所述第一叠层结构中相邻的所述第一导电层的间距与所述第二叠层结构中相邻的所述第二导电层的间距相等，且沿垂直于所述基板表面方向上相邻的所述第一导电层与所述第二导电层的间距为所述第一叠层结构中相邻的所述第一导电层的间距的一半。
作为本发明的一种优选方案，所述环形非易失材料层的材料为多晶硅材料、金属氧化物材料、石墨开关电阻材料、相变材料、阻变材料或磁变材料中的至少一种。
如上所述，本发明提供的三维非易失性存储器件及其制备方法，具有如下有益效果：
1)存储密度高，本发明的第一导电层和导电柱相交处可提供一位(bit)存储，第二导电层和同一导电柱相交处可再提供一位(bit)存储，从而在每个存储层内，存储单元密度为2F2，与之对比，在现有的三维存储器中，每个存储层内存储单元密度为4F2或者更小的存储密度；
2)存储单元串扰小，本发明中第一导电层和第二导电层间隔排列，相比于单纯的将第一导电层和第二导电层水平排列，将水平相邻的存储单元的距离拉大，这样，在对一个存储单元进行读写操作时，相邻存储单元的状态不易受到影响。
附图说明
图1显示为本发明提供的三维非易失性存储器件的制备方法的流程图。
图2显示为本发明提供的三维非易失性存储器件的制备方法中形成第一绝缘材料层和第一导电材料层的结构示意图。
图3显示为本发明提供的三维非易失性存储器件的制备方法中形成第一沟槽结构的结构示意图。
图4显示为本发明提供的三维非易失性存储器件的制备方法中形成第二绝缘材料层和第二导电材料层的结构示意图。
图5显示为本发明提供的三维非易失性存储器件的制备方法中形成第一叠层结构和第二叠层结构的结构示意图。
图6显示为本发明提供的三维非易失性存储器件的制备方法中形成环形非易失材料层的结构示意图。
图7显示为本发明提供的三维非易失性存储器件的制备方法中形成导电柱的结构示意图。
图8显示为本发明提供的三维非易失性存储器件的制备方法制备得到的三维非易失性存储器件的立体结构示意图。
图9显示为本发明提供的三维非易失性存储器件的制备方法制备得到的三维非易失性存储器件的侧视图。
图10显示为图8虚线框A中结构的俯视图。
图11显示为本发明提供的三维非易失性存储器件的制备方法制备得到的三维非易失性存储器件的局部结构示意图。
元件标号说明
10 基板
11 第一叠层结构
1111、1112、1113 第一导电层
1121、1122、1123、1124 第一绝缘层
12 第二叠层结构
1211、1212、1213、1214 第二导电层
1221、1222、1223、1224、1225 第二绝缘层
13 环形非易失材料层
14 导电柱
1511、1512、1513 第一导电材料层
1521、1522、1523、1524 第一绝缘材料层
1611、1612、1613、1614 第二导电材料层
1621、1622、1623、1624、1625 第二绝缘材料层
17 电绝缘层
18 存储单元
191 第一沟槽结构
192 第二沟槽结构
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
请参阅图1，本发明提供一种三维非易失性存储器件的制备方法，所述制备方法包括：
1)提供一基板，于所述基板表面形成第一绝缘层和第一导电层交替叠置的第一叠层结构，其中，所述第一绝缘层形成于所述基板表面；
2)于所述第一叠层结构的至少一侧形成与所述第一叠层结构平行间隔的第二叠层结构，所述第二叠层结构包括交替叠置的第二绝缘层和第二导电层，所述第二绝缘层形成于所述基板表面，其中，相邻的所述第一导电层与所述第二导电层位于不同的平面上；
3)于所述第一叠层结构及所述第二叠层结构之间形成至少一个环形非易失材料层，且所述环形非易失材料层与所述第一导电层和所述第二导电层相接触；
4)于所述环形非易失材料层内侧填充满导电材料以形成导电柱，所述导电柱与各所述第一导电层之间的所述环形非易失材料层部分以及所述导电柱与所述第二导电层之间的所述环形非易失材料层部分分别形成存储单元。
下面结合具体附图详细介绍本发明的非易失性存储器件的制备方法。
如图1中的S1及图2至图3所示，进行步骤1)，提供一基板10，于所述基板10表面形成第一绝缘层1121、1122、1123、1124和第一导电层1111、1112、1113交替叠置的第一叠层结构11，其中，所述第一绝缘层1121形成于所述基板10表面。
具体的，所述基板10可以是本领域中已知的任何半导体基板，诸如单晶硅基板、四四族化合物基板、三五族化合物基板、二六族化合物基板等；也可以是在上述的基板表面的外延层；还可以是任何其它半导体材料或非半导体材料构成的基板，诸如氧化硅基板、玻璃基板、塑料基板、金属基板或陶瓷基板。另外，所述基板10还可包括在其上制造的集成电路，诸如用于操作存储单元的驱动电路。
具体的，所述第一导电层可以由金属、金属合金、金属硅化物、或高掺杂的半导体(如W、WSiX、WN、Ti、TiN掺杂的多晶硅等)等的任何合适的导电材料制成。所述第一绝缘层可以由包括氧化物(例如，氧化硅、Al2O3、HfO2等)、氮化硅及氮氧化硅等在内的任何合适的绝缘材料制成，在此不做限制。
需要说明的是，在本实施例中，所述第一叠层结构11中包含三层所述第一导电层以及四层所述第一绝缘层，但并不局限于此，所述第一导电层可以为一层、两层或多层，所述第一绝缘层可以为一层、两层或多层，可以根据实际需求设置合适数量的层。
作为示例，步骤1)中形成的所述第一叠层结构11为两个或多个，且各所述第一叠层结构11平行间隔排布。
作为示例，形成两个或多个所述第一叠层结构11的方法包括步骤：
1-1)于所述基板10表面交替形成第一绝缘材料层1521、1522、1523、1524和第一导电材料层1511、1512、1513，如图2所示；
1-2)刻蚀步骤1-1)所得到的结构，形成至少一个贯穿所述第一绝缘材料层1521、1522、1523、1524和所述第一导电材料层1511、1512、1513的第一沟槽结构191，以得到两个或多个所述第一叠层结构11，如图3所示。
具体的，于所述基板10表面形成所述第一绝缘材料层1521、1522、1523、1524和所述第一导电材料层1511、1512、1513的方法包括但不限于电镀、化学气相沉积、物理气相沉积或原子层沉积等沉积工艺。
具体的，在本实施例中，通过光刻和刻蚀的工艺形成所述第一沟槽结构191，其中，所述第一沟槽结构191暴露出了所述第一绝缘层1121、1122、1123、1124以及所述第一导电层1111、1112、1113的垂直于所述基板10的侧面，另外，所述第一沟槽结构191也可以同时暴露出其对应的所述基板10的部分，或者以所述第一绝缘材料层1521作为刻蚀停留层，从而避免损害所述基板10。
如图1中的S2及图4至图5及图10所示，进行步骤2)，于所述第一叠层结构11的至少一侧形成与所述第一叠层结构11平行间隔的第二叠层结构12，所述第二叠层结构12包括交替叠置的第二绝缘层1221、1222、1223、1224、1225和第二导电层1211、1212、1213、1214，所述第二绝缘层1221形成于所述基板10表面，其中，相邻的所述第一导电层如1111与所述第二导电层如1211或1212位于不同的平面上。
具体的，所述第二叠层结构12中各层数量的设置同所述第一叠层结构11中的要求，在此不再赘述。
作为示例，步骤2)中形成的所述第二叠层结构12为两个或多个，且所述第二叠层结构12与所述第一叠层结构11交替间隔排布。
具体的，相邻的所述第一导电层如1111与所述第二导电层如1211或1212位于不同的平面上是指，在垂直于所述基板10的方向上，所述第一导电层与所述第二导电层交替间隔排布，在本实施例中，例如所述第一导电层1111的下表面高于所述第二导电层1211的上表面且低于所述第二导电层1212的下表面。
具体的，所述第二叠层结构12与所述第一叠层结构11交替间隔排布，优选地，二者呈均匀交替间隔排布，其中，所述第一叠层结构11和所述第二叠层结构12的数量并不以本实施例中的数量为限，可以根据实际需求而调整。
作为示例，形成两个或多个所述第二叠层结构12的方法包括步骤：
1-3)于所述第一沟槽结构191对应的基板表面交替形成第二绝缘材料层1621、1622、1623、1624、1625和第二导电材料层1611、1612、1613、1614，且所述第二导电材料层如1611、1612与与其相邻的所述第一导电层如1111位于不同的平面上，如图4所示；
1-4)刻蚀步骤1-3)所得到的结构，在各所述第一沟槽结构191内形成两个贯穿所述第二绝缘材料层1621、1622、1623、1624、1625和所述第二导电材料层1611、1612、1613、1614的第二沟槽结构192和一个所述第二叠层结构12，其中，所述第二沟槽结构192暴露出所述第一绝缘层1121、1122、1123、1124，所述第一导电层1111、1112、1113，所述第二绝缘层1221、1222、1223、1224、1225和所述第二导电层1211、1212、1213、1214，如图5所示。
具体的，所述第二绝缘层以及所述第二导电层的材料的选择分别与所述第一绝缘层以及所述第一导电层的材料相同，且所述第二绝缘层与所述第一绝缘层的材料可以相同也可以不同，所述第二导电层与所述第一导电层的材料可以相同也可以不同。
另外，所述第二绝缘材料层1621、1622、1623、1624、1625以及所述第二导电材料层1611、1612、1613、1614交替沉积的工艺包括但不限于电镀、化学气相沉积、物理气相沉积或原子层沉积。
作为示例，如图10所示，步骤2)之后还包括步骤：于所述第一叠层结构11与所述第二叠层结构12之间填充电绝缘材料层(图中未示出)。
具体的，所述电绝缘材料层可以由包括氧化物(例如，氧化硅、Al2O3、HfO2等)在内的任何合适的绝缘材料制成，其形成工艺包括但不限于电镀、化学气相沉积、物理气相沉积或原子层沉积。
需要说明的是，所述电绝缘材料层一方面可以作为被刻蚀以定义后续制备所述环形非易失材料层13以及所述导电柱14的材料层，另一方面可以实现各元件如存储单元的隔离等。其最终形成填充于所述第一叠层结构11、所述第二叠层结构12以及后续形成的所述环形非易失材料层13之间的电绝缘层17。
如图1中的S3及图6所示，进行步骤3)，于所述第一叠层结构11及所述第二叠层结构12之间形成至少一个环形非易失材料层13，所述环形非易失材料层13与所述第一导电层1111、1112、1113和所述第二导电层1211、1212、1213、1214相接触。
具体的，在本实施例中，若干个环形非易失材料层13呈均匀间隔排布，且所述环形非易失材料层13呈对称分布于所述第一叠层结构11和所述第二叠层结构12之间，其中，所述环形非易失材料层13与所述第一叠层结构11和所述第二叠层结构12均有交叉，并延伸位于所述基板10表面。
作为示例，步骤3)中，所述环形非易失材料层13的材料为多晶硅材料、金属氧化物材料、开关复合金属氧化物、石墨开关电阻材料、相变材料、阻变材料或磁变材料中的至少一种。
具体的，所述非易失材料层13可以包括相变化材料(例如，Ge-Sb-Te)、阻变材料(例如，TaOX/TiO2、Nb2O5/NbO2、TiO2/VO2、HfO2/TiO2、HfO2/CuGeS)等。所述非易失材料层厚度可为5至50纳米，不以此为限，在本实施例中，所述非易失材料层厚度优选为5纳米。
作为示例，步骤3)中形成的所述环形非易失材料层13为两个或多个，所述环形非易失材料层沿13所述第一叠层结构11的长度方向呈间隔排布。
作为示例，步骤3)中，形成多个所述环形非易失材料层13的步骤包括：
3-1)沿所述第一叠层结构11的长度方向形成多个间隔排布且贯穿所述电绝缘材料层的深孔，所述深孔与所述第一导电层1111、1112、1113及所述第二导电层1211、1212、1213、1214相接触；
3-2)于所述深孔侧壁形成所述环形非易失材料层13。
具体的，通过光刻和刻蚀工艺形成若干个等间距均匀分布的、贯穿所述电绝缘材料层的深孔，所述深孔暴露了所述第一绝缘层、所述第一导电层、所述第二绝缘层、所述第二导电层。另外，采用电镀、化学气相沉积、物理气相沉积或原子层沉积等任何合适的沉积工艺形成所述环形非易失材料层13。
如图1中的S4图7至图11所示，进行步骤4)，于所述环形非易失材料层13内侧填充满导电材料以形成导电柱14，所述导电柱14与各所述第一导电层1111、1112、1113之间的所述环形非易失材料层13部分以及所述导电柱14与各所述第二导电层1211、1212、1213、1214之间所述环形非易失材料层13部分分别形成存储单元18。
具体的，所述导电柱14可以由金属、金属合金、金属硅化物、或高掺杂的半导体(例如，W、WSiX、WN、Ti、TiN、掺杂的多晶硅等)等任何合适的导电材料制成，其形成工艺包括但不限于电镀、化学气相沉积、物理气相沉积或原子层沉积。
需要说明的是，所述存储单元18位于所述非易失材料层13中，在所述导电柱14和所述第一导电层1111、1112、1113，或在所述导电柱14与所述第二导电层1211、1212、1213、1214之间分别形成一个所述存储单元18。所述存储单元18具有存取数据“1”的低阻态和存取数据“0”的高阻态，进一步，所述存储单元18可以自选通，不需要额外的选通管。其中，所述存储单元18的电阻值由所述非易失材料层13所采用的材料的不同非晶向厚度或其它的材料特性所决定。
作为示例，如图11所示，相邻的所述第一叠层结构11与所述第二叠层结构12之间的距离、所述第一导电层1111、1112、1113的宽度、所述第二导电层1211、1212、1213、1214的宽度以及所述第一叠层结构11或所述第二叠层结构12长度方向上相邻所述环形非易失材料层13的间距均为F，其中，F为特征线宽，该特征线宽可为10至200纳米，不以此为限，在本实施例中，该特征线宽优选为50纳米。
具体的，在本实施例中，相邻的所述第一叠层结构11与所述第二叠层结构12之间的距离，与所述环形非易失材料层13之间的间距相同，从而可以保证器件的稳定性。当然，在其他实施例中，相邻的所述第一叠层结构11与所述第二叠层结构12之间的距离，与所述环形非易失材料层13之间的间距也可以不同。
作为示例，所述环形非易失材料层13的横截面形状为圆形环或方形环，其中，所述圆形环的外径大于F且小于1.5F，所述方环形的外围边长大于F且小于1.5F。
具体的，在其他实施例中，所述环形非易失材料层13的横截面形状也可以为多边形环、椭圆形环或者不规则结构，在此不做具体限制。
作为示例，所述第一叠层结构11中相邻的所述第一导电层如1111、1112的间距与所述第二叠层结构12中相邻的所述第二导电层1211、1212的间距相等，且沿垂直于所述基板10表面方向上相邻的所述第一导电层如1111与所述第二导电层1211或1212的间距为所述第一叠层结构中相邻的所述第一导电层如1111、1112的间距的一半。
具体的，在本实施例中，所述第一叠层结构11中相邻的所述第一导电层1111、1112、1113的间距为T，所述第二叠层结构12中相邻的所述第二导电层1211、1212、1213、1214的间距为T，且沿垂直于所述基板10表面方向上相邻的所述第一导电层如1111与所述第二导电层如1211或1212的间距为T/2，其中，T为大于0的数值。
优选地，沿垂直于所述基板10方向上，各所述第一导电层与各所述第二导电层均匀分布，也即，在沿垂直于所述基板10的方向上，一个所述第一导电层或所述第二导电层位于两个所述第二导电层或所述第一导电层中间的位置，从而也进一步保证了器件的稳定性。另外，在其他实施例中，各所述第一导电层与各所述第二导电层之间的距离也可以为其他任意尺寸，并不位于相邻的不同类导电层的中间位置。
作为示例，在所述三维非易失性存储器件工作过程中，电流从所述第一导电层1111、1112、1113或所述第二导电层1211、1212、1213、1214经由所述环形非易失材料层13流向所述导电柱14；或电流从所述导电柱14经由所述环形非易失材料层13流向所述第一导电层1111、1112、1113或所述第二导电层1211、1212、1213、1214，以擦写或读取存储单元18。
需要说明的是，由于所述第一导电层如1111与所述导电柱13相交处可提供一位(bit)存储，所述第二导电层如1211和同一所述导电柱相13交处可再提供一位(bit)存储，因此，在每个存储层内，存储单元密度为2F2，与之对比，在现有技术中，每个存储层内存储单元密度为4F2或者更小的存储密度，本发明的方案可以实现高的存储密度。
还需说明的是，本发明中所述第一导电层1111、1112、1113和所述第二导电层1211、1212、1213、1214间隔排列，相比于单纯的将第一导电层和第二导电层水平共面排列，本发明的水平相邻的存储单元的距离拉大，也就是说，以本实施例为例，相邻的第一导电层如1111与第二导电层1211之间距离为而相较于现有技术中的相应结构结论，大于现有的第一导电层和第二导电层之间的距离F，这样，在对一个存储单元进行读写操作时，相邻存储单元的状态不易受到影响。
请继续参阅图8～图11，本发明还提供一种三维非易失性存储器件，其中，所述三维非易失性存储器件为采用上述制备方法制备而得到的结构，包括；
基板10；
至少一个第一叠层结构11，所述第一叠层结构11包括交替叠置的第一绝缘层1121、1122、1123、1124和第一导电层1111、1112、1113，所述第一绝缘层1121位于所述基板10表面；
至少一个第二叠层结构12，所述第二叠层结构包括交替叠置的第二绝缘层1221、1222、1223、1224、1225和第二导电层1211、1212、1213、1214，所述第二绝缘层1221位于所述基板10表面，其中，所述第二叠层结构12与所述第一叠层结构11平行间隔排布，且相邻的所述第一导电层如1111与所述第二导电层如1211或1212位于不同的平面上；
至少一个环形非易失材料层13，位于所述第一叠层结构11与所述第二叠层结构12之间且所述环形非易失材料层13与所述第一导电层1111、1112、1113及所述第二导电层1211、1212、1213、1214相接触；
导电柱14，位于所述环形非易失材料层13的内侧，其中，所述导电柱14与各所述第一导电层1111、1112、1113之间的所述环形非易失材料层13部分，以及所述导电柱14与各所述第二导电层1211、1212、1213、1214之间的所述环形非易失材料层13部分形成存储单元18。
具体的，所述基板10可以是本领域中已知的任何半导体基板，诸如单晶硅基板、四四族化合物基板、三五族化合物基板、二六族化合物基板等；也可以是在上述的基板表面的外延层；还可以是任何其它半导体材料或非半导体材料构成的基板，诸如氧化硅基板、玻璃基板、塑料基板、金属基板或陶瓷基板。另外，所述基板10还可包括在其上制造的集成电路，诸如用于操作存储单元的驱动电路。
作为示例，还包括：电绝缘层17，填充于所述第一叠层结构11、所述第二叠层结构12以及所述环形非易失材料层13之间。
作为示例，所述第一叠层结构11与所述第二叠层结构12均为两个或多个，且所述第二叠层结构12与所述第一叠层结构11交替间隔排布。
具体的，在本实施例中，所述第一叠层结构11中包含三层所述第一导电层以及四层所述第一绝缘层，但并不局限于此，所述第一导电层可以为一层、两层或多层，所述第一绝缘层可以为一层、两层或多层，可以根据实际需求设置合适数量的层。同理，所述第二叠层结构12中各层数量的设置同所述第一叠层结构11中的要求，在此不再赘述。
具体的，所述第二叠层结构12与所述第一叠层结构11交替间隔排布，优选地，二者呈均匀交替间隔排布，其中，所述第一叠层结构11和所述第二叠层结构12的数量并不以本实施例中的数量为限，可以根据实际需求而调整。
作为示例，相邻的所述第一叠层结构11与所述第二叠层结构12之间的距离、所述第一导电层1111、1112、1113的宽度、所述第二导电层1211、1212、1213、1214的宽度以及沿所述第一叠层结构11或所述第二叠层结构12长度方向上相邻所述环形非易失材料层13的间距均为F，其中，F为特征线宽，该特征线宽可为10至200纳米，不以此为限，在本实施例中，该特征线宽优选为50纳米。
具体的，在本实施例中，相邻的所述第一叠层结构11与所述第二叠层结构12之间的距离，与所述环形非易失材料层13之间的间距相同，从而可以保证器件的稳定性。当然，在其他实施例中，相邻的所述第一叠层结构11与所述第二叠层结构12之间的距离，与所述环形非易失材料层13之间的间距也可以不同。
作为示例，所述环形非易失材料层13的横截面形状为圆形环或方形环，其中，所述圆形环的外径大于F且小于1.5F，所述方环形的外围边长大于F且小于1.5F。
具体的，在其他实施例中，所述环形非易失材料层13的横截面形状也可以为多边形环、椭圆形环或者不规则结构，在此不做具体限制。
作为示例，所述第一叠层结构11中相邻的所述第一导电层如1111、1112的间距与所述第二叠层结构12中相邻的所述第二导电层1211、1212的间距相等，且沿垂直于所述基板10表面方向上相邻的所述第一导电层如1111与所述第二导电层1211或1212的间距为所述第一叠层结构中相邻的所述第一导电层如1111、1112的间距的一半。
具体的，在本实施例中，所述第一叠层结构11中相邻的所述第一导电层1111、1112、1113的间距为T，所述第二叠层结构中相邻的所述第二导电层1211、1212、1213、1214的间距为T，且沿垂直于所述基板10表面方向上相邻的所述第一导电层如1111与所述第二导电层如1211或1212的间距为T/2。
优选地，在本实施例中，沿垂直于所述基板10方向上，各所述第一导电层与各所述第二导电层均匀分布，也即，在沿垂直于所述基板10的方向上，一个所述第一导电层或所述第二导电层位于两个所述第二导电层或所述第一导电层中间的位置，从而也进一步保证了器件的稳定性。另外，在其他实施例中，各所述第一导电层与各所述第二导电层之间的距离也可以为其他任意尺寸，并不位于相邻的不同类导电层的中间位置。
作为示例，所述环形非易失材料层13的材料为多晶硅材料、金属氧化物材料、石墨开关电阻材料、相变材料、阻变材料或磁变材料中的至少一种。另外，所述非易失材料层厚度可为5至50纳米，不以此为限，在本实施例中，所述非易失材料层厚度优选为5纳米。
具体的，所述第一导电层1111、1112、1113，所述第二导电层1211、1212、1213、1214，所述导电柱14可以由金属、金属合金、金属硅化物、或高掺杂的半导体(例如，W、WSiX、WN、Ti、TiN、掺杂的多晶硅等)等任何合适的导电材料制成，二者可以相同也可以不同，在此不做具体限制。所述第一绝缘层1121、1122、1123、1124，所述第二绝缘层1221、1222、1223、1224、1225，所述电绝缘层17可以由包括例如氧化物(例如，氧化硅、Al2O3、HfO2等)等任何合适的绝缘材料制成，二者可以相同也可以不同，在此不做具体限制。
综上所述，本发明提供一种三维非易失性存储器件及其制备方法，所述制备方法包括：1)提供一基板，于所述基板表面形成第一绝缘层和第一导电层交替叠置的第一叠层结构，其中，所述第一绝缘层形成于所述基板表面；2)于所述第一叠层结构的至少一侧形成与所述第一叠层结构平行间隔的第二叠层结构，所述第二叠层结构包括交替叠置的第二绝缘层和第二导电层，所述第二绝缘层形成于所述基板表面，其中，相邻的所述第一导电层与所述第二导电层位于不同的平面上；3)于所述第一叠层结构及所述第二叠层结构之间形成至少一个环形非易失材料层，且所述环形非易失材料层与所述第一导电层和所述第二导电层相接触；4)于所述环形非易失材料层内侧填充满导电材料以形成导电柱，所述导电柱与各所述第一导电层之间的所述环形非易失材料层部分以及所述导电柱与所述第二导电层之间的所述环形非易失材料层部分分别形成存储单元。通过上述方案，本发明的三维非易失性存储器件，在存储层和导电柱相交处可形成两个存储单元，存储密度高，存储单元串扰小，因此，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (19)
1.一种三维非易失性存储器件的制备方法，其特征在于，所述制备方法包括如下步骤：
1)提供一基板，于所述基板表面形成第一绝缘层和第一导电层交替叠置的第一叠层结构，其中，所述第一绝缘层形成于所述基板表面；
2)于所述第一叠层结构的至少一侧形成与所述第一叠层结构平行间隔的第二叠层结构，所述第二叠层结构包括交替叠置的第二绝缘层和第二导电层，所述第二绝缘层形成于所述基板表面，其中，相邻的所述第一导电层与所述第二导电层位于不同的平面上；
3)于所述第一叠层结构及所述第二叠层结构之间形成至少一个环形非易失材料层，且所述环形非易失材料层与所述第一导电层和所述第二导电层相接触；
4)于所述环形非易失材料层内侧填充满导电材料以形成导电柱，所述导电柱与各所述第一导电层之间的所述环形非易失材料层部分以及所述导电柱与所述第二导电层之间的所述环形非易失材料层部分分别形成存储单元。
2.根据权利要求1所述的三维非易失性存储器件的制备方法，其特征在于，步骤1)中形成的所述第一叠层结构为两个或多个，且各所述第一叠层结构平行间隔排布。
3.根据权利要求2所述的三维非易失性存储器件的制备方法，其特征在于，形成两个或多个所述第一叠层结构的方法包括步骤：
1-1)于所述基板表面交替形成第一绝缘材料层和第一导电材料层；
1-2)刻蚀步骤1-1)所得到的结构，形成至少一个贯穿所述第一绝缘材料层和所述第一导电材料层的第一沟槽结构，以得到两个或多个所述第一叠层结构。
4.根据权利要求3所述的三维非易失性存储器件的制备方法，其特征在于，步骤2)中形成的所述第二叠层结构为两个或多个，且所述第二叠层结构与所述第一叠层结构交替间隔排布。
5.根据权利要求4所述的三维非易失性存储器件的制备方法，其特征在于，形成两个或多个所述第二叠层结构的方法包括步骤：
1-3)于所述第一沟槽结构对应的基板表面交替形成第二绝缘材料层和第二导电材料层，且所述第二导电材料层与与其相邻的所述第一导电层位于不同的平面上；
1-4)刻蚀步骤1-3)所得到的结构，在各所述第一沟槽结构内形成两个贯穿所述第二绝缘材料层和所述第二导电材料层的第二沟槽结构的同时形成一个所述第二叠层结构，其中，所述第二沟槽结构暴露出所述第一绝缘层、所述第一导电层、所述第二绝缘层和所述第二导电层。
6.根据权利要求1所述的三维非易失性存储器件的制备方法，其特征在于，步骤2)和步骤3)之间还包括步骤：
于所述第一叠层结构与所述第二叠层结构之间填充电绝缘材料层。
7.根据权利要求6所述的三维非易失性存储器件的制备方法，其特征在于，步骤3)中形成的所述环形非易失材料层为两个或多个，所述环形非易失材料层沿所述第一叠层结构的长度方向呈间隔排布。
8.根据权利要求7所述的三维非易失性存储器件的制备方法，其特征在于，步骤3)中，形成两个或多个所述环形非易失材料层的步骤包括：
3-1)沿所述第一叠层结构的长度方向形成多个间隔排布且贯穿所述电绝缘材料层的深孔，所述深孔与所述第一导电层及所述第二导电层相接触；
3-2)于所述深孔侧壁形成所述环形非易失材料层。
9.根据权利要求7所述的三维非易失性存储器件的制备方法，其特征在于，相邻的所述第一叠层结构与所述第二叠层结构之间的距离、所述第一导电层的宽度、所述第二导电层的宽度及沿所述第一叠层结构长度方向上相邻所述环形非易失材料层的间距均为F，其中，F为特征线宽。
10.根据权利要求9所述的三维非易失性存储器件的制备方法，其特征在于，所述环形非易失材料层的横截面为圆形环或方形环，其中，所述圆形环的外径大于F且小于1.5F，所述方形环的外围边长大于F且小于1.5F。
11.根据权利要求1所述的三维非易失性存储器件的制备方法，其特征在于，所述第一叠层结构中相邻的所述第一导电层的间距与所述第二叠层结构中相邻的所述第二导电层的间距相等，且沿垂直于所述基板表面方向上相邻的所述第一导电层与所述第二导电层的间距为所述第一叠层结构中相邻的所述第一导电层的间距的一半。
12.根据权利要求1所述的三维非易失性存储器件的制备方法，其特征在于，步骤3)中，所述环形非易失材料层的材料为多晶硅材料、金属氧化物材料、石墨开关电阻材料、相变材料、阻变材料或磁变材料中的至少一种。
13.一种三维非易失性存储器件，其特征在于，包括；
基板；
至少一个第一叠层结构，所述第一叠层结构包括交替叠置的第一绝缘层和第一导电层，所述第一绝缘层位于所述基板表面；
至少一个第二叠层结构，所述第二叠层结构包括交替叠置的第二绝缘层和第二导电层，所述第二绝缘层位于所述基板表面，其中，所述第二叠层结构与所述第一叠层结构平行间隔排布，且相邻的所述第一导电层与所述第二导电层位于不同的平面上；
至少一个环形非易失材料层，位于所述第一叠层结构与所述第二叠层结构之间，且所述环形非易失材料层与所述第一导电层和所述第二导电层相接触；
导电柱，位于所述环形非易失材料层的内侧，所述导电柱与各所述第一导电层之间的所述环形非易失材料层部分及所述导电柱与所述第二导电层之间的所述环形非易失材料层部分分别形成存储单元。
14.根据权利要求13所述的三维非易失性存储器件，其特征在于，还包括：
电绝缘层，填充于所述第一叠层结构、所述第二叠层结构以及所述环形非易失材料层之间。
15.根据权利要求13所述的三维非易失性存储器件，其特征在于，所述第一叠层结构与所述第二叠层结构均为两个或多个，且所述第二叠层结构与所述第一叠层结构交替间隔排布；所述环形非易失材料层为两个或多个，且所述环形非易失材料层沿所述第一叠层结构的长度方向呈间隔排布。
16.根据权利要求15所述的三维非易失性存储器件，其特征在于，相邻的所述第一叠层结构与所述第二叠层结构之间的距离、所述第一导电层的宽度、所述第二导电层的宽度及沿所述第一叠层结构长度方向上相邻所述环形非易失材料层的间距均为F，其中，F为特征线宽。
17.根据权利要求16所述的三维非易失性存储器件，其特征在于，所述环形非易失材料层的横截面形状为圆形环或方形环，其中，所述圆形环的外径大于F且小于1.5F，所述方形环的外围边长大于F且小于1.5F。
18.根据权利要求13所述的三维非易失性存储器件，其特征在于，所述第一叠层结构中相邻的所述第一导电层的间距与所述第二叠层结构中相邻的所述第二导电层的间距相等，且沿垂直于所述基板表面方向上相邻的所述第一导电层与所述第二导电层的间距为所述第一叠层结构中相邻的所述第一导电层的间距的一半。
19.根据权利要求13所述的三维非易失性存储器件，其特征在于，所述环形非易失材料层的材料为多晶硅材料、金属氧化物材料、石墨开关电阻材料、相变材料、阻变材料或磁变材料中的至少一种。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710218226.2A CN106910743B (zh) | 2017-04-05 | 2017-04-05 | 三维非易失性存储器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710218226.2A CN106910743B (zh) | 2017-04-05 | 2017-04-05 | 三维非易失性存储器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106910743A CN106910743A (zh) | 2017-06-30 |
| CN106910743B true CN106910743B (zh) | 2019-06-28 |
Family
ID=59195461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710218226.2A Active CN106910743B (zh) | 2017-04-05 | 2017-04-05 | 三维非易失性存储器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106910743B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109817622A (zh) * | 2017-11-13 | 2019-05-28 | 成都皮兆永存科技有限公司 | 多层纵向otp存储器 |
| CN109244079A (zh) * | 2018-07-06 | 2019-01-18 | 成都皮兆永存科技有限公司 | 半导体存储器 |
| CN109524543B (zh) | 2018-09-18 | 2019-11-22 | 华中科技大学 | 一种三维堆叠相变存储器及其制备方法 |
| CN109545787B (zh) * | 2018-09-25 | 2021-04-09 | 成都皮兆永存科技有限公司 | 三维可编程存储器的制备方法 |
| CN109686703B (zh) * | 2018-09-25 | 2020-11-20 | 成都皮兆永存科技有限公司 | 可编程存储器的制备方法 |
| US11107805B2 (en) * | 2019-04-15 | 2021-08-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit |
| CN116018892A (zh) * | 2020-11-27 | 2023-04-25 | 华为技术有限公司 | 一种存储器件及其制造方法、电子设备 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104766865A (zh) * | 2014-01-03 | 2015-07-08 | 三星电子株式会社 | 垂直型非易失性存储器件和垂直沟道非易失性存储器件 |
| CN106098721A (zh) * | 2016-08-19 | 2016-11-09 | 中国科学院上海微系统与信息技术研究所 | 三维1d1r相变存储器单元及其制备方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101198253B1 (ko) * | 2010-12-30 | 2012-11-07 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
-
2017
- 2017-04-05 CN CN201710218226.2A patent/CN106910743B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104766865A (zh) * | 2014-01-03 | 2015-07-08 | 三星电子株式会社 | 垂直型非易失性存储器件和垂直沟道非易失性存储器件 |
| CN106098721A (zh) * | 2016-08-19 | 2016-11-09 | 中国科学院上海微系统与信息技术研究所 | 三维1d1r相变存储器单元及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106910743A (zh) | 2017-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106910743B (zh) | 三维非易失性存储器件及其制造方法 | |
| JP6159023B2 (ja) | 選択デバイスを備える三次元メモリアレイ | |
| CN106159083B (zh) | 用于rram结构的氧化物膜方案 | |
| KR101957897B1 (ko) | 가변 저항 메모리 장치 및 그 제조 방법 | |
| TWI408778B (zh) | 整合的記憶體陣列，及形成記憶體陣列之方法 | |
| CN103855304B (zh) | 可变电阻存储器件 | |
| CN110114877A (zh) | 三维存储器件及其制作方法 | |
| CN108028223A (zh) | 包含垂直共享位线的多层级三维存储器器件 | |
| US9871078B2 (en) | Memory arrays and methods of forming memory arrays | |
| CN106992196A (zh) | 可变电阻存储器件 | |
| CN107093612A (zh) | 可变电阻存储器件及其制造方法 | |
| US10741760B2 (en) | Resistive random access memory device for 3D stack and memory array using the same and fabrication method thereof | |
| CN103238215A (zh) | 非易失性存储器单元阵列 | |
| CN103314439A (zh) | 非易失性存储器单元的阵列及形成非易失性存储器单元的阵列的方法 | |
| KR20130046700A (ko) | 3차원적으로 배열된 메모리 요소들을 구비하는 반도체 장치 | |
| TWI686931B (zh) | 三維記憶體陣列及其形成方法 | |
| CN107732007A (zh) | 可变电阻存储器件及其制造方法 | |
| US11037992B2 (en) | Variable resistance memory device | |
| CN105655368B (zh) | 一种三维堆叠相变存储阵列器件及其制备方法 | |
| CN107275357A (zh) | 可变电阻存储器件和存储结构 | |
| JP2016192514A (ja) | 記憶装置及びその製造方法 | |
| US20130168628A1 (en) | Variable resistance memory device and method for fabricating the same | |
| CN108123033A (zh) | 阻变随机存储器存储单元及其制作方法、电子装置 | |
| CN106992175B (zh) | 半导体存储器件及其制作方法 | |
| US10892410B2 (en) | Variable resistance memory devices and methods of manufacturing variable resistance memory devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |