CN104766865A - 垂直型非易失性存储器件和垂直沟道非易失性存储器件 - Google Patents

垂直型非易失性存储器件和垂直沟道非易失性存储器件 Download PDF

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Abstract

本发明提供垂直型非易失性存储器件和垂直沟道非易失性存储器件，其中沟道结构形成在其中的沟道孔的大小之间的差异被减小。垂直型非易失性存储器件包括在其表面内具有沟道孔凹陷区域的基板。沟道结构从基板的表面在沟道孔凹陷区域当中的多个沟道孔凹陷区域上突起，包括绝缘层和导电层的存储单元叠层可以沿着沟道结构的侧壁交替地层叠。公共源极线沿着基板的表面在沟道孔凹陷区域当中的在字线凹陷区域中的其它沟道孔凹陷区域上延伸，该字线凹陷区域将相邻的存储单元叠层分离。还讨论了相关的制造方法。

Description

垂直型非易失性存储器件和垂直沟道非易失性存储器件
技术领域
本发明构思涉及非易失性存储器件，更具体而言，涉及其中沟道结构在垂直方向上延伸的垂直型非易失性存储器件。
背景技术
在可以逐渐减小电子产品的尺寸的同时，对于产品以更大容量进行数据处理存在需要。因此，可以增加在电子产品中使用的半导体存储器件的集成度。一种增加半导体存储器件的集成度的方法可以涉及具有垂直结构而不是平面晶体管结构的非易失性存储器件。
发明内容
本发明构思提供一种垂直型非易失性存储器件，其中在形成沟道结构的工艺中限定的沟道孔的大小之间的差异被减小。因而，可以提高集成度和/或可靠性。
根据本发明构思的一些实施方式，一种垂直型非易失性存储器件包括在其表面中具有沟道孔凹陷区域的基板。沟道结构从基板的表面在沟道孔凹陷区域当中的多个沟道孔凹陷区域上突起，包括绝缘层和导电层的存储单元叠层可以沿着沟道结构的侧壁交替地层叠。公共源极线沿着基板的表面在沟道孔凹陷区域当中的在字线凹陷区域中的其它沟道孔凹陷区域上延伸，该字线凹陷区域将相邻的存储单元叠层分离。
在一些实施方式中，沟道孔凹陷区域当中的其上具有沟道结构的沟道孔凹陷区域与沟道孔凹陷区域当中的与其紧邻的其它沟道孔凹陷区域之间的距离可以大于沟道孔凹陷区域当中的彼此紧邻的沟道孔凹陷区域之间的距离。
在一些实施方式中，包括沟道材料层的非功能性沟道接触结构可以设置在沟道孔凹陷区域当中的所述其它沟道孔凹陷区域中。
在一些实施方式中，非功能性虚设沟道结构可以从基板的表面在沟道孔凹陷区域当中的邻近公共源极线的侧壁的其它沟道孔凹陷区域上竖直地突起。
在一些实施方式中，字线凹陷区域和沟道孔凹陷区域当中的所述其他沟道孔凹陷区域的相应表面的水平可以是不共面的。
根据本发明构思的一方面，提供一种垂直型非易失性存储器件，其包括：基板；沟道结构，在基板上在与基板的主表面垂直的第一方向上延伸；多个存储单元叠层，包括地选择线、多条字线和串选择线，其中地选择线、多条字线和串选择线顺序地形成为在第一方向上在沟道结构的侧表面上彼此分离；以及公共源极区，在基板的第一表面上在多个存储单元叠层当中的每个存储单元叠层之间，其中在基板中形成凹陷区域，该凹陷区域具有与基板的低于第一表面的第二表面相应的底部。
垂直型非易失性存储器件还可以包括填充凹陷区域的第一沟道材料层。
第一沟道材料层的上表面的水平可以高于基板的其上形成公共源极区的上表面的水平。
第一沟道材料层可以形成为接触公共源极区的下侧壁。
垂直型非易失性存储器件还可以包括虚设沟道结构，该虚设沟道结构接触公共源极区的侧壁并且在第一方向上交叠第一沟道材料层的上表面的一部分。
低于凹陷区域的底部的水平的沟道孔凹陷区域可以形成在基板上。
高于凹陷区域的底部的水平并且低于基板的上表面的水平的沟道孔突出部分可以形成在基板上。
根据本发明构思的另一方面，提供一种垂直型非易失性存储器件，其包括：基板；沟道结构，在基板上在与基板的主表面垂直的第一方向上延伸；多条字线，顺序地形成为在第一方向上在沟道结构的侧表面上彼此间隔开；公共源极区，形成在多条字线之间；以及至少一个虚设沟道结构，沿着公共源极区的侧壁形成，其中至少一个虚设沟道结构设置在沟道结构和公共源极区之间。
至少一个虚设沟道结构可以包括在与第一方向垂直的第二方向上设置成行的多个虚设沟道结构。
至少一个虚设沟道结构可以包括沟道层和电荷存储层，其中至少一个虚设沟道结构的面对公共源极区的表面被阻挡绝缘层覆盖。
至少一个虚设沟道结构可以包括其内部是空的或者无障碍的虚设孔。
虚设沟道结构与在以离该虚设沟道结构最短距离形成的字线上形成的沟道结构之间的距离可以大于在该字线上形成的沟道结构之间的最短距离。
至少一个虚设沟道结构的内部可以由绝缘材料形成。
公共源极区可以形成在基板的第一表面上，至少一个虚设沟道结构可以形成在基板的第二表面上，该第二表面具有与第一表面的水平不同的水平。
垂直型非易失性存储器件还可以包括分别形成在多条字线上并且分别连接到多条字线的多个字线接触，其中虚设沟道结构设置在多个字线接触周围。
附图说明
从以下结合附图的详细描述，本发明构思的示例性实施方式将被更清楚地理解，在附图中：
图1是根据本发明构思的一些实施方式的非易失性存储器件的存储单元阵列的等效电路图；
图2是根据本发明构思的一些实施方式的非易失性存储器件的存储单元串的三维(3D)结构的示意性透视图；
图3A是根据本发明构思的一些实施方式的沿图2中示出的线A-A'截取的截面区域的透视图；
图3B是根据本发明构思的另一些实施方式的沿图2中示出的线A-A'截取的截面区域的透视图；
图4是根据本发明构思的一些实施方式的非易失性存储器件的字线区域的平面图；
图5是根据本发明构思的一些实施方式的非易失性存储器件的主要部分的截面图；
图6是根据本发明构思的另一些实施方式的非易失性存储器件的存储单元串的3D结构的示意性透视图；
图7A和图7B每个是根据本发明构思的实施方式的非易失性存储器件的字线区域的平面图；
图8A至图8C每个是根据本发明构思的实施方式的图6中示出的非易失性存储器件的主要部分的截面图；
图9是根据本发明构思的另一些实施方式的非易失性存储器件的存储单元串的3D结构的示意性透视图；
图10至图16是示出根据本发明构思的一些实施方式的制造非易失性存储器件的方法的截面图；
图17A和图17B每个是根据本发明构思的实施方式的图10至图16中示出的非易失性存储器件的主要部分的截面图；
图18是示出根据本发明构思的一些实施方式的非易失性存储器件的字线结构的层叠结构的平面图；
图19是图18中示出的非易失性存储器件的字线区域的截面图；
图20是根据本发明构思的另一些实施方式的非易失性存储器件的框图；
图21是根据本发明构思的一些实施方式的存储卡的框图；以及
图22是根据本发明构思的一些实施方式的电子系统的框图。
具体实施方式
在下文中，将参考附图详细描述本发明构思的示例性实施方式。现将参考附图更全面地描述本发明构思，在附图中示出了本发明构思的示例性实施方式。然而，本发明构思可以以多种不同的形式实施，而不应被理解为限于在此阐述的实施方式，而是，提供这些实施方式使得本公开将全面和完整，并将本发明构思全面地传达给本领域的普通技术人员。相同的附图标记在整个说明书中指示相同的元件。
在此使用的术语仅用于描述特定实施方式，而不意欲限制本发明构思。在此使用时，单数形式“一”和“该”也旨在包括复数形式，除非上下文清晰地另外表示。还将理解，当在本说明书中使用时，术语“包括”和/或“包含”说明所述特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组的存在或添加。
将理解，当一元件或层被称为在另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在另一元件或层上、直接连接到或联接到另一元件或层，或者可以存在居间元件或层。相反，当一元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，则没有居间元件或层存在。
将理解，虽然术语第一、第二等可以被用于此来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅被用于区分一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分。因而，以下讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不脱离本发明构思的教导。
为了便于描述，可以在此使用空间关系术语，诸如“在……下面”、“在……之下”、“下”、“在……之上”、“上”等来描述一个元件或特征与另一元件(或多个元件)或特征(或多个特征)如图中所示的关系。将理解，空间关系术语旨在包含除了图中所描绘的取向之外，装置在使用或操作中的不同取向。例如，如果在图中的装置被翻转，则被描述为在其它元件或特征“之下”或“下面”的元件可以取向为在所述其它元件或特征“之上"。因而，示例性术语“在……之下”可以包含上和下两种取向。装置可以被另外地取向(旋转90度或其它取向)，并且在此使用的空间关系描述语可以被相应地解释。
在此参考截面图示描述实施方式，其中截面图示是理想化的实施方式(和中间结构)的示意性图示。因此，由于例如制造技术和/或公差引起的图示形状的偏离是可以预期的。因而，这些实施方式不应被理解为限于在此示出的区域的特定形状，而是将包括例如由制造引起的形状的偏离。例如，被示为矩形的注入区在其边缘一般将具有圆化或弯曲的特征和/或注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的埋入区可导致埋入区与通过其发生注入的表面之间的区域中的一些注入。因而，在图中示出的区域本质上是示意性的，它们的形状不旨在示出装置的区域的实际形状，并且不旨在限制本发明构思的范围。
除非另外地定义，在此使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域中的普通技术人员通常理解的相同含义。还将理解，术语(诸如在通用词典中所定义的那些)应被理解为具有与它们在相关领域的背景中和本说明书中的含义一致的含义，将不被理解为理想化或过度正式的意义，除非在此清楚地如此定义。
在此使用时，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。在一列元件之后的表述诸如“……中的至少一个”修饰整列元件而不修饰该列中的个别元件。
根据本发明构思的实施方式的非易失性存储器件可以包括单元阵列区、外围电路区、读出放大器区、解码电路区以及连接区。多个存储单元、连接到多个存储单元的位线和字线设置在单元阵列区中。用于驱动存储单元的电路设置在外围电路区中，用于读出存储在存储单元中的数据的电路设置在读出放大器区中。连接区可以设置在单元阵列区与解码电路区之间，电连接字线至解码电路区的互连结构可以设置在连接区中。
图1是根据本发明构思的一些实施方式的非易失性存储器件的存储单元阵列10的等效电路图。具体地，图1是具有垂直沟道结构的垂直型NAND快闪存储器件的等效电路图。
参考图1，存储单元阵列10可以包括多个存储单元串12。每个存储单元串12可具有在相对于与基板的主表面平行的延伸方向(x和y方向)的垂直方向(z方向)上延伸的垂直结构。连接到多条字线WL1至WLn的存储单元块14可以由多个存储单元串12构成。
每个存储单元串12可以包括多个存储单元MC1至MCn、串选择晶体管SST和地选择晶体管GST。在每个存储单元串12中，地选择晶体管GST、存储单元MC1至MCn和串选择晶体管SST可以在垂直方向上(z方向)上串联设置。存储单元MC1至MCn可以存储数据。多条字线WL1至WLn可以分别连接到存储单元MC1至MCn并且可以分别控制存储单元MC1至MCn。存储单元MC1至MCn的数目可以根据半导体存储器件的容量调整。
在x方向上延伸的多条位线BL1至BLm可以连接到布置在第一至第m列的存储单元串12的一侧，例如，连接到串选择晶体管SST的漏极。此外，公共源极线CSL可以连接到存储单元串12的另一侧，例如，连接到地选择晶体管GST的源极。
在y方向上延伸的字线(例如WL1)可以共同连接到存储单元串12的存储单元MC1至MCn当中布置在同一层的存储单元(例如，布置在同一层的作为MC1的存储单元)的栅极电极。根据字线WL1至WLn的驱动，数据可以被编程到存储单元MC1至MCn中或者可以从存储单元MC1至MCn读取或擦除。
在每个存储单元串12中，串选择晶体管SST可以设置在位线(例如，BL1)与最上面的存储单元MCn之间。存储单元块14中的每个串选择晶体管SST可以通过连接到串选择晶体管SST的栅极的串选择线SSL而控制在位线BL1至BLm与存储单元MC1至MCn之间的数据传输。
地选择晶体管GST可以设置在最下面的存储单元MC1与公共源极线CSL之间。存储单元块14中的每个地选择晶体管GST可以通过连接到地选择晶体管GST的栅极的地选择线GSL而控制在公共源极线CSL与存储单元MC1至MCn之间的数据传输。
图2是根据本发明构思的一些实施方式的非易失性存储器件100的存储单元串的三维(3D)结构的示意性透视图。在图2中，构成或限定图1的存储单元串12的一些元件的图示被省略。例如，存储单元串12的位线的图示被省略。
参考图2，非易失性存储器件100可以包括设置在基板110上的沟道区120以及沿着沟道区120的侧壁设置的多个存储单元串MCST。多个存储单元串MCST可以沿着y方向布置。如图2中所示，从基板110起在z方向上延伸的所述多个存储单元串MCST可以沿着沟道区120的侧表面布置。存储单元串MCST对应于图1的存储单元串12。每个存储单元串MCST可以包括地选择晶体管GST(见图1)、多个存储单元MC1至MCn(见图1)和串选择晶体管SST(见图1)。在一些情形下，可以提供两个地选择晶体管和两个串选择晶体管。
基板110的主表面可以在x方向和y方向上延伸。基板110可以包括硅(Si)基板、锗(Ge)基板、硅-锗(SiGe)基板和/或绝缘体上硅(SOI)基板。基板110可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。在本实施方式中，IV族半导体可以包括Si、Ge或SiGe。基板110可以是体晶片或外延层。
在平行于基板110的主表面的y方向上延伸的源极区112被提供在基板110上。虽然图1中示出一个源极区112，但是多个源极区112可以设置为使得它们在y方向上延伸并且在垂直于y方向的x方向上彼此分离。
具有柱形状的沟道区120可以在与基板110的主表面的方向垂直的z方向上延伸。多个沟道区120可以沿着x方向和y方向彼此分离地设置，并且可以沿着x方向或y方向设置成Z字形状。也就是说，在y方向上彼此邻近或对准的沟道区120可以以在x方向上偏移的方式设置。沟道区120可以形成为环形形状。然而，本实施方式不限于此，沟道区120可以形成为圆形柱形状或方形柱形状，或者沟道区120可以仅形成在方形柱的两个相对侧表面和底表面处。
沟道区120可以在其底表面处电连接到基板110。例如，如图2中所示，沟道区120可以包括从其底表面突出的沟道接触122并且可以经由沟道接触122连接到基板110。在一些情形下，沟道区120的大部分或全部底表面可以连接到基板110。
沟道区120可以包括半导体材料诸如多晶硅或单晶硅，该半导体材料可以不掺杂或可以包括p型或n型掺杂剂。具有圆形柱结构的掩埋绝缘层130可以形成在沟道区120中。在本发明构思的示例实施方式中，掩埋绝缘层130可以由绝缘材料诸如硅氧化物和/或硅氮化物形成，和/或可以形成为气隙。
虽然在图2中未示出，但是导电层190(见图5)可以形成在沟道区120和掩埋绝缘层130上，因而可以电连接到沟道区120。导电层190可以用作串选择晶体管SST的漏极区(见图5的191)。
串选择晶体管SST可以布置在x方向或y方向上并且可以通过导电层190连接到位线BL1至BLm(见图1)。位线BL1至BLm可以由在x方向上或沿着x方向延伸的线形图案形成，并且可以电连接到导电层190。在x方向上布置的每个地选择晶体管GST(见图1)可以电连接到与其相邻的源极区112。
栅极电介质层140可以形成在沟道区120的侧壁上。栅极电介质层140可以沿着沟道120的侧壁在垂直于基板110的z方向上延伸。栅极电介质层140的底表面可以接触沟道接触122。在本实施方式中，栅极电介质层140可具有其中隧道绝缘层142、电荷存储层144和阻挡绝缘层146(见图5)顺序层叠的结构。
地选择线152、多条字线154a至154e和串选择线156可以形成在沟道区120的侧壁上并且可以在垂直于基板110的主表面的z方向上彼此间隔开。地选择线152、多条字线154a至154e和串选择线156每个可以设置为围绕成行和列布置的多个沟道区120的侧壁，并且可以设置为在平行于基板110的主表面的x方向上延伸。下绝缘层172可以形成在地选择线152和基板110之间。虽然在图2中未示出，但是上绝缘层174(见图5)可以形成在串选择线156的上表面上。
栅极电介质层140可以插置在沟道区120和地选择线152之间、沟道区120和多条字线154a至154e之间、以及沟道区120和串选择线156之间。串选择线156以及与串选择线156相邻的沟道区120和栅极电介质层140可以形成或限定串选择晶体管SST(见图1)。多条字线154a至154e以及与多条字线154a至154e相邻的沟道区120和栅极电介质层140可以形成或限定存储单元晶体管MC1至MCn(见图1)。地选择线152以及与地选择线152相邻的沟道区120和栅极电介质层140可以形成或限定地选择晶体管GST(见图1)。
地选择线152、字线154a至154e和串选择线156的厚度可以根据存储单元阵列10(见图1)的所需特性而彼此相等或彼此不同。类似地，地选择线152、字线154a至154e和串选择线156之间的间距可以根据存储单元阵列10(见图1)的所需特性而彼此相等或彼此不同。虽然在图2中通过示例的方式示出地选择线152与最靠近基板110的字线154a之间的间距大于其它字线154b至154e之间的间距，但是本发明构思不限于此。在本实施方式中，地选择线152与最靠近基板110的字线154a之间的间距可以形成为相对较大以减少或防止地选择线152与多条字线154a至154e之间的干扰，并且地选择线152的厚度和/或串选择线156的厚度可以变化以调整地选择晶体管GST的阈值电压和串选择晶体管SST的阈值电压。
在本实施方式中，地选择线152、多条字线154a至154e和串选择线156每个可以包括金属硅化物材料。例如，地选择线152、多条字线154a至154e和串选择线156每个可以包括钛硅化物(TiSix)、钽硅化物(TaSix)、钨硅化物(WSix)、钴硅化物(CoSix)和/或镍硅化物(NiSix)。
层间绝缘层162a至162f可以分别插置在地选择线152与最靠近基板110的字线154a之间、字线154a至154e中的相邻字线之间、以及最远离基板110的字线154e与串选择线156之间。层间绝缘层162a至162f可以由硅氧化物、硅氮氧化物和/或硅氮化物形成。层间绝缘层162a至162f可以将地选择线152、多条字线154a至154e和串选择线156彼此电绝缘。地选择线152、多条字线154a至154e、串选择线156和层间绝缘层162a至162f形成或限定存储单元串MCST。
公共源极线180可以形成在源极区112上，从而在与基板110的主表面垂直的z方向上延伸。在本实施方式中，公共源极线180可以由金属(诸如钨(W)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)和/或类似物)、摻杂有杂质的多晶硅、和/或其它导电材料(诸如镍硅化物(NiSix)、钛硅化物(TiSix)、钨硅化物(WSix)、钴硅化物(CoSix)和/或类似物)形成。公共源极线间隔物182可以形成在公共源极线180的两个侧壁上并且可以由绝缘材料形成。公共源极线间隔物182可以将公共源极线180与地选择线152、多条字线154a至154e和串选择线156电绝缘。
虚设沟道结构D可以邻近公共源极线180的外部部分或外围形成。虚设沟道结构D的在与基板110的主表面的方向平行的方向上形成的截面可以不具有完整圆形状，而是可以在接触公共源极线180的同时具有半圆形形状。公共源极线间隔物182可以插置在虚设沟道结构D与公共源极线180之间。虚设沟道结构D可以包括虚设沟道区120A、沟道材料层122A、虚设掩埋绝缘层130A和虚设栅极电介质层140A。虚设沟道区120A、虚设掩埋绝缘层130A和虚设栅极电介质层140A形成在字线154a至154e上，不同于形成为不邻近公共源极线180的沟道区120、掩埋绝缘层130和栅极电介质层140，并且可以不执行其相应的功能。在其它实施方式中，虚设沟道结构D可以包括虚设孔，其内部限定空腔、无障碍空间或者以其他方式为空的。
沟道材料层122A可以形成为接触公共源极线180的下侧壁。公共源极线间隔物182可以插置在沟道材料层122A与公共源极线180之间。沟道材料层122A可以设置在其中公共源极线180形成在基板110上的区域中，沟道材料层122A的底表面可以形成在比基板110的上表面低的凹陷区域中。沟道材料层122A可以是虚设沟道结构D的虚设沟道接触。与沟道接触122不同，虚设沟道接触，即沟道材料层122A，可以不用作接触。随后将参考图5详细描述沟道材料层122A。
在根据本发明构思的一些实施方式的非易失性存储器件100中，通过将虚设沟道结构D形成为邻近在与基板110的主表面垂直的z方向上形成的公共源极线180，沟道孔的大小或尺寸可以在形成沟道结构的沟道孔图案化和蚀刻工艺中均一地形成。也就是说，在进行用于形成沟道孔的图案化和蚀刻工艺中，沟道孔的大小可由于蚀刻负载效应(其可能在字线凹陷区域被蚀刻掩模阻挡时发生)而变得彼此不同的问题可以通过在将字线彼此分离的字线凹陷区域以及字线区域中形成虚设沟道孔而得以解决。在随后的工艺中，公共源极线180和公共源极线间隔物182可以形成在字线凹陷区域中，虚设沟道结构D可以形成在虚设沟道孔中。
虽然在图2的示例中布置了五条字线154a至154e，但是本发明构思不限于此。也就是说，取决于非易失性存储器件100的容量，可以布置六条或更多字线(即，存储单元)或者四条或更少字线。此外，虽然在本示例中在存储单元串MCST中布置了一个串选择晶体管SST(见图1)和一个地选择晶体管GST(见图1)，但是本发明构思不限于此。例如，至少两个串选择晶体管SST和至少两个地选择晶体管GST可以布置在存储单元串MCST中从而填充层间绝缘层162a至162f之间的空间而没有空隙。在一些实施方式中，串选择晶体管SST和地选择晶体管GST可具有与字线154a至154e不同的结构。
图3A是根据本发明构思的一些实施方式的沿图2中示出的线A-A'截取的截面区域的透视图。图3B是根据本发明构思的另一些实施方式的沿图2中示出的线A-A'截取的截面区域的透视图。
参考图3A，虚设沟道结构D可以包括虚设沟道区120A、虚设掩埋绝缘层130A和虚设栅极电介质层140A。半圆形的虚设掩埋绝缘层130A形成在最靠近公共源极线180的一侧，扇形的虚设沟道区120A形成为覆盖半圆形的虚设掩埋绝缘层130A的侧壁，扇形的虚设栅极电介质层140A形成为覆盖扇形的虚设沟道区120A的侧壁。扇形的虚设栅极电介质层140A可以包括从扇形的虚设沟道区120A顺序地定位的虚设隧道绝缘层142A、虚设电荷存储层144A和第一虚设阻挡绝缘层146A和第二虚设阻挡绝缘层147A。第二虚设阻挡绝缘层147A可以形成为接触虚设掩埋绝缘层130A的一部分侧部、一部分虚设沟道区120A和一部分虚设栅极电介质层140A。
虚设隧道绝缘层142A可以是包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、铝氧化物(Al2O3)和锆氧化物(ZrO2)中的一种或多种的单层或组合层。虚设电荷存储层144A可以通过使用化学气相沉积(CVD)例如低压CVD、利用硅烷气体(SiH4)或磷化氢气体(PH3)来沉积多晶硅而形成。在其它实施方式中，虚设电荷存储层144A可以包括量子点或纳米晶体。量子点或纳米晶体可以由导体(例如金属)或半导体的微粒形成。第一和第二虚设阻挡绝缘层146A和147A可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)和高介电常数(高-k)层中的一种或多种。第一和第二虚设阻挡绝缘层146A和147A可以由具有比虚设隧道绝缘层142A高的介电常数(高-k)的材料形成。
氧化物层148A可以形成在其中虚设沟道区120A和虚设电荷存储层144A接触第二虚设阻挡绝缘层147A的部分处。氧化物层148A被形成以减少或防止虚设沟道区120A和虚设电荷存储层144A在硅化字线的工艺中被硅化。
如图3B所示，在其中虚设掩埋绝缘层130A被省略的结构中，氧化物层148B可以形成在扇形的虚设沟道区120A的朝着公共源极线180暴露的一侧。第二虚设阻挡绝缘层147A可以形成为接触氧化物层148B并且覆盖第一虚设阻挡绝缘层146A。
由于第二虚设阻挡绝缘层147A和氧化物层148A或148B，虚设沟道结构D的邻近公共源极线180的侧壁外部部分可具有弯曲形状。此外，第二虚设阻挡绝缘层147A和氧化物层148A或148B可以减小或防止虚设沟道结构D在形成字线154a至154e(见图2)的工艺中被硅化。
图4是显示根据本发明构思的一些实施方式的在非易失性存储器件100的字线区域中的沟道结构的布置的平面图。
参考图4，沟道结构C形成在存储单元串MCST的字线154上(见图2)，虚设沟道结构D邻近将字线154彼此分离的字线凹陷区域WLR形成，其中沟道结构C包括沟道区120、掩埋绝缘层130和栅极电介质层140。邻近字线凹陷区域WLR形成的虚设沟道结构D与形成在存储单元串MCST的字线154上的最靠近的沟道结构C之间的最短距离d1可以大于形成在存储单元串MCST的字线154上的最靠近或紧邻的沟道结构C之间的最短距离d2。参考图2和图3，虚设沟道结构D邻近公共源极线180形成，公共源极线180形成在将字线154彼此分离的字线凹陷区域WLR上。在用于形成沟道孔以形成虚设沟道结构D的图案化和蚀刻工艺中，由于蚀刻负载效应引起的沟道孔的大小或尺寸之间的差异可以通过使形成在字线凹陷区域WLR中的虚设沟道孔(或相应的沟道孔凹陷区域)与形成在存储单元的字线154中(也就是，在字线凹陷区域WLR之外)的最靠近的沟道孔(或相应的沟道孔凹陷区域)之间的距离大于形成在存储单元的字线154中和字线凹陷区域WLR之外的紧邻的沟道孔/其凹陷区域之间的距离而被减小。
图5是图2的非易失性存储器件100的主要部分的截面图。
参考图5，沟道接触122和沟道材料层122A位于在与基板110的主表面垂直的方向上凹陷的区域中，邻近公共源极线180的沟道材料层122A形成在公共源极线180的外部部分的侧壁和底表面上，或形成为覆盖公共源极线180的外部部分的侧壁和底表面。沟道材料层122A可以形成在公共源极线180与存储单元串MCST之间。公共源极线180形成在与基板110的主表面垂直的方向上，存储单元串MCST包括地选择线152、多条字线154a至154e、串选择线156以及插置在地选择线152、多条字线154a至154e和串选择线156之间的层间绝缘层162a至162f。此外，沟道材料层122A可以形成在作为基板110的沟道接触凹陷区域122R而向内挖下或凹陷的空间中。也就是说，这是因为在形成字线凹陷区域WLR(见图4)以形成公共源极线180时，与在基板110中的沟道接触凹陷区域122R中形成的虚设沟道结构D的沟道接触相应的沟道材料层122A在进行用于形成虚设沟道孔的图案化和蚀刻工艺时没有被完全去除。在本实施方式中，沟道材料层122A可以是虚设沟道接触。沟道材料层122A可以由导体(包括掺杂的多晶硅)形成。沟道材料层122A可以是硅外延层。
图6是根据本发明构思的另一些实施方式的非易失性存储器件102的存储单元串的3D结构的示意性透视图。
图6中示出的非易失性存储器件102具有与图2中示出的非易失性存储器件100的元件相同的元件。然而，在图6中示出的非易失性存储器件102中，没有在公共源极线180的侧壁处形成像图2的虚设沟道结构D一样的虚设沟道结构，并且沟道材料层122B可以仅保留在其上形成公共源极线180的基板110中。下面省略对与图2的元件相同的元件的重复描述。
沟道材料层122B的上表面的水平可以高于基板110的上表面的水平。在本实施方式中，沟道材料层122B可以是虚设沟道接触。沟道材料层122B的下表面形成在基板110中的凹陷区域中，随后将参考图8A提供沟道材料层122B的详细描述。
图7A和图7B每个是图6中示出的非易失性存储器件102的一部分的平面图。
参考图7A和图7B，虚设沟道结构D可以被包括在字线凹陷区域WLR中，并且可以在随后的工艺中被蚀刻和去除。虚设沟道结构D可以被包括在字线154上的字线凹陷区域WLR中。虚设沟道结构D可以包括虚设沟道区120A、虚设掩埋绝缘层130A和虚设栅极电介质层140A。虚设沟道结构D可以形成为两列或更多列，如图7A所示，或可以仅形成为一个单一列，如图7B所示。然而，本发明构思不限于此。也就是说，虚设沟道结构D可以形成为三列或四列或更多列。虚设沟道结构D可以在形成字线凹陷区域WLR的工艺中被蚀刻和去除。
图8A至图8C是根据本发明构思的其它实施方式的非易失性存储器件102-1、102-2和102-3的主要部分的截面图。参考图8A，在非易失性存储器件102-1中，一部分沟道材料层122B可以保留在基板110的其中形成字线凹陷区域的凹陷空间中。与图5的实施方式不同，在非易失性存储器件102-1中，沟道材料层122B可以仅存在于基板110的其中形成字线凹陷区域WLR的沟道接触凹陷区域122R中。沟道材料层122B形成为不接触公共源极线180的侧壁。也就是说，沟道材料层122B或虚设沟道结构没有形成在存储单元串MCST之间，也就是说，没有形成在字线凹陷区域WLR的外部部分中。每个存储单元串MCST包括地选择线152、多条字线154a至154e、串选择线156、以及插置在地选择线152、多条字线154a至154e和串选择线156之间的层间绝缘层162a至162f。没有形成虚设沟道结构的理由是因为在形成虚设沟道结构的位置处形成字线凹陷区域WLR时，虚设沟道结构被蚀刻和去除，如参考图7A和图7B所描述的。然而，在虚设沟道结构中包括的一部分沟道材料层122B可以由于蚀刻工艺而保留。在本实施方式中，沟道材料层122B可以是虚设沟道接触。下面省略对与图5的元件相同的元件的重复描述。
在图8B和图8C示出的非易失性存储器件102-2和102-3中，与图8A中示出的非易失性存储器件102-1不同，沟道材料层122B没有保留在基板110的其中形成字线凹陷区域WLR的上表面上。在垂直于基板110的方向上凹陷的曲部或弯曲、或者突出部分可以形成在基板110的其上形成字线凹陷区域WLR的上表面中。也就是说，在图8B中示出的非易失性存储器件102-2中，基板110的其中形成字线凹陷区域WLR的上表面的水平可以高于基板110的其中形成沟道孔凹陷区域CHR的上表面的水平。在图8C中示出的非易失性存储器件103-3中，基板110的其中形成字线凹陷区域WLR的上表面的水平可以低于基板110的其中形成沟道孔凹陷区域CHR的上表面的水平。也就是说，在基板110中的字线凹陷区域WLR的上表面的水平可以与基板110中的沟道孔凹陷区域CHR的上表面的水平不同或非共面。这是因为字线凹陷区域WLR在首先形成沟道孔凹陷区域CHR之后形成，并且在此情形下，在形成沟道孔凹陷区域CHR时蚀刻的程度不同于在形成字线凹陷区域WLR时蚀刻的程度。
图9是根据本发明构思的一些实施方式的非易失性存储器件104的存储单元串的3D结构的示意性透视图。
图9中示出的非易失性存储器件104具有与图2中示出的非易失性存储器件100的元件相同的元件。然而，与非易失性存储器件100不同，非易失性存储器件104可以包括其中邻近公共源极线180形成的虚设沟道结构的内部由绝缘材料形成的绝缘图案结构132。与图2中示出的非易失性存储器件100的元件相同的元件的描述被省略。
绝缘图案结构132邻近公共源极线180形成，具有半圆形截面，并且在与基板110的主表面的方向垂直的z方向上延伸。绝缘图案结构132可以包括绝缘材料诸如硅氧化物(SiO2)、硅氮化物(SiN或Si3N4)、硅氮氧化物(SiON)和/或高介电常数(高-k)层。因为绝缘图案结构132由上述绝缘材料形成，所以可以防止在通过字线凹陷区域WLR(见图4)硅化地选择线152、多条字线154a至154e和串选择线156的工艺中虚设沟道结构的一部分被硅化。
图10至图16是示出根据本发明构思的一些实施方式的制造图9中示出的非易失性存储器件104的方法的截面图。
参考图10，下绝缘层172形成在基板110上，第一牺牲层192形成在下绝缘层172上。多个层间绝缘层162和多个第二牺牲层194交替地形成在第一牺牲层192上。层间绝缘层162的其中之一以及第三牺牲层196顺序地形成在最上面的第二牺牲层194上。上绝缘层174形成在第三牺牲层196上。
在本实施方式中，下绝缘层172可以通过利用绝缘材料诸如硅氧化物(SiO2)、硅氮化物(SiN或Si3N4)和/或硅氮氧化物(SiON)形成。第一至第三牺牲层192、194和196可以通过利用导电材料诸如摻杂有杂质的多晶硅形成。
第二牺牲层194的数目和/或第三牺牲层196的数目可以根据图9的字线154a至154e的数目和图9的串选择线156的数目而变化，其中字线154a至154e和串选择线156在随后的工艺中形成。虽然在图10中仅示出一个第一牺牲层192，但是在形成两个或更多地选择线152(见图9)时可以层叠两个或更多牺牲层192。第一至第三牺牲层192、194和196的厚度和/或第一至第三牺牲层192、194和196之间的间距也可以彼此不同。在示例性实施方式中，地选择线152和字线154a之间的垂直方向间距可以通过增加在第一牺牲层192和最下面的第二牺牲层194之间层叠的层间绝缘层162的厚度而调整。
下绝缘层172、第一至第三牺牲层192、194和196、层间绝缘层162和上绝缘层174可以被各向异性地蚀刻以形成穿透并且延伸穿过第一至第三牺牲层192、194和196和层间绝缘层162的沟道孔凹陷区域CHR。沟道孔凹陷区域CHR可以进一步延伸穿过下绝缘层172并且至少部分地延伸到基板110中。
参考图11，形成第一牺牲材料层184，该第一牺牲材料层184填充沟道孔凹陷区域CHR并且在上绝缘层174的上表面上延伸或覆盖上绝缘层174的上表面。第一牺牲材料层184可以由玻璃上硅(SOG)形成、硅-有机杂化物(SOH)和/或硅锗(SiGe)形成。
参考图12，填充在沟道孔凹陷区域CHR的一部分中的第一牺牲材料层184可以被去除，牺牲绝缘材料层181可以填充在该部分中。
也就是说，多个沟道孔凹陷区域CHR中的一些可以被蚀刻掩模覆盖，并且在随后的工艺中变成字线凹陷区域WLR(见图15)的空间中形成的沟道孔凹陷区域CHR可以被暴露以去除第一牺牲材料层184。仅在其中将形成字线凹陷区域WLR的沟道孔凹陷区域CHR中形成的第一牺牲材料可以通过利用具有蚀刻选择性的蚀刻剂(其可以仅蚀刻第一牺牲材料层184)被选择性地去除以暴露基板110的其中将形成字线凹陷区域WLR的上表面。在本实施方式中，第一牺牲材料层184可以由导电材料诸如SOG、SOH、SiGe或类似物形成，因而，可以仅选择性地蚀刻该导电材料的蚀刻剂可以被使用。
在去除形成为覆盖上绝缘层174的上表面的第一牺牲材料层184之后，其中将形成字线凹陷区域WLR的沟道孔凹陷区域CHR被牺牲绝缘材料层181填充。可以在形成在上绝缘层174上的第一牺牲材料层184上进行化学机械抛光(CMP)以暴露第一牺牲材料层184的上表面，使得第一牺牲材料层184的上表面的水平低于上绝缘层174的上表面的水平。接着，牺牲绝缘材料层181形成为填充沟道孔凹陷区域CHR的将形成字线凹陷区域WLR的部分并且形成为覆盖上绝缘层174的上表面。牺牲绝缘材料层181可以包括绝缘材料诸如硅氧化物(SiO2)、硅氮化物(SiN或Si3N4)和/或硅氮氧化物(SiON)。牺牲绝缘材料层181可以通过利用CVD工艺或原子层沉积(ALD)工艺形成。
参考图13，在去除形成在上绝缘层174上的牺牲绝缘材料层181以暴露第一牺牲材料层184的上表面并且然后去除第一牺牲材料层184之后，牺牲绝缘材料层181的上表面通过回蚀工艺或CMP工艺而被降低。通过根据上述顺序进行工艺，牺牲绝缘材料层181的上表面的水平可以低于上绝缘层174的上表面的水平。仅形成在没有被牺牲绝缘材料层181填充的沟道孔凹陷区域CHR中的第一牺牲材料层184可以通过利用可以选择性地蚀刻第一牺牲材料层184而不蚀刻牺牲绝缘材料层181、第一至第三牺牲层192、194和196和层间绝缘层162的蚀刻剂被去除。在本实施方式中，第一牺牲材料层184可以由诸如SOG、SOH、SiGe或类似物的材料形成，因而可以仅选择性地蚀刻该材料的蚀刻剂可以被使用。
在去除第一牺牲材料层184之后，可以在形成在上绝缘层174上的牺牲绝缘材料层181上进行CMP，使得牺牲绝缘材料层181的上表面的水平低于上绝缘层174的上表面的水平。
参考图14，沟道结构可以形成在由于第一牺牲材料层184的去除而成为空的沟道孔凹陷区域CHR中。
沟道接触122形成在基板110的其中形成沟道孔凹陷区域CHR的上表面上。沟道接触122可以由导体(包括掺杂多晶硅)形成。在本实施方式中，沟道接触122可以通过利用硅外延生长(SEG)工艺形成。栅极电介质层140可以通过在沟道接触122的上表面上和沟道孔凹陷区域CHR的开口的侧壁上顺序地沉积阻挡绝缘层146、电荷存储层144和隧道绝缘层142而形成。在本实施方式中，隧道绝缘层142、电荷存储层144和阻挡绝缘层146可以通过利用从ALD工艺和CVD工艺当中选出的任一种工艺形成。例如，隧道绝缘层142可以由SiO2、Si3N4、SiON、HfO2、HfSixOy、Al2O3和/或ZrO2形成。电荷存储层144可以由硅氮化物或多晶硅形成，还可以包括量子点或纳米晶体。阻挡绝缘层146可以包括高介电常数材料。例如，阻挡绝缘层146可以包括HfO2、ZrO2、Al2O3、钽氧化物(Ta2O5)、钇氧化物Y2O3或其组合。
沟道区120可以形成在沟道孔凹陷区域CHR的电荷存储层144的侧壁上。沟道区120可以共形地形成在电荷存储层144的侧壁上从而具有预定厚度，因而沟道孔凹陷区域CHR可以不被完全掩埋。沟道区120可以形成为环形形状。在本实施方式中，沟道区120可以由导电材料诸如掺杂有杂质的多晶硅或类似物形成。例如，杂质可以是P型杂质诸如砷(As)或N型杂质诸如硼(B)。杂质可以在形成沟道区120的工艺中被原位掺杂，或者可以通过利用离子注入工艺被注入到沟道区120中。
可以形成填充沟道区120的形成为环形形状的内部空的或无障碍空间的掩埋绝缘层130。在本实施方式中，掩埋绝缘层130可以通过形成填充沟道孔凹陷区域CHR的绝缘材料并且然后在该绝缘材料上进行CMP工艺和/或回蚀工艺而形成。掩埋绝缘层130的上表面可以低于上绝缘层174的上表面，因而沟道孔凹陷区域CHR的上部分可以不被填充。掩埋绝缘层130的上表面可以高于第三牺牲层196的上表面。在用于形成掩埋绝缘层130的回蚀工艺中，沟道区120的形成在沟道孔凹陷区域CHR的侧壁最上部分处的上部分可以被去除。因此，沟道区120的上表面的水平可以与掩埋绝缘层130的上表面的水平相同。
填充沟道孔凹陷区域CHR的导电层190可以形成在沟道区120和掩埋绝缘层130上。导电层190可以通过在沟道区120、掩埋绝缘层130和上绝缘层174上形成导电材料并且然后在该导电材料的上部分上进行平坦化工艺直到暴露上绝缘层174的上表面而形成。导电层190可以由导电材料诸如摻杂有杂质的多晶硅形成。
参考图15，位于相邻的沟道结构之间的下绝缘层172、上绝缘层174以及第一至第三牺牲层192、194和196可以被各向异性地蚀刻以形成字线凹陷区域WLR。字线凹陷区域WLR可以形成为在与基板110的主表面垂直的方向上延伸。上绝缘层和下绝缘层172和174的侧壁以及第一至第三牺牲层192、194和196的侧壁可以由于字线凹陷区域WLR的形成而暴露。牺牲绝缘材料层181(见图14)可以在形成字线凹陷区域WLR时被蚀刻和去除。然而，一部分牺牲绝缘材料层181可以保留，因而可以形成绝缘图案结构132。
参考图16，通过在由字线凹陷区域WLR暴露的第一至第三牺牲层192、194和196上进行硅化或硅化物工艺，第一牺牲层192可以转变为地选择线152，第二牺牲层194可以转变为多条字线154a至154e，第三牺牲层196可以转变为串选择线156。
在本实施方式中，地选择线152、多条字线154a至154e和串选择线156每个可以由TiSix、TaSix、钨硅化物WSix、钴硅化物CoSix和/或NiSix形成。
在形成虚设沟道结构D(见图2)而不是形成绝缘图案结构132的情形下，多个沟道孔凹陷区域CHR(见图10)当中的在其中将形成虚设沟道结构D的沟道孔凹陷区域CHR可以被各向异性地蚀刻，如参考图15所描述的，然后虚设沟道结构D的通过沟道孔凹陷区域CHR的侧壁暴露的一侧可以被氧化以形成图2所示的非易失性存储器件100。
图17A和图17B是显示在形成字线凹陷区域WLR(见图15)的工艺中在基板110上形成的绝缘图案结构132的相对高度的截面图。
参考图17A和图17B，基板110的其中形成绝缘图案结构132的凹陷的上表面的水平在图17A的截面图与图17B的截面图之间不同。在根据本发明构思的一些实施方式的非易失性存储器件106-1中，基板110的其上形成公共源极线180的凹陷的上表面的水平可以高于基板110的其上形成绝缘图案结构132的上表面的水平。在根据本发明构思的另一些实施方式的非易失性存储器件106-2中，基板110的其上形成公共源极线180的凹陷的上表面的水平可以低于基板110的其上形成绝缘图案结构132的上表面的水平。这是因为填充字线凹陷区域WLR的公共源极线180在形成牺牲绝缘层181并且然后通过蚀刻工艺形成字线凹陷区域WLR之后形成，如参考图10至图16所描述的。在形成参考图15描述的字线凹陷区域WLR的工艺中，根据各向异性蚀刻的程度，基板110的其上形成字线凹陷区域WLR的凹陷的上表面的水平可以不同于基板110的其上形成绝缘图案结构132的凹陷的上表面的水平。
图18是示出根据本发明构思的一些实施方式的非易失性存储器件200的字线结构的层叠结构的平面图。图19是图18中示出的层叠结构的截面图。
参考图18，字线接触270可以形成在字线结构254上，多个虚设接触272可以邻近字线接触270形成。支撑多个字线结构254a至254d(见图19)的多个虚设接触272可以形成在字线接触270的外围周围或附近。虽然在图18中四个虚设接触形成在字线接触270的外围周围的四个位置，也就是说，在字线接触270的右上和右下侧以及字线接触270的左上和左下侧，但是多个虚设接触272的位置不限于此。此外，在字线接触270周围形成的虚设接触272的数目不限于四个，而是可以是一个或多个。
参考图19，多个字线结构254a至254d在与非易失性存储器件200的基板210的主表面垂直的方向上层叠成台阶形式，并且彼此分离开预定距离，多个字线接触270分别连接到多个字线结构254a至254d。多个层间绝缘层264a至264c形成在多个字线结构254a至254d之间。多个字线接触270可以支撑包括多个字线结构254a至254d的层叠结构并且可以用于到外围电路的连接。在多个字线结构254a至254d中，多个虚设接触272可以邻近多个字线接触270形成。多个虚设接触272可以减小或防止包括多个字线结构254a至254d的层叠结构倒塌。包括多个字线结构254a至254d并且还包括多个层间绝缘层264a至264c和多个字线接触270的层叠结构可以被绝缘层280覆盖。
多个虚设接触272可以通过利用如在形成图6中示出的非易失性存储器件102的虚设沟道结构D的工艺(见图7至图11)中所描述的制造方法形成。也就是说，多个虚设接触272中的每个可以形成为虚设沟道结构或可以被绝缘材料填充。在本实施方式中，多个虚设接触272可以由绝缘材料诸如SiO2、Si3N4和/或SiON形成。
图20是根据本发明构思的另一些实施方式的非易失性存储器件300的示意性框图。
参考图20，在非易失性存储器件300中，NAND单元阵列350可以连接到芯电路单元370。例如，NAND单元阵列350可以包括在图2、图6、图14、图16和图17中示出的非易失性存储器件100、102、104、106-1、106-2、108-1、108-2和108-3中的任一非易失性存储器件。芯电路单元370可以包括控制逻辑371、行解码器372、列解码器373、读出放大器374和页缓冲器375。
控制逻辑371可以与行解码器372、列解码器373和页缓冲器375通信。行解码器372可以通过多条串选择线SSL、多条字线WL和多条地选择线GSL与NAND单元阵列350通信。列解码器373可以通过多条位线BL与NAND单元阵列350通信。读出放大器374可以在从NAND单元阵列350输出信号时连接到列解码器373，并且可以在信号被传递到NAND单元阵列350时不连接到列解码器373。
例如，控制逻辑371可以将行地址信号传递到行解码器372，行解码器372可以解码行地址信号，并且通过串选择线SSL、字线WL和地选择线GSL将解码的行地址信号传递到NAND单元阵列350。控制逻辑371可以将列地址信号传递到列解码器373或页缓冲器375，列解码器373可以解码列地址信号并且通过位线BL将解码的列地址信号传递到NAND单元阵列350。NAND单元阵列350的信号可以通过列解码器373被传递到读出放大器374并且被读出放大器374放大，放大的信号可以通过页缓冲器375被传递到控制逻辑371。
图21是根据本发明构思的一些实施方式的存储卡400的框图。
参考图21，存储卡400可以包括安装在壳体430中的控制器410和存储器420。控制器410和存储器420可以彼此交换电信号。例如，存储器420和控制器410可以根据控制器410的命令而彼此交换数据。因此，存储卡400可以在存储器420中存储数据或者从存储器420输出数据到外部。
例如，存储器420可以包括图2、图6、图9、图17A和图17B中示出的非易失性存储器件100、102、104、106-1和106-2中的任一非易失性存储器件。存储卡400可以用作各种便携式装置的数据存储媒体。例如，存储卡400可以包括多媒体卡(MMC)或安全数字卡(SD)。
图22是根据本发明构思的一些实施方式的电子系统500的框图。
参考图22，电子系统500可以包括可以通过总线540彼此交换数据的处理器510、输入/输出装置530和存储芯片520。处理器510可以执行程序并且控制电子系统500。输入/输出装置530可以被用于输入或输出电子系统500的数据。通过利用输入/输出装置530，电子系统500可以连接到外部装置，例如个人计算机或网络以与外部装置交换数据。存储芯片520可以存储用于处理器510的操作的代码和数据。例如，存储芯片520可以包括图2、图6、图9、图17A和图17B中示出的非易失性存储器件100、102、104、106-1和106-2中的任一非易失性存储器件。
电子系统500可以构成或限定需要存储芯片520的各种电子控制装置。例如，电子系统500可以被用于移动电话、MP3播放器、导航装置、SSD和家用电器中。
虽然已经参考本发明构思的示例性实施方式具体地显示和描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种变化而不背离权利要求的精神和范围。
本申请要求享有2014年1月3日在韩国知识产权局提交的第10-2014-0000838号韩国专利申请的权益，其公开通过全文引用结合于此。

Claims (25)

1.一种垂直型非易失性存储器件，包括：
基板；
沟道结构，从所述基板在与所述基板垂直的第一方向上延伸；
多个存储单元叠层，分别包括地选择线、多条字线和串选择线，其中所述地选择线、所述多条字线和所述串选择线顺序地层叠以在所述第一方向上在所述沟道结构的侧表面上彼此分离；
公共源极区，在所述基板的第一表面上在所述多个存储单元叠层当中的存储单元叠层之间；以及
在所述基板中的凹陷区域，所述凹陷区域具有与所述基板的低于所述第一表面的第二表面相应的底部。
2.根据权利要求1所述的垂直型非易失性存储器件，还包括在所述凹陷区域中的第一沟道材料层。
3.根据权利要求2所述的垂直型非易失性存储器件，其中所述第一沟道材料层的上表面高于所述基板的其上设置所述公共源极区的上表面。
4.根据权利要求2所述的垂直型非易失性存储器件，其中所述第一沟道材料层的底表面低于所述基板的所述上表面。
5.根据权利要求2所述的垂直型非易失性存储器件，其中所述第一沟道材料层接触所述公共源极区的侧壁。
6.根据权利要求5所述的垂直型非易失性存储器件，还包括虚设沟道结构，所述虚设沟道结构接触所述公共源极区的所述侧壁并且在所述第一方向上交叠所述第一沟道材料层的上表面的一部分。
7.根据权利要求6所述的垂直型非易失性存储器件，其中所述第一沟道材料层是连接所述虚设沟道结构和所述基板的虚设接触。
8.根据权利要求6所述的垂直型非易失性存储器件，其中所述虚设沟道结构形成为具有半圆形截面。
9.根据权利要求1所述的垂直型非易失性存储器件，其中在所述基板上设置低于所述凹陷区域的所述底部的沟道孔凹陷区域。
10.根据权利要求1所述的垂直型非易失性存储器件，还包括在所述基板上的沟道孔突出部分，所述沟道孔突出部分高于所述凹陷区域的所述底部并且低于所述基板的上表面。
11.一种垂直型非易失性存储器件，包括：
基板；
沟道结构，从所述基板在与所述基板垂直的第一方向上延伸；
多条字线，顺序地层叠以在所述第一方向上沿着所述沟道结构的侧表面彼此间隔开；
公共源极区，在所述多条字线的叠层之间；以及
至少一个虚设沟道结构，邻近所述公共源极区的侧壁，其中所述至少一个虚设沟道结构设置在所述沟道结构和所述公共源极区之间。
12.根据权利要求11所述的垂直型非易失性存储器件，其中所述至少一个虚设沟道结构包括在与所述第一方向垂直的第二方向上设置成行的多个虚设沟道结构。
13.根据权利要求11所述的垂直型非易失性存储器件，其中所述至少一个虚设沟道结构包括沟道层和电荷存储层，其中所述至少一个虚设沟道结构的面对所述公共源极区的表面被阻挡绝缘层覆盖。
14.根据权利要求11所述的垂直型非易失性存储器件，其中所述至少一个虚设沟道结构包括在其中限定无障碍空间的虚设孔。
15.根据权利要求11所述的垂直型非易失性存储器件，其中所述至少一个虚设沟道结构与在最靠近所述虚设沟道结构的字线上的所述沟道结构之间的距离大于在所述字线上所述沟道结构与另一沟道结构之间的距离。
16.根据权利要求11所述的垂直型非易失性存储器件，其中所述至少一个虚设沟道结构的内部包括绝缘材料。
17.根据权利要求16所述的垂直型非易失性存储器件，所述基板的与所述公共源极区接触的所述上表面高于最外面的虚设沟道结构的所述底部。
18.根据权利要求16所述的垂直型非易失性存储器件，所述基板的与所述公共源极区接触的所述上表面低于最外面的虚设沟道结构的所述底部。
19.根据权利要求16所述的垂直型非易失性存储器件，还包括：在所述多条字线上并且分别连接到所述多条字线的多个字线接触，其中所述虚设沟道结构邻近所述多个字线接触的外围设置。
20.根据权利要求11所述的垂直型非易失性存储器件，其中所述公共源极区在所述基板的第一表面上，所述至少一个虚设沟道结构在所述基板的第二表面上，所述第二表面具有与所述第一表面的水平不同的水平。
21.一种垂直沟道非易失性存储器件，包括：
基板，在其表面中包括沟道孔凹陷区域；
沟道结构，从所述基板的所述表面在所述沟道孔凹陷区域当中的沟道孔凹陷区域上竖直地突起；
存储单元叠层，包括沿着所述沟道结构的侧壁交替地层叠的绝缘层和导电层；以及
公共源极线，沿着所述基板的所述表面在所述沟道孔凹陷区域当中的在字线凹陷区域中的其它沟道孔凹陷区域上延伸，所述字线凹陷区域将所述存储单元叠层中的相邻存储单元叠层分离。
22.根据权利要求21所述的垂直沟道非易失性存储器件，其中所述沟道孔凹陷区域当中的在其上具有所述沟道结构的沟道孔凹陷区域与所述沟道孔凹陷区域当中的与其紧邻的所述其它沟道孔凹陷区域之间的距离大于在所述沟道孔凹陷区域当中的彼此紧邻的沟道孔凹陷区域之间的距离。
23.根据权利要求22所述的垂直沟道非易失性存储器件，还包括：
非功能性沟道接触结构，包括在所述沟道孔凹陷区域当中的所述其它沟道孔凹陷区域中的沟道材料层。
24.根据权利要求23所述的垂直沟道非易失性存储器件，还包括：
非功能性虚设沟道结构，从所述基板的表面在所述沟道孔凹陷区域的邻近所述公共源极线的侧壁的所述其它沟道孔凹陷区域上竖直地突起。
25.根据权利要求22所述的垂直沟道非易失性存储器件，其中所述字线凹陷区域和所述沟道孔凹陷区域当中的所述其它沟道孔凹陷区域的相应表面为不共面的。
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