CN109326605A - 垂直半导体器件 - Google Patents

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Abstract

一种垂直半导体器件可以包括导电图案结构、垫结构、多个沟道结构、多个第一虚设结构和多个第二虚设结构。导电图案结构可以在衬底的第一区域中并可以在第一方向上延伸。垫结构可以在衬底的第二区域中与衬底的第一区域的相反侧的每个相邻，并可以接触导电图案结构的侧部。沟道结构可以穿过导电图案结构延伸，并可以规则地布置在衬底上。第一虚设结构可以穿过导电图案结构延伸，并可以设置在衬底的第一区域的与衬底的第二区域相邻的部分中。第二虚设结构可以在衬底上穿过垫结构延伸。沟道结构的每个可以在第一方向上具有第一宽度，第一虚设结构的每个可以在第一方向上具有大于第一宽度的第二宽度。

Description

垂直半导体器件
技术领域
示例实施方式涉及垂直半导体器件，更具体地，涉及垂直NAND闪速存储器件。
背景技术
垂直半导体器件可以包括分别垂直地堆叠在多个层级处的多个存储单元。随着垂直半导体器件中包括的垂直堆叠的存储单元的数量增加，形成存储单元而不用担心增加电故障是不容易的。
发明内容
本发明构思的示例实施方式提供了具有减少的电故障的垂直半导体器件。
根据本发明构思的一示例实施方式，提供了一种垂直半导体器件，其可以包括导电图案结构、垫结构、多个沟道结构、多个第一虚设结构和多个第二虚设结构。导电图案结构可以形成在衬底的第一区域中，并且可以在第一方向上延伸。垫结构可以形成在衬底的第二区域中与衬底的第一区域的相反侧的每个相邻，并且可以接触导电图案结构的侧部。所述多个沟道结构可以穿过导电图案结构延伸，并且可以规则地布置在衬底上。所述多个第一虚设结构可以穿过导电图案结构延伸，并且可以设置在衬底的第一区域的与衬底的第二区域相邻的部分中。所述多个第二虚设结构可以在衬底上穿过垫结构延伸。所述多个沟道结构的每个可以在第一方向上具有第一宽度，所述多个第一虚设结构的每个可以在第一方向上具有大于第一宽度的第二宽度。
根据本发明构思的一示例实施方式，提供了一种垂直半导体器件，其可以包括导电图案结构、垫结构、多个沟道结构、多个第一虚设结构和多个第二虚设结构。导电图案结构可以形成在衬底的第一区域中，并且可以在第一方向上延伸。垫结构可以形成在衬底的第二区域中与衬底的第一区域的相反侧的每个相邻，并且可以接触导电图案结构的侧部。所述多个沟道结构可以穿过导电图案结构延伸，并且可以规则地布置在衬底上。所述多个第一虚设结构可以穿过导电图案结构延伸，并且可以设置在衬底的第一区域的与衬底的第二区域相邻的部分中。所述多个第二虚设结构可以在衬底上穿过垫结构延伸。所述多个沟道结构中的在第一方向上的相邻沟道结构可以具有第一节距，所述多个沟道结构中的沟道结构和所述多个第一虚设结构中的在第一方向上与所述多个沟道结构中的所述沟道结构相邻的第一虚设结构可以具有大于第一节距的第二节距。
根据本发明构思的一示例实施方式，提供了一种垂直半导体器件，其可以包括导电图案结构、垫结构、多个沟道结构、多个第一虚设结构和多个第二虚设结构。导电图案结构可以形成在衬底的第一区域中，并且可以在第一方向上延伸。垫结构可以形成在衬底的第二区域中与衬底的第一区域的相反侧的每个相邻，并且可以接触导电图案结构的侧部。所述多个沟道结构可以穿过导电图案结构延伸，并且可以规则地布置在衬底上。所述多个第一虚设结构可以穿过导电图案结构延伸，并且可以设置在衬底的第一区域的与衬底的第二区域相邻的部分中。所述多个第一虚设结构的每个的上表面可以具有与所述多个沟道结构的每个的上表面的形状不同的形状。所述多个第二虚设结构可以在衬底上穿过垫结构延伸。
附图说明
本发明构思的示例实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1和2分别是示出根据本发明构思的一示例实施方式的垂直半导体器件的剖视图和俯视图；
图3是图2中的部分“A1”的放大俯视图；
图4是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图；
图5是图4中的部分“A2”的放大俯视图；
图6是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图；
图7是图6中的部分“A3”的放大俯视图；
图8是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图；
图9是图8中的部分“A4”的放大俯视图；
图10是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图；
图11是图10中的部分“A5”的放大俯视图；
图12是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图；
图13是图12中的部分“A6”的放大俯视图；
图14是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图；
图15至25是示出根据本发明构思的一示例实施方式的制造垂直半导体器件的方法的阶段的剖视图和俯视图；
图26是示出根据本发明构思的一示例实施方式的垂直半导体器件的剖视图；
图27和28是示出根据本发明构思的一示例实施方式的制造垂直半导体器件的方法的阶段的剖视图；
图29是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图；
图30是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图；
图31是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图；以及
图32是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图。
因为图1-32中的附图旨在为了说明的目的，所以附图中的元件未必按比例绘制。例如，为了清楚的目的，一些元件可能被放大或夸大。
具体实施方式
图1和2分别是示出根据本发明构思的一示例实施方式的垂直半导体器件的剖视图和俯视图。图3是图2中的部分“A1”的放大俯视图。图1是沿图2的线I-I'截取的剖视图。
参照图1、2和3，衬底100可以包括第一区域R1和第二区域R2，在第一区域R1中存储单元可以以三维被形成，在第二区域R2中连接到存储单元的布线可以被形成。存储单元可以在第一区域R1中垂直地堆叠在衬底100上。
导电图案结构140、沟道结构122和第一虚设结构124可以形成在第一区域R1中。垫结构142、第二虚设结构126和接触插塞136可以形成在第二区域R2中。
衬底100可以是半导体衬底，并且可以包括例如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底或绝缘体上硅(SOI)衬底。
首先，将描述第一区域R1的导电图案结构140。
导电图案结构140可以包括在衬底100上交替地且重复地一个堆叠在另一个上的导电图案134和绝缘层102。导电图案134可以在基本上垂直于衬底100的上表面(即基本上垂直于第一方向和第二方向)的第三方向上彼此间隔开。导电图案134可以通过绝缘层102彼此电隔开。
导电图案结构140可以在第一方向上延伸。在本发明构思的一示例实施方式中，多个导电图案结构140可以在基本上垂直于第一方向的第二方向上彼此间隔开。
导电图案结构140中的导电图案134可以包括地选择线(GSL)、串选择线(SSL)和在GSL与SSL之间的多个字线。GSL可以在导电图案134的最下面，并且最靠近衬底100。
导电图案134可以包括金属。在本发明构思的一示例实施方式中，导电图案134可以包括金属图案和壁垒图案。金属图案可以包括例如钨(W)、铜(Cu)、钴(Co)、铝(Al)等中的至少一种，壁垒图案可以包括例如钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)等中的至少一种。
在下文中，将描述第二区域R2中的垫结构142。
垫结构142可以接触导电图案结构140的在第一方向上的相反端的每个，并且导电图案结构140和垫结构142可以合并成在第一方向上延伸的单个主体。例如，衬底100的第二区域R2中的垫结构142可以与衬底100的第一区域R1的相反侧的每个相邻，并且可以接触导电图案结构140的侧部。
垫结构142可以包括交替地且重复地一个堆叠在另一个上的导电图案134和绝缘层102。也就是，垫结构142中的导电图案134和导电图案结构140中的导电图案134可以合并成包括基本相同的材料的单个主体。此外，垫结构142中的绝缘层102和导电图案结构140中的绝缘层102可以合并成包括基本相同的材料的单个主体。
在本发明构思的一示例实施方式中，垫结构142可以具有阶梯形状。也就是，导电图案134在第一方向上的边缘部分可以具有阶梯形状，使得导电图案134可以在第三方向上具有不同的层级。导电图案134的每个边缘部分可以是导电图案134的不被上方紧挨的另一导电图案134垂直重叠的部分。换言之，随着导电图案134离衬底100越近，导电图案134在第一方向上的长度可以越大。具有不同层级的导电图案134的边缘部分可以分别充当其上可形成接触插塞的垫。在本发明构思的一示例实施方式中，垫结构142中的垫的数量可以与导电图案结构140中的堆叠的导电图案134的数量基本相同。
在本发明构思的一示例实施方式中，垫结构142可以在第一方向和第二方向的每个上包括台阶部分。例如，垫结构142可以包括在第一方向上分别设置于多个层级处的多个台阶、以及在第二方向上分别设置于每个层级中的多个子层级处的多个台阶。例如，如图2所示，垫结构142可以包括在第一方向上分别设置于多个层级处的4个台阶、以及在第二方向上分别设置于多个子层级处的2个台阶。在图2中，垫结构中的线可以是台阶的界面。
第一上绝缘夹层108可以在第二区域R2中覆盖垫结构142。第二上绝缘夹层128可以在第二区域R2和第一区域R1中分别形成于第一上绝缘夹层108和导电图案结构140上。
第一上绝缘夹层108和第二上绝缘夹层128的每个的上表面可以是基本上平坦的。
沟道结构122和第一虚设结构124可以在第一区域R1中沿第三方向穿过导电图案结构140延伸，并且可以具有柱形状。第一虚设结构124可以设置在第一区域R1的与第二区域R2相邻的边缘部分中。第二虚设结构126可以在第二区域R2中沿第三方向穿过第一上绝缘夹层108和垫结构142延伸，并且可以具有柱形状。
在本发明构思的一示例实施方式中，沟道结构122可以在第一区域R1中形成于沟道孔中，沟道孔沿第三方向穿过导电图案结构140延伸并暴露衬底100的上表面。第一虚设结构124可以在第一区域R1的与第二区域R2相邻的边缘部分中形成于第一虚设孔中，第一虚设孔沿第三方向穿过导电图案结构140延伸并暴露衬底100的上表面。第二虚设结构126可以形成在第二虚设孔中，第二虚设孔沿第三方向穿过第一上绝缘夹层108和垫结构142延伸并暴露衬底100的上表面。在本发明构思的一示例实施方式中，沟道孔、第一虚设孔和第二虚设孔的形成以及沟道结构122、第一虚设结构124和第二虚设结构126的形成可以同时执行。或者，在制造垂直半导体器件的工艺中，沟道孔、第一虚设孔和第二虚设孔可以分开形成和/或沟道结构122、第一虚设结构124和第二虚设结构126可以分开形成。
在本发明构思的一示例实施方式中，沟道孔、第一虚设孔和第二虚设孔的下部分别还可以形成半导体图案112。半导体图案112可以形成在衬底100与沟道结构122之间、衬底100与第一虚设结构124之间以及衬底100与第二虚设结构126之间。沟道结构122、第一虚设结构124和第二虚设结构126的每个可以形成在半导体图案112上，但本发明构思不限于此。例如，在本发明构思的一示例实施方式中，沟道结构122、第一虚设结构124和第二虚设结构126的每个可以直接接触衬底100。
沟道结构122以及第一虚设结构124和第二虚设结构126可以具有基本相同的堆叠结构。在本发明构思的一示例实施方式中，沟道结构122以及第一虚设结构124和第二虚设结构126的每个可以包括电介质结构114、沟道116、填充绝缘图案118和上导电图案120。然而，本发明构思不限于此。例如，在沟道结构122、第一虚设结构124和第二虚设结构126的堆叠结构中，它们中的任何两个可以基本相同，或者全部三个彼此不同。例如，沟道结构122和第一虚设结构124可以具有基本相同的堆叠结构，但是沟道结构122和第一虚设结构124的基本相同的堆叠结构可以不同于第二虚设结构126的堆叠结构。
在本发明构思的一示例实施方式中，沟道116可以具有中空圆筒形状或杯状形状。沟道116可以包括多晶体硅(多晶硅)或单晶硅。沟道116的一部分可以掺杂以例如硼(B)的p型杂质。填充绝缘图案118可以形成在沟道116上以填充沟道116的内部空间。填充绝缘图案118可以包括例如硅氧化物(SiO2)的绝缘材料。在本发明构思的一示例实施方式中，沟道116可以具有实心圆柱形状或柱形状，在这种情况下，可以不形成填充绝缘图案118。电介质结构114可以围绕沟道116的外侧壁。电介质结构114可以包括顺序地堆叠在沟道116的外侧壁上的隧道绝缘层、电荷存储层和阻挡电介质层。阻挡电介质层可以包括例如硅氧化物(SiO2)的氧化物，或者例如铪氧化物(HfO2)或铝氧化物(Al2O3)的金属氧化物。电荷存储层可以包括例如硅氮化物(Si3N4)的氮化物，或者例如铪氧化物(HfO2)或铝氧化物(Al2O3)的金属氧化物。隧道绝缘层可以包括例如硅氧化物(SiO2)的氧化物。阻挡电介质层中包括的材料的介电常数可以高于隧道绝缘层中包括的材料的介电常数。上导电图案120可以形成在沟道孔、第一虚设孔和第二虚设孔的每个的上部。也就是，上导电图案120可以形成在电介质结构114、沟道116和填充绝缘图案118上。
半导体图案112可以包括例如多晶硅或单晶硅。
在下文中，将参照图2和3描述沟道结构122以及第一虚设结构124和第二虚设结构126。
多个沟道结构122可以被规则地布置。在本发明构思的一示例实施方式中，设置在每一行(r)的沟道结构122可以在第一方向上线形地布置。如
图2和3所示的垂直半导体器件的俯视图所示，设置在偶数行和奇数行的沟道结构122可以在第二方向上以Z字形样式布置。
沟道结构122的上表面可以具有拥有第一宽度W1的直径的圆形形状。沟道结构122可以在第一方向上彼此间隔开第一距离d1。设置在相邻列(c)的相邻结构的中心部分之间的距离被定义为节距。沟道结构122可以设置为具有第一节距P1。
在本发明构思的一示例实施方式中，导电图案结构140和沟道结构122可以形成存储单元。
在本发明构思的一示例实施方式中，大多数的导电图案结构140和沟道结构122可以形成存储单元。然而，与第一虚设结构124相邻的一些沟道结构122可以形成可不被电操作的虚设单元。
多个第一虚设结构124可以布置在第一区域R1的与第二区域R2相邻的部分中。在本发明构思的一示例实施方式中，第一虚设结构124可以在第二区域R2的边界与沟道结构122的最靠近第二区域R2的边界的(布置在第二方向上的)列之间设置于第一区域R1中。第一虚设结构124可以在第二方向上对准。第一虚设结构124和与第一虚设结构124相邻的沟道结构122可以在第二方向上以Z字形样式布置。例如，如图2和3所示的垂直半导体器件的俯视图所示，第一虚设结构124以及分别来自最靠近第二区域R2的边界的两个相邻列的每个的沟道结构122可以在第二方向上以Z字形样式布置。
第一虚设结构124和与第一虚设结构124相邻的沟道结构122可以设置为具有与第一节距P1不同的第二节距P2。第二节距P2被定义为第一虚设结构124的中心部分与第一方向上的相邻列的相邻沟道结构122的中心部分之间的距离。在本发明构思的一示例实施方式中，第二节距P2可以大于第一节距P1。第一虚设结构124的布置和形状可以不同于沟道结构122的布置和形状。例如，在俯视图中，第一虚设结构124的形状可以不同于沟道结构122的形状。
第一虚设结构124的上表面可以具有椭圆形形状，该椭圆形形状在第一方向上具有比沟道结构122的上表面的长度长的长度。在本发明构思的一示例实施方式中，第一虚设结构124的上表面可以在第一方向上具有大于第一宽度W1的第二宽度W2，并在第二方向上具有第一宽度W1。例如，第一虚设结构124的上表面可以具有椭圆形形状，该椭圆形形状的长轴可以在第一方向上具有第二宽度W2，并且其短轴可以在第二方向上具有第一宽度W1。
第一虚设结构124和沟道结构122可以在第一方向上彼此间隔开第一距离d1。由于第一虚设结构124的上表面可以在第一方向上具有大于第一宽度W1的第二宽度W2，第二节距P2可以大于第一节距P1。
第一虚设结构124和沟道结构122可以具有基本相同的堆叠结构。然而，电信号不经由第一虚设结构124施加，使得导电图案结构140和第一虚设结构124可不形成实际存储单元。
多个第二虚设结构126可以彼此间隔开大于第一距离d1的距离。因此，第二虚设结构126的密度可以低于沟道结构122的密度和第一虚设结构124的密度。而且，第二虚设结构126可以设置为具有大于第二节距P2的节距。
第二虚设结构126可以充当用于支撑布线结构的支撑图案。
如上所述，沟道结构122可以设置为具有第一节距P1。第一虚设结构124和与第一虚设结构124相邻的沟道结构122可以设置为具有第二节距P2。第二虚设结构126可以设置为具有大于第二节距P2的节距。
第一虚设结构124和沟道结构122可以共用作为实际存储单元的元件的导电图案结构140。因此，当第一虚设结构124具有缺陷时，电故障可经由第一虚设结构124所共用的导电图案结构140发生在实际存储单元处。
第一虚设结构124可以与第二虚设结构126相邻，第二虚设结构126具有与沟道结构122的密度大不相同的密度。虽然第一虚设结构124旨在具有与沟道结构122的布置和/或形状基本相同的布置和/或形状，但是第一虚设结构124可以形成为具有与沟道结构122的形状不同的形状。例如，用于形成第一虚设结构124的第一虚设孔和用于形成沟道结构122的沟道孔可以通过使用相同的掩模版执行光刻工艺而形成。在这种情况下，沟道孔可以正常地形成。然而，第一虚设孔可能不暴露衬底100的上表面，或者第一虚设孔可能具有比沟道孔的宽度小的宽度。例如，通过光刻工艺，第一虚设孔可能未充分地敞开以形成正常的孔，而沟道孔则被正常地形成。当第一虚设孔不暴露衬底100的上表面(这可称为未敞开故障)或者具有小宽度时，半导体图案112不会形成，或者第一虚设结构124中包括的层不会正常地形成。
由于第一虚设结构124和与第一虚设结构124相邻的沟道结构122设置为具有第二节距P2，当形成第一虚设结构124时，第一虚设孔的未敞开故障可以减少。因此，第一虚设结构124的故障可以减少。当第一虚设结构124具有减少的缺陷时，经由第一虚设结构124所共用的导电图案结构140在实际存储单元处由这些缺陷导致的电故障也可以减少。
接触插塞136(参照图2)可以在垫结构142中的每个导电图案134上穿过第一上绝缘夹层108和第二上绝缘夹层128形成。接触插塞136中的至少一个可以形成在垫结构142中的每个导电图案134的上表面上。在本发明构思的一示例实施方式中，接触插塞136可以包括壁垒图案和金属图案。金属图案可以包括例如钨(W)、铜(Cu)、钴(Co)、铝(Al)等中的至少一种，壁垒图案可以包括例如钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)等中的至少一种。
布线可以形成在接触插塞136上。
在示例实施方式中，如图2所示，包括导电图案结构140、沟道结构122、第一虚设结构124、垫结构142、第二虚设结构126和接触插塞136的多个结构可以布置在第二方向上，并且可以彼此间隔开。绝缘图案144可以形成在所述多个结构之间。
图4是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图。图5是图4中的部分“A2”的放大俯视图。
除第一虚设结构的形状和/或尺寸之外，图4和5所示的垂直半导体器件可以与参照图1至3所示的垂直半导体器件基本相同。
参照图4和5，多个第一虚设结构124可以在第二区域R2的边界与沟道结构122的最靠近第二区域R2的边界的列之间形成于第一区域R1中。第一虚设结构124和与第一虚设结构124相邻的沟道结构122可以设置为具有与第一节距P1不同的第二节距P2。第一虚设结构124和与第一虚设结构124相邻的沟道结构122可以具有彼此不同的形状，或者可以具有相同的形状但具有彼此不同的尺寸。
在本发明构思的一示例实施方式中，第一虚设结构124的上表面可以具有圆形形状，该圆形形状具有大于沟道结构122的第一宽度W1的第二宽度W2的直径。第一虚设结构124和沟道结构122可以在第一方向上彼此间隔开第一距离d1。由于第一虚设结构124的上表面可以具有大于第一宽度W1的第二宽度W2的直径，第二节距P2可以大于第一节距P1。
如上所述，第一虚设结构124和与第一虚设结构124相邻的沟道结构122可以布置为具有第二节距P2，使得第一虚设结构124的故障可以减少。当第一虚设结构124具有减少的缺陷时，经由第一虚设结构124所共用的导电图案结构140在实际存储单元处由这些缺陷导致的电故障也可以减少。
图6是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图。图7是图6中的部分“A3”的放大俯视图。
除第一虚设结构的形状之外，图6和7所示的垂直半导体器件可以与参照图1至3所示的垂直半导体器件基本相同。
参照图6和7，第一虚设结构124和与第一虚设结构124相邻的沟道结构122可以设置为具有与第一节距P1不同的第二节距P2。第一虚设结构124和与第一虚设结构124相邻的沟道结构122可以具有彼此不同的形状。
在本发明构思的一示例实施方式中，第一虚设结构124的上表面可以具有等腰三角形形状。该等腰三角形的下底可以与第二区域R2的边界相邻。第一虚设结构124的上表面可以在第一方向上具有大于第一宽度W1的第二宽度W2。例如，该等腰三角形的高度可以具有第二宽度W2。
第一虚设结构124和沟道结构122可以在第一方向上彼此间隔开第一距离d1。由于第一虚设结构124的上表面可以具有大于第一宽度W1的第二宽度W2，第二节距P2可以大于第一节距P1。因此，第一虚设结构124的故障可以减少。当第一虚设结构124具有减少的缺陷时，经由第一虚设结构124所共用的导电图案结构140在实际存储单元处由这些缺陷导致的电故障也可以减少。
图8是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图。图9是图8中的部分“A4”的放大俯视图。
除第一虚设结构的形状之外，图8和9所示的垂直半导体器件可以与参照图1至3所示的垂直半导体器件基本相同。
参照图8和9，第一虚设结构124和与第一虚设结构124相邻的沟道结构122可以设置为具有与第一节距P1不同的第二节距P2。第一虚设结构124和与第一虚设结构124相邻的沟道结构122可以具有彼此不同的形状。
在本发明构思的一示例实施方式中，第一虚设结构124的上表面可以具有等腰三角形形状。该等腰三角形的下底可以朝向第一区域R1的中央部分取向。第一虚设结构124的上表面可以在第一方向上具有大于第一宽度W1的第二宽度W2。例如，该等腰三角形的高度可以具有第二宽度W2。
第一虚设结构124和沟道结构122可以在第一方向上彼此间隔开第一距离d1。由于第一虚设结构124的上表面可以具有大于第一宽度W1的第二宽度W2，第二节距P2可以大于第一节距P1。因此，第一虚设结构124的故障可以减少。当第一虚设结构124具有减少的缺陷时，经由第一虚设结构124所共用的导电图案结构140在实际存储单元处由这些缺陷导致的电故障也可以减少。
图10是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图。图11是图10中的部分“A5”的放大俯视图。
除第一虚设结构的形状之外，图10和11所示的垂直半导体器件可以与参照图1至3所示的垂直半导体器件基本相同。
参照图10和11，第一虚设结构124和与第一虚设结构124相邻的沟道结构122可以设置为具有与第一节距P1不同的第二节距P2。第一虚设结构124和与第一虚设结构124相邻的沟道结构122可以具有彼此不同的形状。
在本发明构思的一示例实施方式中，第一虚设结构124的上表面可以具有菱形形状。该菱形的长对角线可以设置在第一方向上。该菱形的长对角线可以在第一方向上具有大于第一宽度W1的第二宽度W2。
第一虚设结构124和沟道结构122可以在第一方向上彼此间隔开第一距离d1。由于第一虚设结构124的上表面可以具有大于第一宽度W1的第二宽度W2，第二节距P2可以大于第一节距P1。因此，第一虚设结构124的故障可以减少。当第一虚设结构124具有减少的缺陷时，经由第一虚设结构124所共用的导电图案结构140在实际存储单元处由这些缺陷导致的电故障也可以减少。
图12是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图。图13是图12中的部分“A6”的放大俯视图。
除第一虚设结构的形状之外，图12和13所示的垂直半导体器件可以与参照图1至3所示的垂直半导体器件基本相同。
参照图12和13，第一虚设结构124和与第一虚设结构124相邻的沟道结构122可以设置为具有与第一节距P1不同的第二节距P2。第一虚设结构124和与第一虚设结构124相邻的沟道结构122可以具有彼此不同的形状。
在本发明构思的一示例实施方式中，第一虚设结构124的上表面可以具有在第二方向上延伸的线形形状。该线形形状可以是例如矩形形状。具有线形形状的多个第一虚设结构124可以在第二方向上彼此对准。至少两个沟道结构122可以设置为与第一虚设结构124中的一个相邻。第一虚设结构124可以在第一方向上具有与第一宽度W1基本相同或大于第一宽度W1的第三宽度W3。
第一虚设结构124和沟道结构122可以在第一方向上彼此间隔开第一距离d1。第二节距P2可以大于第一节距P1。
用于形成第一虚设结构124的第一虚设孔的体积可以大于用于形成沟道结构122的沟道孔的体积。因此，当第一虚设孔被形成时，第一虚设孔的未敞开故障可以减少。而且，第一虚设结构124的故障可以减少。当第一虚设结构124具有减少的缺陷时，经由第一虚设结构124所共用的导电图案结构140在实际存储单元处由这些缺陷导致的电故障也可以减少。
图14是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图。
除第一虚设结构的形状之外，图14所示的垂直半导体器件可以与参照图1至3所示的垂直半导体器件基本相同。
参照图14，第一虚设结构124和与第一虚设结构124相邻的沟道结构122可以设置为具有与第一节距P1不同的第二节距P2。第一虚设结构124和与第一虚设结构124相邻的沟道结构122可以具有彼此不同的形状。
在本发明构思的一示例实施方式中，第一虚设结构124的上表面可以具有在第二方向上延伸的线形形状。具有线形形状的一个第一虚设结构124可以形成在每个导电图案结构140中。第一虚设结构124可以在第一方向上具有与第一宽度W1基本相同或大于第一宽度W1的第三宽度W3。
第一虚设结构124和沟道结构122可以在第一方向上彼此间隔开第一距离d1。第二节距P2可以大于第一节距P1。
用于形成第一虚设结构124的第一虚设孔的体积可以大于用于形成沟道结构122的沟道孔的体积。因此，当第一虚设孔被形成时，第一虚设孔的未敞开故障可以减少。而且，第一虚设结构124的故障可以减少。当第一虚设结构124具有减少的缺陷时，经由第一虚设结构124所共用的导电图案结构140在实际存储单元处由这些缺陷导致的电故障也可以减少。
图15至25是示出根据本发明构思的一示例实施方式的制造垂直半导体器件的方法的阶段的剖视图和俯视图。
图15、16、18、19、21、23和25是剖视图，图17、20、22和24是俯视图。在下文中，可主要描述制造图1、2和3所示的垂直半导体器件的方法。
参照图15，绝缘层102和牺牲层104可以在衬底100上交替地且重复地堆叠，以在衬底100的第一区域R1和第二区域R2中形成初始模制结构106。
在本发明构思的一示例实施方式中，最下面的绝缘层102可以充当垫绝缘层。最上面的绝缘层102可以具有比初始模制结构106内的绝缘层102中的其它绝缘层的厚度大的厚度。
在本发明构思的一示例实施方式中，绝缘层102可以由基于氧化物的材料形成，可以包括例如硅氧化物(SiO2)、硅碳氧化物(SiCO)、氢化的硅碳氧化物(SiCOH)、硅氟氧化物(SiOF)等中的至少一种。在本发明构思的一示例实施方式中，牺牲层104可以由基于氮化物的材料形成，例如硅氮化物(Si3N4)和/或硅硼氮化物(SiBN)。
参照图16和17，初始模制结构106在第二区域R2中的边缘部分可以被顺序地蚀刻以形成初始台阶模制结构106a。在本发明构思的一示例实施方式中，第二区域R2中的初始台阶模制结构106a可以在第一方向和第二方向的每个上具有阶梯形状。形成在第一方向和第二方向上的台阶的数量可不受限制。
第一区域R1中的初始台阶模制结构106a的牺牲层104可以通过后续工艺用存储单元的导电图案替换。
在第二区域R2中的初始台阶模制结构106a中，每个层级处的每个台阶可以充当垫区域，该垫区域通过后续工艺电连接到存储单元的导电图案。
参照图18，第一上绝缘夹层108可以在初始台阶模制结构106a上形成。第一上绝缘夹层108的上表面可以是基本上平坦的。
在本发明构思的一示例实施方式中，第一上绝缘夹层108可以通过沉积氧化物层并平坦化该氧化物层的上表面而形成，该氧化物层包括例如硅氧化物(SiO2)、硅碳氧化物(SiCO)、氢化的硅碳氧化物(SiCOH)和硅氟氧化物(SiOF)中的至少一种。平坦化工艺可以包括化学机械抛光(CMP)工艺和/或回蚀刻工艺。
参照图19和20，初始台阶模制结构106a和第一上绝缘夹层108可以被各向异性地蚀刻，以形成暴露衬底100的上表面的多个孔110a、110b和110c。孔110a、110b和110c可以穿过初始台阶模制结构106a和第一上绝缘夹层108形成。例如，多个沟道孔110a和多个第一虚设孔110b可以在第一区域R1中穿过初始台阶模制结构106a形成。多个第二虚设孔110c可以在第二区域R2中穿过初始台阶模制结构106a和第一上绝缘夹层108形成。第一虚设孔110b可以设置于第一区域R1在第一方向上的与第二区域R2相邻的边缘部分处。例如，第一虚设孔110b可以在第二区域R2的边界与沟道孔110a的最靠近第二区域R2的边界的列之间设置于第一区域R1中。
沟道结构随后可以在沟道孔110a中形成。第一虚设结构随后可以在第一虚设孔110b中形成。第二虚设结构随后可以在第二虚设孔110c中形成。因此，沟道结构、第一虚设结构和第二虚设结构可以分别具有根据沟道孔110a、第一虚设孔110b和第二虚设孔110c的布置和形状的布置和形状。
在本发明构思的一示例实施方式中，沟道孔110a可以设置为具有第一节距P1。每个沟道孔110a的上表面可以具有圆形形状以具有第一宽度W1。沟道孔110a可以在第一方向上彼此间隔开第一距离d1。
第一虚设孔110b和与第一虚设孔110b相邻的沟道孔110a可以设置为具有与第一节距P1不同的第二节距P2。在本发明构思的一示例实施方式中，第二节距P2可以大于第一节距P1。因此，第一虚设孔110b的布置和形状可以不同于沟道孔110a的布置和形状。
第二虚设孔110c可以在第一方向上彼此间隔开大于第一距离d1的距离。第二虚设孔110c可以设置为具有大于第二节距P2的节距。
在俯视图中，第一虚设孔110b的形状可以不同于沟道孔110a的形状。
第一虚设孔110b和第二虚设孔110c以及沟道孔110a可以通过光刻工艺形成。在光刻工艺中，用于形成第一虚设孔110b的掩模版、用于形成沟道孔110a的掩模版和用于形成第二虚设孔110c的掩模版可以彼此不同。在光刻工艺中，第一虚设孔110b和第二虚设孔110c以及沟道孔110a可以同时或者分开形成。
在本发明构思的一示例实施方式中，当制造图1至3所示的垂直半导体器件时，用于形成第一虚设孔110b的掩模版可以在第一方向上具有长矩形形状。因此，第一虚设孔110b的上表面可以具有椭圆形状，该椭圆形状的长轴可以在第一方向上。在本发明构思的一示例实施方式中，第一虚设孔110b的上表面可以在第一方向上具有大于第一宽度W1的第二宽度W2，并在第二方向上具有第一宽度W1。例如，第一虚设孔110b的上表面可以具有椭圆形状，该椭圆形状的长轴可以在第一方向上具有第二宽度W2，并且其短轴可以在第二方向上具有第一宽度W1。
在本发明构思的一示例实施方式中，当制造图4和5所示的垂直半导体器件时，用于形成第一虚设孔110b的掩模版可以具有正方形形状，该正方形形状具有大于第一宽度W1的第二宽度W2。因此，第一虚设孔110b的上表面可以具有圆形形状，该圆形形状具有与第二宽度W2基本相同的直径。
在本发明构思的一示例实施方式中，当制造图6和7所示的垂直半导体器件时，第一虚设孔110b的上表面可以具有等腰三角形形状。该等腰三角形的下底可以与第二区域R2的边界相邻。
在本发明构思的一示例实施方式中，当制造图8和9所示的垂直半导体器件时，第一虚设孔110b的上表面可以具有等腰三角形形状。该等腰三角形的下底可以朝向第一区域R1的中央部分取向。
在本发明构思的一示例实施方式中，当制造图10和11所示的垂直半导体器件时，第一虚设孔110b的上表面可以具有菱形形状。
在本发明构思的一示例实施方式中，当制造图12和13所示的垂直半导体器件时，第一虚设孔110b的上表面可以具有在第二方向上延伸的线形形状。具有线形形状的多个第一虚设孔110b可以在第二方向上对准，并且可以彼此间隔开。
在本发明构思的一示例实施方式中，当制造图14所示的垂直半导体器件时，第一虚设孔110b的上表面可以具有在第二方向上延伸的线形形状。
如上所述，图1至14所示的垂直半导体器件中的一个可以根据第一虚设孔110b的布置和形状而被制造。在本发明构思的一示例实施方式中，第一虚设孔110b的上表面的形状可以包括但不限于圆形形状、椭圆形状、三角形形状、菱形形状、正方形形状、矩形形状、线形形状和多边形形状。多边形形状可以包括用直线形成的形状，并且可以包括例如三角形、四边形、五边形、六边形等。此外，这里用于第一虚设孔110b的多边形形状也可以包括用具有多边形形状的掩模版形成的第一虚设孔110b的形状。在这种情况下，在形成第一虚设孔110b中使用的光刻工艺之后，在第一虚设孔110b的最终形状中，掩模版中的多边形形状的直线可以被弯曲和/或掩模版中的多边形形状的边缘可以被圆化。
由于第一虚设孔110b和与第一虚设孔110b相邻的沟道孔110a可以设置为具有第二节距P2，第一虚设孔110b的未敞开故障可以减少。而且，随后形成的第一虚设结构的故障可以减少。当随后形成的第一虚设结构具有减少的缺陷时，实际存储单元处由这些缺陷导致的电故障也可以减少。
参照图21，半导体图案112可以在由沟道孔110a、第一虚设孔110b和第二虚设孔110c的每个暴露的衬底100的上表面上形成。沟道结构122可以被形成以填充每个沟道孔110a。第一虚设结构124可以被形成以填充每个第一虚设孔110b。第二虚设结构126可以被形成以填充每个第二虚设孔110c。沟道结构122、第一虚设结构124和第二虚设结构126的每个可以形成在半导体图案112上。
半导体图案112可以通过使用由沟道孔110a、第一虚设孔110b和第二虚设孔110c暴露的衬底100的上表面作为籽晶的选择性外延生长(SEG)工艺而形成。沟道结构122可以形成在半导体图案112上以填充沟道孔110a。第一虚设结构124可以形成在半导体图案112上以填充第一虚设孔110b。第二虚设结构126可以形成在半导体图案112上以填充第二虚设孔110c。沟道结构122、第一虚设结构124和第二虚设结构126可以具有基本相同的堆叠结构，并且在许多情形下可以同时形成。
在本发明构思的一示例实施方式中，沟道结构122、第一虚设结构124和第二虚设结构126的每个可以包括电介质结构114、沟道116、填充绝缘图案118和上导电图案120。电介质结构114可以包括隧道绝缘层、电荷存储层和阻挡电介质层。沟道116可以形成在半导体图案112和电介质结构114上。填充绝缘图案118可以形成在沟道116上以填充沟道116的内部空间。上导电图案120可以形成在电介质结构114、沟道116和填充绝缘图案118上。沟道结构122以及第一虚设结构124和第二虚设结构126可以具有与上述结构基本相同的堆叠结构。然而，本发明构思不限于此。例如，在沟道结构122、第一虚设结构124和第二虚设结构126的堆叠结构中，它们中的任何两个可以基本相同，或者全部三个彼此不同。例如，沟道结构122和第一虚设结构124可以具有基本相同的堆叠结构，但是沟道结构122和第一虚设结构124的基本相同的堆叠结构可以不同于第二虚设结构126的堆叠结构。
沟道结构122的布置和形状可以与沟道孔110a的布置和形状相同。第一虚设结构124的布置和形状可以与第一虚设孔110b的布置和形状相同。第二虚设结构126的布置和形状可以与第二虚设孔110c的布置和形状相同。例如，根据第一虚设孔110b的布置和形状，沟道结构122、第一虚设结构124和第二虚设结构126可以具有图1至14所示的垂直半导体器件中的一个的布置和形状。然而，第一虚设结构124的上表面的形状可以包括但不限于圆形形状、椭圆形状、三角形形状、菱形形状、正方形形状、矩形形状、线形形状和多边形形状。
参照图22和23，第二上绝缘夹层128可以在第一上绝缘夹层108和初始台阶模制结构106a上形成。第二上绝缘夹层128的上表面可以是基本上平坦的。
初始台阶模制结构106a以及第一上绝缘夹层108和第二上绝缘夹层128可以被各向异性地蚀刻，以形成在第一方向上延伸的开口130。因此，初始台阶模制结构106a可以被分成多个隔开的段，以在开口130之间形成台阶模制结构106b。衬底100的上表面可以被开口130暴露。
由开口130暴露的牺牲层104可以被去除以在绝缘层102之间形成间隙132。在本发明构思的一示例实施方式中，牺牲层104可以通过各向同性蚀刻工艺被去除。
当牺牲层104被去除时，绝缘层102可以由沟道结构122以及第一虚设结构124和第二虚设结构126稳定地支撑。间隙132可以在绝缘层102之间沿第一方向和第二方向水平地延伸，并且可以部分地暴露沟道结构122的侧壁、第一虚设结构124的侧壁和第二虚设结构126的侧壁。
参照图24和25，导电层可以被形成以填充间隙132，使得导电图案134可以在第一区域R1和第二区域R2中形成。因此，包括交替地且重复地一个堆叠在另一个上的导电图案134和绝缘层102的导电图案结构140可以在第一区域R1中形成。包括交替地且重复地一个堆叠在另一个上的导电图案134和绝缘层102并具有阶梯形状的垫结构142可以在第二区域R2中形成。
绝缘图案144可以被形成以填充开口130。
接触插塞136可以分别在垫结构142的导电图案134上穿过第一上绝缘夹层108和第二上绝缘夹层128形成。在本发明构思的一示例实施方式中，至少一个接触插塞136可以形成在垫结构142中的每个导电图案134上。接触插塞136可以与第二虚设结构126间隔开。
电连接到接触插塞136的布线可以形成在第二上绝缘夹层128上。布线可以在第二方向上延伸。
如上所述，根据本发明构思的一示例实施方式的垂直半导体器件可以被制造。
图26是示出根据本发明构思的一示例实施方式的垂直半导体器件的剖视图。
除第二虚设结构的堆叠结构之外，图26所示的垂直半导体器件可以与参照图1至3所示的垂直半导体器件基本相同。
参照图26，第一虚设结构124和沟道结构122可以具有基本相同的堆叠结构。第二虚设结构126a的堆叠结构可以不同于第一虚设结构124和沟道结构122的每个的堆叠结构。
在本发明构思的一示例实施方式中，第二虚设结构126a可以仅包括例如硅氧化物(SiO2)的绝缘材料。
第二虚设结构126a的布置可以与参照图1至3所示的第二虚设结构的布置基本相同。
在本发明构思的一示例实施方式中，图26所示的垂直半导体器件可以与参照图4至14所示的垂直半导体器件中的一个基本相同。然而，第二虚设结构126a可以具有包括绝缘材料的柱形状。
图27和28是示出根据本发明构思的一示例实施方式的制造垂直半导体器件的方法的阶段的剖视图。
参照图27，可以对衬底100执行参照图15至18所示的工艺。
第一区域R1中的初始台阶模制结构106a可以被各向异性地蚀刻，以形成多个沟道孔110a和多个第一虚设孔110b。
半导体图案112可以在由沟道孔110a和第一虚设孔110b暴露的衬底100的上表面上形成。沟道结构122可以在半导体图案112上形成以填充沟道孔110a，第一虚设结构124可以在半导体图案112上形成以填充第一虚设孔110b。
参照图28，第二区域R2中的初始台阶模制结构106a和第一上绝缘夹层108可以被各向异性地蚀刻，以形成多个第二虚设孔110c。绝缘材料可以被形成以填充第二虚设孔110c，并且该绝缘材料可以被平坦化以形成多个第二虚设结构126a。绝缘材料可以包括例如硅氧化物(SiO2)。
形成沟道结构122和第一虚设结构124以及形成第二虚设结构126a可以分开执行。因此，沟道结构122和第一虚设结构124可以具有基本相同的堆叠结构，而第二虚设结构126a可以具有与沟道结构122和第一虚设结构124的每个的堆叠结构不同的堆叠结构。
第二虚设结构126a的形成可以首先被执行。在本发明构思的一示例实施方式中，在第二虚设结构126a被形成以填充第二虚设孔110c之后，沟道结构122和第一虚设结构124可以分别被形成以填充沟道孔110a和第一虚设孔110b。
参照图22至25所示的工艺可以被执行，从而可以制造图26所示的垂直半导体器件。
图29是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图。
除第一虚设结构的列数之外，图29所示的垂直半导体器件可以与参照图1至3所示的垂直半导体器件基本相同。
参照图29，第一虚设结构125和与第一虚设结构125相邻的沟道结构122可以具有彼此不同的形状。
多个第一虚设结构125可以布置在第一区域R1中与第二区域R2相邻。在本发明构思的一示例实施方式中，第一虚设结构125可以在第二区域R2的边界与沟道结构122的最靠近第二区域R2的边界的列之间以多列设置于第一区域R1中。例如，如图29所示，第一虚设结构125可以在第二区域R2的边界与沟道结构122的最靠近第二区域R2的边界的列之间以两列设置于第一区域R1中。
第一虚设结构125的形状可以与参照图1至3所示的第一虚设结构的形状基本相同。例如，第一虚设结构125的上表面可以具有椭圆形状，该椭圆形状在第一方向上的长轴比沟道结构122的上表面的长度更长。在本发明构思的一示例实施方式中，第一虚设结构125的上表面可以在第一方向上具有大于第一宽度W1的第二宽度W2，并在第二方向上具有第一宽度W1。例如，第一虚设结构125的上表面可以具有椭圆形状，该椭圆形状的长轴可以在第一方向上具有第二宽度W2，并且其短轴可以在第二方向上具有第一宽度W1。
图30是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图。
除第一虚设结构的列数之外，图30所示的垂直半导体器件可以与参照图10和11所示的垂直半导体器件基本相同。
参照图30，第一虚设结构125和与第一虚设结构125相邻的沟道结构122可以具有彼此不同的形状。
多个第一虚设结构125可以布置在第一区域R1中与第二区域R2相邻。在本发明构思的一示例实施方式中，第一虚设结构125可以在第二区域R2的边界与沟道结构122的最靠近第二区域R2的边界的列之间以多列设置于第一区域R1中。例如，如图30所示，第一虚设结构125可以在第二区域R2的边界与沟道结构122的最靠近第二区域R2的边界的列之间以两列设置于第一区域R1上。
第一虚设结构125的形状可以与参照图10至11所示的第一虚设结构的形状基本相同。例如，第一虚设结构125的上表面可以具有菱形形状。该菱形的长对角线可以在第一方向上具有大于第一宽度W1的第二宽度W2。
在本发明构思的一示例实施方式中，第一虚设结构125可以与图4至9或图12至14所示的垂直半导体器件中的一个的第一虚设结构基本相同。然而，第一虚设结构125可以在第二区域R2的边界与沟道结构122的最靠近第二区域R2的边界的列之间以两列设置于第一区域R1中。
图31是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图。
除第一虚设结构的形状之外，图31所示的垂直半导体器件可以与参照图1至3所示的垂直半导体器件基本相同。
参照图31，第一虚设结构125a和与第一虚设结构125a相邻的沟道结构122可以具有彼此不同的形状。
第一虚设结构125a可以设置在第一区域R1中与第二区域R2相邻。第一虚设结构125a的上表面可以不具有规则的形状。在本发明构思的一示例实施方式中，第一虚设结构125a的上表面可以在第二方向上延伸。第一虚设结构125a的侧壁可以是弯曲的。
当第一虚设结构125a的形状不同于沟道结构122的形状时，用于形成虚设孔的光刻工艺的余量可以增加。因此，用于形成第一虚设结构125a的虚设孔的故障可以减少。而且，第一虚设结构125a的故障可以减少。当第一虚设结构125a具有减少的缺陷时，由这些缺陷导致的垂直半导体器件的电故障也可以减少。
图32是示出根据本发明构思的一示例实施方式的垂直半导体器件的俯视图。
除第一虚设结构的形状之外，图32所示的垂直半导体器件可以与参照图1至3所示的垂直半导体器件基本相同。
参照图32，第一虚设结构125b和与第一虚设结构125b相邻的沟道结构122可以具有彼此不同的形状。
第一虚设结构125b可以设置在第一区域R1中与第二区域R2相邻。第一虚设结构125b的上表面可以不具有规则的形状。在本发明构思的一示例实施方式中，第一虚设结构125b的上表面可以具有多边形形状。第一虚设结构125b的上表面可以大于沟道结构122的上表面。用于形成第一虚设结构125b的第一虚设孔的体积可以大于用于形成沟道结构122的沟道孔的体积。因此，当第一虚设孔被形成时，第一虚设孔的未敞开故障可以减少。而且，第一虚设结构125b的故障可以减少。当第一虚设结构125b具有减少的缺陷时，实际存储单元处由这些缺陷导致的电故障也可以减少。
前述内容是对本发明构思的示例实施方式的说明，并且将不被解释为对其的限制。虽然已经描述了一些具体的示例实施方式，但是本领域技术人员将容易理解，在示例实施方式中可以进行许多修改而实质上不背离如由所附权利要求限定的本发明构思的精神和范围。
本申请要求享有2017年7月31日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2017-0096992号的优先权，其内容通过引用全文合并于此。

Claims (25)

1.一种垂直半导体器件，包括：
在衬底的第一区域中的导电图案结构，所述导电图案结构在第一方向上延伸；
在所述衬底的第二区域中与所述衬底的所述第一区域的相反侧的每个相邻的垫结构，所述垫结构接触所述导电图案结构的侧部；
穿过所述导电图案结构延伸的多个沟道结构，所述多个沟道结构规则地布置在所述衬底上；
穿过所述导电图案结构延伸的多个第一虚设结构，所述多个第一虚设结构设置在所述衬底的所述第一区域的与所述衬底的所述第二区域相邻的部分中；以及
在所述衬底上穿过所述垫结构延伸的多个第二虚设结构，
其中所述多个沟道结构的每个在所述第一方向上具有第一宽度，所述多个第一虚设结构的每个在所述第一方向上具有大于所述第一宽度的第二宽度。
2.根据权利要求1所述的垂直半导体器件，其中所述导电图案结构和所述垫结构包括交替地且重复地一个堆叠在另一个上的导电图案和绝缘层，并且所述垫结构在所述第一方向上具有阶梯形状。
3.根据权利要求2所述的垂直半导体器件，还包括在所述垫结构中的所述导电图案的每个上的接触插塞。
4.根据权利要求1所述的垂直半导体器件，其中所述多个沟道结构中的在所述第一方向上的相邻沟道结构具有第一节距，所述多个沟道结构中的沟道结构和所述多个第一虚设结构中的在所述第一方向上与所述多个沟道结构中的所述沟道结构相邻的第一虚设结构具有大于所述第一节距的第二节距。
5.根据权利要求4所述的垂直半导体器件，其中所述多个第二虚设结构中的在所述第一方向上的相邻第二虚设结构具有大于所述第二节距的第三节距。
6.根据权利要求1所述的垂直半导体器件，其中所述多个第一虚设结构的每个的上表面具有椭圆形状，该椭圆形状的长轴存在于所述第一方向上并且比所述多个沟道结构的每个的上表面在所述第一方向上的宽度更长。
7.根据权利要求1所述的垂直半导体器件，其中所述多个第一虚设结构的每个的上表面具有圆形形状、三角形形状或多边形形状。
8.根据权利要求1所述的垂直半导体器件，其中所述多个第一虚设结构的每个的上表面具有在垂直于所述第一方向的第二方向上延伸的线形形状。
9.根据权利要求1所述的垂直半导体器件，其中所述多个第一虚设结构在垂直于所述第一方向的第二方向上彼此线形地对准。
10.根据权利要求9所述的垂直半导体器件，其中所述多个第一虚设结构和与所述多个第一虚设结构相邻的多个沟道结构在所述第二方向上以Z字形样式设置。
11.根据权利要求1所述的垂直半导体器件，其中所述多个沟道结构、所述多个第一虚设结构和所述多个第二虚设结构具有基本相同的堆叠结构。
12.根据权利要求1所述的垂直半导体器件，其中所述多个沟道结构和所述多个第一虚设结构具有基本相同的堆叠结构，所述多个沟道结构和所述多个第二虚设结构具有彼此不同的堆叠结构。
13.根据权利要求1所述的垂直半导体器件，其中所述多个沟道结构沿所述第一方向在每行彼此线形地对准，所述多个沟道结构中在奇数行的沟道结构和所述多个沟道结构中在偶数行的沟道结构沿垂直于所述第一方向的第二方向以Z字形样式设置。
14.一种垂直半导体器件，包括：
在衬底的第一区域中的导电图案结构，所述导电图案结构在第一方向上延伸；
在所述衬底的第二区域中与所述衬底的所述第一区域的相反侧的每个相邻的垫结构，所述垫结构接触所述导电图案结构的侧部；
穿过所述导电图案结构延伸的多个沟道结构，所述多个沟道结构规则地布置在所述衬底上；
穿过所述导电图案结构延伸的多个第一虚设结构，所述多个第一虚设结构设置在所述衬底的所述第一区域的与所述衬底的所述第二区域相邻的部分中；以及
在所述衬底上穿过所述垫结构延伸的多个第二虚设结构，
其中所述多个沟道结构中的在所述第一方向上的相邻沟道结构具有第一节距，所述多个沟道结构中的沟道结构和所述多个第一虚设结构中的在所述第一方向上与所述多个沟道结构中的所述沟道结构相邻的第一虚设结构具有大于所述第一节距的第二节距。
15.根据权利要求14所述的垂直半导体器件，其中所述导电图案结构和所述垫结构包括交替地且重复地一个堆叠在另一个上的导电图案和绝缘层，并且所述垫结构在所述第一方向上具有阶梯形状。
16.根据权利要求14所述的垂直半导体器件，其中所述多个第一虚设结构的每个的上表面具有椭圆形状，该椭圆形状的长轴存在于所述第一方向上并且比所述多个沟道结构的每个的上表面在所述第一方向上的宽度更长。
17.根据权利要求14所述的垂直半导体器件，其中所述多个第一虚设结构的每个的上表面具有圆形形状、三角形形状或多边形形状。
18.根据权利要求14所述的垂直半导体器件，其中所述多个第一虚设结构的每个的上表面具有在垂直于所述第一方向的第二方向上延伸的线形形状。
19.根据权利要求14所述的垂直半导体器件，其中所述多个沟道结构、所述多个第一虚设结构和所述多个第二虚设结构具有基本相同的堆叠结构。
20.根据权利要求14所述的垂直半导体器件，其中所述多个沟道结构和所述多个第一虚设结构具有基本相同的堆叠结构，所述多个沟道结构和所述多个第二虚设结构具有彼此不同的堆叠结构。
21.一种垂直半导体器件，包括：
在衬底的第一区域中的导电图案结构，所述导电图案结构在第一方向上延伸；
在所述衬底的第二区域中与所述衬底的所述第一区域的相反侧的每个相邻的垫结构，所述垫结构接触所述导电图案结构的侧部；
穿过所述导电图案结构延伸的多个沟道结构，所述多个沟道结构规则地布置在所述衬底上；
穿过所述导电图案结构延伸的多个第一虚设结构，所述多个第一虚设结构设置在所述衬底的所述第一区域的与所述衬底的所述第二区域相邻的部分中，其中所述多个第一虚设结构的每个的上表面具有与所述多个沟道结构的每个的上表面的形状不同的形状；以及
在所述衬底上穿过所述垫结构延伸的多个第二虚设结构。
22.根据权利要求21所述的垂直半导体器件，其中所述多个沟道结构的每个的所述上表面在所述第一方向上具有第一宽度，所述多个第一虚设结构的每个的所述上表面在所述第一方向上具有大于所述第一宽度的第二宽度。
23.根据权利要求21所述的垂直半导体器件，其中所述多个沟道结构中的在所述第一方向上的相邻沟道结构具有第一节距，所述多个沟道结构中的沟道结构和所述多个第一虚设结构中的在所述第一方向上与所述多个沟道结构中的所述沟道结构相邻的第一虚设结构具有大于所述第一节距的第二节距。
24.根据权利要求21所述的垂直半导体器件，其中所述多个第一虚设结构的每个的所述上表面具有椭圆形状，该椭圆形状的长轴存在于所述第一方向上并且比所述多个沟道结构的每个的所述上表面在所述第一方向上的宽度更长。
25.根据权利要求21所述的垂直半导体器件，其中所述多个第一虚设结构的每个的所述上表面具有圆形形状、三角形形状或多边形形状。
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