CN106972024A - 三维半导体器件 - Google Patents

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Abstract

本公开提供了三维半导体器件。一种三维(3D)半导体器件包括：多个栅电极，在垂直于基板的顶表面的方向上层叠在基板上；沟道结构，穿过该多个栅电极并连接到基板；以及孔隙，设置在基板中并位于沟道结构下面。

Description

三维半导体器件
技术领域
本公开涉及一种半导体器件，更具体地，涉及包括三维布置的存储单元的三维(3D)半导体存储器件。
背景技术
半导体器件的更高的集成度正被实现以满足消费者对于优异的性能和低廉的价格的需求。在半导体器件的情形下，由于它们的集成度是决定产品价格的重要因素，所以期望提高的集成度。在通常的二维或平面半导体存储器件的情形下，由于它们的集成度主要由单位存储单元占据的面积决定，所以集成度极大地受精细图案形成技术的水平影响。然而，提高图案精细度所需的昂贵工艺设备对提高二维或平面半导体器件的集成度设置了实际限制。
为了克服这样的限制，已经提出包括三维布置的存储单元的三维半导体器件。
发明内容
本发明构思的示范性实施方式提供具有改善的电特性的三维半导体器件。
本发明构思的示范性实施方式提供高度可靠的三维半导体器件。
根据本发明构思的示范性实施方式，一种三维半导体器件包括：多个栅电极，在垂直于基板的顶表面的方向上层叠在基板上；沟道结构，穿过该多个栅电极并连接到基板；以及孔隙(void)，设置在基板中并位于沟道结构下面。
根据本发明构思的示范性实施方式，一种三维半导体器件包括：多个栅电极，在垂直于基板的顶表面的第一方向上层叠在基板上；沟道结构，设置在通孔中，其中该通孔穿过该多个栅电极以及基板的至少一部分，并且沟道结构在第一方向上延伸；以及孔隙，设置在通孔中并位于沟道结构下面。沟道结构包括与基板接触的下半导体图案，并且下半导体图案包括形成孔隙的内表面的一部分的底表面。
根据本发明构思示范性实施方式，一种三维(3D)半导体器件包括：设置在基板上的下部栅电极；设置在基板上的多个上部栅电极，其中下部栅电极和该多个上部栅电极在垂直于基板的顶表面的方向上顺序地层叠在基板上；通孔，穿透下部栅电极、该多个上部栅电极以及基板的一部分；下半导体图案，设置在通孔的下部区域中并部分地设置在基板内；残余物层(residue layer)，包括碳和氧中的至少一种，设置在通孔的下部区域中且在下半导体图案下面；以及孔隙，设置在通孔的下部区域中且在残余物层和下半导体图案之间，其中孔隙的上边界由下半导体图案的底表面限定，孔隙的下边界由残余物层的上表面限定。
附图说明
通过参照附图详细描述本发明构思的示范性实施方式，本发明构思的以上和其它的特征将变得更加明显，在附图中：
图1是示意性地示出根据本发明构思的示范性实施方式的三维半导体存储器件的单元阵列的电路图。
图2是示出根据本发明构思的示范性实施方式的三维半导体存储器件的透视图。
图3是根据本发明构思的示范性实施方式的沿图2的线I-I'截取的截面图。
图4是示意性地示出根据本发明构思的示范性实施方式的下半导体图案和设置在下半导体图案下面的孔隙的图。
图5A和图5B是根据本发明构思的示范性实施方式的分别沿图4的线A-A'和B-B'截取的截面图。
图6是根据本发明构思的示范性实施方式的图3的部分“Q”的放大图。
图7至图15是沿图2的线I-I'截取的截面图，用于示出根据本发明构思的示范性实施方式的制造三维存储器件的方法。
具体实施方式
以下将参照附图更全面地描述本发明构思的示范性实施方式。图1是示意性地示出根据本发明构思的示范性实施方式的三维(3D)半导体存储器件的单元阵列的电路图。
参照图1，示范性实施方式中的三维半导体存储器件的单元阵列包括公共源极线CSL、多条位线BL、以及设置在公共源极线CSL与位线BL之间的多个单元串CSTR。
公共源极线CSL可以是设置在基板上的导电图案或形成在基板中的杂质区。位线BL可以是与基板垂直间隔开的导电图案(例如金属线)。位线BL可以被二维地布置，多个单元串CSTR可以并联连接到每条位线BL。单元串CSTR可以共同连接到公共源极线CSL。例如，多个单元串CSTR可以设置在位线BL和公共源极线CSL之间。在示范性实施方式中，多条公共源极线CSL可以被提供且二维地布置在基板上，如图1所示。在示范性实施方式中，公共源极线CSL可以被施加有相同的电压。在示范性实施方式中，公共源极线CSL可以彼此分离从而可以被独立地控制。
每个单元串CSTR可以包括联接到公共源极线CSL的接地选择晶体管GST、联接到相应的位线BL的串选择晶体管SST、以及设置在接地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接。
公共源极线CSL可以公共地连接到接地选择晶体管GST的源极区。至少一条接地选择线GSL、多条字线WL0-WL3以及多条串选择线SSL可以设置在公共源极线CSL和位线BL之间，并可以分别用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。此外，每个存储单元晶体管MCT可以包括数据存储元件。
图2是示出根据本发明构思的示范性实施方式的三维半导体存储器件的透视图。图3是根据本发明构思的示范性实施方式的沿图2的线I-I'截取的截面图。图4是示意性地示出根据本发明构思的示范性实施方式的下半导体图案和设置在下半导体图案下面的孔隙的图。图5A和图5B是根据本发明构思的示范性实施方式的分别沿图4的线A-A'和B-B'截取的截面图。图6是根据本发明构思的示范性实施方式的图3的部分“Q”的放大图。
参照图2和图3，在示范性实施方式中，三维半导体存储器件包括叠层SS，该叠层SS包括交替且重复地层叠在基板100上的绝缘层110和栅电极。基板100可以是例如硅(Si)晶片、锗(Ge)晶片或硅锗(SiGe)晶片。栅电极可以包括在基板100上的下部栅电极150L和层叠在下部栅电极150L上的上部栅电极150U。
当在平面图中观看时，叠层SS可以是例如平行于第一方向D1延伸的线形结构。下部栅电极150L和上部栅电极150U可以层叠在第三方向D3上，该第三方向D3垂直于第一方向D1和交叉第一方向D1的第二方向D2两者。第一方向D1和第二方向D2可以基本上平行于基板100的顶表面，第三方向D3可以基本上垂直于基板100的顶表面。下部栅电极150L和上部栅电极150U可以通过提供在下部栅电极150L和上部栅电极150U之间的绝缘层110而在第三方向D3上彼此间隔开。绝缘层110可以由例如硅层、硅氧化物层、硅碳化物层、硅氮氧化物层和硅氮化物层中的至少一种形成，或包括例如硅层、硅氧化物层、硅碳化物层、硅氮氧化物层和硅氮化物层中的至少一种。下部栅电极150L和上部栅电极150U可以由例如单晶硅、多晶硅、金属和导电的金属氮化物中的至少一种形成，或包括例如单晶硅、多晶硅、金属和导电的金属氮化物中的至少一种。
下绝缘层105可以提供在基板100和叠层SS之间。下绝缘层105可以由例如硅氧化物层、硅氮化物层和高k电介质层(例如，铝氧化物和铪氧化物)中的至少一种形成，或者包括例如硅氧化物层、硅氮化物层和高k电介质层(例如，铝氧化物和铪氧化物)中的至少一种。在示范性实施方式中，下绝缘层105比绝缘层110薄。
基板100可以包括用杂质掺杂的公共源极区170。公共源极区170可以提供在基板100中且在叠层SS的两侧。当在平面图中观看时，公共源极区170可以是在第一方向D1上延伸的线形结构，并可以在第二方向D2上彼此间隔开。
在示范性实施方式中，沟道结构CS穿过叠层SS并电连接到基板100。在示范性实施方式中，当在平面图中观看时，多个沟道结构CS提供在叠层SS中并布置在第一方向D1上。在示范性实施方式中，当在平面图中观看时，所述多个沟道结构CS在第一方向D1上布置成Z字形图案(zigzag pattern)。
沟道结构CS可以包括下半导体图案LSP和上半导体图案USP。在示范性实施方式中，下半导体图案LSP穿过叠层SS的下部和基板100的一部分，并连接到基板100。在示范性实施方式中，上半导体图案USP穿过叠层SS的上部并连接到下半导体图案LSP。在示范性实施方式中，下半导体图案LSP部分地设置在基板100内，并且上半导体图案USP与基板100间隔开。下半导体图案LSP设置在上半导体图案USP和基板100之间。孔隙118设置在下半导体图案LSP和残留物层115之间。根据示范性实施方式，孔隙118是不包括3D半导体存储器件的制造期间使用的半导体材料的空的空间。
上半导体图案USP可以像例如中空管一样成形。上半导体图案USP可以具有闭合的底部。上半导体图案USP的内部空间可以用绝缘间隙填充图案130填充。上半导体图案USP可以具有位于比下半导体图案LSP的顶表面低的水平处的底表面。例如，上半导体图案USP可以具有插入到下半导体图案LSP中的底部。
上半导体图案USP可以包括第一半导体图案120和第二半导体图案125。第一半导体图案120可以覆盖叠层SS的内侧表面。第一半导体图案120可以是具有敞开的顶部和底部的管状结构。第一半导体图案120可以与下半导体图案LSP间隔开。也就是，第一半导体图案120和下半导体图案LSP彼此不接触。第二半导体图案125可以是具有闭合底部的管状结构。第二半导体图案125的内部空间可以用绝缘间隙填充图案130填充。第二半导体图案125可以与第一半导体图案120的内侧表面和下半导体图案LSP的上部接触。第二半导体图案125可以具有位于比下半导体图案LSP的顶表面低的水平处的底表面。例如，第二半导体图案125可以包括插入到下半导体图案LSP中的部分。因此，第一半导体图案120可以通过第二半导体图案125电连接到下半导体图案LSP。
第一半导体图案120和第二半导体图案125由半导体材料形成。例如，第一半导体图案120和第二半导体图案125可以是由例如硅(Si)、锗(Ge)或其任何混合制成的掺杂或本征半导体层。第一半导体图案120和第二半导体图案125可以具有例如单晶、非晶或多晶的晶体结构。
下半导体图案LSP可以由具有与基板100相同的导电类型的半导体材料形成。在示范性实施方式中，下半导体图案LSP可以是利用基板100作为籽晶层外延生长的半导体外延图案。在这种情形下，下半导体图案LSP的至少一部分可以具有单晶或多晶结构。下半导体图案LSP可以与基板100的内表面接触。下半导体图案LSP可以是例如插入到基板100的顶部中的柱状结构。
残留物层115可以提供在基板100中，并可以设置在沟道结构CS下面。残留物层115可以包含例如碳和氧中的至少一种。在示范性实施方式中，孔隙118形成在沟道结构CS和残留物层115之间。
在其中多个沟道结构CS被提供在每个叠层SS中的示范性实施方式中，所述多个沟道结构CS可以在基板100上水平地彼此间隔开。此外，多个残留物层115可以提供在基板100中，并可以彼此水平地间隔开。每个残留物层115可以局部地形成在沟道结构CS中的相应一个下面。例如，残留物层115可以分别局限在沟道结构CS下面。类似地，多个孔隙118可以形成在基板100中，并可以彼此水平地间隔开。每个孔隙118可以插设在沟道结构CS和残留物层115的相应一对之间。例如，每个孔隙118可以插设在沟道结构CS中的相应一个与残留物层115中的相应一个之间。
如图2和图3所示，在示范性实施方式中，栅电极(例如下部栅电极150L和上部栅电极150U)在垂直于基板100的顶表面的方向上层叠在基板100上。沟道结构CS穿过栅电极并连接(例如电连接)到基板100。孔隙118设置在基板100中并位于沟道结构CS下面。此外，在示范性实施方式中，3D半导体器件包括多个沟道结构CS和多个孔隙118。沟道结构CS在基本上平行于基板100的顶表面的方向上彼此间隔开，孔隙118在基本上平行于基板100的顶表面的方向上彼此间隔开，并且每个孔隙118位于沟道结构CS中的相应一个下面，如图2和图3所示。
如图4、图5A和图5B所示，在示范性实施方式中，残留物层115被局部地提供在基板100中且在下半导体图案LSP下面。孔隙118形成在下半导体图案LSP与残留物层115之间。下半导体图案LSP具有比基板100的顶表面低并构成孔隙118的内表面的一部分的底表面LSP_L。在示范性实施方式中，下半导体图案LSP的底表面LSP_L具有弯曲的形状。在示范性实施方式中，残留物层115具有顶表面115_U，该顶表面115_U与下半导体图案LSP的底表面LSP_L一起构成/形成孔隙118的内表面。孔隙118可以由下半导体图案LSP的底表面LSP_L和残留物层115的顶表面115_U限定。也就是，孔隙118可以是其边界由下半导体图案LSP和残留物层115限定的空的空间。在示范性实施方式中，残留物层115的顶表面115_U可以是基本上平坦的(例如，精确地平坦或在测量误差内几乎精确地平坦)。
在示范性实施方式中，多个下半导体图案LSP和多个残留物层115提供在基板100中。所述多个下半导体图案LSP彼此水平地间隔开，所述多个残留物层115也彼此水平地间隔开。每个残留物层115局部地形成在下半导体图案LSP中的相应一个下面。例如，残留物层115可以分别局部地形成在下半导体图案LSP下面。多个孔隙118被提供在基板100中，并彼此水平地间隔开。每个孔隙118被插设在下半导体图案LSP和残留物层115的相应一对之间。例如，每个孔隙118可以插设在下半导体图案LSP中的相应一个与残留物层115中的相应一个之间。
返回参照图2和图3，在示范性实施方式中，叠层SS包括邻近下半导体图案LSP的下部栅电极150L以及邻近上半导体图案USP的上部栅电极150U。在示范性实施方式中，下部栅电极150L用作参照图1描述的接地选择晶体管GST的栅电极。例如，在3D NAND快闪存储器件中，下部栅电极150L可以用作用于控制公共源极区170和下半导体图案LSP之间的电连接的接地选择晶体管GST的栅电极。上部栅电极150U中的一些可以用作参照图1描述的存储单元晶体管MCT的栅电极。位于叠层SS的最高水平处的上部栅电极150U可以用作参照图1描述的串选择晶体管SST的栅电极。例如，在3D NAND快闪存储器件中，该上部栅电极150U可以用作用于控制位线BL和沟道结构CS之间的电连接的串选择晶体管SST的栅电极。
邻近下半导体图案LSP的绝缘层110中的至少一个可以与下半导体图案LSP的侧表面接触(例如直接接触)。例如，下半导体图案LSP可以以这样的方式提供使得其顶表面的一部分位于比下部栅电极150L的顶表面高的水平。栅电介质图案162可以设置在下半导体图案LSP和下部栅电极150L之间。栅电介质图案162可以包括例如硅氧化物层。在示范性实施方式中，栅电介质图案162通过氧化下半导体图案LSP的一部分而形成。
在示范性实施方式中，垂直绝缘体140插设在叠层SS和上半导体图案USP之间。垂直绝缘体140可以是例如具有敞开的顶部和底部的管状结构。垂直绝缘体140的底表面可以与下半导体图案LSP的顶表面的至少一部分接触(例如直接接触)。
参照图6，垂直绝缘体140可以包括存储元件或数据存储元件。例如，垂直绝缘体140可以包括快闪存储器件的电荷存储层CL。存储在垂直绝缘体140中的数据可以利用例如福勒-诺得海姆(Fowler-Nordheim，FN)隧道效应改变，其中FN隧道效应可以由上半导体图案USP和上部栅电极150U之间的电压差引起。可选地，垂直绝缘体140可以包括表现出例如相变或可变电阻性能的层，其配置为基于其它的物理效应在其中存储数据。
在示范性实施方式中，垂直绝缘体140包括顺序层叠的电荷存储层CL和隧道绝缘层TL。隧道绝缘层TL与上半导体图案USP接触(例如直接接触)，并且电荷存储层CL插设在隧道绝缘层TL和上部栅电极150U之间。在示范性实施方式中，垂直绝缘体140还包括插设在电荷存储层CL和上部栅电极150U之间的阻挡绝缘层BIL。
电荷存储层CL可以包括例如硅氮化物层、硅氮氧化物层、富硅的氮化物层、纳米晶体硅层和层叠的俘获层中的至少一个。隧道绝缘层TL可以包括例如具有比电荷存储层CL的带隙大的带隙的材料。例如，隧道绝缘层TL可以是硅氧化物层。阻挡绝缘层BIL可以包括例如具有比电荷存储层CL的带隙大的带隙的材料。在示范性实施方式中，阻挡绝缘层BIL可以是例如硅氧化物层、硅氮化物层和/或硅氮氧化物层。
在示范性实施方式中，垂直绝缘体140包括插设在上半导体图案USP和绝缘层110之间的盖层。盖层可以与绝缘层110接触(例如直接接触)，并可以被上部栅电极150U垂直分成多段。在示范性实施方式中，盖层垂直延伸以包括插置在上半导体图案USP和上部栅电极150U之间的部分。盖层可以包含例如具有相对于电荷存储层CL的蚀刻选择性的绝缘材料，并且是与绝缘层110不同类型的材料。例如，盖层可以是硅层、硅氧化物层、多晶硅层、硅碳化物层和硅氮化物层中的至少一种，但是盖层可以被选择为包括与绝缘层110不同的材料。在示范性实施方式中，盖层可以是例如高k电介质层(例如，钽氧化物(Ta2O5)、钛氧化物(TiO2)、铪氧化物(HfO2)和/或锆氧化物(ZrO2))中的至少一种。
返回参照图2和图3，在示范性实施方式中，水平绝缘体160设置在下部栅电极150L和上部栅电极150U的每个的顶表面和底表面上。每个水平绝缘体160还可以包括插置在上部栅电极150U和垂直绝缘体140之间或在下部栅电极150L和栅电介质图案162之间的部分。每个水平绝缘体160可以包括单层或多个层。在示范性实施方式中，每个水平绝缘体160可以包括阻挡绝缘层，其可以被用作电荷捕获型快闪存储器件的存储层的一部分。
在示范性实施方式中，导电垫165设置在上半导体图案USP上。导电垫165的顶表面可以与叠层SS的顶表面基本上共平面(例如，精确地共平面或在测量误差内几乎精确地共平面)，并且导电垫165的底表面可以与上半导体图案USP接触(例如直接接触)。在示范性实施方式中，垂直绝缘体140设置在导电垫165和绝缘层110之间。导电垫165可以是例如掺杂区域，或可以包括导电材料。
电极分离图案180可以提供在叠层SS的两侧。电极分离图案180可以提供为分别覆盖公共源极区170。
在示范性实施方式中，位线BL设置在叠层SS上并跨越叠层SS。位线BL通过接触插塞PLG联接到导电垫165，并通过层间绝缘层190而与叠层SS垂直地间隔开。
图7至图15是沿图2的线I-I'截取的截面图，用于示出根据本发明构思的示范性实施方式的制造三维存储器件的方法。
参照图7，在示范性实施方式中，下绝缘层105形成在基板100上。基板100可以是例如硅晶片、锗晶片或硅锗晶片。下绝缘层105可以是例如硅氧化物层。下绝缘层105可以通过例如热氧化工艺或沉积工艺形成。
牺牲层106和绝缘层110交替地且重复地沉积在下绝缘层105上，从而形成分层结构TS。
在一示范性实施方式中，牺牲层106形成为具有基本上相同的厚度。在一示范性实施方式中，牺牲层106中的最高层和最低层形成为比设置在其间的其它层厚。在一示范性实施方式中，绝缘层110形成为具有基本上相同的厚度。然而，在某些示范性实施方式中，绝缘层110中的至少一个可以具有不同于其它绝缘层110的厚度。在示范性实施方式中，下绝缘层105比牺牲层106和形成在其上的绝缘层110薄。
牺牲层106和绝缘层110可以通过例如热化学气相沉积(CVD)工艺、等离子体增强CVD工艺、物理CVD工艺或原子层沉积(ALD)工艺形成。
在示范性实施方式中，牺牲层106和绝缘层110形成为具有相对于彼此的蚀刻选择性。例如，牺牲层106可以是硅层、硅氧化物层、硅碳化物层、硅氮氧化物层和硅氮化物层中的至少一种。绝缘层110也可以是硅层、硅氧化物层、硅碳化物层、硅氮氧化物层和硅氮化物层中的至少一种，但是为不同于牺牲层106的材料。例如，在一示范性实施方式中，牺牲层106由硅氮化物层形成，并且绝缘层110由硅氧化物层形成。在一示范性实施方式中，牺牲层106由导电材料形成，并且绝缘层110由绝缘材料形成。
参照图8，在示范性实施方式中，通孔H形成为穿过分层结构TS并暴露基板100。多个通孔H可以形成在分层结构TS中，并且当在平面图中观看时可以被二维地布置。在示范性实施方式中，通孔H布置在第一方向D1上。在一示范性实施方式中，通孔H在第一方向D1上布置成Z字形图案。返回参照图2和图3，在示范性实施方式中，通孔H穿过栅电极(例如下部栅电极150L和上部栅电极150U)以及基板100的一部分，并且沟道结构CS设置在通孔H中。残留物层115和孔隙118设置在通孔H的下部区域中。孔隙118的上边界由下半导体图案LSP的底表面限定，并且孔隙118的下边界由残留物层115的上表面限定。下半导体图案LSP的底表面可以具有弯曲的形状，并且残留物层115的上表面可以具有基本上平的形状(例如，如本领域普通技术人员将理解的，精确地平坦或在测量误差内几乎精确地平坦)。
通孔H的形成可以包括在分层结构TS上形成具有限定通孔H的位置的多个开口的第一掩模图案、然后利用第一掩模图案作为蚀刻掩模各向异性地蚀刻分层结构TS。第一掩模图案可以由相对于牺牲层106和绝缘层110具有蚀刻选择性的材料形成。蚀刻工艺可以进行从而以过蚀刻的方式蚀刻基板100的顶表面，因此，基板100的顶表面可以部分地凹进。也就是，基板100的至少一部分可以通过通孔H凹进。在示范性实施方式中，如图8所示，通孔H的位于基板100中的下部区域可以具有在朝向基板100的顶表面的方向上(例如，在第三方向D3上)增大的宽度。
在蚀刻工艺之后，蚀刻残留物可以沉积在通孔H的侧表面和底表面上以形成残留物层115。残留物层115还可以包括例如形成在通孔H的侧表面和底表面上的自然氧化物层。残留物层115可以包含例如碳和氧中的至少一种。
取决于各向异性蚀刻工艺的蚀刻特性，残留物层115可以形成为在通孔H的底表面上比在通孔H的侧表面上厚。例如，在示范性实施方式中，残留物层115在通孔H的侧表面上具有第一厚度T1并在通孔H的底表面上具有第二厚度T2。第二厚度T2大于第一厚度T1。
参照图9，进行清洁工艺以从通孔H去除残留物层115的至少一部分。清洁工艺可以利用例如其中使用NH3或Cl2气体的等离子体处理工艺、灰化工艺和/或剥离工艺进行。
清洁工艺可以被进行直到残留物层115从通孔H的侧表面去除。因此，在进行清洁工艺之后，基板100的内侧表面可以通过通孔H暴露。由于残留物层115在通孔H的底表面上比在通孔H的侧表面上厚，所以当清洁工艺结束时，残留物层115的一部分可以保留在通孔H的底表面上。残留物层115的剩余部分可以局部地存在于通孔H中。
参照图10，下半导体图案LSP形成为填充通孔H的下部区域。下半导体图案LSP可以例如通过选择性外延生长(SEG)工艺形成，在该SEG工艺中被通孔H暴露的基板100用作籽晶层。在此情形下，下半导体图案LSP的外延生长可以在残留物层115上被抑制。在生长下半导体图案LSP的工艺中，仅基板100的被通孔H暴露的内侧表面可以用作籽晶层。因此，孔隙118可以形成在下半导体图案LSP与残留物层115之间。孔隙118可以局部地形成在通孔H中。
在示范性实施方式中，下半导体图案LSP可以形成为具有插入到基板100的顶部中的柱状结构。孔隙118可以插置在下半导体图案LSP的底表面LSP_L与通孔H的底表面之间。下半导体图案LSP的底表面LSP_L可以低于基板100的顶表面，并可以构成/形成孔隙118的内表面的一部分。在示范性实施方式中，下半导体图案LSP的底表面LSP_L可以具有弯曲的形状。残留物层115可以插置在孔隙118与通孔H的底表面之间。残留物层115可以具有顶表面115_U，该顶表面115_U与下半导体图案LSP的底表面LSP_L一起构成/组成孔隙118的内表面。孔隙118可以由下半导体图案LSP的底表面LSP_L和残留物层115的顶表面115_U限定。也就是，在示范性实施方式中，孔隙118是其边界由下半导体图案LSP和残留物层115限定的空的空间。在示范性实施方式中，残留物层115的顶表面115_U可以是基本上平坦的(例如，精确地平坦或在测量误差内几乎精确地平坦)。
当在截面图中观看时，在示范性实施方式中，孔隙118具有比通孔H的底表面的第二直径d2大大约50％的第一直径d1。这里，第一直径d1是孔隙118的内侧表面之间的最大距离，第二直径d2是通孔H的底表面的最大直径。第一直径d1和第二直径d2可以是在平行于基板100的顶表面的方向上测量的值。
在比较示例中，在其中形成多个通孔H的情形下，可以进行清洁工艺直到残留物层115从每个通孔H的内侧表面和底表面去除。在此情形下，由于在每个通孔H中残留物层115在通孔H的底表面上比在通孔H的内侧表面上厚，所以残留物层115可能没有从通孔H的所有底表面完全去除。也就是，在比较示例中，残留物层115的一部分可能保留在至少一个通孔H的底表面上。下半导体图案LSP的外延生长可以在残留物层115上被抑制。也就是，下半导体图案LSP的外延生长可以在至少一个通孔H的底表面上被抑制。在此情形下，通孔H中的下半导体图案LSP可以形成为具有彼此不同的高度。也就是，在比较示例中，会存在下半导体图案LSP的高度上的空间变化。这会导致三维半导体存储器件的电故障(例如，下半导体图案LSP和栅电极之间的泄漏电流)。
根据本发明构思的示范性实施方式，进行清洁工艺直到残留物层115从每个通孔H的内侧表面去除。也就是，残留物层115的一部分可以保留在每个通孔H的底表面上。在此情形下，根据示范性实施方式，仅基板100的被每个通孔H暴露的内侧表面用作生长下半导体图案LSP的籽晶层。结果，下半导体图案LSP形成为具有彼此基本上相同的高度。因此，本发明构思的示范性实施方式提高了下半导体图案LSP的高度均匀性，导致三维存储器件具有改善的电特性。
在示范性实施方式中，下半导体图案LSP形成为覆盖至少一个牺牲层106的侧表面。例如，下半导体图案LSP的顶表面可以位于垂直相邻的牺牲层106之间。
下半导体图案LSP可以包括具有单晶或多晶结构的部分。下半导体图案LSP可以包括例如硅层。然而，本发明构思的示范性实施方式不限于此。例如，根据示范性实施方式，碳纳米结构、有机半导体材料和化合物半导体中的至少一个可以用作下半导体图案LSP。
在示范性实施方式中，下半导体图案LSP形成为具有与基板100相同的导电类型。在示范性实施方式中，下半导体图案LSP在SEG工艺期间被原位地掺杂。可选地，杂质可以在形成下半导体图案LSP之后被注入到下半导体图案LSP中。
参照图11，垂直绝缘体140和第一半导体图案120形成为覆盖提供有下半导体图案LSP的通孔H的内侧表面，并暴露下半导体图案LSP。
例如，在示范性实施方式中，垂直绝缘层和第一半导体层顺序地形成在提供有下半导体图案LSP的通孔H中。垂直绝缘层和第一半导体层可以形成为部分地填充通孔H。例如，不是通孔H的整个区域可以用垂直绝缘层和第一半导体层填充。此外，垂直绝缘层可以形成为覆盖由通孔H暴露的下半导体图案LSP的顶表面。垂直绝缘层可以包括通过例如等离子体增强化学气相沉积(PE-CVD)工艺、物理气相沉积(PVD)工艺或原子层沉积(ALD)工艺沉积的多个层。
垂直绝缘层可以包括例如用作快闪存储器件的存储元件的电荷存储层。电荷存储层可以是例如俘获绝缘层或包括导电纳米点的绝缘层。可选地，垂直绝缘层可以包括相变元件或可变电阻元件。
在示范性实施方式中，如图6所示，垂直绝缘层可以包括顺序层叠在通孔H的侧表面上的阻挡绝缘层BIL、电荷存储层CL和隧道绝缘层TL。阻挡绝缘层BIL可以覆盖牺牲层106的侧表面和绝缘层110的侧表面以及被通孔H暴露的下半导体图案LSP的顶表面。阻挡绝缘层BIL可以由例如硅氧化物层、铪氧化物层或铝氧化物层形成。电荷存储层CL可以包括例如俘获绝缘层或具有导电纳米点的绝缘层。在示范性实施方式中，电荷存储层CL可以包括例如硅氮化物层、硅氮氧化物层、富硅的氮化物层、纳米晶体硅层和层叠的俘获层中的至少一个。隧道绝缘层TL可以是具有比电荷存储层CL的带隙大的带隙的材料之一。例如，隧道绝缘层TL可以是硅氧化物层。
第一半导体层可以形成在垂直绝缘层上。在示范性实施方式中，第一半导体层可以例如是通过ALD和CVD技术中的一种形成的半导体材料(例如，多晶硅层、单晶硅层或非晶硅层)。
第一半导体层和垂直绝缘层可以被各向异性地蚀刻以暴露下半导体图案LSP的顶表面。因此，第一半导体图案120和垂直绝缘体140可以形成在通孔H的侧表面上。例如，在示范性实施方式中，垂直绝缘体140和第一半导体图案120形成为具有带有敞开的顶端和底端的圆柱形结构。在示范性实施方式中，第一半导体层和垂直绝缘层的各向异性蚀刻可以以过蚀刻的方式进行。在此情形下，被第一半导体图案120和垂直绝缘体140暴露的下半导体图案LSP可以具有凹进的顶表面。
在各向异性蚀刻工艺期间，垂直绝缘层的位于第一半导体图案120下面的部分可以不被蚀刻。在此情形下，垂直绝缘体140可以包括插置在第一半导体图案120和下半导体图案LSP之间的底部。因此，垂直绝缘体140的底表面可以与下半导体图案LSP的顶表面的至少一部分接触(例如直接接触)。
分层结构TS的顶表面可以在第一半导体层和垂直绝缘层的各向异性蚀刻工艺之后被暴露。因此，垂直绝缘体140和第一半导体图案120可以局部地形成在每个通孔H中，通孔H二维地布置在基板100上。
参照图12，第二半导体图案125和绝缘间隙填充图案130被提供在具有垂直绝缘体140和第一半导体图案120的所得结构上。
例如，在示范性实施方式中，第二半导体层和绝缘间隙填充层顺序地形成在提供有垂直绝缘体140和第一半导体图案120的通孔H中。第二半导体层可以共形地形成在通孔H中，并且第二半导体层可以形成为使得其具有一厚度，该厚度足够薄使得第二半导体层不完全填充通孔H。第二半导体层将下半导体图案LSP连接到第一半导体图案120。第二半导体层可以是通过例如ALD和CVD技术之一形成的半导体材料，诸如例如多晶硅层、单晶硅层或非晶硅层。绝缘间隙填充层可以形成为完全填充提供有第二半导体层的通孔H。绝缘间隙填充层可以是例如旋涂玻璃(SOG)绝缘层和硅氧化物层中的一种。此后，第二半导体层和绝缘间隙填充层可以被平坦化以暴露分层结构TS的顶表面。因此，第二半导体图案125和绝缘间隙填充图案130可以局部地形成在通孔H中。
在示范性实施方式中，第二半导体图案125形成为具有管形或中空圆柱形结构，其具有一个封闭端。例如，第二半导体图案125可以像杯子一样地成形。在一示范性实施方式中，第二半导体图案125可以形成为填充通孔H。例如，第二半导体图案125可以具有实心柱状结构。
绝缘间隙填充图案130可以形成为填充提供有第二半导体图案125的通孔H。
第一半导体图案120和第二半导体图案125一起形成上半导体图案USP。上半导体图案USP形成在下半导体图案LSP上。上半导体图案USP和下半导体图案LSP一起形成沟道结构CS。
参照图13，在示范性实施方式中，分层结构TS被图案化以在彼此相邻的沟道结构CS之间形成沟槽T。在示范性实施方式中，沟槽T形成为暴露基板100。
沟槽T的形成可以包括例如在分层结构TS上形成第二掩模图案以限定沟槽T的位置、然后利用第二掩模图案作为蚀刻掩模各向异性地蚀刻分层结构TS。
在示范性实施方式中，沟槽T形成为与上半导体图案USP和下半导体图案LSP间隔开，并暴露牺牲层106的侧表面和绝缘层110的侧表面。当在平面图中观看时，每个沟槽T可以像线或矩形一样地成形。当在截面图中观看时，沟槽T可以形成为暴露基板100的顶表面。在蚀刻工艺期间，基板100可以被过蚀刻以具有凹进的顶表面。沟槽T的宽度可以取决于从基板100起的距离而变化。例如，沟槽T的底部宽度可以小于其顶部宽度。
由于沟槽T的形成，分层结构TS可以具有多个伸长的线形部分。多个沟道结构CS可以提供得穿过分层结构TS的每个线形部分。
参照图14，通过沟槽T暴露的牺牲层106被去除以在绝缘层110之间形成下凹槽区域R_L和上凹槽区域R_U。
例如，下凹槽区域R_L和上凹槽区域R_U可以通过利用各向同性蚀刻工艺去除牺牲层106形成。在示范性实施方式中，各向同性蚀刻工艺可以利用相对于绝缘层110、垂直绝缘体140、下半导体图案LSP、下绝缘层105和基板100具有足够高的蚀刻选择性的蚀刻配方进行。例如，在牺牲层106由硅氮化物层形成并且绝缘层110由硅氧化物层形成的情形下，蚀刻工艺可以利用包含磷酸的蚀刻溶液进行。
在示范性实施方式中，下凹槽区域R_L从沟槽T水平地延伸到绝缘层110和下绝缘层105之间的区域，并且下半导体图案LSP的侧壁被下凹槽区域R_L部分地暴露。上凹槽区域R_U从沟槽T水平地延伸到绝缘层110之间的区域，并且垂直绝缘体140的侧壁被上凹槽区域R_U部分地暴露。例如，下凹槽区域R_L可以通过绝缘层110和下绝缘层105中的垂直相邻的层以及下半导体图案LSP的侧表面划界，并且上凹槽区域R_U可以通过绝缘层110中的垂直相邻的层以及垂直绝缘体140的侧表面划界。
在示范性实施方式中，下凹槽区域R_L和上凹槽区域R_U的每个具有与牺牲层106中的对应一个的厚度基本上相同的垂直厚度。在示范性实施方式中，下凹槽区域R_L具有比上凹槽区域R_U的垂直厚度大的垂直厚度。可选地，在一示范性实施方式中，下凹槽区域R_L和上凹槽区域R_U具有基本上彼此相同的垂直厚度。
在形成上凹槽区域R_U和下凹槽区域R_L之后，栅电介质图案162形成在下凹槽区域R_L中。栅电介质图案162可以例如通过热氧化工艺形成。在此情形下，下半导体图案LSP的被下凹槽区域R_L暴露的侧表面可以被部分地氧化。栅电介质图案162可以包括例如硅氧化物层。
参照图15，在示范性实施方式中，水平绝缘体160形成为覆盖下凹槽区域R_L和上凹槽区域R_U的内侧表面，并且下部栅电极150L和上部栅电极150U形成为分别填充提供有水平绝缘体160的下凹槽区域R_L和上凹槽区域R_U的剩余区域。
水平绝缘体160以及下部栅电极150L和上部栅电极150U的形成可以包括：在下凹槽区域R_L和上凹槽区域R_U中顺序地形成水平绝缘层和导电层；然后从沟槽T去除水平绝缘层和导电层以在下凹槽区域R_L和上凹槽区域R_U中局部地形成水平绝缘体160以及下部栅电极150L和上部栅电极150U。
类似于垂直绝缘层，水平绝缘层可以是单个层或可以包括多个层。在示范性实施方式中，水平绝缘层可以包括构成电荷捕获快闪存储器件的存储单元晶体管的阻挡绝缘层。如之前参照图6描述的，阻挡绝缘层可以是具有比隧道绝缘层TL的带隙小且比电荷存储层CL的带隙大的带隙的材料之一。阻挡绝缘层可以是例如高k电介质(例如铝氧化物和铪氧化物)。
导电层可以形成为填充提供有水平绝缘层的下凹槽区域R_L和上凹槽区域R_U并共形地覆盖沟槽T的内表面。在此情形下，下部栅电极150L和上部栅电极150U的形成可以包括利用各向同性蚀刻工艺从沟槽T去除导电层。在一示范性实施方式中，导电层可以形成为填充沟槽T。在此情形下，下部栅电极150L和上部栅电极150U可以通过进行各向异性蚀刻工艺以从沟槽T去除导电层而形成。在示范性实施方式中，上部栅电极150U可以分别形成在上凹槽区域R_U中，并且下部栅电极150L可以形成在下凹槽区域R_L中。导电层的形成可以包括顺序地沉积阻挡金属层和金属层。阻挡金属层可以包括金属氮化物诸如例如TiN、TaN和WN中的至少一种或由其形成，金属层可以包括金属性材料诸如例如W、Al、Ti、Ta、Co和Cu中的至少一种或由其形成。
在上凹槽区域R_U中，水平绝缘体160可以与垂直绝缘体140接触(例如直接接触)。在下凹槽区域R_L中，水平绝缘体160可以与覆盖下半导体图案LSP的栅电介质图案162接触(例如直接接触)。
下部栅电极150L和上部栅电极150U以及插置在其间的绝缘层110可以构成叠层SS。
在形成下部栅电极150L和上部栅电极150U之后，公共源极区170可以形成在基板100中。公共源极区170可以通过对由沟槽T暴露的基板100进行离子注入工艺而形成。公共源极区170可以形成为具有与下半导体图案LSP不同的导电类型。可选地，基板100的与下半导体图案LSP接触的部分可以形成为具有与下半导体图案LSP相同的导电类型。在根据本发明构思的示范性实施方式的快闪存储器件中，公共源极区170可以彼此连接以处于等电位状态。在示范性实施方式中，公共源极区170可以彼此电分离以具有彼此不同的电势。在示范性实施方式中，公共源极区170可以构成彼此电分离以具有彼此不同的电势的多个源极组，并且其每个包括多个公共源极区170。
返回参照图3，在示范性实施方式中，电极分离图案180形成在公共源极区170上以填充沟槽T。电极分离图案180可以由例如硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种形成。
此外，在示范性实施方式中，导电垫165形成为连接到第一半导体图案120和第二半导体图案125。导电垫165可以通过使第一半导体图案120和第二半导体图案125的上部凹进、然后用导电材料填充凹进区域而形成。可选地，导电垫165可以通过用杂质掺杂第一半导体图案120和第二半导体图案125而形成。在此情形下，导电垫165可以具有与第一半导体图案120和第二半导体图案125的导电类型不同的导电类型。
此后，在叠层SS上，接触插塞PLG可以形成为连接到导电垫165，并且位线BL可以形成为连接到接触插塞PLG。位线BL可以通过接触插塞PLG电连接到第一半导体图案120和第二半导体图案125。位线BL可以形成为交叉下部栅电极150L和上部栅电极150U或沟槽T。位线BL可以形成为通过层间绝缘层190而与叠层SS间隔开。
根据本发明构思的示范性实施方式，通孔提供为穿过基板的一部分，并且下半导体图案提供在通孔中。残余物层局部地提供在通孔中且在下半导体图案下面。由下半导体图案和残余物层划界的孔隙提供在通孔中。
下半导体图案可以是利用基板的被通孔暴露的部分作为籽晶层而生长的外延图案。残余物层的存在可以抑制下半导体图案在通孔的底表面上生长，因此，仅基板的通过通孔暴露的内侧表面可以用作生长下半导体图案的籽晶层。因此，下半导体图案能够形成为具有基本上相同的高度。因此，根据本发明构思的示范性实施方式，可以提高下半导体图案的高度均匀性，导致三维存储器件具有改善的电特性和高可靠性。
虽然一些截面图的相应平面图和/或透视图可能没有示出，但是这里示出的器件结构的截面图为多个器件结构提供支持，该多个器件结构沿着如将在平面图中示出的两个不同的方向和/或在如将在透视图中示出的三个不同的方向上延伸。所述两个不同的方向可以彼此垂直或可以不彼此垂直。所述三个不同的方向可以包括可垂直于所述两个不同的方向的第三方向。所述多个器件结构可以被集成到同一电子器件中。例如，当在截面图中示出器件结构(例如存储单元结构或晶体管结构)时，电子器件可以包括多个器件结构(例如存储单元结构或晶体管结构)，如将由该电子器件的平面图示出的。所述多个器件结构可以布置成阵列和/或二维图案。
在本发明构思的示范性实施方式中，提供三维的(3D)存储阵列。3D存储阵列整体地形成在存储单元阵列的一个或更多物理层级中，该存储单元阵列具有设置在硅基板上的有源区域以及与那些存储单元的操作有关的电路，无论这样的有关的电路是在这样的基板上还是在这样的基板内。术语“整体地”指的是该阵列的每个水平的层被直接沉积在该阵列的每个下面的水平的层上。在本发明构思的示范性实施方式中，3D存储阵列包括垂直取向使得至少一个存储单元位于另一存储单元上的垂直NAND串。该至少一个存储单元可以包括电荷捕获层。通过引用被结合于此的以下专利文件描述了用于三维存储阵列的适合构造，其中三维存储阵列被配置成多个水平，字线和/或位线在各水平之间被共用：第7679133号美国专利；第8553466号美国专利；第8654587号美国专利；第8559235号美国专利；以及第2011/0233648号美国专利公开。
虽然已经参照本发明构思的示范性实施方式具体示出和描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种改变，而没有脱离由权利要求所限定的本发明构思的精神和范围。
本申请要求享有2015年10月19日提交的第10-2015-0145647号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体结合于此。

Claims (23)

1.一种三维(3D)半导体器件，包括：
多个栅电极，在垂直于基板的顶表面的方向上层叠在所述基板上；
沟道结构，穿过所述多个栅电极并连接到所述基板；以及
孔隙，设置在所述基板中并位于所述沟道结构下面。
2.根据权利要求1所述的3D半导体器件，还包括：
残余物层，设置在所述基板中并位于所述沟道结构下面，其中所述孔隙设置在所述沟道结构和所述残余物层之间。
3.根据权利要求2所述的3D半导体器件，其中所述沟道结构包括：
下半导体图案，部分地设置在所述基板内；和
上半导体图案，与所述基板间隔开，
其中所述下半导体图案设置在所述上半导体图案和所述基板之间，并且所述孔隙设置在所述下半导体图案和所述残余物层之间。
4.根据权利要求3所述的3D半导体器件，其中所述孔隙由所述下半导体图案的底表面和所述残余物层的顶表面限定。
5.根据权利要求4所述的3D半导体器件，其中所述下半导体图案的所述底表面位于比所述基板的所述顶表面低的水平。
6.根据权利要求4所述的3D半导体器件，其中所述下半导体图案的所述底表面具有弯曲的形状。
7.根据权利要求3所述的3D半导体器件，其中所述下半导体图案是利用所述基板作为籽晶层生长的外延图案。
8.根据权利要求3所述的3D半导体器件，其中所述残余物层包括碳和氧中的至少一种。
9.根据权利要求2所述的3D半导体器件，还包括：
通孔，穿过所述栅电极以及所述基板的一部分，
其中所述沟道结构设置在所述通孔中，并且所述残余物层和所述孔隙设置在所述通孔的下部区域中。
10.根据权利要求1所述的3D半导体器件，其中：
所述3D半导体器件包括多个所述沟道结构和多个所述孔隙，
其中多个所述沟道结构在平行于所述基板的所述顶表面的方向上彼此间隔开，多个所述孔隙在平行于所述基板的所述顶表面的方向上彼此间隔开，并且多个所述孔隙的每个位于多个所述沟道结构中的相应一个下面。
11.一种三维(3D)半导体器件，包括：
多个栅电极，在垂直于基板的顶表面的第一方向上层叠在所述基板上；
沟道结构，设置在通孔中，其中所述通孔穿过所述多个栅电极以及所述基板的至少一部分，并且所述沟道结构在所述第一方向上延伸；以及
孔隙，设置在所述通孔中并位于所述沟道结构下面，
其中所述沟道结构包括与所述基板接触的下半导体图案，并且所述下半导体图案包括形成所述孔隙的内表面的一部分的底表面。
12.根据权利要求11所述的3D半导体器件，其中所述下半导体图案的所述底表面位于比所述基板的所述顶表面低的水平。
13.根据权利要求12所述的3D半导体器件，其中所述下半导体图案的所述底表面具有弯曲的形状。
14.根据权利要求12所述的3D半导体器件，其中所述孔隙设置在所述下半导体图案的所述底表面与所述通孔的底表面之间。
15.根据权利要求14所述的3D半导体器件，还包括：
残余物层，设置在所述通孔中并位于所述沟道结构下面，
其中所述残留物层设置在所述孔隙与所述通孔的所述底表面之间。
16.根据权利要求15所述的3D半导体器件，其中所述残余物层包括形成所述孔隙的所述内表面的另一部分的顶表面。
17.根据权利要求15所述的3D半导体器件，其中所述残余物层包括碳和氧中的至少一种。
18.根据权利要求11所述的3D半导体器件，其中所述下半导体图案是使用被所述通孔暴露的所述基板作为籽晶层生长的外延图案。
19.根据权利要求11所述的3D半导体器件，其中所述沟道结构还包括：
上半导体图案，与所述基板间隔开，
其中所述下半导体图案设置在所述上半导体图案和所述基板之间。
20.根据权利要求11所述的3D半导体器件，其中：
所述3D半导体器件包括多个所述通孔、多个所述沟道结构以及多个所述孔隙，其中多个所述通孔在平行于所述基板的所述顶表面的第二方向上彼此间隔开，多个所述沟道结构分别设置在多个所述通孔中，多个所述孔隙分别设置在多个所述通孔中且分别在多个所述沟道结构下面。
21.一种三维(3D)半导体器件，包括：
设置在基板上的下部栅电极；
设置在所述基板上的多个上部栅电极，其中所述下部栅电极和所述多个上部栅电极在垂直于所述基板的顶表面的方向上顺序地层叠在所述基板上；
通孔，穿过所述下部栅电极、所述多个上部栅电极以及所述基板的一部分；
下半导体图案，设置在所述通孔的下部区域中并部分地设置在所述基板内；
残余物层，包括碳和氧中的至少一种，设置在所述通孔的所述下部区域中且在所述下半导体图案下面；以及
孔隙，设置在所述通孔的所述下部区域中且在所述残余物层和所述下半导体图案之间，其中所述孔隙的上边界由所述下半导体图案的底表面限定，所述孔隙的下边界由所述残余物层的上表面限定。
22.根据权利要求21所述的3D半导体器件，其中所述下半导体图案的所述底表面具有弯曲的形状，并且所述残余物层的所述上表面是平坦的。
23.根据权利要求21所述的3D半导体器件，还包括：
上半导体图案，与所述基板间隔开，
其中所述下半导体图案设置在所述上半导体图案和所述基板之间，并且所述上半导体图案的底部延伸到所述下半导体图案中。
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