CN109768047A - 三维半导体存储器件 - Google Patents

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Abstract

本发明公开一种三维半导体存储器件，该三维半导体存储器件包括：电极结构，包括交替地堆叠在基板上的栅电极和绝缘层；半导体图案，在基本上垂直于基板的顶表面的第一方向上延伸并穿过电极结构；隧道绝缘层，设置在半导体图案和电极结构之间；阻挡绝缘层，设置在隧道绝缘层和电极结构之间；以及电荷存储层，设置在阻挡绝缘层和隧道绝缘层之间。电荷存储层包括具有第一能带隙的多个第一电荷捕获层以及具有大于第一能带隙的第二能带隙的第二电荷捕获层。第一电荷捕获层嵌入在栅电极和半导体图案之间的第二电荷捕获层中。

Description

三维半导体存储器件
技术领域
本发明构思的示范性实施方式涉及三维半导体存储器件，更具体地，涉及具有改善的可靠性和提高的集成度的三维半导体存储器件。
背景技术
半导体器件的更高的集成是有助于满足消费者对与包括半导体器件的产品相关的优异性能和低廉价格的需求的重要因素。在二维或平面半导体器件的情况下，由于它们的集成主要由单位存储单元占据的面积决定，所以集成大大地受精细图案形成技术的水平影响。然而，提高图案精细度所需的昂贵的工艺设备对提高二维或平面半导体器件的集成设置了实际的限制。为了克服这样的限制，近来已经提出了包括三维布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的示范性实施方式提供具有提高的可靠性和增大的集成度的三维半导体存储器件。
根据本发明构思的示范性实施方式，一种三维半导体存储器件包括：电极结构，包括交替地堆叠在基板上的多个栅电极和多个绝缘层；半导体图案，在基本上垂直于基板的顶表面的第一方向延伸上并穿过电极结构；隧道绝缘层，设置在半导体图案和电极结构之间；阻挡绝缘层，设置在隧道绝缘层和电极结构之间；以及电荷存储层，设置在阻挡绝缘层和隧道绝缘层之间。电荷存储层包括第二电荷捕获层和多个第一电荷捕获层，每个第一电荷捕获层具有第一能带隙，第二电荷捕获层具有比第一能带隙大的第二能带隙。第一电荷捕获层嵌入在栅电极和半导体图案之间的第二电荷捕获层中。
根据本发明构思的示范性实施方式，一种三维半导体存储器件包括电极结构，该电极结构包括交替地堆叠在基板上的多个栅电极和多个绝缘层。电极结构的侧表面在对应于栅电极的区域中凹陷以限定多个凹陷区域。该三维半导体存储器件还包括：半导体图案，在基本上垂直于基板的顶表面的第一方向上延伸并与电极结构的侧表面交叉；多个第一电荷捕获层，分别设置在电极结构的凹陷区域中并围绕半导体图案；隧道绝缘层，设置在第一电荷捕获层和半导体图案之间；阻挡绝缘层，设置在第一电荷捕获层和电极结构之间；以及第二电荷捕获层。第二电荷捕获层在阻挡绝缘层和第一电荷捕获层之间以及在隧道绝缘层和第一电荷捕获层之间连续地延伸。第一电荷捕获层由具有第一能带隙的材料形成，第二电荷捕获层由具有比第一能带隙大的第二能带隙的材料形成。
根据本发明构思的示范性实施方式，一种三维半导体存储器件包括：电极结构，包括交替地堆叠在基板上的多个栅电极和多个绝缘层；半导体图案，在基本上垂直于基板的顶表面的第一方向上延伸并穿过电极结构；隧道绝缘层，设置在半导体图案和电极结构之间；阻挡绝缘层，设置在隧道绝缘层和电极结构之间；以及电荷存储层，设置在阻挡绝缘层和隧道绝缘层之间。电荷存储层在与栅电极相邻的第一区域中具有第一厚度并且在与绝缘层相邻的第二区域中具有小于第一厚度的第二厚度。电荷存储层包括第二电荷捕获层和分别设置在第一区域中的多个第一电荷捕获层。第一电荷捕获层具有第一能带隙，第二电荷捕获层具有大于第一能带隙的第二能带隙。
根据本发明构思的示范性实施方式，一种三维半导体存储器件的电荷存储层包括具有第一能带隙的多个第一电荷捕获层以及具有大于第一能带隙的第二能带隙的第二电荷捕获层。第一电荷捕获层嵌入在三维半导体存储器件的栅电极与三维半导体存储器件的半导体图案之间的第二电荷捕获层中。
附图说明
通过参照附图详细描述本发明构思的示范性实施方式，本发明构思的示范性实施方式将变得更加明显，附图中：
图1是示出根据本发明构思的示范性实施方式的三维半导体存储器件的单元阵列的电路图。
图2是示出根据本发明构思的示范性实施方式的三维半导体存储器件的单元阵列的平面图。
图3和图4是示出根据本发明构思的示范性实施方式的三维半导体存储器件的沿着图2的线I-I'截取的剖视图。
图5A和图5B是示出根据本发明构思的示范性实施方式的三维半导体存储器件的数据存储结构的图。
图6A和图6B是示出根据本发明构思的示范性实施方式的三维半导体存储器件的能带结构的平带图。
图7A和图7B是涉及用于描述根据本发明构思的示范性实施方式的三维半导体存储器件的电荷保持特性的能带图。
图8是示出根据本发明构思的示范性实施方式的三维半导体存储器件的剖视图。
图9A至图9H是示出根据本发明构思的示范性实施方式的三维半导体存储器件的一部分(例如图3、图4或图8的部分A)的剖视图。
图10至图15是沿着图2的线I-I'截取的剖视图，示出根据本发明构思的示范性实施方式的制造三维半导体存储器件的方法。
图16至图20是示出根据本发明构思的示范性实施方式的形成三维半导体存储器件的垂直结构的方法的剖视图。
具体实施方式
在下文，将参照附图更充分地描述本发明构思的示范性实施方式。在整个附图中，相同的附图标记可以指代相同的元件。
为了便于描述，这里可以使用空间关系术语诸如“在……之下”、“在……下面”、“下”、“在……下方”、“在……之上”、“上”等来描述如附图所示的一个元件或特征与另一个(些)元件或特征的关系。将理解，除了附图所描绘的取向之外，空间关系术语旨在涵盖器件在使用或操作中的不同取向。例如，如果附图中的装置被翻转，则被描述为在其它元件或特征“下方”或“下面”或“之下”的元件将会取向为在其它元件或特征“之上”。因此，示范性术语“在……下面”和“在……之下”可以涵盖之上和之下两种取向。
将理解，当一部件诸如膜、区域、层或元件被称为“在”另一部件上、“连接到”、“联接到”或“邻近于”另一部件时，它可以直接在该另一部件上、直接连接、联接或邻近于该另一部件，或者可以存在居间部件。还将理解，当一部件被称为在两个部件“之间”时，它可以是这两个部件之间的唯一部件，或者也可以存在一个或更多个居间部件。还将理解，当一部件被称为“覆盖”另一部件时，它可以是覆盖该另一部件的唯一部件，或者一个或更多个居间部件也可以覆盖该另一部件。
将理解，在这里使用术语“第一”、“第二”、“第三”等以将一个元件与另一个区分开，并且元件不受这些术语限制。因此，一示范性实施方式中的“第一”元件可以在另一示范性实施方式中被描述为“第二”元件。
如这里所用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另外明确地指示。
将理解，当两个部件或方向被描述为基本上彼此平行或彼此垂直地延伸时，该两个部件或方向彼此精确地平行或垂直地延伸，或者在测量误差内彼此大致平行或垂直地延伸，如本领域普通技术人员将理解的。
图1是示出根据本发明构思的示范性实施方式的三维半导体存储器件的单元阵列的电路图。
参照图1，在示范性实施方式中，三维半导体存储器件的单元阵列包括公共源极线CSL、多条位线BL0-BL2以及设置在公共源极线CSL和位线BL0-BL2之间的多个单元串CSTR。
单元串CSTR设置在基本上平行于第一方向D1和第二方向D2的平面上，在第三方向D3上延伸。位线BL0-BL2在第一方向D1上彼此间隔开并且在第二方向D2上延伸。
多个单元串CSTR基本上并联连接到位线BL0-BL2中的每条。所述多个单元串CSTR共同地连接到公共源极线CSL。例如，所述多个单元串CSTR设置在位线BL0-BL2和公共源极线CSL之间。多条公共源极线CSL可以二维地布置。相同的电压可以被施加到公共源极线CSL，或者公共源极线CSL可以被独立地控制。
在示范性实施方式中，每个单元串CSTR包括串联连接的串选择晶体管SST1和SST2、串联连接的存储单元晶体管MCT、以及接地选择晶体管GST。每个存储单元晶体管MCT包括数据存储元件。
作为示例，每个单元串CSTR可以包括串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2以及接地选择晶体管GST，第二串选择晶体管SST2可以联接到位线BL0-BL2，接地选择晶体管GST可以联接到公共源极线CSL。存储单元晶体管MCT可以设置在第一串选择晶体管SST1和接地选择晶体管GST之间以彼此串联连接。
在示范性实施方式中，每个单元串CSTR还包括虚设单元DMC，该虚设单元DMC设置在第一串选择晶体管SST1和存储单元晶体管MCT之间且连接到第一串选择晶体管SST1和存储单元晶体管MCT。另一个虚设单元可以设置在接地选择晶体管GST和存储单元晶体管MCT之间并且连接到接地选择晶体管GST和存储单元晶体管MCT。在示范性实施方式中，在每个单元串CSTR中，接地选择晶体管GST包括串联连接的多个金属氧化物半导体(MOS)晶体管，类似于第一串选择晶体管SST1和第二串选择晶体管SST2。在示范性实施方式中，每个单元串CSTR包括单个串选择晶体管。
在示范性实施方式中，第一串选择晶体管SST1由第一串选择线SSL1控制，第二串选择晶体管SST2由第二串选择线SSL2控制。存储单元晶体管MCT由多条字线WL0-WLn(其中n是等于至少2的整数)控制，虚设单元DMC由虚设字线DWL控制。接地选择晶体管GST由接地选择线GSL控制。公共源极线CSL共同地连接到接地选择晶体管GST的源极。
在示范性实施方式中，每个单元串CSTR包括位于距公共源极线CSL的不同距离处的多个存储单元晶体管MCT。所述多条字线WL0-WLn和虚设字线DWL设置在公共源极线CSL和位线BL0-BL2之间。
在示范性实施方式中，位于距公共源极线CSL基本上相同距离处的存储单元晶体管MCT的栅电极GE共同地连接到字线WL0-WLn和DWL中的一条，从而处于等电位状态。在示范性实施方式中，位于从公共源极线CSL起的基本上相同水平处并布置在不同的行或列中的存储单元晶体管MCT的栅电极GE中的一些可以被独立地控制。
接地选择线GSL以及串选择线SSL1和SSL2在第一方向D1上延伸，并在第二方向D2上彼此间隔开。尽管接地选择线GSL或串选择线SSL1和SSL2位于距公共源极线CSL基本上相同的距离处，但是它们可以彼此电分离。
图2是示出根据本发明构思的示范性实施方式的三维半导体存储器件的单元阵列的平面图。图3和图4是示出根据本发明构思的示范性实施方式的三维半导体存储器件的沿图2的线I-I'截取的剖视图。图5A和图5B是示出根据本发明构思的示范性实施方式的三维半导体存储器件的数据存储结构的图。图5A和图5B示出根据本发明构思的示范性实施方式的三维半导体存储器件的一部分(例如图3、图4或图8的部分A)。图6A和图6B是示出根据本发明构思的示范性实施方式的三维半导体存储器件的能带结构的平带图。
参照图2和图3，在示范性实施方式中，电极结构ST设置在基板10的顶表面上。电极结构ST在第一方向D1上延伸并在第二方向D2上彼此间隔开，其中第一方向D1和第二方向D2彼此正交并基本上平行于基板10的顶表面。
基板10可以包括例如半导体材料(例如硅)、绝缘材料(例如玻璃)、和覆盖有绝缘材料的半导体或导电材料中的至少一种。例如，基板10可以是具有第一导电类型的硅晶片。
缓冲绝缘层11设置在电极结构ST和基板10之间。缓冲绝缘层11可以包括例如硅氧化物层。
电极结构ST包括在垂直于基板10的顶表面的第三方向D3上交替地且重复地堆叠在基板10的顶表面上的栅电极GE和绝缘层ILD。栅电极GE可以具有基本上相同的厚度，绝缘层ILD可以具有取决于半导体存储器件的类型的厚度。栅电极GE可以包括例如掺杂的半导体(例如掺杂的硅)、金属(例如钨、铜、铝等)、导电的金属氮化物(例如钛氮化物、钽氮化物等)、和过渡金属(例如钛、钽等)中的至少一种，或者由之形成。绝缘层ILD可以包括例如硅氧化物层或低k电介质层。在示范性实施方式中，三维半导体存储器件可以是参照图1描述的垂直型NAND FLASH存储器件。在这种情况下，电极结构ST的栅电极GE可以用作参照图1描述的接地选择线GSL、字线WL0-WLn和DWL以及串选择线SSL1和SSL2。
在示范性实施方式中，每个栅电极GE具有从绝缘层ILD的侧表面横向地偏移的侧表面。例如，电极结构ST的与垂直结构VS相邻的侧表面可以设置为在垂直相邻的绝缘层ILD之间限定凹陷区域。作为示例，在示范性实施方式中，当在基本上平行于基板10的顶表面的第一方向D1或第二方向D2上测量时，绝缘层ILD的侧表面与半导体图案SP(见图5A)的侧表面间隔开第一距离，而栅电极GE的侧表面与半导体图案SP的侧表面间隔开大于第一距离的第二距离。
在示范性实施方式中，多个垂直结构VS设置为在垂直于基板10的顶表面的第三方向D3上延伸，从而穿过电极结构ST中的相应一个。垂直结构VS布置为在第一方向D1上形成多个列。在示范性实施方式中，当在平面图中观看时，垂直结构VS被提供为在第一方向D1和第二方向D2上形成Z字形布置。
根据示范性实施方式，每个垂直结构VS包括沟道结构CHS和数据存储结构DSS。
参照图3和图5A，在示范性实施方式中，沟道结构CHS包括半导体图案SP和掩埋绝缘图案VI。沟道结构CHS的半导体图案SP可以与基板10直接接触，并可以是例如U形中空图案，或者可以像底部封闭的管或通心粉一样地成形。半导体图案SP的内部的空的空间可以用掩埋绝缘图案VI填充。半导体图案SP可以包括例如半导体材料(例如硅(Si)、锗(Ge)或其混合物)中的至少一种，或者可以由之形成。此外，半导体图案SP可以是掺杂的半导体图案或本征半导体图案。半导体图案SP可以用作参照图1描述的选择晶体管SST和GST以及存储单元晶体管MCT的沟道区域。
参照图4，在示范性实施方式中，每个沟道结构CHS包括下半导体图案LSP和上半导体图案USP以及掩埋绝缘图案VI。下半导体图案LSP可以与基板10直接接触，并可以包括从基板10生长的柱形外延层。下半导体图案LSP可以由例如硅(Si)形成。在示范性实施方式中，下半导体图案LSP可以包括锗(Ge)、硅锗(SiGe)、III-V半导体化合物和II-VI半导体化合物中的至少一种。下半导体图案LSP可以是例如未掺杂的图案，或者可以是具有与基板10的导电类型相同的导电类型的掺杂图案。
在示范性实施方式中，下半导体图案LSP的顶表面位于比栅电极GE中的最下面的一个的顶表面高的水平处，并低于栅电极GE中的最下面的一个上的最下面的绝缘层ILD的顶表面，如图4所示。栅极绝缘层15可以设置在下半导体图案LSP的侧表面的一部分上。栅极绝缘层15可以设置在栅电极GE中的最下面的一个与下半导体图案LSP之间。栅极绝缘层15可以包括例如硅氧化物层(例如热生长的氧化物层)。栅极绝缘层15可以具有圆化的侧表面。
上半导体图案USP可以与下半导体图案LSP直接接触，并可以像底部封闭的管一样地成形或者可以是‘U’形图案。上半导体图案USP的内部空间可以用包括绝缘材料的掩埋绝缘图案VI填充。上半导体图案USP可以被数据存储结构DSS围绕。上半导体图案USP的底表面可以位于比下半导体图案LSP的顶表面低的水平。上半导体图案USP可以包括未掺杂的半导体材料或具有与基板10的导电类型基本上相同的导电类型的掺杂的半导体材料，或者可以由之形成。在示范性实施方式中，上半导体图案USP可以具有例如单晶或多晶或非晶结构中的至少一种。在示范性实施方式中，上半导体图案USP可以具有与下半导体图案LSP的晶体结构不同的晶体结构。
在示范性实施方式中，由导电材料形成的位线导电焊盘PAD提供在每个沟道结构CHS的顶部上或中。作为示例，位线导电焊盘PAD可以由掺杂的半导体材料形成。
在示范性实施方式中，数据存储结构DSS设置在沟道结构CHS和电极结构ST之间。数据存储结构DSS在第三方向D3上延伸并围绕沟道结构CHS的侧表面。数据存储结构DSS可以用作NAND FLASH存储器件中的数据存储层，并可以配置为使得存储在其中的数据能够使用沟道结构CHS和栅电极GE之间的电压差或使用由这样的电压差引起的福勒-诺德海姆隧穿效应改变。
再次参照图3和图5A，在示范性实施方式中，数据存储结构DSS包括与栅电极GE相邻的第一部分和与绝缘层ILD相邻的第二部分。当在垂直于沟道结构CHS的侧表面的方向上测量时，第一部分的厚度t1大于第二部分的厚度t2。数据存储结构DSS包括隧道绝缘层TIL、电荷存储层CS和第一阻挡绝缘层BLK1。
电荷存储层CS设置在隧道绝缘层TIL和第一阻挡绝缘层BLK1之间。电荷存储层CS可以包括其能带隙比隧道绝缘层TIL和第一阻挡绝缘层BLK1的能带隙小的材料中的至少一种，或由之形成。
参照图5A和图6A，在示范性实施方式中，电荷存储层CS包括具有第一能带隙EG1的第一电荷捕获层CT1和具有第二能带隙EG2的第二电荷捕获层CT2。在示范性实施方式中，第一电荷捕获层CT1嵌入在第二电荷捕获层CT2中。第一能带隙EG1小于第二能带隙EG2。此外，第二电荷捕获层CT2的第二能带隙EG2小于隧道绝缘层TIL的能带隙。第一电荷捕获层CT1和第二电荷捕获层CT2之间的导带能级差(在下文称为势垒△E1)大于隧道绝缘层TIL和第二电荷捕获层CT2之间的导带能级差(在下文称为△E2)。作为示例，第一电荷捕获层CT1可以包括例如多晶硅层、锗(Ge)层或金属(例如钨(W)、镍(Ni)、铂(Pt))层，或由之形成，第二电荷捕获层CT2可以包括例如硅氮化物层或硅氮氧化物层，或由之形成。
再次参照图5A，在示范性实施方式中，电荷存储层CS包括在第三方向D3上彼此间隔开的多个图案。在示范性实施方式中，电荷存储层CS不设置在绝缘层ILD和沟道结构CHS之间。在示范性实施方式中，电荷存储层CS的第一电荷捕获层CT1围绕半导体图案SP的与栅电极GE相邻的部分。在示范性实施方式中，第二电荷捕获层CT2完全包围(例如完全围绕)第一电荷捕获层CT1。例如，第一电荷捕获层CT1可以在所有的方向(例如第一方向D1、第二方向D2和第三方向D3)上被第二电荷捕获层CT2覆盖。例如，在示范性实施方式中，第二电荷捕获层CT2包括垂直部分和水平部分，该垂直部分设置在隧道绝缘层TIL和第一电荷捕获层CT1之间以及在第一阻挡绝缘层BLK1和第一电荷捕获层CT1之间，该水平部分从垂直部分延伸以覆盖第一电荷捕获层CT1的顶表面和底表面。在示范性实施方式中，当在第一方向D1或第二方向D2上测量时，第二电荷捕获层CT2比第一电荷捕获层CT1薄。此外，在示范性实施方式中，第二电荷捕获层CT2也比隧道绝缘层TIL薄。
将参照图9A至图9H更详细地描述根据本发明构思的示范性实施方式的数据存储结构DSS的各种结构。
仍参照图5A，在示范性实施方式中，隧道绝缘层TIL设置在栅电极GE和沟道结构CHS之间。隧道绝缘层TIL可以包括例如其带隙比电荷存储层CS的带隙大的材料的至少一种，或者由之形成。隧道绝缘层TIL围绕半导体图案SP的侧表面，在第三方向D3上延伸，并可以具有均一的厚度。例如，隧道绝缘层TIL可以是通过化学气相沉积工艺或原子层沉积工艺形成的硅氧化物层。或者，隧道绝缘层TIL可以包括至少一种高k电介质材料(例如铝氧化物和铪氧化物)，或由之形成。
参照图5B和图6B，在示范性实施方式中，隧道绝缘层TIL包括多个薄层。例如，如图5B所示，在示范性实施方式中，隧道绝缘层TIL包括顺序地堆叠在沟道结构CHS的侧表面上的第一隧道绝缘层TIL1、第二隧道绝缘层TIL2和第三隧道绝缘层TIL3。第二隧道绝缘层TIL2具有比第一隧道绝缘层TIL1和第三隧道绝缘层TIL3的能带隙小的能带隙，如图6B所示。由于具有小的能带隙的第二隧道绝缘层TIL2设置在第一隧道绝缘层TIL1和第三隧道绝缘层TIL3之间，所以隧道绝缘层TIL可以在三维半导体存储器件的擦除操作期间允许空穴更容易地隧穿。
第一隧道绝缘层TIL1和第二隧道绝缘层TIL2可以包括例如含氮材料(例如硅氮化物或硅氮氧化物)，或由之形成。第三隧道绝缘层TIL3可以包括例如硅氧化物，或者由之形成。
在示范性实施方式中，第一阻挡绝缘层BLK1设置在栅电极GE和隧道绝缘层TIL之间，并可以包括例如其带隙比隧道绝缘层TIL的带隙小且比电荷存储层CS的间隙大的材料中的至少一种，或者由之形成。第一阻挡绝缘层BLK1的有效介电常数可以大于隧道绝缘层TIL的有效介电常数。例如，第一阻挡绝缘层BLK1可以包括例如高k电介质材料(例如铝氧化物和铪氧化物)中的至少一种，或由之形成。在示范性实施方式中，第一阻挡绝缘层BLK1具有基本上均一的厚度并在第三方向D3上延伸。在示范性实施方式中，第一阻挡绝缘层BLK1与垂直相邻的栅电极GE之间的隧道绝缘层TIL接触，并围绕垂直相邻的绝缘层ILD之间的电荷存储层CS。
此外，在示范性实施方式中，第二阻挡绝缘层BLK2设置在沟道结构CHS与栅电极GE的侧表面之间，并延伸以覆盖每个栅电极GE的顶表面和底表面。第二阻挡绝缘层BLK2可以是例如单层或多个薄层。第二阻挡绝缘层BLK2可以包括例如高k电介质材料(例如铝氧化物和铪氧化物)中的至少一种，或由之形成。在示范性实施方式中，第二阻挡绝缘层BLK2包括其介电常数与第一阻挡绝缘层BLK1的介电常数不同的材料中的至少一种，或由之形成。在示范性实施方式中，第二阻挡绝缘层BLK2被省略。
在图中，BLK可以总地指代第一阻挡绝缘层BLK1和第二阻挡绝缘层BLK2。如图5A所示，在示范性实施方式中，第二电荷捕获层CT2在阻挡绝缘层BLK和第一电荷捕获层CT1之间连续地延伸(例如延伸而没有任何断裂或开口)，并在隧道绝缘层TIL和第一电荷捕获层CT1之间连续地延伸。
再次参照图2和图3，在示范性实施方式中，公共源极区CSR设置在基板10中且在电极结构ST之间。公共源极区CSR在第一方向D1上延伸或基本上平行于电极结构ST延伸，并在第二方向D2上彼此间隔开。例如，每个电极结构ST设置在相邻的公共源极区CSR之间。在示范性实施方式中，公共源极区CSR可以通过将具有第二导电类型的杂质注入到基板10中来形成，其中基板10具有与第二导电类型不同的第一导电类型。例如，公共源极区CSR可以形成为包含n型杂质(例如砷(As)或磷(P))。
在示范性实施方式中，第一层间绝缘层50设置在电极结构ST上，并覆盖垂直结构VS的顶表面。
在示范性实施方式中，公共源极插塞CSP设置在电极结构ST之间并且联接到公共源极区CSR，绝缘间隔物SS设置在公共源极插塞CSP与电极结构ST的侧表面之间。作为示例，公共源极插塞CSP可以形成为具有基本上均一的上部宽度，并可以在第一方向D1上延伸。
在示范性实施方式中，第二层间绝缘层60设置在第一层间绝缘层50上，并覆盖公共源极插塞CSP的顶表面。
在示范性实施方式中，包括位线BL0-BL2的位线BL在第二方向D2上延伸，设置在第二层间绝缘层60上，并与电极结构ST交叉。位线BL可以通过位线接触插塞BPLG联接到位线导电焊盘PAD。例如，位线BL电连接到沟道结构CHS。
图7A和图7B是涉及用于描述根据本发明构思的示范性实施方式的三维半导体存储器件的电荷保持特性的能带图。图7A是示出在基本上平行于基板的顶表面的方向上的能带结构的图，图7B是示出在基本上垂直于基板的顶表面的方向上的能带结构的图。
在根据本发明构思的示范性实施方式的三维半导体存储器件中，在编程操作期间，沟道结构的半导体图案SP中的电荷可以通过福勒-诺德海姆隧穿而穿过隧道绝缘层TIL并可以被捕获在电荷存储层CS中。被捕获在电荷存储层CS(例如第一电荷捕获层CT1和第二电荷捕获层CT2)中的电荷可以改变存储单元晶体管的阈值电压。
在编程操作期间，高电压可以被选择性地施加到栅电极GE之一。在这种情况下，由于第一电荷捕获层CT1具有比第二电荷捕获层CT2的能带隙小的能带隙，所以已经遂穿经过隧道绝缘层TIL的电荷很可能被捕获在具有深陷阱能级的第一电荷捕获层CT1中。
在根据本发明构思的示范性实施方式的三维半导体存储器件中，一旦电荷存储在第一电荷捕获层CT1和第二电荷捕获层CT2中，施加到栅电极GE的编程电压就可以被中断以允许该器件以电荷保持模式操作。
参照图7A，在示范性实施方式中，在电荷保持模式下，由于被捕获在电荷存储层CS中的电荷，电荷存储层CS具有变形或弯曲的能带结构。根据示范性实施方式，第一电荷捕获层CT1和第二电荷捕获层CT2之间的势垒大于隧道绝缘层TIL和第二电荷捕获层CT2之间的势垒。结果，示范性实施方式减少了在电荷保持模式下被热激发到第一电荷捕获层CT1的导带并克服第一电荷捕获层CT1和第二电荷捕获层CT2之间的势垒而泄漏到半导体图案SP的电荷的量。此外，即使被捕获在第二电荷捕获层CT2的浅陷阱能级(例如靠近导带)中的电荷被热激发，被激发的电荷也可以被重新捕获在第一电荷捕获层CT1中，因为第一电荷捕获层CT1具有比第二电荷捕获层CT2的导带能级低的导带能级。
此外，由于第二电荷捕获层CT2围绕第一电荷捕获层CT1，所以示范性实施方式抑制或防止了被捕获在第一电荷捕获层CT1中的电荷通过带间隧穿而经过隧道绝缘层TIL泄漏到半导体图案SP。
参照图7B，在示范性实施方式中，第一电荷捕获层CT1没有朝向栅电极GE之间的绝缘层ILD延伸。例如，第一电荷捕获层CT1可以被局部地形成，因此，可以防止被捕获在第一电荷捕获层CT1中的电荷在垂直于基板的顶表面的垂直方向上扩散。
因此，本发明构思的示范性实施方式在电荷保持模式下防止电荷在基本上平行于和基本上垂直于基板的顶表面的所有方向上丢失。结果，根据本发明构思的示范性实施方式，可以改善三维半导体存储器件的电荷保持特性。
图8是示出根据本发明构思的示范性实施方式的三维半导体存储器件的剖视图。为了说明的方便，之前描述的元件可以通过相同的附图标记来标识，并可以省略其进一步描述。
参照图8，在示范性实施方式中，电极结构ST设置在基板10上并彼此间隔开，并且多个垂直结构VS设置为使得它们穿过每个电极结构ST。每个垂直结构VS包括沟道结构CHS和数据存储结构DSS。
在示范性实施方式中，沟道结构CHS包括穿过电极结构ST的第一垂直沟道VS1和第二垂直沟道VS2、以及设置在电极结构ST下面并将第一垂直沟道VS1和第二垂直沟道VS2彼此连接的水平沟道HS。第一垂直沟道VS1和第二垂直沟道VS2可以设置在形成为穿过电极结构ST的垂直孔中。水平沟道HS可以设置在形成于基板10中的凹陷区域中。水平沟道HS设置在基板10和电极结构ST之间并将第一垂直沟道VS1和第二垂直沟道VS2彼此连接。在示范性实施方式中，水平沟道HS可以是例如中空管形或通心粉形的图案，其连续地连接到第一垂直沟道VS1和第二垂直沟道VS2。例如，在示范性实施方式中，第一垂直沟道VS1和第二垂直沟道VS2以及水平沟道HS设置为使得它们具有单个管结构。例如，第一垂直沟道VS1和第二垂直沟道VS2以及水平沟道HS可以是没有界面的单个连续半导体层。
在示范性实施方式中，在每个沟道结构CHS中，第二垂直沟道VS2连接到位线BL，第一垂直沟道VS1连接到公共源极线CSL。在这种情况下，每个沟道结构CHS可以用作组成单个单元串的存储单元晶体管及接地选择晶体管和串选择晶体管的沟道区。
此外，如上所述，在示范性实施方式中，数据存储结构DSS设置在第一垂直沟道VS1和第二垂直沟道VS2与电极结构ST之间以及在水平沟道HS和基板10之间。
图9A至图9H是示出根据本发明构思的示范性实施方式的三维半导体存储器件的一部分(例如图3、图4或图8的部分A)的剖视图。
根据示范性实施方式，数据存储结构DSS包括与栅电极GE相邻的第一部分以及与绝缘层ILD相邻的第二部分。第一部分比第二部分厚。例如，在示范性实施方式中，数据存储结构DSS的厚度在栅电极GE的侧表面和沟道结构CHS之间的区域中大于在绝缘层ILD的侧表面和沟道结构CHS之间的区域中。作为示例，在示范性实施方式中，从半导体图案SP的侧表面到栅电极GE的侧表面的距离大于从半导体图案SP的侧表面到绝缘层ILD的侧表面的距离。
在示范性实施方式中，数据存储结构DSS包括顺序地堆叠在沟道结构CHS的侧表面上的隧道绝缘层TIL、电荷存储层CS和第一阻挡绝缘层BLK1。如上所述，在示范性实施方式中，电荷存储层CS包括分别具有第一能带隙和第二能带隙的第一电荷捕获层CT1和第二电荷捕获层CT2。第一能带隙小于第二能带隙。在示范性实施方式中，隧道绝缘层TIL和第一阻挡绝缘层BLK1在垂直于基板的顶表面的方向上(例如在图3的第三方向D3上)延伸。
参照图9A和图9B，在示范性实施方式中，电荷存储层CS包括多个图案，该多个图案在第三方向D3上彼此间隔开，并且每个图案围绕沟道结构的一部分。在这样的示范性实施方式中，电荷存储层CS可以不设置在绝缘层ILD和沟道结构CHS之间。
参照图9A，在示范性实施方式中，第一电荷捕获层CT1围绕半导体图案SP的与栅电极GE相邻的部分，并与隧道绝缘层TIL直接接触。第二电荷捕获层CT2设置在第一阻挡绝缘层BLK1和第一电荷捕获层CT1之间，并包括覆盖第一电荷捕获层CT1的顶表面和底表面的部分。
参照图9B，在示范性实施方式中，第一电荷捕获层CT1设置为使得其与第一阻挡绝缘层BLK1接触，第二电荷捕获层CT2设置为使得其与隧道绝缘层TIL接触。第一电荷捕获层CT1和第二电荷捕获层CT2中的每个的顶表面和底表面与第一阻挡绝缘层BLK1接触。
参照图9C至图9G，在示范性实施方式中，第一电荷捕获层CT1包括在第三方向D3上彼此间隔开的多个图案，第二电荷捕获层CT2在第三方向D3上延伸。例如，在示范性实施方式中，第一电荷捕获层CT1的每个图案局部地提供在垂直相邻的绝缘层ILD之间，并围绕沟道结构CHS的一部分。在示范性实施方式中，第一电荷捕获层CT1不设置在绝缘层ILD和沟道结构CHS之间。
参照图9C，在示范性实施方式中，第二电荷捕获层CT2在第三方向D3上延伸，并完全围绕第一电荷捕获层CT1的每个图案。例如，在与绝缘层ILD相邻的区域中，第二电荷捕获层CT2设置在第一阻挡绝缘层BLK1和隧道绝缘层TIL之间。第二电荷捕获层CT2从绝缘层ILD和半导体图案之间的区域延伸到第一阻挡绝缘层BLK1和第一电荷捕获层CT1之间的区域，并延伸到隧道绝缘层TIL和第一电荷捕获层CT1之间的区域。
参照图9D，在示范性实施方式中，第一电荷捕获层CT1设置为使得其围绕沟道结构CHS的一部分，并设置在第一阻挡绝缘层BLK1和第二电荷捕获层CT2之间。此外，第一电荷捕获层CT1的顶表面和底表面与第一阻挡绝缘层BLK1接触。
在示范性实施方式中，第二电荷捕获层CT2在隧道绝缘层TIL上具有均一的厚度。第二电荷捕获层CT2在第三方向D3上延伸，从而设置在隧道绝缘层TIL和第一电荷捕获层CT1之间以及在隧道绝缘层TIL和绝缘层ILD之间。
参照图9E，在示范性实施方式中，第一电荷捕获层CT1设置在隧道绝缘层TIL和第二电荷捕获层CT2之间，并且第一电荷捕获层CT1的顶表面和底表面与第二电荷捕获层CT2接触。
第二电荷捕获层CT2在第三方向D3上延伸，并包括位于第一阻挡绝缘层BLK1和第一电荷捕获层CT1之间的部分以及在绝缘层ILD和隧道绝缘层TIL之间的部分。
参照图9F、图9G和图9H，在示范性实施方式中，沟道结构CHS的半导体图案SP包括朝向栅电极GE横向地延伸的突出部分。
参照图9F，在示范性实施方式中，隧道绝缘层TIL包括多个图案，该多个图案在第三方向D3上彼此间隔开，并且每个图案与第一电荷捕获层CT1的垂直分隔的图案中的每个的侧表面接触。第一电荷捕获层CT1设置在隧道绝缘层TIL和第二电荷捕获层CT2之间。第二电荷捕获层CT2从第一阻挡绝缘层BLK1和第一电荷捕获层CT1之间的区域延伸到绝缘层ILD和沟道结构CHS之间的区域。第二电荷捕获层CT2设置为使得其与第一电荷捕获层CT1和隧道绝缘层TIL的顶表面和底表面接触。
参照图9G，在示范性实施方式中，第一阻挡绝缘层BLK1设置在第一电荷捕获层CT1和栅电极GE之间，并延伸以使得其覆盖第一电荷捕获层CT1的顶表面和底表面。此外，第一阻挡绝缘层BLK1在第三方向D3上延伸，使得其设置在绝缘层ILD和沟道结构CHS之间。
在示范性实施方式中，隧道绝缘层TIL和第二电荷捕获层CT2中的每个设置在沟道结构CHS和第一阻挡绝缘层BLK1之间，并在第三方向D3上延伸以围绕沟道结构CHS的突出部分。
参照图9H，在示范性实施方式中，第一阻挡绝缘层BLK1和第二电荷捕获层CT2设置在栅电极GE和第一电荷捕获层CT1之间。第二电荷捕获层CT2覆盖第一电荷捕获层CT1的底表面和顶表面，并在第三方向D3上延伸以使得其设置在绝缘层ILD和隧道绝缘层TIL之间。
在示范性实施方式中，隧道绝缘层TIL与第一电荷捕获层CT1的侧表面直接接触，并在第三方向D3上延伸以使得其设置在沟道结构CHS和第二电荷捕获层CT2之间。此外，在示范性实施方式中，隧道绝缘层TIL共形地覆盖沟道结构CHS的突出部分。例如，隧道绝缘层TIL可以在隧道绝缘层TIL覆盖所述突出部分的区域中具有与沟道结构CHS的突出部分的形状对应的形状。
图10至图15是沿着图2的线I-I'截取的剖视图，示出根据本发明构思的示范性实施方式的制造三维半导体存储器件的方法。
参照图2和图10，在示范性实施方式中，在基板10上形成缓冲绝缘层11，然后在缓冲绝缘层11上形成模制结构100。模制结构100可以通过在缓冲绝缘层11上交替且重复地堆叠牺牲层SL和绝缘层ILD来形成。
在模制结构100中，牺牲层SL可以由能够相对于绝缘层ILD被选择性地蚀刻的材料形成。例如，用于牺牲层SL和绝缘层ILD的材料可以被选择为在湿蚀刻工艺中具有高蚀刻选择性并在干蚀刻工艺中具有低蚀刻选择性。作为示例，牺牲层SL和绝缘层ILD可以由相对于彼此具有蚀刻选择性的绝缘材料形成。在示范性实施方式中，牺牲层SL可以由与绝缘层ILD不同的绝缘材料形成。例如，牺牲层SL可以由从硅、硅氧化物、硅碳化物、硅锗、硅氮氧化物和硅氮化物的组中选择的至少一种形成，而绝缘层ILD可以由从所述组中选择但与牺牲层SL不同的至少一种形成。作为示例，在示范性实施方式中，牺牲层SL由硅氮化物形成，绝缘层ILD由硅氧化物形成。在示范性实施方式中，牺牲层SL由导电材料形成，绝缘层ILD由绝缘材料形成。
牺牲层SL和绝缘层ILD可以使用例如热化学气相沉积(热CVD)、等离子体增强CVD、物理CVD和原子层沉积(ALD)方法中的至少一种沉积。
此后，多个垂直孔VH形成为穿过模制结构100。垂直孔VH的形成可以包括例如在模制结构100上形成掩模图案以及使用掩模图案作为蚀刻掩模各向异性地蚀刻模制结构100。可以执行各向异性蚀刻工艺从而以过蚀刻的方式蚀刻基板10的顶表面，因此，由垂直孔VH暴露的基板10的顶表面可以凹陷至特定深度。此外，由于各向异性蚀刻工艺，垂直孔VH可以形成为具有小于上部宽度的下部宽度。此外，当在平面图中观看时，垂直孔VH可以布置为线形或Z字形形状。
参照图2和图11，在示范性实施方式中，由垂直孔VH暴露的牺牲层SL横向地凹陷以在垂直相邻的绝缘层ILD之间形成凹陷区域RS。凹陷区域RS可以形成为具有比垂直孔VH的直径大的直径。凹陷区域RS可以通过使用相对于绝缘层ILD具有蚀刻选择性的蚀刻配方各向同性地和部分地蚀刻牺牲层SL来形成。例如，在牺牲层SL由硅氮化物形成并且绝缘层ILD由硅氧化物形成的情况下，凹陷区域RS可以通过在其中使用含有磷酸的蚀刻溶液的各向同性蚀刻工艺形成。在示范性实施方式中，凹陷区域RS形成在电极结构ST的侧表面中在与栅电极GE对应的区域中，并且第一电荷捕获层CT1形成在凹陷区域RS中。例如，在示范性实施方式中，凹陷区域RS形成在电极结构ST的朝向栅电极GE的侧表面中。
参照图2和图12，在示范性实施方式中，垂直结构VS形成在凹陷区域RS和垂直孔VH中。垂直结构VS的形成可以包括在凹陷区域RS和垂直孔VH中形成数据存储结构DSS、形成沟道结构CHS、以及在沟道结构CHS的顶部中或顶部上形成位线导电焊盘PAD。垂直结构VS可以形成为在牺牲层SL附近比在绝缘层ILD附近更厚。将参照图16至图20更详细地描述形成垂直结构VS的方法。
参照图2和图13，在示范性实施方式中，在形成垂直结构VS之后，在模制结构100上形成第一层间绝缘层50。第一层间绝缘层50覆盖垂直结构VS的顶表面。之后，第一层间绝缘层50和模制结构100可以被图案化以形成暴露基板10的沟槽T。由于沟槽T的形成，模制结构100可以被图案化以具有在一方向上延伸的线形状。
在示范性实施方式中，沟槽T形成为使得它们与垂直结构VS间隔开，并暴露牺牲层SL和绝缘层ILD的侧表面。每个沟槽T可以形成为当在平面图中观看时具有在第一方向D1上延伸的线形或矩形形状，并且当在剖视图中观看时暴露基板10的顶表面。沟槽T可以以过蚀刻的方式形成，因此，由沟槽T暴露的基板10的顶表面可以凹陷至特定深度。此外，沟槽T可以使用各向异性蚀刻工艺形成，但是可以具有以一角度朝向基板10的顶表面倾斜的侧表面。
之后，去除由沟槽T暴露的牺牲层SL以在绝缘层ILD之间形成栅极区域GR。栅极区域GR可以例如通过使用相对于缓冲绝缘层11、绝缘层ILD、垂直结构VS和基板10具有蚀刻选择性的蚀刻配方各向同性地蚀刻牺牲层SL来形成。在示范性实施方式中，牺牲层SL可以通过各向同性蚀刻工艺被完全去除。例如，在牺牲层SL由硅氮化物形成并且绝缘层ILD由硅氧化物形成的情况下，栅极区域GR可以通过使用包含磷酸的蚀刻溶液的各向同性蚀刻工艺形成。
此外，每个栅极区域GR可以是从沟槽T水平地延伸并位于绝缘层ILD之间的空的空间，并可以形成为暴露数据存储结构DSS的侧表面的一部分。例如，在示范性实施方式中，每个栅极区域GR是由相邻的一对绝缘层ILD与数据存储结构DSS的侧表面限定的空的空间。
参照图2和图14，在示范性实施方式中，第二阻挡绝缘层BLK2形成为共形地覆盖栅极区域GR的内表面。例如，第二阻挡绝缘层BLK2可以形成为在栅极区域GR的内表面上具有基本上均一的厚度。第二阻挡绝缘层BLK2可以由单层或多层组成。
栅电极GE形成在覆盖有第二阻挡绝缘层BLK2的栅极区域GR中。每个栅电极GE可以形成为部分地或完全地填充栅极区域GR中的相应一个。
栅电极GE的形成可以例如包括：形成栅极导电层以填充提供有第二阻挡绝缘层BLK2的栅极区域、然后从沟槽T去除栅极导电层以分别确定栅电极GE在栅极区域中的位置。每个栅电极GE可以包括顺序沉积的阻挡金属层和金属层。阻挡金属层可以包括金属氮化物材料(例如TiN、TaN和WN)中的至少一种，或由之形成。金属层可以包括金属材料(例如W、Al、Ti、Ta、Co和Cu)中的至少一种，或由之形成。
由于栅电极GE的形成，电极结构ST可以形成在基板10上。每个电极结构ST包括交替地堆叠在基板10上的绝缘层ILD和栅电极GE。电极结构ST在第一方向D1上延伸，并且电极结构ST的侧表面通过沟槽T暴露。此外，当在平面图中观看时，基板10在相邻的电极结构ST之间暴露。
参照图2和图15，在示范性实施方式中，公共源极区CSR形成在基板10的通过沟槽T暴露的部分中。公共源极区CSR在第一方向D1上延伸，基本上彼此平行地延伸，并在第二方向D2上彼此间隔开。例如，在示范性实施方式中，公共源极区CSR形成在基板10中且在电极结构ST之间。公共源极区CSR可以例如通过将其导电类型与基板10的导电类型不同的杂质掺杂到基板10中形成。在示范性实施方式中，公共源极区CSR包含n型杂质(例如砷(As)或磷(P))。
在示范性实施方式中，绝缘间隔物SS形成为覆盖沟槽T的侧表面。绝缘间隔物SS的形成可以包括：在提供有电极结构ST的基板10上共形地沉积间隔物层、然后对间隔物层执行回蚀刻工艺以暴露公共源极区CSR。间隔物层可以由绝缘材料(例如硅氧化物、硅氮化物、硅氮氧化物或低k电介质材料)中的至少一种形成。
在示范性实施方式中，公共源极插塞CSP形成在具有绝缘间隔物SS的每个沟槽T中。公共源极插塞CSP基本上平行于栅电极GE延伸。
接着，如图3所示，在第一层间绝缘层50上形成第二层间绝缘层60以覆盖公共源极插塞CSP的顶表面。之后，形成位线接触插塞BPLG以穿过第一层间绝缘层50和第二层间绝缘层60并且联接到位线导电焊盘PAD。接着，在第二层间绝缘层60上形成位线BL。位线BL在第二方向D2上延伸且联接到位线接触插塞BPLG。
图16至图20是示出根据本发明构思的示范性实施方式的形成三维半导体存储器件的垂直结构的方法的剖视图。图16至图20对应于图15的部分B。
参照图16，如上所述，在示范性实施方式中，垂直孔VH形成为穿过模制结构100，然后凹陷区域RS通过使牺牲层SL的侧表面凹陷来形成。凹陷区域RS形成为具有比垂直孔VH的直径大的直径。在形成垂直孔VH期间，基板10的顶表面可以垂直地凹陷，因此，垂直孔VH的底表面可以位于比基板10的顶表面的水平低的水平。
参照图17，在示范性实施方式中，第一初始阻挡绝缘层111、第二初始电荷捕获层113和第一初始电荷捕获层115形成为顺序地覆盖垂直孔VH和凹陷区域RS的内表面。在示范性实施方式中，第一初始阻挡绝缘层111、第二初始电荷捕获层113和第一初始电荷捕获层115的厚度之和小于垂直孔VH的直径的大约一半。
在示范性实施方式中，第一初始阻挡绝缘层111和第二初始电荷捕获层113形成为共形地覆盖垂直孔VH和凹陷区域RS的内表面(例如具有均一的厚度)。第一初始电荷捕获层115可以形成为填充其上设置有第一初始阻挡绝缘层111和第二初始电荷捕获层113的凹陷区域RS。
参照图18，在示范性实施方式中，对形成在垂直孔VH中的第一初始电荷捕获层115、第二初始电荷捕获层113和第一初始阻挡绝缘层111执行各向异性蚀刻工艺，从而形成通过垂直孔VH暴露基板10的顶表面的贯穿孔。由于贯穿孔的形成，第一阻挡绝缘层BLK1、第二电荷捕获层CT2a和多个第一电荷捕获层CT1形成。第一电荷捕获层CT1可以局部地形成在凹陷区域RS中，并可以在基本上垂直于基板10的顶表面的方向上彼此间隔开。
在示范性实施方式中，各向同性蚀刻第一初始电荷捕获层115的方法用于在凹陷区域RS中局部地形成第一电荷捕获层CT1。在这种情况下，与第二电荷捕获层CT2a的侧表面相比，第一电荷捕获层CT1的侧表面可以水平地凹陷。
参照图19，在示范性实施方式中，第三初始电荷捕获层121、初始隧道绝缘层123和第一半导体层125顺序地沉积以共形地覆盖在其中设置有第一阻挡绝缘层BLK1、第二电荷捕获层CT2a和第一电荷捕获层CT1的垂直孔VH的内表面。第三初始电荷捕获层121、初始隧道绝缘层123和第一半导体层125可以在每个垂直孔VH中限定空的空间。第三初始电荷捕获层121可以包括与第二电荷捕获层CT2a相同的材料，或由之形成。在示范性实施方式中，在沉积初始隧道绝缘层123之前，省略沉积第三初始电荷捕获层121的工艺。在示范性实施方式中，初始隧道绝缘层123通过对第一电荷捕获层CT1执行热氧化工艺形成。
之后，在示范性实施方式中，对第三初始电荷捕获层121、初始隧道绝缘层123和第一半导体层125执行各向异性蚀刻工艺以暴露基板10。结果，可以形成第三电荷捕获层CT2b、隧道绝缘层TIL和第一半导体图案SP1，如图20所示。
参照图20，在示范性实施方式中，沉积第二半导体层SP2以共形地覆盖第一半导体图案SP1的侧表面和基板10，并且由第二半导体层SP2限定的空的空间用掩埋绝缘图案VI填充。第二半导体层SP2可以包括与第一半导体图案SP1相同的材料。
根据本发明构思的示范性实施方式，与栅电极相邻的电荷存储层包括具有不同能带隙的第一电荷捕获层和第二电荷捕获层。结果，示范性实施方式防止或抑制了被捕获在电荷存储层中的电荷在基本上平行于基板的顶表面的水平方向上扩散。此外，根据示范性实施方式，数据存储结构配置为包括第一电荷捕获层，第一电荷捕获层具有深陷阱能级并在基本上垂直于基板的顶表面的方向上彼此间隔开。结果，示范性实施方式防止或抑制了被捕获在电荷存储层中的电荷在基本上垂直于基板的顶表面的垂直方向上扩散。例如，根据本发明构思的示范性实施方式的三维半导体存储器件防止或抑制了被捕获在电荷存储层中的电荷在垂直方向和水平方向上扩散。因此，示范性实施方式减少了电荷存储层中捕获的电荷的损失，从而可以改善三维半导体存储器件的电荷保持特性。结果，提供了具有改善的可靠性的三维半导体存储器件。
根据本发明构思的示范性实施方式，提供一种三维(3D)存储阵列。3D存储阵列整体地形成在存储单元阵列的一个或更多个物理层级中，该存储单元阵列具有设置在硅基板之上的有源区域和与这些存储单元的操作相关的电路，无论这种相关的电路是在这种基板之上还是在这种基板内。术语“整体”意指该阵列的每个层级的层直接沉积在该阵列的每个下面的层级的层上。
根据本发明构思的示范性实施方式，3D存储阵列包括垂直取向以使得至少一个存储单元位于另一个存储单元上的垂直NAND串。所述至少一个存储单元可以包括电荷捕获层。
以下通过引用结合于此的专利文件描述了用于三维存储阵列的合适配置，其中三维存储阵列配置为多个层级，在层级之间共用字线和/或位线：美国专利第7679133号；美国专利第8553466号；美国专利第8654587号；美国专利第8559235号；以及美国专利公开第2011/0233648号。
尽管已经参照本发明构思的示范性实施方式具体示出和描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的变化，而没有脱离由权利要求书限定的本发明的精神和范围。
本申请要求于2017年11月9日提交的韩国专利申请第10-2017-0148953号的优先权，其公开内容通过引用整体地结合于此。

Claims (25)

1.一种三维半导体存储器件，包括：
电极结构，包括多个栅电极和多个绝缘层，其中所述栅电极和所述绝缘层交替地堆叠在基板上；
半导体图案，在基本上垂直于所述基板的顶表面的第一方向上延伸并穿过所述电极结构；
隧道绝缘层，设置在所述半导体图案和所述电极结构之间；
阻挡绝缘层，设置在所述隧道绝缘层和所述电极结构之间；以及
电荷存储层，设置在所述阻挡绝缘层和所述隧道绝缘层之间，
其中所述电荷存储层包括：
多个第一电荷捕获层，具有第一能带隙；和
第二电荷捕获层，具有大于所述第一能带隙的第二能带隙，
其中所述第一电荷捕获层嵌入在所述栅电极和所述半导体图案之间的所述第二电荷捕获层中。
2.根据权利要求1所述的三维半导体存储器件，其中所述绝缘层的侧表面与所述半导体图案的侧表面在基本上平行于所述基板的所述顶表面的第二方向上间隔开第一距离，以及
所述栅电极的侧表面在所述第二方向上与所述半导体图案的所述侧表面间隔开第二距离，其中所述第二距离大于所述第一距离。
3.根据权利要求2所述的三维半导体存储器件，其中所述电荷存储层在所述第二方向上在所述栅电极和所述半导体图案之间具有第一厚度，并且在所述第二方向上在所述绝缘层和所述半导体图案之间具有第二厚度，其中所述第二厚度小于所述第一厚度。
4.根据权利要求2所述的三维半导体存储器件，其中所述第一电荷捕获层的每个在所述第二方向上比所述第二电荷捕获层厚。
5.根据权利要求1所述的三维半导体存储器件，其中所述第一电荷捕获层的每个围绕所述半导体图案的一部分。
6.根据权利要求1所述的三维半导体存储器件，其中所述第二电荷捕获层的所述第二能带隙小于所述隧道绝缘层的第三能带隙。
7.根据权利要求1所述的三维半导体存储器件，其中所述第一电荷捕获层具有第一导带能级，
所述第二电荷捕获层具有第二导带能级，以及
所述隧道绝缘层具有第三导带能级，
其中所述第一导带能级和所述第二导带能级之差大于所述第二导带能级和所述第三导带能级之差。
8.根据权利要求1所述的三维半导体存储器件，其中所述第二电荷捕获层设置在所述第一电荷捕获层和所述阻挡绝缘层之间，所述第二电荷捕获层设置在所述第一电荷捕获层和所述隧道绝缘层之间，并且所述第二电荷捕获层覆盖所述第一电荷捕获层的顶表面和底表面。
9.根据权利要求1所述的三维半导体存储器件，其中所述第二电荷捕获层设置在所述栅电极和所述半导体图案之间，并且所述第二电荷捕获层设置在所述绝缘层和所述半导体图案之间。
10.根据权利要求1所述的三维半导体存储器件，其中所述阻挡绝缘层和所述隧道绝缘层在所述第一方向上延伸，并且所述阻挡绝缘层在所述绝缘层和所述半导体图案之间的区域中接触所述隧道绝缘层。
11.根据权利要求1所述的三维半导体存储器件，其中所述第一电荷捕获层包括多晶硅、锗(Ge)、钨(W)、镍(Ni)或铂(Pt)，所述第二电荷捕获层包括硅氮化物或硅氮氧化物。
12.一种三维半导体存储器件，包括：
电极结构，包括多个栅电极和多个绝缘层，
其中所述栅电极和所述绝缘层交替地堆叠在基板上，所述电极结构的侧表面在与所述栅电极对应的区域中凹陷以限定多个凹陷区域；
半导体图案，在基本上垂直于所述基板的顶表面的第一方向上延伸并与所述电极结构的所述侧表面交叉；
多个第一电荷捕获层，分别设置在所述电极结构的所述凹陷区域中，其中所述第一电荷捕获层围绕所述半导体图案；
隧道绝缘层，设置在所述第一电荷捕获层和所述半导体图案之间；
阻挡绝缘层，设置在所述第一电荷捕获层和所述电极结构之间；以及
第二电荷捕获层，
其中所述第二电荷捕获层在所述阻挡绝缘层和所述第一电荷捕获层之间连续地延伸，并且所述第二电荷捕获层在所述隧道绝缘层和所述第一电荷捕获层之间连续地延伸，
其中所述第一电荷捕获层由具有第一能带隙的材料形成，所述第二电荷捕获层由具有大于所述第一能带隙的第二能带隙的材料形成。
13.根据权利要求12所述的三维半导体存储器件，其中所述第二电荷捕获层接触每个所述第一电荷捕获层的顶表面和底表面。
14.根据权利要求12所述的三维半导体存储器件，其中所述第二电荷捕获层在所述第一方向上延伸，所述第二电荷捕获层设置在所述隧道绝缘层与所述第一电荷捕获层之间，并且所述第二电荷捕获层设置在所述隧道绝缘层和所述阻挡绝缘层之间。
15.根据权利要求12所述的三维半导体存储器件，其中所述阻挡绝缘层在所述绝缘层和所述半导体图案之间的区域中接触所述隧道绝缘层。
16.根据权利要求12所述的三维半导体存储器件，其中所述阻挡绝缘层在所述第一方向上延伸，并共形地覆盖所述电极结构的所述凹陷区域。
17.根据权利要求12所述的三维半导体存储器件，其中第二电荷捕获层的所述第二能带隙小于所述隧道绝缘层的第三能带隙。
18.根据权利要求12所述的三维半导体存储器件，其中所述第一电荷捕获层具有第一导带能级，
所述第二电荷捕获层具有第二导带能级，以及
所述隧道绝缘层具有第三导带能级，
其中所述第一导带能级和所述第二导带能级之差大于所述第二导带能级和所述第三导带能级之差。
19.根据权利要求12所述的三维半导体存储器件，其中所述隧道绝缘层在所述第一方向上延伸并围绕所述半导体图案的侧表面。
20.根据权利要求12所述的三维半导体存储器件，其中所述第二电荷捕获层在第二方向上的厚度小于每个所述第一电荷捕获层在所述第二方向上的厚度，其中所述第二方向基本上平行于所述基板的所述顶表面。
21.根据权利要求12所述的三维半导体存储器件，其中所述第二电荷捕获层在第二方向上的厚度小于所述隧道绝缘层在所述第二方向上的厚度，其中所述第二方向基本上平行于所述基板的所述顶表面。
22.一种三维半导体存储器件，包括：
电极结构，包括多个栅电极和多个绝缘层，其中所述栅电极和所述绝缘层交替地堆叠在基板上；
半导体图案，在基本上垂直于所述基板的顶表面的第一方向上延伸并穿过所述电极结构；
隧道绝缘层，设置在所述半导体图案和所述电极结构之间；
阻挡绝缘层，设置在所述隧道绝缘层和所述电极结构之间；以及
电荷存储层，设置在所述阻挡绝缘层和所述隧道绝缘层之间，
其中所述电荷存储层在与所述栅电极相邻的第一区域中具有第一厚度，并在与所述绝缘层相邻的第二区域中具有第二厚度，其中所述第二厚度小于所述第一厚度，
其中所述电荷存储层包括第二电荷捕获层以及分别设置在所述第一区域中的多个第一电荷捕获层，
其中所述第一电荷捕获层具有第一能带隙，所述第二电荷捕获层具有大于所述第一能带隙的第二能带隙。
23.根据权利要求22所述的三维半导体存储器件，其中所述绝缘层的侧表面在基本上平行于所述基板的所述顶表面的第二方向上与所述半导体图案的侧表面间隔开第一距离，并且所述栅电极的侧表面在所述第二方向上与所述半导体图案的侧表面间隔开第二距离，
其中在所述第二方向上，所述第二距离大于所述第一距离。
24.根据权利要求22所述的三维半导体存储器件，其中第二能带隙小于所述隧道绝缘层的第三能带隙。
25.根据权利要求22所述的三维半导体存储器件，其中所述第一电荷捕获层嵌入在所述第二电荷捕获层中。
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